JP7079548B2 - アレイ基板、表示装置およびアレイ基板の製造方法 - Google Patents

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Description

本発明は、表示技術に関するもので、より具体的に、アレイ基板、表示装置およびアレイ基板の製造方法に関する。
アレイ基板は、その表示領域に通常複数のサブピクセルを含む。複数のサブピクセルのいずれは、薄膜トランジスタにより制御されて画像表示に用いられる。アレイ基板の周辺領域には、通常アレイ基板の各種の駆動回路が配置されている。これらの駆動回路は、その動作に必要な薄膜トランジスタも含まれる。
一態様として、本発明は、アレイ基板を提供する。当該アレイ基板は、各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタとを有する。
選択可能に、前記アレイ基板は、ベース基板と、前記ベース基板に位置するとともに、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極およびそれぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極を含むゲート電極層と、前記ゲート電極層のベース基板から離れた側に位置されるゲート絶縁層と、各々が前記ゲート絶縁層の前記複数の第１ゲート電極の１つから離れた側に位置され、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層と、各々が前記ゲート絶縁層の前記複数の第２ゲート電極の１つから離れた側に位置され、それぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層とを含む。
選択可能に、前記アレイ基板は、前記ポリシリコン層のゲート絶縁層から離れた側に位置する第１絶縁層と、前記金属酸化物層の第１絶縁層から離れた側に位置する第２絶縁層とをさらに含む。前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置する。
選択可能に、前記アレイ基板は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むソース／ドレイン電極層をさらに含む。前記複数の金属酸化物活性層の各々は、前記第２絶縁層を貫通するビアを介して前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続される。前記複数の多結晶シリコン活性層の各々は、前記第１絶縁層と前記第２絶縁層を貫通するビアを介して前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される。
選択可能に、前記アレイ基板は、前記ソース／ドレイン電極層の第２絶縁層から離れた側に位置するパッシベーション層と、前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する第１電極層と、前記第１電極層のベース基板から離れた側に位置する第２電極層をさらに含む。前記第１電極層と前記第２電極層は、画素電極層と共通電極層から選択される異なる層である。
選択可能に、前記アレイ基板は、画素電極層と共通電極層から選択される異なる層である第１電極層と第２電極層をさらに含む。前記第１電極層は、前記ゲート電極層と同一の層に位置する。前記ゲート絶縁層は、前記ゲート電極層と前記第１電極層のベース基板から離れた側に位置する。
選択可能に、前記アレイ基板は、前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側に位置するソース／ドレイン電極層をさらに含む。前記ソース／ドレイン電極層は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含む。前記複数の金属酸化物活性層の各々は、前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続される。前記複数の多結晶シリコン活性層の各々は、前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される。
選択可能に、前記複数の第１ボトムゲート型薄膜トランジスタは、バックチャネルエッチ型薄膜トランジスタである。
選択可能に、前記アレイ基板は、前記ポリシリコン層のゲート絶縁層から離れた側に位置する第１絶縁層をさらに含む。前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置する。前記複数の多結晶シリコン活性層の各々は、前記第１絶縁層を貫通するビアを介して前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される。
選択可能に、前記アレイ基板は、前記ソース／ドレイン電極層のゲート絶縁層から離れた側に位置するパッシベーション層をさらに含む。前記第２電極層は、前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する。
選択可能に、前記複数の第１ボトムゲート型薄膜トランジスタは、表示領域に位置し、前記複数の第２ボトムゲート型薄膜トランジスタは、周辺領域に位置する。
選択可能に、前記複数の第１ボトムゲート型薄膜トランジスタは、複数の駆動薄膜トランジスタである。前記複数の駆動薄膜トランジスタの各々は、電源供給線と有機発光ダイオードに接続される。前記複数の第２ボトムゲート型薄膜トランジスタは、複数のスイッチ薄膜トランジスタである。前記複数のスイッチ薄膜トランジスタの各々は、データ線と１つの前記駆動薄膜トランジスタのゲート電極に接続される。
選択可能に、前記アレイ基板は、前記複数の第２ボトムゲート型薄膜トランジスタを含む表示ドライバ回路をさらに含む。
別の態様として、本発明は、本明細書に記載のアレイ基板または本明細書に記載の方法によって製造されるアレイ基板を含む表示装置を提供する。
別の態様として、本発明は、各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタを形成することを含むアレイ基板の製造方法を提供する。
選択可能に、前記方法は、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極およびそれぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極を含むゲート電極層を、ベース基板に形成されることと、前記ゲート電極層のベース基板から離れた側にゲート絶縁層を形成することと、各々が前記ゲート絶縁層の前記複数の第１ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層を形成することと、各々が前記ゲート絶縁層の前記複数の第２ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層を形成することとを含む。
選択可能に、前記方法は、前記ポリシリコン層のゲート絶縁層から離れた側に第１絶縁層を形成することと、前記金属酸化物層の第１絶縁層から離れた側に第２絶縁層を形成することとをさらに含む。前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に形成される。
選択可能に、前記方法は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むソース／ドレイン電極層を形成することと、前記複数の金属酸化物活性層の各々が前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように、前記第２絶縁層を貫通するビアを形成することと、前記複数の多結晶シリコン活性層の各々が前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように、前記第１絶縁層と前記第２絶縁層を貫通するビアを形成することとをさらに含む。
選択可能に、前記方法は、前記ソース／ドレイン電極層の第２絶縁層から離れた側にパッシベーション層を形成することと、前記パッシベーション層のソース／ドレイン電極層から離れた側に第１電極層を形成することと、前記第１電極層のベース基板から離れた側に第２電極層を形成することをさらに含む。前記第１電極層と前記第２電極層は、画素電極層と共通電極層から選択される異なる層である。
選択可能に、前記方法は、画素電極層と共通電極層から選択される異なる層である第１電極層と第２電極層を形成することをさらに含む。同一工程で同一のマスクプレートを用いて同一の層に前記第１電極層と前記ゲート電極層を形成する。前記ゲート電極層と前記第１電極層のベース基板から離れた側に前記ゲート絶縁層を形成する。
選択可能に、前記方法は、前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側にソース／ドレイン電極層を形成することをさらに含む。前記ソース／ドレイン電極層は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むように形成される。前記複数の金属酸化物活性層の各々は、前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように形成される。前記複数の多結晶シリコン活性層の各々は、前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように形成される。バックチャネルエッチ工程で前記複数の金属酸化物活性層のチャネル領域を形成する。
選択可能に、前記方法は、前記ポリシリコン層と前記金属酸化物層との間で、前記ポリシリコン層のゲート絶縁層から離れた側に第１絶縁層を形成することと、前記複数の多結晶シリコン活性層の各々が前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように、前記第１絶縁層を貫通するビアを形成することをさらに含む。
選択可能に、前記方法は、前記ソース／ドレイン電極層のゲート絶縁層から離れた側にパッシベーション層を形成することをさらに含む。前記第２電極層は、前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する。
以下の図面は、本明細書における各実施例の単なる例示であり、本発明の範囲を限定するためのものではない。
本開示の一部実施例におけるアレイ基板の構造を示す概略図である。
本開示の一部実施例におけるアレイ基板の構造を示す概略図である。
本開示の一部実施例におけるアレイ基板の構造を示す概略図である。
本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。
本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。
本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。
本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。
本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。
本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。 本開示の一部実施例におけるアレイ基板の製造プロセスを示す。
次に、本発明を以下の実施例に関連してより詳細に記載する。なお、以下の一部実施例は、説明と記載の目的で記述されるものであり、本発明を網羅的に列挙したり、開示された厳密な形態に限定したりするためのものではない。
本開示では、駆動回路の薄膜トランジスタが高スイッチング速度及び高駆動電流を有し、複数のサブピクセルの薄膜トランジスタが低リーク電流と高均一性を有することによって、表示品質を向上させることができることが見出された。例えば、本開示では、複数のサブピクセルと複数のゲートオンアレイ回路に対してそれぞれ異なるタイプの薄膜トランジスタを用いることによって、液晶表示パネルの表示品質を向上させることができることが見出された。
一部実施例において、複数のサブピクセルの薄膜トランジスタは、金属酸化物トランジスタであり、ゲート駆動回路の薄膜トランジスタは、ポリシリコントランジスタである。例えば、金属酸化物トランジスタは、ボトムゲート型トランジスタであり、ポリシリコントランジスタは、トップゲート型トランジスタである。しかしながら、このようなアレイ基板を製造するには最大１１枚のマスクプレートが必要となるため、このようなアレイ基板を製造する工程は、非常に面倒であることが、本開示で分かった。
したがって、本開示は、特に、従来技術の限界および欠点に起因する１つまたは複数の問題を実質的に回避するアレイ基板、表示装置およびアレイ基板の製造方法を提案する。一態様として、本開示は、アレイ基板を提供する。一部実施例において、アレイ基板は、各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタとを有する。選択可能に、シリコン活性層は、多結晶シリコン活性層である。選択可能に、シリコン活性層は、アモルファスシリコン活性層である。
図１Ａは、本開示の一部実施例におけるアレイ基板の構造を示す概略図である。図１Ａを参照すると、一部実施例におけるアレイ基板は、複数の第１ボトムゲート型薄膜トランジスタ１と複数の第２ボトムゲート型薄膜トランジスタ２を含む。複数の第１ボトムゲート型薄膜トランジスタ１の各々は、金属酸化物活性層を有する薄膜トランジスタである。複数の第２ボトムゲート型薄膜トランジスタ２の各々は、多結晶シリコン活性層を有する薄膜トランジスタである。選択可能に、アレイ基板は、表示領域ＤＡと周辺領域ＰＡとを有するように形成される。選択可能に、複数の第１ボトムゲート型薄膜トランジスタ１は、表示領域ＤＡに位置し、複数の第２ボトムゲート型薄膜トランジスタ２は、周辺領域ＰＡに位置する。選択可能に、図１Ａに示すように、アレイ基板は、複数のサブピクセル１１のマトリックスのアレイを含み、複数の第１ボトムゲート型薄膜トランジスタ１のそれぞれは前記複数のサブピクセル１１の１つに位置する。選択可能に、アレイ基板は、表示ドライバ回路１２を含む。表示ドライバ回路１２は、複数の第２ボトムゲート型薄膜トランジスタ２を含む。選択可能に、表示ドライバ回路１２は、アレイ基板内の複数本のゲート線を駆動するためのゲート駆動回路である。選択可能に、表示ドライバ回路１２は、デマルチプレクサ回路である。選択可能に、アレイ基板は、液晶アレイ基板である。
本明細書における「周辺領域」という用語とは、アレイ基板に信号を伝達するための各種回路や配線が設けられた領域を指す。表示装置の透明性を高めるために、表示領域ではなく周辺領域において表示装置の非透明性または非透過性の部品（例えば、バッテリー、プリント回路基板、金属フレーム）を配置することができる。本明細書における「表示領域」という用語とは、実際に画像を表示するアレイ基板の領域を指す。選択可能に、表示領域は、サブピクセル領域とサブピクセル間領域の両方を含む。サブピクセル領域とは、サブピクセルの発光領域、例えば、液晶ディスプレイの画素電極に対応する領域、または有機発光ダイオードディスプレイの発光層に対応する領域を指す。サブピクセル間領域とは、隣接するサブピクセル領域の間の領域、例えば、液晶ディスプレイのブラックマトリックスに対応する領域、または有機発光ダイオードディスプレイの画素定義層に対応する領域を指す。選択可能に、サブピクセル間領域は、同一ピクセル内の隣接するサブピクセル領域間の領域である。選択可能に、サブピクセル間領域は、隣接する２つの画素から隣接する２つのサブピクセル領域の間の領域である。
一部実施例において、アレイ基板の表示領域は、複数の第１ボトムゲート型薄膜トランジスタと複数の第２ボトムゲート型薄膜トランジスタの両方を含む。図１Ｂは、本開示の一部実施例におけるアレイ基板の構造を示す概略図である。図１Ｂを参照すると、一部実施例におけるアレイ基板は、いずれも表示領域ＤＡ内に位置する複数の第１ボトムゲート型薄膜トランジスタ１と複数の第２ボトムゲート型薄膜トランジスタ２を含む。複数の第１ボトムゲート型薄膜トランジスタ１の各々は、金属酸化物活性層を有する薄膜トランジスタである。複数の第２ボトムゲート型薄膜トランジスタ２の各々は、多結晶シリコン活性層を有する薄膜トランジスタである。一例において、アレイ基板は、複数のサブピクセル１１のマトリックスのアレイを含む。複数のサブピクセル１１の各々は、前記複数の第１ボトムゲート型薄膜トランジスタ１の少なくとも１つおよび前記複数の第２ボトムゲート型薄膜トランジスタ２の少なくとも１つを含む。選択可能に、アレイ基板は、有機発光ダイオードアレイ基板である。選択可能に、複数の第１ボトムゲート型薄膜トランジスタ１は、有機発光ダイオードアレイ基板における駆動薄膜トランジスタ（例えば、電源供給線と発光ダイオードに接続されるトランジスタ）である。選択可能に、複数の第２ボトムゲート型薄膜トランジスタ２は、有機発光ダイオードアレイ基板におけるスイッチ薄膜トランジスタ（例えば、データ線と駆動トランジスタのゲート電極に接続されるトランジスタ、すなわちアドレス選択薄膜トランジスタ）である。
一部実施例において、複数の第１ボトムゲート型薄膜トランジスタは、表示領域に位置し、複数の第２ボトムゲート型薄膜トランジスタは、表示領域と周辺領域に位置する。図１Ｃは、本開示の一部実施例におけるアレイ基板の構造を示す概略図である。図１Ｃを参照すると、一部実施例におけるアレイ基板は、複数の第１ボトムゲート型薄膜トランジスタ１と複数の第２ボトムゲート型薄膜トランジスタ２を含む。周辺領域ＰＡには、複数の第２ボトムゲート型薄膜トランジスタ２のうちの複数の第２ボトムゲート型薄膜トランジスタを含む。表示領域ＤＡには、複数の第１ボトムゲート型薄膜トランジスタ１と、複数の第２ボトムゲート型薄膜トランジスタ２のうちの複数の第２ボトムゲート型薄膜トランジスタとを含む。一例において、アレイ基板は、有機発光ダイオードアレイ基板である。選択可能に、複数の第１ボトムゲート型薄膜トランジスタ１は、有機発光ダイオードアレイ基板における駆動薄膜トランジスタ（例えば、電源供給線と発光ダイオードに接続されるトランジスタ）である。選択可能に、表示領域ＤＡにおける複数の第２ボトムゲート型薄膜トランジスタ２は、有機発光ダイオードアレイ基板におけるスイッチ薄膜トランジスタ（例えば、データ線と駆動トランジスタのゲート電極に接続されるトランジスタ、すなわち、アドレス選択薄膜トランジスタ）である。選択可能に、周辺領域ＰＡにおける複数の第２ボトムゲート型薄膜トランジスタ２は、周辺領域ＰＡに設けられた表示ドライバ回路１２の薄膜トランジスタである。
図２は、本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。図３は、本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。図４は、本開示の一部実施例において図１Ａのアレイ基板のＡ－Ａ´線に沿った断面図である。図２～図４を参照すると、アレイ基板には、前記複数の第１ボトムゲート型薄膜トランジスタ１の１つと前記複数の第２ボトムゲート型薄膜トランジスタ２の１つが示されている。アレイ基板は、ベース基板１０と、ベース基板１０に位置するゲート電極層１００と、ゲート電極層１００のベース基板１００から離れた側に位置するゲート絶縁層２０と、金属酸化物層２００ａと、ポリシリコン層２００ｂを含む。ゲート電極層１００は、それぞれ複数の第１ボトムゲート型薄膜トランジスタ１に用いられる複数の第１ゲート電極Ｇ１と、それぞれ複数の第２ボトムゲート型薄膜トランジスタ２に用いられる複数の第２ゲート電極Ｇ２とを含む。金属酸化物層２００ａは、それぞれ複数の第１ボトムゲート型薄膜トランジスタ１に用いられる複数の金属酸化物活性層ＡＬ１を含む。ポリシリコン層２００ｂは、それぞれ複数の第２ボトムゲート型薄膜トランジスタ２に用いられる複数の多結晶シリコン活性層ＡＬ２を含む。複数の金属酸化物活性層ＡＬ１の各々は、ゲート絶縁層２０の前記複数の第１ゲート電極Ｇ１の１つから離れた側に位置する。複数の多結晶シリコン活性層ＡＬ２の各々は、ゲート絶縁層２０の前記複数の第２ゲート電極Ｇ２の１つから離れた側に位置する。
選択可能に、複数の第１ゲート電極Ｇ１と複数の第２ゲート電極Ｇ２は同一の層に位置され、同一工程で同一のマスクプレートと同一の導電材料を用いてパターニングされる。選択可能に、複数の第１ゲート電極Ｇ１と複数の第２ゲート電極Ｇ２は、異なる層に位置され、例えば、２回のパターニング工程で形成され、または２つのマスクプレートを用いて形成される。本明細書における「同一の層」という用語とは、同じステップで同時に形成される各層の間の関係を指す。一例において、複数の第１ゲート電極Ｇ１と複数の第２ゲート電極Ｇ２とは、同一材料の層で行われる同一パターニング工程の１つまたは複数のステップによって形成される場合、同一の層に位置する。別の例において、複数の第１ゲート電極Ｇ１を形成するステップと、複数の第２ゲート電極Ｇ２を形成するステップとを同時に行うことにより、複数の第１ゲート電極Ｇ１と複数の第２ゲート電極Ｇ２を同一の層に形成することができる。「同一の層」という用語とは、必ずしも、層の厚さまたは層の高さが断面図において同じであることを意味しない。
金属酸化物層２００ａとポリシリコン層２００ｂは、２つの別個のパターニング工程で形成されるため、異なる層に位置する。選択可能に、図３に示すように、金属酸化物層２００ａとポリシリコン層２００ｂは、実質的に同一の水平面上に形成される。一例において、金属酸化物層２００ａとポリシリコン層２００ｂの両方は、ゲート絶縁層２０の表面に形成される。選択可能に、図２と図４に示すように、金属酸化物層２００ａとポリシリコン層２００ｂは、２つの異なる水平面に形成されてもよい。一例において、金属酸化物層２００ａは、第１絶縁層３０の表面に形成され、ポリシリコン層２００ｂは、ゲート絶縁層２０の表面に形成される。
図２を参照すると、一部実施例におけるアレイ基板は、ポリシリコン層２００ｂのゲート絶縁層２０から離れた側に位置する第１絶縁層３０と、金属酸化物層２００ａの第１絶縁層３０から離れた側に位置する第２絶縁層４０とをさらに含む。よって、第１絶縁層３０は、ポリシリコン層２００ｂと金属酸化物層２００ａとの間に位置し、ポリシリコン層２００ｂは、ゲート絶縁層２０と第１絶縁層３０との間に位置し、金属酸化物層２００ａは、第１絶縁層３０と第２絶縁層４０との間に位置する。一部実施例におけるアレイ基板は、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２を有するソース／ドレイン電極層３００をさらに含む。複数の金属酸化物活性層ＡＬ１の各々は、第２絶縁層４０を貫通するビアを介して、前記複数の第１ソース電極Ｓ１の１つと前記複数の第１ドレイン電極Ｄ１の１つに電気的に接続される。図２に示すように、複数の第１ソース電極Ｓ１の各々は、第２絶縁層４０を貫通するビアｖ１を介して、前記複数の金属酸化物活性層ＡＬ１の１つに電気的に接続され、複数の第１ドレイン電極Ｄ１の各々は、第２絶縁層４０を貫通するビアｖ２を介して、前記複数の金属酸化物活性層ＡＬ１の１つに電気的に接続される。選択可能に、複数の多結晶シリコン活性層ＡＬ２の各々は、第１絶縁層３０と第２絶縁層４０を貫通するビアを介して、前記複数の第２ソース電極Ｓ２の１つと前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。例えば、複数の第２ソース電極Ｓ２の各々は、第１絶縁層３０と第２絶縁層４０を貫通するビアｖ３を介して、前記複数の多結晶シリコン活性層ＡＬ２の１つに電気的に接続され、複数の第２ドレイン電極Ｄ２の各々は、第１絶縁層３０と第２絶縁層４０を貫通するビアｖ４を介して、前記複数の多結晶シリコン活性層ＡＬ２の１つに電気的に接続される。
選択可能に、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２は、同一の層に位置され、同一工程で同一のマスクプレートと同一の導電材料を用いてパターニングされる。選択可能に、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２は、異なる層に位置され、例えば２つのパターニング工程で形成され、または２つのマスクプレートを用いて形成される。例えば、複数の第１ソース電極Ｓ１と複数の第１ドレイン電極Ｄ１は、第１層に位置され、複数の第２ソース電極Ｓ２と複数の第２ドレイン電極Ｄ２は、第２層に位置される。
一部実施例において、アレイ基板は、パッシベーション層をさらに含む。図２～図４を参照すると、アレイ基板は、ソース／ドレイン電極層３００の第２絶縁層４０から離れた側に位置するパッシベーション層５０をさらに含む。一部実施例において、アレイ基板は、有機発光ダイオードアレイ基板である。一部実施例において、アレイ基板は、液晶アレイ基板である。
図２を参照すると、アレイ基板は、パッシベーション層５０のソース／ドレイン電極層３００から離れた側に位置する第１電極層６０をさらに含む。第１電極層６０は、画素電極層であってもよい。選択可能に、第１電極層６０は、共通電極層である。一部実施例において、当該アレイ基板を有する表示装置は、第２電極層をさらに含み、第１電極層と第２電極層は、画素電極層と共通電極層から選択される異なる層である。選択可能に、第２電極層は、アレイ基板に対向する対向基板（例えば、カラーフィルタ基板）に配置される。選択可能に、図２に示すように、アレイ基板は、第１電極層６０のベース基板１０から離れた側に位置する第２電極層８０をさらに含む。選択可能に、アレイ基板は、第１電極層６０と第２電極層８０との間に位置する第３絶縁層７０をさらに含む。
一部実施例において、第１電極層６０は、金属酸化物層２００ａとポリシリコン層２００ｂのベース基板１０に近い側に配置される。図３と図４を参照すると、一部実施例におけるアレイ基板は、ゲート電極層１００と同じ層に位置する第１電極層６０を含む。ゲート絶縁層２０は、ゲート電極層１００と第１電極層６０のベース基板１０から離れた側に位置する。選択可能に、ゲート電極層１００は、２つのサブ層を含む。第１サブ層１００ａは、第２サブ層１００ｂのベース基板１０から離れた側に位置する。第２サブ層１００ｂと第１電極層６０とは、同じ材料で作製される。選択可能に、第１電極層６０とゲート電極層１００の第２サブ層１００ｂは、透明な金属酸化物材料（例えば、インジウム錫酸化物）等の透明導電材料で作製され、第１サブ層１００ａは、金属導電性材料で作製される。選択可能に、第１電極層６０、ゲート電極層１００の第１サブ層１００ａおよびゲート電極層１００の第２サブ層１００ｂは、同一の層に位置され、例えば、同一のマスクプレートを用いて同一のパターニング工程で形成される。選択可能に、アレイ基板は、パッシベーション層５０のベース基板１０から離れた側に位置する第２電極層８０をさらに含む。第１電極層と第２電極層は、画素電極層と共通電極層から選択される異なる二つの層である。選択可能に、現在のアレイ基板を有する表示装置において、第２電極層８０は、当該アレイ基板に対向する対向基板に配置される。
図３と図４を参照すると、一部実施例におけるアレイ基板は、金属酸化物層２００ａとポリシリコン層２００ｂのゲート絶縁層２０から離れた側に位置するソース／ドレイン電極層３００をさらに含む。ソース／ドレイン電極層３００は、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２を含む。複数の金属酸化物活性層ＡＬ１の各々は、前記複数の第１ソース電極Ｓ１の１つと前記複数の第１ドレイン電極Ｄ１の１つに電気的に接続される。複数の多結晶シリコン活性層ＡＬ２の各々は、前記複数の第２ソース電極Ｓ２と前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。
一部実施例において、図３に示すように、ソース／ドレイン電極層３００は、金属酸化物層２００ａとポリシリコン層２００ｂのゲート絶縁層２０から離れた側に直接形成される。アレイ基板は、ソース／ドレイン電極層３００と金属酸化物層２００ａとの間、またはソース／ドレイン電極層３００とポリシリコン層２００ｂとの間に絶縁層を含まない。選択可能に、複数の第１ボトムゲート型薄膜トランジスタ１は、バックチャネルエッチ型薄膜トランジスタである。図２において、金属酸化物層２００ａとポリシリコン層２００ｂは、実質的に同一平面に、例えば実質的に同一水平面に位置する。
一部実施例において、図４に示すように、アレイ基板は、ポリシリコン層２００ｂのゲート絶縁層２０から離れた側に位置する第１絶縁層３０をさらに含む。よって、第１絶縁層３０は、ソース／ドレイン電極層３００とポリシリコン層２００ｂとの間に位置する。しかし、ソース／ドレイン電極層３００は、金属酸化物層２００ａのゲート絶縁層２０から離れた側に直接形成され、例えばソース／ドレイン電極層３００と金属酸化物層２００ａとの間に位置しない。選択可能に、複数の第１ボトムゲート型薄膜トランジスタ１は、バックチャネルエッチ型薄膜トランジスタである。図４において、金属酸化物層２００ａとポリシリコン層２００ｂは、２つの異なる水平面に位置する。複数の多結晶シリコン活性層ＡＬ２の各々は、第１絶縁層３０を貫通するビアを介して、前記複数の第２ソース電極Ｓ２の１つおよび前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。例えば、複数の第２ソース電極Ｓ２の各々は、第１絶縁層３０を貫通するビアｖ３を介して前記複数の多結晶シリコン活性層ＡＬ２の１つに電気的に接続され、複数の第２ドレイン電極Ｄ２の各々は、第１絶縁層３０を貫通するビアｖ４を介して、前記複数の多結晶シリコン活性層ＡＬ２の１つに電気的に接続される。
図３と図４を参照すると、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２は、同一の層に位置される。複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２は、同一工程で同一のマスクプレートと同一の導電材料を用いてパターニングされる。選択可能に、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２は、異なる層に位置され、例えば２つのパターニング工程で形成され、または２つのマスクプレートを用いて形成される。例えば、複数の第１ソース電極Ｓ１と複数の第１ドレイン電極Ｄ１は、第１層に位置され、複数の第２ソース電極Ｓ２と複数の第２ドレイン電極Ｄ２は、第２層に位置される。
図３と図４を参照すると、一部実施例におけるアレイ基板は、ソース／ドレイン電極層３００のゲート絶縁層２０から離れた側に位置するパッシベーション層５０をさらに含む。選択可能に、アレイ基板は、パッシベーション層５０のソース／ドレイン電極層３００から離れた側に位置する第２電極層８０をさらに含む。第１電極層６０と第２電極層８０は、画素電極層と共通電極層から選択される異なる層である。選択可能に、第１電極層６０は、画素電極層であり、第２電極層８０は、共通電極層である。選択可能に、第１電極層６０は、共通電極層であり、第２電極層８０は、画素電極層である。
図２～図４で記載した複数の第１ボトムゲート型薄膜トランジスタ１と複数の第２ボトムゲート型薄膜トランジスタ２は、図１Ｂ又は図１Ｃで記載した薄膜トランジスタを表すことができる。
別の態様として、本開示は、アレイ基板の製造方法をさらに提供する。一部実施例において、当該方法は、各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタとを形成することを含む。選択可能に、シリコン活性層は、多結晶シリコン活性層である。選択可能に、シリコン活性層は、アモルファスシリコン活性層である。
一部実施例において、当該方法は、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極およびそれぞれ複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極を含むゲート電極層を、ベース基板に形成することと、ゲート電極層のベース基板から離れた側にゲート絶縁層を形成することと、各々がゲート絶縁層の前記複数の第１ゲート電極の１つから離れた側に位置し、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層を形成することと、各々がゲート絶縁層の前記複数の第２ゲート電極の１つから離れた側に位置し、それぞれ複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層を形成することとを含む。
一部実施例において、当該方法は、ポリシリコン層のゲート絶縁層から離れた側に第１絶縁層を形成することと、金属酸化物層の第１絶縁層から離れた側に第２絶縁層を形成することとをさらに含む。第１絶縁層は、ポリシリコン層と金属酸化物層との間に形成される。選択可能に、当該方法は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むソース／ドレイン電極層を形成することと、複数の金属酸化物活性層の各々が前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように、第２絶縁層を貫通するビアを形成することと、複数の多結晶シリコン活性層の各々が前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように、第１絶縁層と第２絶縁層を貫通するビアを形成することとをさらに含む。選択可能に、当該方法は、ソース／ドレイン電極層の第２絶縁層から離れた側にパッシベーション層を形成することと、パッシベーション層のソース／ドレイン電極層から離れた側に第１電極層を形成することと、第１電極層のベース基板から離れた側に第２電極層を形成することをさらに含む。第１電極層と第２電極層は、画素電極層と共通電極層から選択される異なる層である。
一部実施例において、当該方法は、画素電極層と共通電極層から選択される第１電極層と第２電極層を形成することをさらに含む。選択可能に、同一工程で同一のマスクプレートを用いて同一の層に第１電極層とゲート電極層を形成する。ゲート電極層と第１電極層のベース基板から離れた側にゲート絶縁層を形成する。
一部実施例において、当該方法は、金属酸化物層とポリシリコン層のゲート絶縁層から離れた側にソース／ドレイン電極層を形成することをさらに含む。選択可能に、ソース／ドレイン電極層は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むように形成される。複数の金属酸化物活性層の各々は、前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように形成される。複数の多結晶シリコン活性層の各々は、前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように形成される。選択可能に、バックチャネルエッチ工程で複数の金属酸化物活性層のチャネル領域を形成する。
一部実施例において、当該方法は、ポリシリコン層と金属酸化物層との間で、ポリシリコン層のゲート絶縁層から離れた側に第１絶縁層を形成することと、複数の多結晶シリコン活性層の各々が前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように、第１絶縁層を貫通するビアを形成することをさらに含む。
選択可能に、当該方法は、ソース／ドレイン電極層のゲート絶縁層から離れた側にパッシベーション層を形成することをさらに含む。第２電極層は、パッシベーション層のソース／ドレイン電極層から離れた側に位置する。
図５Ａ～図５Ｅは、本開示の一部実施例におけるアレイ基板の製造プロセスを示す。図５Ａを参照すると、ベース基板１０にゲート電極層１００を形成する。ゲート電極層１００は、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極Ｇ１と、それぞれ複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極Ｇ２とを含むように形成される。複数の第１ゲート電極Ｇ１と複数の第２ゲート電極Ｇ２は、同一のパターニング工程で同一のマスクプレートと同一の材料を用いて形成される。続いて、ゲート電極層１００のベース基板１０から離れた側にゲート絶縁層２０を形成する。
続いて、図５Ｂに示すように、ゲート絶縁層２０のベース基板１０から離れた側にポリシリコン層２００ｂを形成する。ポリシリコン層２００ｂは、それぞれ複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層ＡＬ２を有する。複数の多結晶シリコン活性層ＡＬ２の各々は、ゲート絶縁層２０の前記複数の第２ゲート電極Ｇ２の１つから離れた側に形成される。
選択可能に、ポリシリコン層２００ｂは、アモルファスシリコン材料を用いて形成される。当該方法は、ゲート絶縁層２０のベース基板１０から離れた側にアモルファスシリコン材料層を形成することと、アモルファスシリコン材料層を結晶化してポリシリコン材料層を形成することとを含む。選択可能に、アモルファスシリコン材料層を結晶化させるステップの前に、この方法は、アモルファスシリコン材料層を脱水素化することをさらに含む。選択可能に、アモルファスシリコン材料層を結晶化させるステップは、エキシマレーザアニール工程によって行われる。多結晶シリコン材料層を形成した後、マスクプレートを用いてパターニングされて、複数の多結晶シリコン活性層ＡＬ２を有するポリシリコン層２００ｂを形成する。
ポリシリコン層２００ｂを形成した後に、ポリシリコン層２００ｂのゲート絶縁層２０から離れた側に第１絶縁層３０を形成する。
次に、図５Ｃに示すように、第１絶縁層３０のゲート絶縁層２０から離れた側に金属酸化物層２００ａを形成する。金属酸化物層２００ａは、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層ＡＬ１を有する。複数の金属酸化物活性層ＡＬ１の各々は、第１絶縁層３０の前記複数の第１ゲート電極Ｇ１の１つから離れた側に形成されている。
選択可能に、以下の方式で金属酸化物層２００ａを形成することができる。まず、第１絶縁層３０のゲート絶縁層２０から離れた側に金属酸化物材料層を堆積させ、金属酸化物材料層の第１絶縁層３０から離れた側にフォトレジスト層を形成し、フォトレジスト層を露光および現像して金属酸化物層２００ａに対応するフォトレジストパターンを形成し、金属酸化物材料層をエッチングして金属酸化物層２００ａを形成する。
金属酸化物層２００ａを形成した後、金属酸化物層２００ａの第１絶縁層３０から離れた側に第２絶縁層４０を形成する。第２絶縁層４０は、エッチバリア材で作製され、ソース電極およびドレイン電極を形成する次のステップで、複数の金属酸化物活性層ＡＬ１のチャネル領域をエッチャントから保護することに用いられる。
図５Ｄを参照すると、当該方法は、第２絶縁層４０を貫通する複数の第１ビアｖ１と複数の第２ビアｖ２を形成することと、第２絶縁層４０と第１絶縁層３０を貫通する複数の第３ビアｖ３と複数の第４ビアｖ４とを形成することとを含む。複数の第１ビアｖ１、複数の第２ビアｖ２、複数の第３ビアｖ３および複数の第４ビアｖ４は、マスクプレート（例えば、グレートーンマスクプレートまたはハーフトーンマスクプレート）を用いて形成される。
続いて、第２絶縁層４０の第１絶縁層３０から離れた側にソース／ドレイン電極層３００を形成する。ソース／ドレイン電極層３００は、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２を含むように形成される。複数の金属酸化物活性層ＡＬ１の各々は、前記複数の第１ビアｖ１の１つを介して前記複数の第１ソース電極Ｓ１の１つに電気的に接続され、前記複数の第２ビアｖ２の１つを介して前記複数の第１ドレイン電極Ｄ１の１つに電気的に接続される。複数の多結晶シリコン活性層ＡＬ２の各々は、前記複数の第３ビアｖ３の１つを介して前記複数の第２ソース電極Ｓ２の１つに電気的に接続され、前記複数の第４ビアｖ４の１つを介して前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。選択可能に、マスクプレートを用いてソース／ドレイン電極層３００を形成する。
図５Ｅを参照すると、ソース／ドレイン電極層３００を形成した後、ソース／ドレイン電極層３００の第２絶縁層４０から離れた側に、マスクプレートを用いてパッシベーション層５０を形成する。パッシベーション層５０の第２絶縁層４０から離れた側に第１電極層６０を形成する。第１電極層６０のパッシベーション層５０から離れた側に第３絶縁層７０を形成する。第３絶縁層７０の第１電極層６０から離れた側に第２電極層８０を形成する。選択可能に、第１電極層６０は、画素電極層であり、第２電極層８０は、共通電極層である。選択可能に、第１電極層６０は、共通電極層であり、第２電極層８０は、画素電極層である。図５Ｅのアレイ基板を製造するために合計でわずか９個のマスクプレートが必要とされる。
図６Ａ～図６Ｅは、本開示の一部実施例におけるアレイ基板の製造プロセスを示す。図６Ａを参照すると、例えば、単一のマスクプレートを用いて単一のプロセスでパターニングされることによって、第１電極層６０とゲート電極層１００は、ベース基板１０において同じ層に形成される。一例において、第１電極層６０とゲート電極層１００に対し、グレートーンマスクプレートまたはハーフトーンマスクプレートを用いてパターニングする。図６Ａに示すように、ゲート電極層１００は、第１サブ層１００ａと第２サブ層１００ｂの２つのサブ層を含むように形成される。第２サブ層１００ｂのベース基板１０から離れた側に第１サブ層１００ａを形成する。第２サブ層１００ｂと第１電極層６０とは同一の材料で作製される。一例において、まず透明導電性材料層をベース基板１０に堆積させ、続いて透明導電性材料層のベース基板１０から離れた側に金属導電性材料層を堆積させる。次いで、フォトレジスト層を金属導電性材料層に堆積させ、グレートーンマスクプレートまたはハーフトーンマスクプレートを用いてフォトレジストパターンを形成する。グレートーンマスクプレートまたはハーフトーンマスクプレートを用いてフォトレジスト層を露光および現像し、透明導電性材料層と金属導電性材料層をエッチングして第１電極層６０、ゲート電極層１００の第１サブ層１００ａおよびゲート電極層１００の第２サブ層１００ｂを形成する。
図６Ｂを参照すると、ゲート電極層１００のベース基板１０から離れた側にゲート絶縁層２０を形成する。続いて、ゲート絶縁層２０のベース基板１０から離れた側にポリシリコン層２００ｂを形成する。ポリシリコン層２００ｂは、それぞれ複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層ＡＬ２を有する。複数の多結晶シリコン活性層ＡＬ２の各々は、ゲート絶縁層２０の前記複数の第２ゲート電極Ｇ２の１つから離れた側に形成される。選択可能に、ポリシリコン層２００ｂは、図５Ｂの関連記載で検討したようにアモルファスシリコン材料を用いて形成される。
図６Ｃを参照すると、ポリシリコン層２００ｂを形成した後、ゲート絶縁層２０のベース基板１０から離れた側に金属酸化物層２００ａを形成する。金属酸化物層２００ａは、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層ＡＬ１を有する。複数の金属酸化物活性層ＡＬ１の各々は、ゲート絶縁層２０の前記複数の第１ゲート電極Ｇ１の１つから離れた側に形成される。
選択可能に、以下の方式で金属酸化物層２００ａを形成することができる。まず、第１絶縁層３０のゲート絶縁層２０から離れた側に金属酸化物材料層を堆積させ、金属酸化物材料層の第１絶縁層３０から離れた側にフォトレジスト層を形成し、フォトレジスト層を露光および現像して金属酸化物層２００ａに対応するフォトレジストパターンを形成し、金属酸化物材料層をエッチング（例えば、ウェットエッチング）して金属酸化物層２００ａを形成する。
図６Ｄを参照すると、ポリシリコン層２００ｂと金属酸化物層２００ａを形成した後に、ポリシリコン層２００ｂと金属酸化物層２００ａのゲート絶縁層２０から離れた側にソース／ドレイン電極層３００を形成する。ソース／ドレイン電極層３００は、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２を含むように形成される。複数の金属酸化物活性層ＡＬ１の各々は、前記複数の第１ソース電極Ｓ１の１つと前記複数の第１ドレイン電極Ｄ１の１つに電気的に接続される。複数の多結晶シリコン活性層ＡＬ２の各々は、前記複数の第２ソース電極Ｓ２の１つと前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。
選択可能に、以下の方式でソース／ドレイン電極層３００を形成することができる。まず、ポリシリコン層２００ｂと金属酸化物層２００ａのゲート絶縁層２０から離れた側に電極材料層を形成した後、電極材料層をエッチングしてソース／ドレイン電極層３００を形成する。選択可能に、電極材料層をドライエッチング法によりエッチングされる。ドライエッチング法の例としては、反応性イオンエッチング（ＲＩＥ）、シリコン深掘りエッチング（ＤＲＩＥ）、誘導結合プラズマエッチング（ＩＣＰ）、電子サイクロトロン共鳴エッチング（ＥＣＲ）、イオンビームエッチングを含むが、これらに限定されない。レーザ加工も考えられる。選択可能に、電極材料層は、モリブデンを含み、ドライエッチングは、塩化物と酸素を含有するガスを用いて行われる。これにより、バックチャネルエッチング工程で複数の金属酸化物活性層ＡＬ１のチャネル領域を形成する。
選択可能に、電極材料層をウェットエッチング工程によってエッチングする。一例において、ウェットエッチング工程は、電極材料層に対するエッチング選択性を有するエッチング溶液を使用する。例えば、エッチング溶液は、金属酸化物層２００ａがエッチング溶液に対し十分な耐性を有し、エッチング溶液が電極材料層を選択的にエッチングするように選択される。これにより、バックチャネルエッチング工程で複数の金属酸化物活性層ＡＬ１のチャネル領域を形成することができる。
図６Ｅを参照すると、ソース／ドレイン電極層３００を形成した後、ソース／ドレイン電極層３００のゲート絶縁層２０から離れた側にパッシベーション層５０を形成し、パッシベーション層５０のソース／ドレイン電極層３００から離れた側に第２電極層８０を形成する。
図７Ａ～７Ｅは、本開示の一部実施例におけるアレイ基板の製造プロセスを示す。図７Ａと図７Ｂに記載されるプロセスは、図６Ａと６Ｂに記載されたプロセスと実質的に同じである。図７Ｃを参照すると、ポリシリコン層２００ｂを形成した後、ポリシリコン層２００ｂのゲート絶縁層２０から離れた側に第１絶縁層３０を形成する。次に、第１絶縁層３０のゲート絶縁層２０から離れた側に金属酸化物層２００ａを形成する。金属酸化物層２００ａは、それぞれ複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層ＡＬ１を有する。複数の金属酸化物活性層ＡＬ１の各々は、第１絶縁層３０の前記複数の第１ゲート電極Ｇ１の１つから離れた側に形成される。
選択可能に、以下の方式で金属酸化物層２００ａを形成することができる。まず、第１絶縁層３０のゲート絶縁層２０から離れた側に金属酸化物材料層を堆積させ、金属酸化物材料層の第１絶縁層３０から離れた側にフォトレジスト層を形成し、フォトレジスト層を露光および現像して金属酸化物層２００ａに対応するフォトレジストパターンを形成し、金属酸化物材料層をエッチングして金属酸化物層２００ａを形成する。
ポリシリコン層２００ｂを形成した後に、図７Ｄを参照すると、当該方法は、第１絶縁層３０を貫通する複数の第３ビアｖ３と複数の第４ビアｖ４を形成することをさらに含む。次に、ポリシリコン層２００ｂと金属酸化物層２００ａのゲート絶縁層２０から離れた側にソース／ドレイン電極層３００を形成する。ソース／ドレイン電極層３００は、複数の第１ソース電極Ｓ１、複数の第１ドレイン電極Ｄ１、複数の第２ソース電極Ｓ２および複数の第２ドレイン電極Ｄ２を含むように形成される。複数の金属酸化物活性層ＡＬ１の各々は、前記複数の第１ソース電極Ｓ１の１つと前記複数の第１ドレイン電極Ｄ１の１つに電気的に接続される。多結晶シリコン活性層ＡＬ２の各々は、前記複数の第３ビアｖ３の１つを介して前記複数の第２ソース電極Ｓ２の１つに電気的に接続され、前記複数の第４ビアｖ４の１つを介して前記複数の第２ドレイン電極Ｄ２の１つに電気的に接続される。
選択可能に、以下の方式でソース／ドレイン電極層３００を形成する。まず、ポリシリコン層２００ｂと金属酸化物層２００ａのゲート絶縁層２０から離れた側に電極材料層を形成した後、電極材料層をエッチングしてソース／ドレイン電極層３００を形成する。選択可能に、電極材料層をドライエッチング法によりエッチングする。これにより、バックチャネルエッチング工程で複数の金属酸化物活性層ＡＬ１のチャネル領域を形成する。図６Ａ～図６Ｅに記載された処理と比べて、図７Ｄのポリシリコン層２００ｂは、第１絶縁層によって覆われ、ソース電極およびドレイン電極のドライエッチング工程の影響を受けない。
図７Ｅを参照すると、ソース／ドレイン電極層３００を形成した後に、ソース／ドレイン電極層３００のゲート絶縁層２０から離れた側にパッシベーション層５０を形成し、パッシベーション層５０のソース／ドレイン電極層３００から離れた側に第２電極層８０を形成する。
別の態様として、本開示は、表示パネルを提供する。当該表示パネルは、本明細書に記載のアレイ基板、または本明細書に記載の方法によって製造されるアレイ基板を有する。選択可能に、表示パネルは、アレイ基板に対向する対向基板（例えば、カラーフィルタ基板）をさらに含む。選択可能に、画素電極層と共通電極層の両方は、アレイ基板に配置される。選択可能に、画素電極層は、アレイ基板に配置され、共通電極層は、対向基板に配置される。選択可能に、画素電極層は、対向基板に配置され、共通電極層は、アレイ基板に配置される。選択可能に、表示パネルは、液晶表示パネルである。選択可能に、表示パネルは、有機発光ダイオード表示パネルである。
別の態様として、本開示は、表示装置を提供する。当該表示装置は、本明細書に記載のアレイ基板、または本明細書に記載の方法によって製造されるアレイ基板を有する。選択可能に、表示装置は、アレイ基板に対向する対向基板（例えば、カラーフィルタ基板）をさらに含む。選択可能に、画素電極層と共通電極層の両方は、アレイ基板に配置される。選択可能に、画素電極層は、アレイ基板に配置され、共通電極層は、対向基板に配置される。選択可能に、画素電極層は、対向基板に配置され、共通電極層は、アレイ基板に配置される。選択可能に、表示装置は、液晶表示装置である。選択可能に、表示装置は、有機発光ダイオード表示装置である。適切な表示装置の例には、電子ペーパー、携帯電話、タブレットパソコン、テレビ、ディスプレイ、ノートブックパソコン、デジタルフォトアルバム、ＧＰＳなどが含まれるが、これらに限定されない。
本発明の実施形態の上記説明は、例示および説明のために提供されたものである。本発明は、全部的に意図するわけではなく、開示された厳密な形態または例示的な実施例に本発明を限定することを意図するものでもない。したがって、上記の説明は、例示的なものであり、限定的なものではないと見なされるべきである。明らかに、当業者には、多くの修正および変形が明らかであろう。これらの実施例は、本発明の原理およびその最適な実施形態を最もよく説明するために選択されて記載されるものである。よって、当業者は、本発明が各実施例に適用するものであり、しかも本発明の各変形が、想定される特定の用途または実施形態に適合すると理解できる。本発明は、本発明の保護範囲が添付の請求項およびその同等内容によって限定されることを意図し、別途説明されない限り、請求項およびその同等内容に関連する全ての用語が最も合理的で広義の意味を持つ。したがって、「発明」、「本発明」などの用語は、請求項の範囲を必ずしも特定の実施例に限定するというわけではなく、本発明の例示的な実施例への参照が本発明に対する限定を示唆するというわけではなく、しかもこのような限定を導くことができない。本発明は、添付の請求項の精神および範囲のみによって限定される。さらに、これらの請求項には、名詞または要素の前に「第１」、「第２」などを使用することがある。特定の数が示されていない限り、このような用語は、命名法として理解されるべきであり、そのような命名法によって変更される要素の数を限定するものとして解釈されるべきではない。記載された利点および優れる点のいずれも、本発明のすべての実施形態に適用するものではない可能性がある。添付の請求項によって限定される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることは理解されよう。さらに、本発明の要素および構成要素は、添付の請求項に明確的に記述されているかどうかにかかわらず、公衆に捧げることを意図するものではない。

Claims (17)

  1. 各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、
    各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタとを有し、
    ベース基板と、
    前記ベース基板に位置するとともに、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極およびそれぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極を含むゲート電極層と、
    前記ゲート電極層のベース基板から離れた側に位置するゲート絶縁層と、
    各々が前記ゲート絶縁層の前記複数の第１ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層と、
    各々が前記ゲート絶縁層の前記複数の第２ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層と、
    画素電極層と共通電極層から選択される異なる層である第１電極層と第２電極層とを含み、
    前記第１電極層は、前記ゲート電極層と同一の層に位置し、
    前記ゲート絶縁層は、前記ゲート電極層と前記第１電極層のベース基板から離れた側に位置するアレイ基板。
  2. 前記ポリシリコン層のゲート絶縁層から離れた側に位置する第１絶縁層と、
    前記金属酸化物層の第１絶縁層から離れた側に位置する第２絶縁層とをさらに含み、
    前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置する請求項１に記載のアレイ基板。
  3. 複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むソース／ドレイン電極層をさらに含み、
    前記複数の金属酸化物活性層の各々は、前記第２絶縁層を貫通するビアを介して前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続され、
    前記複数の多結晶シリコン活性層の各々は、前記第１絶縁層と前記第２絶縁層を貫通するビアを介して前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される請求項２に記載のアレイ基板。
  4. 前記ソース／ドレイン電極層の第２絶縁層から離れた側に位置されるパッシベーション層と、
    前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する第１電極層と、
    前記第１電極層のベース基板から離れた側に位置する第２電極層をさらに含み、
    前記第１電極層と前記第２電極層は、画素電極層と共通電極層から選択される異なる層である請求項３に記載のアレイ基板。
  5. 前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側に位置するソース／ドレイン電極層をさらに含み、
    前記ソース／ドレイン電極層は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含み、
    前記複数の金属酸化物活性層の各々は、前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続され、
    前記複数の多結晶シリコン活性層の各々は、前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される請求項１記載のアレイ基板。
  6. 前記複数の第１ボトムゲート型薄膜トランジスタは、バックチャネルエッチ型薄膜トランジスタである請求項５に記載のアレイ基板。
  7. 前記ポリシリコン層のゲート絶縁層から離れた側に位置する第１絶縁層をさらに含み、
    前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に位置し、
    前記複数の多結晶シリコン活性層の各々は、前記第１絶縁層を貫通するビアを介して前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続される請求項５に記載のアレイ基板。
  8. 前記ソース／ドレイン電極層のゲート絶縁層から離れた側に位置するパッシベーション層をさらに含み、
    前記第２電極層は、前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する請求項５に記載のアレイ基板。
  9. 前記複数の第１ボトムゲート型薄膜トランジスタは、表示領域に位置し、
    前記複数の第２ボトムゲート型薄膜トランジスタは、周辺領域に位置する請求項１に記載のアレイ基板。
  10. 前記複数の第１ボトムゲート型薄膜トランジスタは、複数の駆動薄膜トランジスタであり、
    前記複数の駆動薄膜トランジスタの各々は、電源供給線と有機発光ダイオードに接続され、
    前記複数の第２ボトムゲート型薄膜トランジスタは、複数のスイッチ薄膜トランジスタであり、
    前記複数のスイッチ薄膜トランジスタの各々は、データ線と１つの前記駆動薄膜トランジスタのゲート電極に接続される請求項１に記載のアレイ基板。
  11. 前記複数の第２ボトムゲート型薄膜トランジスタを含む表示ドライバ回路をさらに含む請求項１に記載のアレイ基板。
  12. 請求項１～１１のいずれか一項に記載のアレイ基板を含む表示装置。
  13. 各々に金属酸化物活性層を含む複数の第１ボトムゲート型薄膜トランジスタと、各々にシリコン活性層を含む複数の第２ボトムゲート型薄膜トランジスタを形成すること、
    それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の第１ゲート電極およびそれぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の第２ゲート電極を含むゲート電極層を、ベース基板に形成することと、
    前記ゲート電極層のベース基板から離れた側にゲート絶縁層を形成することと、
    各々が前記ゲート絶縁層の前記複数の第１ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第１ボトムゲート型薄膜トランジスタに用いられる複数の金属酸化物活性層を含む金属酸化物層を形成することと、
    各々が前記ゲート絶縁層の前記複数の第２ゲート電極の１つから離れた側に位置し、それぞれ前記複数の第２ボトムゲート型薄膜トランジスタに用いられる複数の多結晶シリコン活性層を含むポリシリコン層を形成することと、
    画素電極層と共通電極層から選択される異なる二つの層である第１電極層と第２電極層を形成することを含み、
    同一工程で同一のマスクプレートを用いて同一の層に前記第１電極層と前記ゲート電極層を形成し、
    前記ゲート電極層と前記第１電極層のベース基板から離れた側に前記ゲート絶縁層を形成するアレイ基板の製造方法。
  14. 前記ポリシリコン層のゲート絶縁層から離れた側に第１絶縁層を形成することと、
    前記金属酸化物層の第１絶縁層から離れた側に第２絶縁層を形成することとをさらに含み、
    前記第１絶縁層は、前記ポリシリコン層と前記金属酸化物層との間に形成される請求項１３に記載の方法。
  15. 複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むソース／ドレイン電極層を形成することと、
    前記複数の金属酸化物活性層の各々が前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように、前記第２絶縁層を貫通するビアを形成することと、
    前記複数の多結晶シリコン活性層の各々が前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように、前記第１絶縁層と前記第２絶縁層を貫通するビアを形成することとをさらに含む請求項１４に記載の方法。
  16. 前記金属酸化物層と前記ポリシリコン層のゲート絶縁層から離れた側にソース／ドレイン電極層を形成することをさらに含み、
    前記ソース／ドレイン電極層は、複数の第１ソース電極、複数の第１ドレイン電極、複数の第２ソース電極および複数の第２ドレイン電極を含むように形成され、
    前記複数の金属酸化物活性層の各々は、前記複数の第１ソース電極の１つと前記複数の第１ドレイン電極の１つに電気的に接続されるように形成され、
    前記複数の多結晶シリコン活性層の各々は、前記複数の第２ソース電極の１つと前記複数の第２ドレイン電極の１つに電気的に接続されるように形成され、
    バックチャネルエッチ工程で前記複数の金属酸化物活性層のチャネル領域を形成する請求項１３に記載の方法。
  17. 前記ソース／ドレイン電極層のゲート絶縁層から離れた側にパッシベーション層を形成することをさらに含み、
    前記第２電極層は、前記パッシベーション層のソース／ドレイン電極層から離れた側に位置する請求項１６に記載の方法。
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