JP2019029501A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】耐圧を向上させることができ、フォトリソグラフィ工程での加工精度の低下を抑制することができる、半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、電流が流れる活性領域と、活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する。終端構造部には、第１導電型の半導体基板１のおもて面に、半導体基板１より低不純物濃度の第１導電型の第１半導体層２が設けられる。また、第１半導体層２の、半導体基板１の反対側の表面に第２導電型の第２半導体層３が設けられる。また、第２半導体層３を貫通するトレンチ１７が設けられる。また、第１半導体層２の、半導体基板１の反対側の表面に、第２半導体層３に接するように活性領域側に第２半導体層３より高不純物濃度の第２導電型の第１半導体領域４が設けられる。また、活性領域から最も離れたトレンチ１７の外側の第２半導体層３の表面に第１導電型の第２半導体領域５が設けられる。【選択図】図２

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる（例えば、下記非特許文献２参照）。
また、低抵抗化および高耐圧化を実現した別の半導体装置として、チャネル（反転層）となる部分（ベース領域）をエピタキシャル成長により形成することで、チャネルが形成される部分の結晶性を高めて高品質化を図った装置が提案されている（例えば、下記特許文献１参照）。下記特許文献１では、チャネルが形成される部分の結晶性を高めてチャネル抵抗を低減させることで、低抵抗化および高耐圧化を実現している。
チャネルとなる部分をエピタキシャル成長により形成した半導体装置として、チャネルとなる部分を含むエピタキシャル層の、終端構造部の部分を除去することにより活性領域と終端構造部との境界付近に生じた段差部にｐ型領域を設けることで、段差部におけるｐ型不純物の深さ方向における分布をなだらかにし、段差部での電界集中を緩和して耐圧低下を防止する装置が提案されている（例えば、下記特許文献２参照）。
特開２００６−１４７７８９号公報 特開２０１０−０４５３８８号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコンカーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、上記特許文献１および２において、チャネルとなる部分を含むエピタキシャル層の、活性領域以外の部分（すなわち終端構造部の部分）は電流を流すうえで必要ではない部分であるが、終端構造部を形成する為に部分的に除去する必要がある。このため、エピタキシャル層を除去するためのエッチングのばらつきや活性領域と終端構造部との境界付近に生じた段差部の形状等の悪影響により耐圧が低下するという問題や、段差部の影響でその後のフォトリソグラフィ工程での加工精度が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができ、フォトリソグラフィ工程での加工精度の低下を抑制することができる、半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する。前記終端構造部には、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。また、前記第１半導体層の、前記半導体基板の反対側の表面に第２導電型の第２半導体層が設けられる。また、前記第２半導体層を貫通するトレンチが設けられる。また、前記第１半導体層の、前記半導体基板の反対側の表面に、前記第２半導体層に接するように前記活性領域側に前記第２半導体層より高不純物濃度の第２導電型の第１半導体領域が設けられる。また、前記活性領域から最も離れた前記トレンチの外側の前記第２半導体層の表面に第１導電型の第２半導体領域が設けられる。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と横方向で接し、かつ前記トレンチの下方向に位置し、前記第２半導体層に接しないように前記第１半導体層の内部に設けられた、前記第１半導体領域よりも低不純物濃度の第２導電型の第３半導体領域を、さらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と横方向で接し、前記第２半導体層と上方向で接し、および前記第３半導体領域と下方向で接するように設けられた、前記第１半導体領域よりも低不純物濃度の第２導電型の第４半導体領域を、さらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの下方向に位置し、前記第２半導体層に接しないように前記第１半導体層の内部に選択的に設けられた、前記第１半導体領域と同程度の不純物濃度の第２導電型の第５半導体領域を、さらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは複数設けられており、前記活性領域から離れるに従って前記トレンチ間の間隔が狭くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチ内部は絶縁膜が埋め込まれていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法である。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板の反対側の表面の前記活性領域側に第２導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１半導体層の、前記半導体基板の反対側の表面に第２導電型の第２半導体層を形成する第３工程を行う。次に、前記活性領域から離れた位置の前記第２半導体層の表面に第１導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体領域が形成されていない領域に、前記第２半導体層を貫通するトレンチを形成する第５工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層の内部に、前記第１半導体領域と横方向で接する、前記第１半導体領域よりも低不純物濃度の第２導電型の第３半導体領域をさらに形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層の内部に、前記第１半導体領域と横方向で接し、前記第３半導体領域と下方向で接する、前記第１半導体領域よりも低不純物濃度の第２導電型の第４半導体領域をさらに形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層の内部に選択的に、前記第１半導体領域と同程度の不純物濃度の第２導電型の第５半導体領域をさらに形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５半導体領域は、前記第１半導体領域と同一の前記第２工程で形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性領域にトレンチゲートが形成されており、前記終端構造部のトレンチは前記トレンチゲートと同一の前記第２工程で形成されることを特徴とする。
上述した発明によれば、終端構造部にトレンチ構造が設けられている。このトレンチ構造によりｐ型の不純物の分布が外側に行くほど低くなり、終端構造部での電界集中を緩和して耐圧低下を防止することができる。また、終端構造部に段差を設けていないため、フォトリソグラフィ工程での加工精度の低下を抑制することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、耐圧を向上させることができ、フォトリソグラフィ工程での加工精度の低下を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の活性領域の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態１にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態２にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。 実施の形態４にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置の活性領域の構成を示す断面図である。活性領域は、素子構造が形成されオン状態のときに電流が流れる領域である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置の活性領域は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の第１主面側は濃いｎ型領域１３が形成されており、濃いｎ型領域１３はｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型ベース層１４とを併せて炭化珪素半導体基体とする。
図１に示すように、ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極３２が設けられている。裏面電極３２は、ドレイン電極を構成する。裏面電極３２の表面には、ドレイン電極パッド３４が設けられている。
炭化珪素半導体基体の第１主面側には、トレンチ構造が形成されている。具体的には、トレンチゲート１８は、ｐ型ベース層１４のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層１４を貫通する。トレンチゲート１８の表面に沿って、トレンチゲート１８の底部および側部にゲート絶縁膜２１が形成されており、ゲート絶縁膜２１によりｎ型炭化珪素エピタキシャル層２およびｐ型ベース層１４と絶縁されているゲート電極２２がトレンチゲート１８内部に形成されている。ゲート電極２２の一部はトレンチゲート１８外部に突出していてもよい。
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域１１と第２ｐ+型ベース領域１２が選択的に設けられており、第２ｐ+型ベース領域１２はトレンチゲート１８下に形成されており、第２ｐ+型ベース領域１２の幅はトレンチゲート１８の幅と同じかそれよりも広い。第１ｐ+型ベース領域１１と第２ｐ+型ベース領域１２は、例えばアルミニウム（Ａｌ）がドーピングされている。第１ｐ+型ベース領域１１の一部をトレンチゲート１８側に引き伸ばすことで第２ｐ+型ベース領域１２に接続した構造となっていてもよい。その理由はトレンチゲート１８下の第２ｐ+型ベース領域１２とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極に退避させることでゲート酸化膜への負担を軽減し信頼性をあげるためである。
ｎ型炭化珪素エピタキシャル層２の第１主面側にはｐ型ベース層１４が設けられており、ｐ型ベース層１４の第１主面側にｎ+型ソース領域１５およびｐ++型コンタクト領域１６が設けられている。また、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の表面層の第１ｐ+型ベース領域１１と第２ｐ+型ベース領域１２に挟まれた領域と、ｐ型ベース層１４と第２ｐ+型ベース領域１２に挟まれた領域は濃いｎ型領域１３が設けられており、この濃いｎ型領域１３は第１ｐ+型ベース領域１１と第２ｐ+型ベース領域１２よりも深い位置まで形成されている。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
層間絶縁膜２３は、炭化珪素半導体基体の第１主面側の全面に、トレンチゲート１８に埋め込まれたゲート電極２２を覆うように設けられている。ソース電極３１は、層間絶縁膜２３に開口されたコンタクトホールを介して、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６に接する。ソース電極３１は、層間絶縁膜２３によって、ゲート電極２２と電気的に絶縁されている。ソース電極３１上には、ソース電極パッド３３が設けられている。
図２は、実施の形態１にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。終端構造部は、活性領域の周囲を囲んで耐圧を保持する端部領域である。図２に示すように、ｎ+型炭化珪素基板１の第１主面にｎ型炭化珪素エピタキシャル層２が堆積されている。それぞれの構成は活性領域と同様である。以下、終端構造部では、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型ベース層３とを併せて炭化珪素半導体基体とする。
図２に示すように、ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極３２が設けられている。裏面電極３２は、ドレイン電極を構成する。裏面電極３２の表面には、ドレイン電極パッド３４が設けられている。
炭化珪素半導体基体の第１主面側には、トレンチ構造が形成されている。具体的には、トレンチ１７は、ｐ型ベース層（第２導電型の第２半導体層）３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層３を貫通する。トレンチ１７の内部はフィールド酸化膜９で埋め込まれていてもよい。また、トレンチ１７は活性領域から離れるほど間隔が狭くなっている。
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層の活性領域側には、終端構造部ｐ+型ベース領域（第２導電型の第１半導体領域）４が設けられており、例えばアルミニウムがドーピングされている。ｎ型炭化珪素エピタキシャル層２の第１主面側にはｐ型ベース層３が設けられており、ｐ型ベース層３の第１主面側の活性領域から離れた箇所にｎ+型チャネルストッパ領域（第１導電型の第２半導体領域）５が設けられている。層間絶縁膜２３は、炭化珪素半導体基体の第１主面側の全面に設けられている。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３〜図８は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。
まず、図３に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図３に示されている。
次に、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い第１ｐ+型ベース領域１１ａと第２ｐ+型ベース領域１２が、例えば隣り合う深い第１ｐ+型ベース領域１１ａと第２ｐ+型ベース領域１２との間の距離が１〜１．５μｍ程度となるように、形成される。また、深い第１ｐ+型ベース領域１１ａと第２ｐ+型ベース領域１２を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。次に、深い第１ｐ+型ベース領域１１ａと第２ｐ+型ベース領域１２を形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、深い第１ｐ+型ベース領域１１ａと第２ｐ+型ベース領域１２よりも深い位置まで深い濃いｎ型領域１３ａが形成される。深い濃いｎ型領域１３ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16〜５×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に示されている。
次に、図５に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が８×１０15／ｃｍ3程度となるように設定してもよい。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図５に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の浅い第１ｐ+型ベース領域１１ｂが、例えば深い第１ｐ+型ベース領域１１ａの上部に重なるように形成される。この浅い第１ｐ+型ベース領域１１ｂと深い第１ｐ+型ベース領域１１ａを合わせて第１ｐ+型ベース領域１１となる。浅い第１ｐ+型ベース領域１１ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。次に、浅い第１ｐ+型ベース領域１１ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図５に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の浅い濃いｎ型領域１３ｂが形成される。浅い濃いｎ型領域１３ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16〜５×１０17／ｃｍ3程度となるように設定してもよい。この浅い濃いｎ型領域１３ｂと深い濃いｎ型領域１３ａを合わせて濃いｎ型領域１３となる。ここまでの状態が図５に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層１４を、例えば０．７〜１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層１４を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が１×１０16〜５×１０18／ｃｍ3程度となるように設定してもよい。
次に、露出したｐ型ベース層１４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、図６に示すように、ｐ型ベース層１４の表面領域の一部にｎ+型ソース領域１５が形成される。ｎ+型ソース領域１５を形成するためのイオン注入時のドーズ量を、例えばｐ+型ベース領域１２よりも不純物濃度が高くなるように設定してもよい。次に、ｎ+型ソース領域１５を形成するためのイオン注入時に用いたイオン注入時に用いたマスクを除去する。
次に、露出したｐ型ベース層１４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成しｐ型ベース層１４の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図６に示すように、ｐ型ベース層１４の表面領域の一部にｐ++型コンタクト領域１６が形成される。ｐ++型コンタクト領域１６を形成するためのイオン注入時のドーズ量を、例えば第２ｐ+型ベース領域１２よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域１６を形成するためのイオン注入時に用いたイオン注入時に用いたマスクを除去する。ここまでの状態が図６に示されている。
次に、熱処理（アニール）を行って、例えば第１ｐ+型ベース領域１１、第２ｐ+型ベース領域１２、ｎ+型ソース領域１５、ｐ++型コンタクト領域１６を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、図７に示すように、露出したｐ型ベース層１４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、ドライエッチング用によってｐ型ベース層１４を貫通してｎ型炭化珪素エピタキシャル層２に達するトレンチゲート１８を形成する。トレンチゲート１８の底部は第２ｐ+型ベース領域１２に達しても良く、ｐ型ベース層１４と第２ｐ+型ベース領域１２に挟まれたｎ型炭化珪素エピタキシャル層２内に設置されてもよい。続いて、トレンチゲート１８を設けるために用いたマスクを除去する。ここまでの状態が図７に示されている。
次に、図８に示すように、ｎ+型ソース領域１５、ｐ++型コンタクト領域１６、トレンチゲート１８の表面に沿ったトレンチゲート１８の底部および側部にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、この酸化膜はＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ（ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜２１上に、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチゲート１８内を埋めるように形成してもよい。この多結晶シリコン層をパターニングして、トレンチゲート１８内部に残すことによって、ゲート電極２２を形成する。ゲート電極２２の一部はトレンチゲート１８外部に突出していてもよい。
次に、ゲート絶縁膜２１およびゲート電極２２を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜２３を形成する。層間絶縁膜２３およびゲート絶縁膜２１をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域１５およびｐ++型コンタクト領域１６を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜２３を平坦化する。ここまでの状態が図８に示されている。
次に、コンタクトホール内および層間絶縁膜２３の上にソース電極３１となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極３１を残す。
次に、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）の膜でできたドレイン電極３２を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+半導体基板１とドレイン電極３２とをオーミック接合する。
次に、図１に示すように、例えばスパッタ法によって、ソース電極３１および層間絶縁膜２３を覆うように、例えばアルミニウムの膜を、厚さが例えば５μｍ程度になるように、形成する。その後、Ａｌの膜を選択的に除去して、素子全体の活性領域を覆うように残すことによって、ソース電極パッド３３を形成する。
次に、ドレイン電極３２の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド３４を形成する。以上のようにして、図１に示す炭化珪素半導体装置の活性領域の部分が完成する。
図９〜図１２は、実施の形態１にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。
まず、図９に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図９に示されている。
次に、図１０に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図１０に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い終端構造部ｐ+型ベース領域４ａが形成される。また、深い終端構造部ｐ+型ベース領域４ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。次に、深い終端構造部ｐ+型ベース領域４ａを形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１０に示されている。
次に、図１１に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が８×１０15／ｃｍ3程度となるように設定してもよい。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図１１に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の浅い終端構造部ｐ+型ベース領域４ｂが、例えば深い終端構造部ｐ+型ベース領域４ａの上部に重なるように形成される。この浅い終端構造部ｐ+型ベース領域４ｂと深い終端構造部ｐ+型ベース領域４ａを合わせて終端構造部ｐ+型ベース領域４となる。浅い終端構造部ｐ+型ベース領域４ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。次に、浅い終端構造部ｐ+型ベース領域４ｂを形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１１に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層３を、例えば０．７〜１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層３を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が１×１０16〜５×１０18／ｃｍ3程度となるように設定してもよい。
次に、露出したｐ型ベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、図１２に示すように、ｐ型ベース層３の表面領域の一部にｎ+型チャネルストッパ領域５が形成される。ｎ+型チャネルストッパ領域５を形成するためのイオン注入時のドーズ量を、例えば終端構造部ｐ+型ベース領域４よりも不純物濃度が高くなるように設定してもよい。次に、ｎ+型チャネルストッパ領域５を形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１２に示されている。
次に、熱処理（アニール）を行って、例えば終端構造部ｐ+型ベース領域４、ｎ+型チャネルストッパ領域５を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、露出したｐ型ベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、ドライエッチングによってｐ型ベース層３を貫通してｎ型炭化珪素エピタキシャル層２に達するトレンチ１７を形成する。続いて、トレンチ１７を形成するために用いたマスクを除去する。
次に、トレンチ１７内部を埋めるようにフィールド酸化膜９を形成する。このフィールド酸化膜９はＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ（ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、フィールド酸化膜９上に、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜２３を形成する。
次に、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケルの膜でできたドレイン電極３２を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極３２とをオーミック接合する。
次に、ドレイン電極３２の表面に、例えばチタン、ニッケル及び金を順に積層することによって、ドレイン電極パッド３４を形成する。以上のようにして、図２に示す炭化珪素半導体装置の終端構造部が完成する。
ここで、炭化珪素半導体装置の活性領域と終端構造部の製造方法を別々に説明したが、活性領域と終端構造部は、同時に製造することができる。例えば、第１ｎ型炭化珪素エピタキシャル層２ａ等の活性領域と終端構造部で同一の符号を付した構造は、同一の工程で形成することができる。また、活性領域のトレンチゲート１８と終端構造部のトレンチ１７は、同一の工程で形成することができる。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、終端構造部にトレンチ構造が設けられている。このトレンチ構造によりｐ型の不純物の濃度分布が外側ほど低くなり、終端構造部での電界集中を緩和して耐圧低下を防止することができる。また、終端構造部に段差を設けていないため、フォトリソグラフィ工程での加工精度の低下を抑制することができる。
（実施の形態２）
図１３は、実施の形態２にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の構成である。終端構造部における実施の形態１との違いは、終端構造部ｐ+型ベース領域４と横方向（トレンチ１７の幅方向）で接し、トレンチ１７の下方（裏面電極３２側）に位置し、ｐ型ベース層３と接しない第１ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：接合終端）領域（第２導電型の第３半導体領域）６がｎ型炭化珪素エピタキシャル層２内に設けられている点である。第１ＪＴＥ領域６は、ｐ型ベース層３よりも低不純物濃度で設けられている。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態２にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の方法で形成することができる。
図１４は、実施の形態２にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。まず、実施の形態１と同様に、深い終端構造部ｐ+型ベース領域４ａを形成する工程までを行う。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の第１ＪＴＥ領域６が形成される。また、第１ＪＴＥ領域６を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16〜１×１０18／ｃｍ3程度となるように設定してもよい。次に、第１ＪＴＥ領域６を形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１４に示されている。
以下、実施の形態１と同様の製造方法で、第２ｎ型炭化珪素エピタキシャル層２ｂをエピタキシャル成長させる工程から、ドレイン電極パッド３４を形成する工程まで行うことで、図１３に示す炭化珪素半導体装置の終端構造部が完成する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、実施の形態１と同様の効果を有する。さらに、実施の形態２では、トレンチの下方に第１ＪＴＥ領域が設けられているため、トレンチ下部の電界集中を緩和でき、実施の形態１より終端構造部の耐圧を向上することができる。
（実施の形態３）
図１５は、実施の形態３にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。実施の形態３にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の構成である。終端構造部における実施の形態２との違いは、終端構造部ｐ+型ベース領域４と横方向（トレンチ１７の幅方向）で接し、ｐ型ベース層３と上方向（層間絶縁膜２３側）で接し、第１ＪＴＥ領域６と下方向（裏面電極３２側）で接する第２ＪＴＥ領域（第２導電型の第４半導体領域）７がｎ型炭化珪素エピタキシャル層２の表面側に設けられている点である。第２ＪＴＥ領域７は、終端構造部ｐ+型ベース領域４よりも低不純物濃度で設けられている。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態３にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の方法で形成することができる。
図１６は、実施の形態３にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。まず、実施の形態２と同様に、第２ｎ型炭化珪素エピタキシャル層２ｂをエピタキシャル成長させる工程までを行う。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の第２ＪＴＥ領域７が形成される。また、第２ＪＴＥ領域７を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０16〜１×１０18／ｃｍ3程度となるように設定してもよい。次に、第２ＪＴＥ領域７を形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１６に示されている。
以下、実施の形態２と同様の製造方法で、ｐ型ベース層３をエピタキシャル成長させる工程から、ドレイン電極パッド３４を形成する工程まで行うことで、図１５に示す炭化珪素半導体装置の終端構造部が完成する。
以上、説明したように、実施の形態３にかかる炭化珪素半導体装置によれば、実施の形態１と同様の効果を有する。さらに、実施の形態３では、第２ＪＴＥ領域が設けられているため、ｐ型の不純物の深さ方向における分布をなだらかにすることができ、終端構造部の電界集中を緩和することができる。
（実施の形態４）
図１７は、実施の形態４にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。実施の形態４にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の構成である。終端構造部における実施の形態１との違いは、トレンチ１７の下方（裏面電極３２側）に位置し、ｐ型ベース層３と接しない第３ＪＴＥ領域（第２導電型の第５半導体領域）８がｎ型炭化珪素エピタキシャル層２内に選択的に複数形成されている点である。第３ＪＴＥ領域８は終端構造部ｐ+型ベース領域４と同程度の不純物濃度であり、活性領域から離れるほど間隔が広くなっている。
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態４にかかる炭化珪素半導体装置の活性領域は、実施の形態１と同様の方法で形成することができる。
図１８は、実施の形態４にかかる炭化珪素半導体装置の終端構造部の製造途中の状態を模式的に示す断面図である。まず、実施の形態１と同様に、第１ｎ型炭化珪素エピタキシャル層２ａをエピタキシャル成長させる工程までを行う。
次に、図１８に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図１８に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い終端構造部ｐ+型ベース領域４ａおよび複数の第３ＪＴＥ領域８が形成される。また、深い終端構造部ｐ+型ベース領域４ａおよび複数の第３ＪＴＥ領域８を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。次に、深い終端構造部ｐ+型ベース領域４ａおよび複数の第３ＪＴＥ領域８を形成するためのイオン注入時に用いたマスクを除去する。ここまでの状態が図１８に示されている。
以下、実施の形態１と同様の製造方法で、第２ｎ型炭化珪素エピタキシャル層２ｂをエピタキシャル成長させる工程から、ドレイン電極パッド３４を形成する工程まで行うことで、図１７に示す炭化珪素半導体装置の終端構造部が完成する。
以上、説明したように、実施の形態４にかかる炭化珪素半導体装置によれば、実施の形態１と同様の効果を有する。さらに、実施の形態４では、第３ＪＴＥ領域が設けられているため、実施の形態１よりｐ型の不純物の濃度分布が外側ほど低くでき、終端構造部の電界集中をさらに緩和することができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ ｐ型ベース層
４ 終端構造部ｐ+型ベース領域
４ａ 深い終端構造部ｐ+型ベース領域
４ｂ 浅い終端構造部ｐ+型ベース領域
５ ｎ+型チャネルストッパ領域
６ 第１ＪＴＥ領域
７ 第２ＪＴＥ領域
８ 第３ＪＴＥ領域
９ フィールド酸化膜
１１ 第１ｐ+型ベース領域
１１ａ 深い第１ｐ+型ベース領域
１１ｂ 浅い第１ｐ+型ベース領域
１２ 第２ｐ+型ベース領域
１３ 濃いｎ型領域
１３ａ 深い濃いｎ型領域
１３ｂ 浅い濃いｎ型領域
１４ ｐ型ベース層
１５ ｎ+型ソース領域
１６ ｐ++型コンタクト領域
１７ トレンチ
１８ トレンチゲート
２１ ゲート絶縁膜
２２ ゲート電極
２３ 層間絶縁膜
３１ ソース電極
３２ 裏面電極
３３ ソース電極パッド
３４ ドレイン電極パッド

Claims (12)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    前記終端構造部は、
    第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板の反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層を貫通するトレンチと、
    前記第１半導体層の、前記半導体基板の反対側の表面に、前記第２半導体層に接するように前記活性領域側に設けられた前記第２半導体層より高不純物濃度の第２導電型の第１半導体領域と、
    前記活性領域から最も離れた前記トレンチの外側の前記第２半導体層の表面に設けられた第１導電型の第２半導体領域と、
    を備えることを特徴とする半導体装置。
  2. 前記第１半導体領域と横方向で接し、かつ前記トレンチの下方向に位置し、前記第２半導体層に接しないように前記第１半導体層の内部に設けられた、前記第１半導体領域よりも低不純物濃度の第２導電型の第３半導体領域を、
    さらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体領域と横方向で接し、前記第２半導体層と上方向で接し、および前記第３半導体領域と下方向で接するように設けられた、前記第１半導体領域よりも低不純物濃度の第２導電型の第４半導体領域を、
    さらに備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記トレンチの下方向に位置し、前記第２半導体層に接しないように前記第１半導体層の内部に選択的に設けられた、前記第１半導体領域と同程度の不純物濃度の第２導電型の第５半導体領域を、
    さらに備えることを特徴とする請求項１に記載の半導体装置。
  5. 前記トレンチは複数設けられており、前記活性領域から離れるに従って前記トレンチ間の間隔が狭くなっていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記トレンチ内部は絶縁膜が埋め込まれていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板の反対側の表面の前記活性領域側に第２導電型の第１半導体領域を形成する第２工程と、
    前記第１半導体層の、前記半導体基板の反対側の表面に第２導電型の第２半導体層を形成する第３工程と、
    前記活性領域から離れた位置の前記第２半導体層の表面に第１導電型の第２半導体領域を形成する第４工程と、
    前記第１半導体領域が形成されていない領域に、前記第２半導体層を貫通するトレンチを形成する第５工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記第２工程では、前記第１半導体層の内部に、前記第１半導体領域と横方向で接する、前記第１半導体領域よりも低不純物濃度の第２導電型の第３半導体領域をさらに形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２工程では、前記第１半導体層の内部に、前記第１半導体領域と横方向で接し、前記第３半導体領域と下方向で接する、前記第１半導体領域よりも低不純物濃度の第２導電型の第４半導体領域をさらに形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２工程では、前記第１半導体層の内部に選択的に、前記第１半導体領域と同程度の不純物濃度の第２導電型の第５半導体領域をさらに形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第５半導体領域は、前記第１半導体領域と同一の前記第２工程で形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記活性領域にトレンチゲートが形成されており、前記終端構造部のトレンチは前記トレンチゲートと同一の前記第２工程で形成されることを特徴とする請求項７〜１１のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
US11264496B2 (en) * 2020-04-20 2022-03-01 Polar Semiconductor, Llc Transistor with buried p-field termination region
US11329147B2 (en) 2020-05-12 2022-05-10 Polar Semiconductor, Llc Insulated gate bipolar transistor with epitaxial layer formed on recombination region

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032728A (ja) * 2007-07-24 2009-02-12 Sanken Electric Co Ltd 半導体装置
JP2015032664A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2015126085A (ja) * 2013-12-26 2015-07-06 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP2015126087A (ja) * 2013-12-26 2015-07-06 トヨタ自動車株式会社 半導体装置
WO2017064948A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604241B2 (ja) 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP4545800B2 (ja) 2006-02-07 2010-09-15 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
US8653587B2 (en) * 2012-02-13 2014-02-18 Force Mos Technology Co., Ltd. Trench MOSFET having a top side drain

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032728A (ja) * 2007-07-24 2009-02-12 Sanken Electric Co Ltd 半導体装置
JP2015032664A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2015126085A (ja) * 2013-12-26 2015-07-06 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP2015126087A (ja) * 2013-12-26 2015-07-06 トヨタ自動車株式会社 半導体装置
WO2017064948A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法

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