JP7003412B2 - Conductive substrate and its manufacturing method - Google Patents

Conductive substrate and its manufacturing method Download PDF

Info

Publication number
JP7003412B2
JP7003412B2 JP2017018677A JP2017018677A JP7003412B2 JP 7003412 B2 JP7003412 B2 JP 7003412B2 JP 2017018677 A JP2017018677 A JP 2017018677A JP 2017018677 A JP2017018677 A JP 2017018677A JP 7003412 B2 JP7003412 B2 JP 7003412B2
Authority
JP
Japan
Prior art keywords
layer
ground layer
ground
substrate
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017018677A
Other languages
Japanese (ja)
Other versions
JP2018125491A (en
Inventor
持 悟 倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2017018677A priority Critical patent/JP7003412B2/en
Publication of JP2018125491A publication Critical patent/JP2018125491A/en
Priority to JP2021215215A priority patent/JP7223352B2/en
Application granted granted Critical
Publication of JP7003412B2 publication Critical patent/JP7003412B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Structure Of Printed Boards (AREA)
  • Waveguides (AREA)

Description

本開示は、導電基板およびその製造方法に関する。 The present disclosure relates to a conductive substrate and a method for manufacturing the same.

従来から、導電層を備えた導電基板に関する種々の技術が提案されている。例えば、特許文献１では、高周波信号を伝送する信号層と、信号層との間の特性インピーダンスを整合させるグランド層とを備えた配線基板が開示されている。 Conventionally, various techniques related to a conductive substrate provided with a conductive layer have been proposed. For example, Patent Document 1 discloses a wiring board including a signal layer for transmitting a high frequency signal and a ground layer for matching the characteristic impedance between the signal layers.

特開２０１２－２４８７９７号公報Japanese Unexamined Patent Publication No. 2012-248977

高周波信号を少ない損失で伝送するため、導電層の厚みは厚いことが望ましい。しかしながら、導電層の厚みが厚いことで、導電層の応力が大きくなり、導電層の剥離が生じる虞がある。具体的には、従来は、導電層の端部が凹凸を有しない形状に形成されていたため、導電層の端部において導電層の応力を緩和することができず、端部から先に導電層の剥離が進行する虞があった。 In order to transmit high frequency signals with little loss, it is desirable that the conductive layer is thick. However, if the thickness of the conductive layer is large, the stress of the conductive layer becomes large, and there is a possibility that the conductive layer may be peeled off. Specifically, conventionally, since the end portion of the conductive layer is formed in a shape having no unevenness, the stress of the conductive layer cannot be relaxed at the end portion of the conductive layer, and the conductive layer is formed first from the end portion. There was a risk that the peeling would proceed.

本開示は、以上の点を考慮してなされたものであり、導電層の剥離を抑制することができる導電基板およびその製造方法を提供することを目的とする。 The present disclosure has been made in consideration of the above points, and an object of the present invention is to provide a conductive substrate capable of suppressing peeling of a conductive layer and a method for manufacturing the same.

上記の課題を解決するために、本開示の一態様では、
第１面及び前記第１面と反対の第２面を有する基板と、
前記第１面上に位置する信号層と、
間隔を空けて前記信号層に隣り合うように前記第１面上に位置し、前記信号層に面しない端部の少なくとも一部の範囲にわたって前記第１面に沿った面方向に突出した複数の凸部を有するグランド層と、を備える、導電基板が提供される。 In order to solve the above problems, in one aspect of the present disclosure,
A substrate having a first surface and a second surface opposite to the first surface,
The signal layer located on the first surface and
A plurality of partitions located on the first surface so as to be adjacent to the signal layer and projecting in the plane direction along the first surface over at least a part of the end not facing the signal layer. Provided is a conductive substrate comprising a ground layer having a protrusion.

前記複数の凸部は、前記グランド層の前記信号層に面しない端部に沿って周期的に位置していてもよい。 The plurality of protrusions may be periodically located along an end of the ground layer that does not face the signal layer.

前記グランド層の前記信号層に面しない端部は、前記グランド層の外端部であってもよい。 The end portion of the ground layer that does not face the signal layer may be the outer end portion of the ground layer.

前記グランド層に、前記第１面と交差する方向の貫通孔が設けられており、
前記グランド層の前記信号層に面しない端部は、前記貫通孔の内端部であってもよい。 The ground layer is provided with a through hole in a direction intersecting the first surface.
The end of the ground layer that does not face the signal layer may be the inner end of the through hole.

前記グランド層は、前記面方向に間隔を空けて前記信号層に隣り合うように前記第１面上に位置する第１グランド層を有してもよい。 The ground layer may have a first ground layer located on the first surface so as to be adjacent to the signal layer at intervals in the plane direction.

前記グランド層は、前記第１面と交差する方向のうち、第１方向に間隔を空けて前記信号層に隣り合うように前記第１面上に位置する第２グランド層を有してもよい。 The ground layer may have a second ground layer located on the first surface so as to be adjacent to the signal layer at intervals in the first direction among the directions intersecting with the first surface. ..

前記グランド層は、前記第１面と交差する方向のうち、前記第１方向と反対の第２方向に間隔を空けて前記信号層に隣り合うように前記第１面上に位置する第３グランド層を有してもよい。 The ground layer is located on the first surface so as to be adjacent to the signal layer at intervals in the second direction opposite to the first direction in the direction intersecting with the first surface. It may have a layer.

前記第１方向において間隔を空けて前記第２グランド層に隣り合うように前記第１面上に位置し、端部の少なくとも一部の範囲にわたって前記面方向に突出した複数の凸部を有する第４グランド層を更に備えてもよい。 A second that is located on the first surface so as to be adjacent to the second ground layer at intervals in the first direction and has a plurality of protrusions protruding in the surface direction over at least a part of the end portion. 4 A ground layer may be further provided.

前記第１面から前記第２面まで前記基板を貫通し、前記信号層に接続された貫通電極を更に備えてもよい。 A through electrode that penetrates the substrate from the first surface to the second surface and is connected to the signal layer may be further provided.

前記第１面上に位置し、前記信号層に接続されたキャパシタを更に備えてもよい。 A capacitor located on the first surface and connected to the signal layer may be further provided.

前記グランド層上に位置する第１絶縁層を更に備えてもよい。 A first insulating layer located on the ground layer may be further provided.

前記第１絶縁層は、前記複数の凸部間の間隙を通して前記基板側において前記グランド層に接する面に接していてもよい。 The first insulating layer may be in contact with a surface in contact with the ground layer on the substrate side through a gap between the plurality of convex portions.

前記基板側において前記グランド層に接する面は、前記基板の前記第１面であってもよい。 The surface in contact with the ground layer on the substrate side may be the first surface of the substrate.

前記基板側において前記グランド層に接する面は、前記基板の前記第１面と前記グランド層との間に位置する第２絶縁層の表面であってもよい。 The surface in contact with the ground layer on the substrate side may be the surface of the second insulating layer located between the first surface of the substrate and the ground layer.

本開示の他の一態様では、
第１面及び前記第１面と反対の第２面を有する基板を準備する工程と、
前記第１面上に信号層を形成する工程と、
前記第１面上に、前記信号層に面しない端部の少なくとも一部の範囲にわたって前記第１面に沿った面方向に突出した複数の凸部を有するグランド層を、間隔を空けて前記信号層に隣り合うように形成する工程と、を備える、導電基板の製造方法が提供される。 In another aspect of the present disclosure,
A step of preparing a substrate having a first surface and a second surface opposite to the first surface, and
The step of forming a signal layer on the first surface and
A ground layer having a plurality of protrusions projecting in a plane direction along the first surface over at least a part of an end portion not facing the signal layer on the first surface is spaced apart from the signal. Provided is a method for manufacturing a conductive substrate, comprising a step of forming the layers adjacent to each other.

本開示によれば、導電層の剥離を抑制することができる。 According to the present disclosure, peeling of the conductive layer can be suppressed.

本実施形態による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by this embodiment. 本実施形態による導電基板を示す図１のＩＩ－ＩＩ断面図である。FIG. 2 is a sectional view taken along line II-II of FIG. 1 showing a conductive substrate according to the present embodiment. 本実施形態による導電基板を示す平面図である。It is a top view which shows the conductive substrate by this embodiment. 本実施形態による導電基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the conductive substrate by this embodiment. 図４に続く本実施形態による導電基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the conductive substrate by this embodiment which follows | FIG. 図５に続く本実施形態による導電基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the conductive substrate by this embodiment following FIG. 図５に続く本実施形態による導電基板の製造方法を示す図６のＶＩＩ‐ＶＩＩ断面図である。FIG. 6 is a cross-sectional view taken along the line VII-VII of FIG. 6 showing a method of manufacturing a conductive substrate according to the present embodiment following FIG. 図６および図７に続く本実施形態による導電基板の製造方法を示す断面図である。6 is a cross-sectional view showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 6 and 7. 図６および図７に続く本実施形態による導電基板の製造方法を示す図８のＩＸ－ＩＸ断面図である。6 is a cross-sectional view taken along the line IX-IX of FIG. 8 showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 6 and 7. 図８および図９に続く本実施形態による導電基板の製造方法を示す断面図である。8 is a cross-sectional view showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 8 and 9. 図８および図９に続く本実施形態による導電基板の製造方法を示す図１０のＸＩ－ＸＩ断面図である。8 is a cross-sectional view taken along the line XI-XI of FIG. 10 showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 8 and 9. 図１０および図１１に続く本実施形態による導電基板の製造方法を示す断面図である。10 is a cross-sectional view showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 10 and 11. 図１０および図１１に続く本実施形態による導電基板の製造方法を示す図１２のＸＩＩＩ－ＸＩＩＩ断面図である。10 is a cross-sectional view taken along the line XIII-XIII of FIG. 12 showing a method of manufacturing a conductive substrate according to the present embodiment following FIGS. 10 and 11. 本実施形態の第１の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 1st modification of this embodiment. 本実施形態の第１の変形例による導電基板を示す図１４のＸＶ－ＸＶ断面図である。It is a cross-sectional view of XV-XV of FIG. 14 which shows the conductive substrate by the 1st modification of this embodiment. 本実施形態の第１の変形例による導電基板を示す図１５のＸＶＩ－ＸＶＩ断面図である。FIG. 15 is a cross-sectional view taken along the line XVI-XVI of FIG. 15 showing a conductive substrate according to the first modification of the present embodiment. 本実施形態の第１の変形例による導電基板を示す図１５のＸＶＩＩ－ＸＶＩＩ断面図である。FIG. 15 is a cross-sectional view taken along the line XVII-XVII of FIG. 15 showing a conductive substrate according to the first modification of the present embodiment. 本実施形態の第２の変形例による導電基板を示す平面図である。It is a top view which shows the conductive substrate by the 2nd modification of this embodiment. 本実施形態の第３の変形例による導電基板を示す拡大平面図である。It is an enlarged plan view which shows the conductive substrate by the 3rd modification of this embodiment. 本実施形態の第４の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 4th modification of this embodiment. 本実施形態の第４の変形例による導電基板を示す図２０のＸＸＩ－ＸＸＩ断面図である。It is a cross-sectional view of XXI-XXI of FIG. 20 which shows the conductive substrate by the 4th modification of this embodiment. 本実施形態の第５の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 5th modification of this embodiment. 本実施形態の第５の変形例による導電基板を示す図２２のＸＸＩＩＩ－ＸＸＩＩＩ断面図である。FIG. 22 is a cross-sectional view taken along the line XXIII-XXIII of FIG. 22 showing a conductive substrate according to a fifth modification of the present embodiment. 本実施形態の第６の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 6th modification of this embodiment. 本実施形態の第７の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 7th modification of this embodiment. 本実施形態の第８の変形例による導電基板を示す断面図である。It is sectional drawing which shows the conductive substrate by the 8th modification of this embodiment. 導電基板が搭載される製品の例を示す図である。It is a figure which shows the example of the product which mounts a conductive substrate.

以下、本開示の実施形態に係る導電基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。 Hereinafter, the configuration of the conductive substrate and the method for manufacturing the conductive substrate according to the embodiment of the present disclosure will be described in detail with reference to the drawings. It should be noted that the embodiments shown below are examples of the embodiments of the present disclosure, and the present disclosure is not construed as being limited to these embodiments. Further, in the present specification, terms such as "board", "base material", "sheet" and "film" are not distinguished from each other based only on the difference in names. For example, "base material" and "base material" are concepts including members that can be called sheets or films. Furthermore, the terms such as "parallel" and "orthogonal" and the values of length and angle used in the present specification to specify the shape and geometric conditions and their degrees are bound by a strict meaning. Instead, the interpretation shall be made to include the range in which similar functions can be expected. Further, in the drawings referred to in the present embodiment, the same parts or parts having similar functions may be designated by the same reference numerals or similar reference numerals, and the repeated description thereof may be omitted. Further, the dimensional ratio of the drawing may differ from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing.

導電基板１０
以下、本開示の実施の形態について説明する。まず、本実施の形態に係る導電基板の構成について説明する。本実施形態の導電基板は、例えば、高周波信号を伝送するインターポーザ基板などに用いることができる。図１は、本実施形態による導電基板１０を示す断面図である。図２は、本実施形態による導電基板１０を示す図１のＩＩ－ＩＩ断面図である。図３は、本実施形態による導電基板１０を示す平面図である。 Conductive substrate 10
Hereinafter, embodiments of the present disclosure will be described. First, the configuration of the conductive substrate according to this embodiment will be described. The conductive substrate of this embodiment can be used, for example, as an interposer substrate for transmitting a high frequency signal. FIG. 1 is a cross-sectional view showing a conductive substrate 10 according to the present embodiment. FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1 showing the conductive substrate 10 according to the present embodiment. FIG. 3 is a plan view showing the conductive substrate 10 according to the present embodiment.

図１乃至図３に示すように、導電基板１０は、基板１２と、貫通電極２２と、第１配線構造部３０と、第２配線構造部４０と、有機層２６とを備える。以下、導電基板１０の各構成要素について説明する。 As shown in FIGS. 1 to 3, the conductive substrate 10 includes a substrate 12, a through electrode 22, a first wiring structure portion 30, a second wiring structure portion 40, and an organic layer 26. Hereinafter, each component of the conductive substrate 10 will be described.

（基板１２）
基板１２は、第１面１３、及び、第１面１３の反対側に位置する第２面１４を含む。また、基板１２には、第１面１３から第２面１４まで貫通する複数の貫通孔２０が設けられている。 (Board 12)
The substrate 12 includes a first surface 13 and a second surface 14 located on the opposite side of the first surface 13. Further, the substrate 12 is provided with a plurality of through holes 20 penetrating from the first surface 13 to the second surface 14.

基板１２は、一定の絶縁性を有する無機材料を含んでいる。例えば、基板１２は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Ａｌ２Ｏ３)基板、窒化アルミ(ＡｌＮ)基板、酸化ジリコニア(ＺｒＯ２)基板など、又は、これらの基板が積層されたものである。基板１２は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を部分的に含んでいてもよい。 The substrate 12 contains an inorganic material having a certain insulating property. For example, the substrate 12 includes a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al 2 O 3 ) substrate, an aluminum nitride (AlN) substrate, a diriconia oxide (ZrO 2 ) substrate, and the like. Alternatively, these substrates are laminated. The substrate 12 may partially include a substrate made of a conductive material such as an aluminum substrate or a stainless steel substrate.

基板１２で用いるガラスの例としては、無アルカリガラスなどを挙げることができる。無アルカリガラスとは、ナトリウムやカリウムなどのアルカリ成分を含まないガラスである。無アルカリガラスは、例えば、アルカリ成分の代わりにホウ酸を含む。また、無アルカリガラスは、例えば、酸化カルシウムや酸化バリウムなどのアルカリ土類金属酸化物を含む。 Examples of the glass used in the substrate 12 include non-alkali glass. Non-alkali glass is glass that does not contain alkaline components such as sodium and potassium. The non-alkali glass contains, for example, boric acid instead of the alkaline component. The non-alkali glass also contains, for example, alkaline earth metal oxides such as calcium oxide and barium oxide.

図１に示す例において、基板１２に形成された貫通孔２０は、基板１２の第１面１３及び第２面１４から基板１２の厚み方向の中央部に向かうにつれて幅が小さくなる形状を有している。しかしながら、貫通孔２０の形状が特に限られることはない。例えば、貫通孔２０の側壁２１は、基板１２の第１面１３の法線方向に沿って広がっていてもよい。また、側壁２１の一部が湾曲していてもよい。 In the example shown in FIG. 1, the through hole 20 formed in the substrate 12 has a shape in which the width decreases from the first surface 13 and the second surface 14 of the substrate 12 toward the central portion in the thickness direction of the substrate 12. ing. However, the shape of the through hole 20 is not particularly limited. For example, the side wall 21 of the through hole 20 may extend along the normal direction of the first surface 13 of the substrate 12. Further, a part of the side wall 21 may be curved.

（貫通電極２２）
貫通電極２２は、貫通孔２０の内部に位置し、且つ導電性を有する部材である。本実施の形態において、貫通電極２２の厚みは、貫通孔２０の幅よりも小さく、このため、貫通孔２０の内部には、貫通電極２２が存在しない空間がある。すなわち、貫通電極２２は、いわゆるコンフォーマルビアである。なお、図１の例において、貫通孔２０の内部の空間は、貫通電極２２の内側に位置する有機層２６で埋められている。 (Through Silicon Via 22)
The through electrode 22 is a member located inside the through hole 20 and having conductivity. In the present embodiment, the thickness of the through electrode 22 is smaller than the width of the through hole 20, so that there is a space inside the through hole 20 in which the through electrode 22 does not exist. That is, the through silicon via 22 is a so-called conformal via. In the example of FIG. 1, the space inside the through hole 20 is filled with the organic layer 26 located inside the through electrode 22.

貫通電極２２が導電性を有する限りにおいて、貫通電極２２の構成は特には限定されない。例えば、貫通電極２２は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。また、貫通電極２２は、貫通孔２０の側壁２１側から中心側へ順に並ぶシード層およびめっき層を含んでいてもよい。この場合、貫通孔２０の側壁２１とシード層との間に中間層を設けてもよい。中間層を構成する材料としては、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものを用いることができる。中間層は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。中間層は、例えば、側壁２１に対するシード層やめっき層の密着性を高めるという役割を果たす。また、中間層は、シード層又はめっき層に含まれる金属元素が貫通孔２０の側壁２１を介して基板１２の内部に拡散することを抑制するという役割を果たしてもよい。 As long as the through electrode 22 has conductivity, the configuration of the through electrode 22 is not particularly limited. For example, the through silicon via 22 may be composed of a single layer having conductivity, or may include a plurality of layers having conductivity. Further, the through electrode 22 may include a seed layer and a plating layer arranged in order from the side wall 21 side to the center side of the through hole 20. In this case, an intermediate layer may be provided between the side wall 21 of the through hole 20 and the seed layer. As the material constituting the intermediate layer, for example, titanium, titanium nitride, molybdenum, molybdenum nitride, tantalum, tantalum nitride or the like, or a laminated material thereof can be used. The intermediate layer is formed by a physical film forming method such as a vapor deposition method or a sputtering method. The intermediate layer plays a role of enhancing the adhesion of the seed layer and the plating layer to the side wall 21, for example. Further, the intermediate layer may play a role of suppressing the diffusion of the metal element contained in the seed layer or the plating layer into the inside of the substrate 12 through the side wall 21 of the through hole 20.

有機層２６は、好ましくは０．００３以下、より好ましくは０．００２以下、更に好ましくは０．００１以下の誘電正接を有する有機材料を含む。有機層２６の有機材料としては、ポリイミド、エポキシなどを用いることができる。誘電正接の小さい有機材料を用いて有機層２６を構成することにより、貫通電極２２を通るべき電気信号の一部が有機層２６を通ってしまうことを抑制することができる。これにより、導電基板１０の帯域を高周波側に広げることができる。 The organic layer 26 contains an organic material having a dielectric loss tangent of preferably 0.003 or less, more preferably 0.002 or less, still more preferably 0.001 or less. As the organic material of the organic layer 26, polyimide, epoxy or the like can be used. By constructing the organic layer 26 using an organic material having a small dielectric loss tangent, it is possible to prevent a part of the electric signal that should pass through the through electrode 22 from passing through the organic layer 26. As a result, the band of the conductive substrate 10 can be expanded to the high frequency side.

（第１配線構造部３０）
次に、第１配線構造部３０について説明する。第１配線構造部３０は、基板１２の第１面１３側に電気的な回路を構成するよう第１面１３側に設けられた導電層や絶縁層などの層を有する。図１の例において、第１配線構造部３０は、第１面第１導電層３１を有する。 (1st wiring structure part 30)
Next, the first wiring structure portion 30 will be described. The first wiring structure portion 30 has a layer such as a conductive layer or an insulating layer provided on the first surface 13 side so as to form an electric circuit on the first surface 13 side of the substrate 12. In the example of FIG. 1, the first wiring structure portion 30 has a first surface first conductive layer 31.

〔第１面第１導電層３１〕
第１面第１導電層３１は、基板１２の第１面１３上に位置する、導電性を有する層である。第１面第１導電層３１は、貫通電極２２に接続されている。第１面第１導電層３１は、信号線とグランドを同一面に設置したコプレナー線路を有する。具体的には、図２および図３に示すように、コプレナー線路は、信号層３１１と、第１グランド層の一例であるグランド層３１２とを有する。 [First surface, first conductive layer 31]
The first surface first conductive layer 31 is a layer having conductivity located on the first surface 13 of the substrate 12. The first surface first conductive layer 31 is connected to the through electrode 22. The first conductive layer 31 has a coplanar line in which the signal line and the ground are installed on the same surface. Specifically, as shown in FIGS. 2 and 3, the coplanar line has a signal layer 311 and a ground layer 312 which is an example of the first ground layer.

〔信号層３１１〕
より具体的には、図１乃至図３に示すように、信号層３１１は、一部の第１面第１導電層３１によって構成されている。信号層３１１は、高周波信号などの電気信号を伝送する。なお、高周波信号としては、例えば、0.1ＧＨｚ以上の電気信号が挙げられる。信号層３１１は、第１面１３上に位置し、第１面１３に沿った面方向の一例として、図１の延伸方向Ｄ１１に延びている。図１の例において、信号層３１１は、延伸方向Ｄ１１の一端において１つの貫通電極２２に接続され、延伸方向Ｄ１１の他端において他の１つの貫通電極２２に接続されている。 [Signal layer 311]
More specifically, as shown in FIGS. 1 to 3, the signal layer 311 is composed of a part of the first surface first conductive layer 31. The signal layer 311 transmits an electric signal such as a high frequency signal. Examples of the high frequency signal include an electric signal of 0.1 GHz or higher. The signal layer 311 is located on the first surface 13, and extends in the stretching direction D11 in FIG. 1 as an example of the surface direction along the first surface 13. In the example of FIG. 1, the signal layer 311 is connected to one through electrode 22 at one end of the stretching direction D11 and is connected to the other one through electrode 22 at the other end of the stretching direction D11.

信号層３１１の厚みは、５μｍ以上であることが好ましい。信号層３１１の厚みを５μｍ以上とすることで、信号層３１１の導体抵抗損を少なくすることができるので、信号の伝送損失を抑制することができる。信号層３１１の厚みは、２０μｍ以下であることがより好ましい。信号層３１１の厚みを２０μｍ以下とすることで、第１面１３との間での界面応力を抑制することができるので、信号層３１１の剥離を抑制することができる。 The thickness of the signal layer 311 is preferably 5 μm or more. By setting the thickness of the signal layer 311 to 5 μm or more, the conductor resistance loss of the signal layer 311 can be reduced, so that the signal transmission loss can be suppressed. The thickness of the signal layer 311 is more preferably 20 μm or less. By setting the thickness of the signal layer 311 to 20 μm or less, the interfacial stress between the signal layer 311 and the first surface 13 can be suppressed, so that the peeling of the signal layer 311 can be suppressed.

図３において符号Ｗで示される延伸方向Ｄ１１に直交する幅方向Ｄ１２の信号層３１１の寸法すなわち配線幅Ｗは、３００μｍ以下であってもよい。 In FIG. 3, the dimension of the signal layer 311 in the width direction D12 orthogonal to the stretching direction D11 indicated by the reference numeral W, that is, the wiring width W may be 300 μm or less.

〔グランド層３１２〕
図１乃至図３に示すように、グランド層３１２は、一部の第１面第１導電層３１によって構成されている。グランド層３１２は、接地電位などの基準電位に接続され、信号層３１１との間の特性インピーダンスを制御する。グランド層３１２は、第１面１３に沿った面方向の一例である幅方向Ｄ１２に間隔を空けて信号層３１１に隣り合うように第１面１３上に位置している。グランド層３１２は、信号層３１１よりも大きい総面積を有する。図３の例において、グランド層３１２は、信号層３１１を幅方向Ｄ１２の両方から挟み込むような形状を有している。信号層３１１との間の特性インピーダンスを所望の値に制御するため、グランド層３１２は、信号層３１１との間に幅方向Ｄ１２の所定の間隔ｄを有している。 [Grand layer 312]
As shown in FIGS. 1 to 3, the ground layer 312 is composed of a part of the first surface first conductive layer 31. The ground layer 312 is connected to a reference potential such as a ground potential and controls the characteristic impedance between the ground layer 311 and the signal layer 311. The ground layer 312 is located on the first surface 13 so as to be adjacent to the signal layer 311 at intervals in the width direction D12, which is an example of the surface direction along the first surface 13. The ground layer 312 has a total area larger than that of the signal layer 311. In the example of FIG. 3, the ground layer 312 has a shape that sandwiches the signal layer 311 from both sides in the width direction D12. In order to control the characteristic impedance between the signal layer 311 and the signal layer 311 to a desired value, the ground layer 312 has a predetermined distance d in the width direction D12 between the ground layer 312 and the signal layer 311.

グランド層３１２は、信号層３１１に面しない端部の少なくとも一部の範囲にわたって面方向に突出した複数の凸部３１２ａを有する。図３の例において、凸部３１２ａは、信号層３１１に面するグランド層３１２の内端部３１２ｂと反対の外端部３１２ｃから、幅方向Ｄ１２における信号層３１１と反対の方向すなわち外方に突出している。 The ground layer 312 has a plurality of convex portions 312a projecting in the plane direction over at least a part of the end portion not facing the signal layer 311. In the example of FIG. 3, the convex portion 312a projects from the outer end portion 312c opposite the inner end portion 312b of the ground layer 312 facing the signal layer 311 in the direction opposite to the signal layer 311 in the width direction D12, that is, outward. ing.

また、図３の例において、凸部３１２ａは、幅方向Ｄ１２に平行な長辺と、延伸方向Ｄ１１に平行な短辺とを有する長方形状を有している。例えば、凸部３１２ａの長辺は、２００μｍ、短辺は、１００μｍであってもよい。 Further, in the example of FIG. 3, the convex portion 312a has a rectangular shape having a long side parallel to the width direction D12 and a short side parallel to the stretching direction D11. For example, the long side of the convex portion 312a may be 200 μm, and the short side may be 100 μm.

また、図３の例において、凸部３１２ａは、グランド層３１２の外端部３１２ｃにわたって周期的に位置する。すなわち、凸部３１２ａは、延伸方向Ｄ１１に一定の間隔を空けて位置している。言い換えれば、グランド層３１２は、周期的に位置された複数の凸部３１２ａによる櫛歯形状を有している。隣接する凸部３１２ａ間の間隙部の寸法は、例えば、３０μｍ以上であってもよい。凸部３１２ａ間の間隙部の寸法を３０μｍ以上とすることで、レジストを用いて間隙部を高い寸法精度で形成することができるので、凸部３１２ａの寸法誤差を抑制することができる。 Further, in the example of FIG. 3, the convex portion 312a is periodically located over the outer end portion 312c of the ground layer 312. That is, the convex portions 312a are located at regular intervals in the stretching direction D11. In other words, the ground layer 312 has a comb-teeth shape with a plurality of periodically positioned convex portions 312a. The dimension of the gap between the adjacent convex portions 312a may be, for example, 30 μm or more. By setting the size of the gap between the convex portions 312a to 30 μm or more, the gap can be formed with high dimensional accuracy by using a resist, so that the dimensional error of the convex portion 312a can be suppressed.

図１および図３に示すように、信号層３１１およびグランド層３１２を含めた第１面第１導電層３１は、シード層２２１と、めっき層２２２とを有する。シード層２２１は、基板１２の第１面１３上に位置する。めっき層２２２は、シード層２２１上に位置する。 As shown in FIGS. 1 and 3, the first surface first conductive layer 31 including the signal layer 311 and the ground layer 312 has a seed layer 221 and a plating layer 222. The seed layer 221 is located on the first surface 13 of the substrate 12. The plating layer 222 is located on the seed layer 221.

シード層２２１は、電解めっき処理によってめっき層２２２を形成する電解めっき工程の際に、めっき液中の金属イオンを析出させてめっき層２２２を成長させるための土台となる、導電性を有する層である。シード層２２１の材料としては、銅などの導電性を有する材料を用いることができる。シード層２２１の材料は、めっき層２２２の材料と同一であってもよく、異なっていてもよい。例えば、シード層２２１は、チタンと銅を順に積層した積層膜や、クロムなどであってもよい。シード層２２１は、例えば、スパッタリング法、蒸着法、無電解めっき法などによって形成してもよい。 The seed layer 221 is a conductive layer that serves as a base for growing the plating layer 222 by precipitating metal ions in the plating solution during the electrolytic plating step of forming the plating layer 222 by the electrolytic plating treatment. be. As the material of the seed layer 221, a conductive material such as copper can be used. The material of the seed layer 221 may be the same as or different from the material of the plating layer 222. For example, the seed layer 221 may be a laminated film in which titanium and copper are laminated in order, chromium, or the like. The seed layer 221 may be formed by, for example, a sputtering method, a vapor deposition method, an electroless plating method, or the like.

めっき層２２２は、めっき処理によって形成される、導電性を有する層である。めっき層２２２は、銅を含有する。めっき層２２２は、銅と、銅以外の金属、例えば、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムとの合金を含有していてもよく、または、銅と銅以外の金属とを積層したものであってもよい。 The plating layer 222 is a conductive layer formed by the plating treatment. The plating layer 222 contains copper. The plating layer 222 may contain an alloy of copper and a metal other than copper, for example, gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, or copper and a metal other than copper. May be laminated.

（第２配線構造部４０）
次に、第２配線構造部４０について説明する。第２配線構造部４０は、基板１２の第２面１４側に電気的な回路を構成するよう第２面１４側に設けられた導電層や絶縁層などの層を有する。図１の例において、第２配線構造部４０は、第２面第１導電層４１を有する。 (Second wiring structure part 40)
Next, the second wiring structure unit 40 will be described. The second wiring structure portion 40 has a layer such as a conductive layer or an insulating layer provided on the second surface 14 side so as to form an electric circuit on the second surface 14 side of the substrate 12. In the example of FIG. 1, the second wiring structure portion 40 has a second surface first conductive layer 41.

〔第２面第１導電層４１〕
第２面第１導電層４１は、基板１２の第２面１４上に位置する、導電性を有する層である。第２面第１導電層４１は、貫通電極２２に接続されていてもよい。また、第２面第１導電層４１は、貫通電極２２や第１面第１導電層３１と同様に、基板１２の第２面１４上に順に積層されたシード層２２１及びめっき層２２２を含んでいてもよい。第２面第１導電層４１を構成する材料は、貫通電極２２を構成する材料と同様である。 [Second surface, first conductive layer 41]
The second surface first conductive layer 41 is a layer having conductivity located on the second surface 14 of the substrate 12. The second surface first conductive layer 41 may be connected to the through electrode 22. Further, the second surface first conductive layer 41 includes a seed layer 221 and a plating layer 222 sequentially laminated on the second surface 14 of the substrate 12, similarly to the through electrode 22 and the first surface first conductive layer 31. You may be. The material constituting the second surface first conductive layer 41 is the same as the material constituting the through electrode 22.

導電基板１０の製造方法
以下、導電基板１０の製造方法の一例について、図４乃至図１３を参照して説明する。 Manufacturing Method of Conductive Substrate 10 Hereinafter, an example of the manufacturing method of the conductive substrate 10 will be described with reference to FIGS. 4 to 13.

（貫通孔形成工程）
図４は、本実施形態による導電基板１０の製造方法を示す断面図である。まず、基板１２を準備する。次に、第１面１３および第２面１４の少なくともいずれかにレジスト層を設ける。その後、レジスト層のうち貫通孔２０に対応する位置に開口を設ける。次に、レジスト層の開口において基板１２を加工することにより、図４に示すように、基板１２に貫通孔２０を形成することができる。基板１２を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。 (Through hole forming process)
FIG. 4 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment. First, the substrate 12 is prepared. Next, a resist layer is provided on at least one of the first surface 13 and the second surface 14. After that, an opening is provided in the resist layer at a position corresponding to the through hole 20. Next, by processing the substrate 12 at the opening of the resist layer, a through hole 20 can be formed in the substrate 12 as shown in FIG. As a method for processing the substrate 12, a dry etching method such as a reactive ion etching method or a deep digging reactive ion etching method, a wet etching method, or the like can be used.

なお、基板１２にレーザを照射することによって基板１２に貫通孔２０を形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Ｎｄ：ＹＡＧレーザ、フェムト秒レーザ等を用いることができる。Ｎｄ：ＹＡＧレーザを採用する場合、波長が１０６４ｎｍの基本波、波長が５３２ｎｍの第２高調波、波長が３５５ｎｍの第３高調波等を用いることができる。 The through hole 20 may be formed in the substrate 12 by irradiating the substrate 12 with a laser. In this case, the resist layer may not be provided. As the laser for laser processing, an excimer laser, an Nd: YAG laser, a femtosecond laser, or the like can be used. When the Nd: YAG laser is adopted, a fundamental wave having a wavelength of 1064 nm, a second harmonic having a wavelength of 532 nm, a third harmonic having a wavelength of 355 nm, and the like can be used.

また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板１２のうち貫通孔２０が形成されるべき領域に変質層を形成する。続いて、基板１２をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板１２に貫通孔２０を形成することができる。その他にも、基板１２に研磨材を吹き付けるブラスト処理によって基板１２に貫通孔２０を形成してもよい。 Further, laser irradiation and wet etching can be appropriately combined. Specifically, first, the altered layer is formed in the region of the substrate 12 where the through hole 20 should be formed by laser irradiation. Subsequently, the substrate 12 is immersed in hydrogen fluoride or the like to etch the altered layer. As a result, the through hole 20 can be formed in the substrate 12. In addition, a through hole 20 may be formed in the substrate 12 by a blast treatment of spraying an abrasive on the substrate 12.

第１面１３側及び第２面１４側の両方から基板１２を加工することにより、図４に示す、基板１２の厚み方向の中央部に向かうにつれて幅が小さくなる形状を有する貫通孔２０を形成することができる。 By processing the substrate 12 from both the first surface 13 side and the second surface 14 side, a through hole 20 having a shape whose width decreases toward the central portion in the thickness direction of the substrate 12 as shown in FIG. 4 is formed. can do.

（貫通電極、信号層、およびグランド層の形成工程）
図５は、図４に続く本実施形態による導電基板１０の製造方法を示す断面図である。貫通孔２０を形成した後、図５に示すように、貫通孔２０の側壁２１に貫通電極２２を形成する。具体的には、スパッタリング法、蒸着法、無電解めっき法などによって、基板１２の第１面１３上、第２面１４及び側壁２１上にシード層２２１を形成する。 (Steps for forming through electrodes, signal layers, and ground layers)
FIG. 5 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIG. After forming the through hole 20, the through electrode 22 is formed on the side wall 21 of the through hole 20 as shown in FIG. Specifically, the seed layer 221 is formed on the first surface 13, the second surface 14, and the side wall 21 of the substrate 12 by a sputtering method, a vapor deposition method, an electroless plating method, or the like.

図６は、図５に続く本実施形態による導電基板１０の製造方法を示す断面図である。図７は、図５に続く本実施形態による導電基板１０の製造方法を示す図６のＶＩＩ‐ＶＩＩ断面図である。シード層２１を形成した後、図６および図７に示すように、シード層２２１上に部分的にレジスト層３７を形成する。 FIG. 6 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIG. FIG. 7 is a cross-sectional view taken along the line VII-VII of FIG. 6 showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIG. After forming the seed layer 21, a resist layer 37 is partially formed on the seed layer 221 as shown in FIGS. 6 and 7.

図８は、図６および図７に続く本実施形態による導電基板１０の製造方法を示す断面図である。図９は、図６および図７に続く本実施形態による導電基板１０の製造方法を示す図８のＩＸ－ＩＸ断面図である。レジスト層３７を形成した後、図８および図９に示すように、レジスト層３７をマスクとした電解めっきにより、レジスト層３７によって覆われていないシード層２２１上にめっき層２２２を形成する。 FIG. 8 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 6 and 7. 9 is a cross-sectional view taken along the line IX-IX of FIG. 8 showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 6 and 7. After forming the resist layer 37, as shown in FIGS. 8 and 9, the plating layer 222 is formed on the seed layer 221 not covered by the resist layer 37 by electrolytic plating using the resist layer 37 as a mask.

図１０は、図８および図９に続く本実施形態による導電基板１０の製造方法を示す断面図である。図１１は、図８および図９に続く本実施形態による導電基板１０の製造方法を示す図１０のＸＩ－ＸＩ断面図である。めっき層２２２を形成した後、図１０および図１１に示すように、レジスト層３７を除去する。 FIG. 10 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 8 and 9. FIG. 11 is a cross-sectional view taken along the line XI-XI showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 8 and 9. After forming the plating layer 222, the resist layer 37 is removed as shown in FIGS. 10 and 11.

図１２は、図１０および図１１に続く本実施形態による導電基板１０の製造方法を示す断面図である。図１３は、図１０および図１１に続く本実施形態による導電基板１０の製造方法を示す図１２のＸＩＩＩ－ＸＩＩＩ断面図である。レジスト層３７を除去した後、図１０および図１１に示すように、シード層２２１のうちレジスト層３７が形成されていた部分を、ウェットエッチングにより除去する。 FIG. 12 is a cross-sectional view showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 10 and 11. FIG. 13 is a cross-sectional view taken along the line XIII-XIII of FIG. 12 showing a method of manufacturing the conductive substrate 10 according to the present embodiment following FIGS. 10 and 11. After removing the resist layer 37, as shown in FIGS. 10 and 11, the portion of the seed layer 221 on which the resist layer 37 was formed is removed by wet etching.

以上の工程により、貫通電極２２と、信号層３１１およびグランド層３１２を含む第１面第１導電層３１と、第２面第１導電層４１とを形成することができる。なお、めっき層２２２をアニールする工程を実施してもよい。 Through the above steps, the through silicon via 22, the first surface first conductive layer 31 including the signal layer 311 and the ground layer 312, and the second surface first conductive layer 41 can be formed. The step of annealing the plating layer 222 may be carried out.

以下、本実施の形態によってもたらされる作用について説明する。 Hereinafter, the action brought about by this embodiment will be described.

図２および図３に示したように、本実施形態の導電基板１０は、グランド層３１２の外端部３１２ｃに複数の凸部３１２ａを有する。ここで、信号層３１１による信号の伝送損失を抑制するには、信号層３１１の厚みを厚くすることが好ましい。信号層３１１の厚みを厚くする場合、信号層３１１と同一工程で形成されるグランド層３１２の厚みも厚くなる。もし、グランド層３１２の凸部３１２ａ間の間隙が存在しない形状のグランド層を厚く形成した場合、基板１２の第１面１３に対するグランド層の界面応力が大きくなることで、グランド層の外端部においてグランド層の剥離が生じる虞がある。 As shown in FIGS. 2 and 3, the conductive substrate 10 of the present embodiment has a plurality of convex portions 312a on the outer end portion 312c of the ground layer 312. Here, in order to suppress the signal transmission loss due to the signal layer 311, it is preferable to increase the thickness of the signal layer 311. When the thickness of the signal layer 311 is increased, the thickness of the ground layer 312 formed in the same process as the signal layer 311 is also increased. If a thick ground layer having no gap between the convex portions 312a of the ground layer 312 is formed, the interfacial stress of the ground layer with respect to the first surface 13 of the substrate 12 increases, so that the outer end portion of the ground layer is formed. There is a risk that the ground layer will peel off.

これに対して、本実施形態によれば、グランド層３１２の形状を外端部３１２ｃに凸部３１２ａを有する形状とすることで、凸部３１２ａ間の間隙すなわち切欠き若しくは凹部によって、界面応力を緩和することができる。これにより、外端部３１２ｃにおけるグランド層３１２の剥離を抑制することができる。 On the other hand, according to the present embodiment, the shape of the ground layer 312 is such that the outer end portion 312c has the convex portion 312a, so that the interfacial stress is generated by the gap between the convex portions 312a, that is, the notch or the concave portion. Can be relaxed. As a result, peeling of the ground layer 312 at the outer end portion 312c can be suppressed.

また、本実施形態では、信号層３１１に面するグランド層３１２の内端部３１２ｂには凸部３１２ａを設けていない。これにより、図３に示すように、グランド層３１２が、信号層３１１のとの間に特性インピーダンスを制御するための好適な間隔ｄを確保することができる。 Further, in the present embodiment, the convex portion 312a is not provided on the inner end portion 312b of the ground layer 312 facing the signal layer 311. As a result, as shown in FIG. 3, the ground layer 312 can secure a suitable distance d between the ground layer 312 and the signal layer 311 for controlling the characteristic impedance.

（第１の変形例）
次に、第１グランド層と第２グランド層とを有するグランド層と、導電層と、第１絶縁層と、第２絶縁層とを備えた第１の変形例について説明する。 (First modification)
Next, a first modification having a ground layer having a first ground layer and a second ground layer, a conductive layer, a first insulating layer, and a second insulating layer will be described.

図１４は、本実施形態の第１の変形例による導電基板１０を示す断面図である。図１５は、本実施形態の第１の変形例による導電基板１０を示す図１４のＸＶ－ＸＶ断面図である。図１６は、本実施形態の第１の変形例による導電基板１０を示す図１５のＸＶＩ－ＸＶＩ断面図である。図１７は、本実施形態の第１の変形例による導電基板１０を示す図１５のＸＶＩＩ－ＸＶＩＩ断面図である。 FIG. 14 is a cross-sectional view showing the conductive substrate 10 according to the first modification of the present embodiment. FIG. 15 is a cross-sectional view taken along the line XV-XV of FIG. 14 showing the conductive substrate 10 according to the first modification of the present embodiment. FIG. 16 is a cross-sectional view taken along the line XVI-XVI of FIG. 15 showing the conductive substrate 10 according to the first modification of the present embodiment. FIG. 17 is a cross-sectional view taken along the line XVII-XVII of FIG. 15 showing the conductive substrate 10 according to the first modification of the present embodiment.

（第１配線構造部３０）
第１の変形例における第１配線構造部３０は、図１の例で説明した第１面第１導電層３１に加え、更に、第２グランド層の一例である第１面第２導電層３３と、第１面第１有機層３４と、導電層の一例である第１面第３導電層３５と、第１面第２有機層３６とを有する。第１面第１有機層３４は、グランド層３１２にとって第１絶縁層の一例であり、第１面第２有機層３６にとって第２絶縁層の一例である。第１面第２有機層３６は、第１面第２導電層３３にとって第１絶縁層の一例である。 (1st wiring structure part 30)
The first wiring structure portion 30 in the first modification is, in addition to the first surface first conductive layer 31 described in the example of FIG. 1, further, the first surface second conductive layer 33 which is an example of the second ground layer. It has a first surface first organic layer 34, a first surface third conductive layer 35 which is an example of a conductive layer, and a first surface second organic layer 36. The first surface first organic layer 34 is an example of a first insulating layer for the ground layer 312, and is an example of a second insulating layer for the first surface second organic layer 36. The first surface second organic layer 36 is an example of a first insulating layer for the first surface second conductive layer 33.

〔第１面第２導電層３３〕
第１面第２導電層３３は、第１面１３に交差する方向のうち、第１方向の一例である図１４の上方向Ｄ３１に間隔を空けて信号層３１１に隣り合うように第１面１３上に位置する、導電性を有する層である。第１面第２導電層３３は、信号層３１１との間の特性インピーダンスを制御する第２グランド層として機能する。 [First surface, second conductive layer 33]
The first surface and the second conductive layer 33 are adjacent to the signal layer 311 at intervals in the upward direction D31 of FIG. 14, which is an example of the first direction, among the directions intersecting the first surface 13. 13 is a conductive layer located on the top. The first surface second conductive layer 33 functions as a second ground layer that controls the characteristic impedance between the first surface and the second conductive layer 33.

第１面第２導電層３３は、第１面第１有機層３４上に位置する。第１面第２導電層３３の厚みは、第１面第１導電層３１の厚みと同一であってもよく、異なっていてもよい。 The first surface second conductive layer 33 is located on the first surface first organic layer 34. The thickness of the first surface second conductive layer 33 may be the same as or different from the thickness of the first surface first conductive layer 31.

図１５および図１７に示すように、第１面第２導電層３３は、幅方向Ｄ１２の外端部３３ｂに、幅方向Ｄ１２の外方に突出した複数の凸部３３ａを有する。凸部３３ａは、延伸方向Ｄ１１に沿って外端部３３ｂに周期的に位置している。第１面第２導電層３３の凸部３３ａの寸法は、グランド層３１２の凸部３１２ａの寸法と同一であってもよく、異なっていてもよい。 As shown in FIGS. 15 and 17, the first surface second conductive layer 33 has a plurality of convex portions 33a protruding outward in the width direction D12 at the outer end portion 33b in the width direction D12. The convex portion 33a is periodically located at the outer end portion 33b along the stretching direction D11. The dimensions of the convex portion 33a of the first surface second conductive layer 33 may be the same as or different from the dimensions of the convex portion 312a of the ground layer 312.

第１面第２導電層３３は、貫通電極２２や第１面第１導電層３１と同様に、第１面第１有機層３４上に順に積層されたシード層及びめっき層を含んでいてもよい。第１面第２導電層３３を構成する材料は、貫通電極２２や第１面第１導電層３１を構成する材料と同様である。 Similar to the through silicon via 22 and the first surface first conductive layer 31, the first surface second conductive layer 33 may include a seed layer and a plating layer sequentially laminated on the first surface first organic layer 34. good. The material constituting the first surface second conductive layer 33 is the same as the material constituting the through electrode 22 and the first surface first conductive layer 31.

〔第１面第１有機層３４〕
第１面第１有機層３４は、第１面１３上または第１面第１導電層３１上に位置し、有機材料を含み、且つ絶縁性を有する層である。 [First surface, first organic layer 34]
The first surface first organic layer 34 is a layer located on the first surface 13 or on the first surface first conductive layer 31 and contains an organic material and has an insulating property.

第１面第１有機層３４およびその他の有機層３６、４２、４４は、好ましくは０．００３以下、より好ましくは０．００２以下、更に好ましくは０．００１以下の誘電正接を有する有機材料を含む。有機層３４、３６、４２、４４の有機材料としては、ポリイミド、エポキシ樹脂などを用いることができる。誘電正接の小さい有機材料を用いて有機層３４を構成することにより、信号層３１１を通るべき電気信号の一部が有機層３４、３６、４２、４４を通ってしまうことを抑制することができる。これにより、導電基板１０の帯域を高周波側に広げることができる。 The first organic layer 34 and the other organic layers 36, 42, 44 are preferably organic materials having a dielectric loss tangent of 0.003 or less, more preferably 0.002 or less, still more preferably 0.001 or less. include. As the organic material of the organic layers 34, 36, 42, 44, polyimide, epoxy resin and the like can be used. By constructing the organic layer 34 using an organic material having a small dielectric loss tangent, it is possible to prevent a part of the electric signal that should pass through the signal layer 311 from passing through the organic layers 34, 36, 42, 44. .. As a result, the band of the conductive substrate 10 can be expanded to the high frequency side.

なお、有機層３４、３６、４２、４４は、例えば、有機材料を含有する感光性フィルムを用いた露光処理および現像処理によって形成してもよく、または、有機材料を含有する液をスピンコートで塗布し、乾燥させることによって形成してもよい。 The organic layers 34, 36, 42, and 44 may be formed, for example, by exposure treatment and development treatment using a photosensitive film containing an organic material, or a liquid containing an organic material may be formed by spin coating. It may be formed by applying and drying.

図１６に示すように、グランド層３１２の凸部３１２ａ間の第１面第２導電層３３の側壁には、第１面第１有機層３４が接している。また、第１面第１有機層３４は、凸部３１２ａ間の間隙を通して、基板１２側においてグランド層３１２に接する第１面１３に接している。 As shown in FIG. 16, the first surface first organic layer 34 is in contact with the side wall of the first surface second conductive layer 33 between the convex portions 312a of the ground layer 312. Further, the first surface first organic layer 34 is in contact with the first surface 13 in contact with the ground layer 312 on the substrate 12 side through the gap between the convex portions 312a.

〔第１面第３導電層３５〕
第１面第３導電層３５は、第１面１３に交差する第１方向の一例である図１４の上方向Ｄ３１に間隔を空けて第１面第２導電層３３すなわち第２グランド層に隣り合うように基板１２上に位置する層である。第１面第３導電層３５は、第４グランド層として機能してもよい。 [First surface, third conductive layer 35]
The first surface third conductive layer 35 is adjacent to the first surface second conductive layer 33, that is, the second ground layer at intervals in the upward direction D31 of FIG. 14, which is an example of the first direction intersecting the first surface 13. It is a layer located on the substrate 12 so as to fit. The first surface third conductive layer 35 may function as the fourth ground layer.

第１面第３導電層３５は、第１面第２有機層３６上に位置する。第１面第３導電層３５の厚みは、第１面第１導電層３１の厚みと同じであってもよく、異なっていてもよい。 The first surface third conductive layer 35 is located on the first surface second organic layer 36. The thickness of the first surface third conductive layer 35 may be the same as or different from the thickness of the first surface first conductive layer 31.

第１面第２導電層３３と同様に、第１面第３導電層３５は、幅方向Ｄ１２の外端部３５ｂに、幅方向Ｄ１２の外方に突出した複数の凸部３５ａを有する。凸部３５ａは、延伸方向Ｄ１１に沿って外端部３５ｂに周期的に位置している。第１面第３導電層３５の凸部３５ａの寸法は、グランド層３１２の凸部３１２ａの寸法と同一であってもよく、異なっていてもよい。 Similar to the first surface second conductive layer 33, the first surface third conductive layer 35 has a plurality of convex portions 35a protruding outward in the width direction D12 at the outer end portion 35b in the width direction D12. The convex portion 35a is periodically located at the outer end portion 35b along the stretching direction D11. The dimensions of the convex portion 35a of the first surface third conductive layer 35 may be the same as or different from the dimensions of the convex portion 312a of the ground layer 312.

第１面第３導電層３５は、貫通電極２２や第１面第１導電層３１と同様に、順に積層されたシード層及びめっき層を含んでいてもよい。第１面第３導電層３５を構成する材料は、貫通電極２２や第１面第１導電層３１を構成する材料と同様である。 The first surface third conductive layer 35 may include a seed layer and a plating layer laminated in order, similarly to the through electrode 22 and the first surface first conductive layer 31. The material constituting the first surface third conductive layer 35 is the same as the material constituting the through electrode 22 and the first surface first conductive layer 31.

〔第１面第２有機層３６〕
第１面第２有機層３６は、第１面第１有機層３４上及び第１面第３導電層３５上に位置し、有機材料を含み、且つ絶縁性を有する層である。 [First surface, second organic layer 36]
The first surface second organic layer 36 is a layer that is located on the first surface first organic layer 34 and the first surface third conductive layer 35, contains an organic material, and has an insulating property.

図１７に示すように、第１面第２導電層３３の凸部３３ａ間の第１面第２導電層３３の側壁には、第１面第２有機層３６が接している。また、第１面第２有機層３６は、凸部３３ａ間の間隙を通して、基板１２側において第１面第２導電層３３に接する第１面第１有機層３４の表面に接している。 As shown in FIG. 17, the first surface second organic layer 36 is in contact with the side wall of the first surface second conductive layer 33 between the convex portions 33a of the first surface second conductive layer 33. Further, the first surface second organic layer 36 is in contact with the surface of the first surface first organic layer 34 in contact with the first surface second conductive layer 33 on the substrate 12 side through the gap between the convex portions 33a.

（第２配線構造部４０）
第２の変形例における第２配線構造部４０は、図１の例で説明した第２面第１導電層４１に加え、更に、第２面第１有機層４２と、第２面第２電極層４３と、第２面第２有機層４４と、第２面第３電極層４５とを備える。 (Second wiring structure part 40)
The second wiring structure portion 40 in the second modification is, in addition to the second surface first conductive layer 41 described in the example of FIG. 1, further, the second surface first organic layer 42 and the second surface second electrode. A layer 43, a second surface second organic layer 44, and a second surface third electrode layer 45 are provided.

〔第２面第１有機層４２〕
第２面第１有機層４２は、第２面第１導電層４１上及び基板１２の第２面１４上に位置し、有機材料を含み、且つ絶縁性を有する層である。 [Second surface, first organic layer 42]
The second surface first organic layer 42 is a layer located on the second surface first conductive layer 41 and on the second surface 14 of the substrate 12, contains an organic material, and has an insulating property.

〔第２面第２電極層４３〕
第２面第２電極層４３は、第２面第１導電層４１上または第２面第１有機層４２上に位置する、導電性を有する層である。第２面第２電極層４３は、第２面第１導電層４１と同様に、第２面第１有機層４２上に順に積層されたシード層２２１及びめっき層２２２を含んでいてもよい。第２面第２電極層４３を構成する材料は、第２面第１導電層４１を構成する材料と同様である。 [Second surface, second electrode layer 43]
The second surface second electrode layer 43 is a layer having conductivity located on the second surface first conductive layer 41 or the second surface first organic layer 42. The second surface second electrode layer 43 may include a seed layer 221 and a plating layer 222 sequentially laminated on the second surface first organic layer 42, similarly to the second surface first conductive layer 41. The material constituting the second surface second electrode layer 43 is the same as the material constituting the second surface first conductive layer 41.

〔第２面第２有機層４４〕
第２面第２有機層４４は、第２面第１有機層４２および第２面第２電極層４３上に位置し、有機材料を含み、且つ絶縁性を有する層である。 [Second surface, second organic layer 44]
The second surface second organic layer 44 is a layer that is located on the second surface first organic layer 42 and the second surface second electrode layer 43, contains an organic material, and has an insulating property.

〔第２面第３電極層４５〕
第２面第３電極層４５は、第２面第２電極層４３上または第２面第２有機層４４上に位置する、導電性を有する層である。第２面第３電極層４５は、第２面第２有機層４４上に順に積層されたシード層２２１及びめっき層２２２を含んでいてもよい。第２面第３電極層４５を構成する材料は、第２面第１導電層４１を構成する材料と同様である。 [Second surface, third electrode layer 45]
The second surface third electrode layer 45 is a conductive layer located on the second surface second electrode layer 43 or the second surface second organic layer 44. The second surface third electrode layer 45 may include a seed layer 221 and a plating layer 222 sequentially laminated on the second surface second organic layer 44. The material constituting the second surface third electrode layer 45 is the same as the material constituting the second surface first conductive layer 41.

図１４および図１５に示すように、第１の変形例では、グランド層３１２と、第１面第２導電層３３と、第１面第３導電層３５との３つの導電層が、第１面第１有機層３４および第１面第２有機層３６を間に挟んで厚み方向Ｄ３で重なり合っている。導電層３１２、３３、３５が重なり合っていることで、導電層３１２、３３、３５の端部において、導電層３１２、３３、３５の厚みや導電層３１２、３３、３５と有機層３４、３６との熱膨張率差に起因する界面応力が大きくなり、導電層３１２、３３、３５の剥離が生じる虞がある。 As shown in FIGS. 14 and 15, in the first modification, the ground layer 312, the first surface second conductive layer 33, and the first surface third conductive layer 35 are the first three conductive layers. The surface first organic layer 34 and the first surface second organic layer 36 are sandwiched between them and overlap each other in the thickness direction D3. By overlapping the conductive layers 312, 33, 35, the thickness of the conductive layers 312, 33, 35 and the conductive layers 312, 33, 35 and the organic layers 34, 36 are formed at the ends of the conductive layers 312, 33, 35. The interfacial stress due to the difference in the thermal expansion rate of the above may increase, and the conductive layers 312, 33, and 35 may be peeled off.

これに対して、第１の変形例では、各導電層３１２１、３３、３５の外端部に凸部３１２ａ、３３ａ、３５ａが設けられているので、界面応力を緩和することができ、各導電層３１２、３３、３５の剥離を抑制することができる。 On the other hand, in the first modification, since the convex portions 312a, 33a, 35a are provided at the outer end portions of the respective conductive layers 3121, 33, 35, the interfacial stress can be relaxed and each conductive layer can be relaxed. The peeling of the layers 312, 33 and 35 can be suppressed.

また、第１の変形例では、グランド層３１２の凸部３１２ａの側壁において、グランド層３１２と、グランド層３１２を覆う第１面第１有機層３４との接触面積が大きくなっている。これにより、グランド層３１２と第１面第１有機層３４との接着力を大きくすることができるので、グランド層３１２の剥離を更に効果的に抑制することができる。 Further, in the first modification, the contact area between the ground layer 312 and the first surface first organic layer 34 covering the ground layer 312 is large on the side wall of the convex portion 312a of the ground layer 312. As a result, the adhesive force between the ground layer 312 and the first surface first organic layer 34 can be increased, so that peeling of the ground layer 312 can be more effectively suppressed.

また、第１の変形例では、グランド層３１２の凸部３１２ａ間を通して第１面第１有機層３４が基板１２の第１面１３に接しているため、第１面第１有機層３４と第１面１３との接触面積が大きくなっている。これにより、第１面第１有機層３４と第１面１３との接着力を大きくすることができるので、第１面第１有機層３４と第１面１３とに挟まれたグランド層３１２の剥離を更に効果的に抑制することができる。 Further, in the first modification, since the first surface first organic layer 34 is in contact with the first surface 13 of the substrate 12 through the protrusions 312a of the ground layer 312, the first surface first organic layer 34 and the first surface are first. The contact area with one surface 13 is large. As a result, the adhesive force between the first surface first organic layer 34 and the first surface 13 can be increased, so that the ground layer 312 sandwiched between the first surface first organic layer 34 and the first surface 13 can be increased. Peeling can be suppressed more effectively.

また、第１の変形例では、第１面第２導電層３３の凸部３３ａの側壁において、第１面第２導電層３３と、第１面第２導電層３３を覆う第１面第２有機層３６との接触面積が大きくなっている。これにより、第１面第２導電層３３と第１面第２有機層３６との接着力を大きくすることができるので、第１面第２導電層３３の剥離を更に効果的に抑制することができる。 Further, in the first modification, in the side wall of the convex portion 33a of the first surface second conductive layer 33, the first surface second that covers the first surface second conductive layer 33 and the first surface second conductive layer 33. The contact area with the organic layer 36 is large. As a result, the adhesive force between the first surface second conductive layer 33 and the first surface second organic layer 36 can be increased, so that the peeling of the first surface second conductive layer 33 can be more effectively suppressed. Can be done.

また、第１の変形例では、第１面第２導電層３３の凸部３３ａ間を通して第１面第２有機層３６が第１面第１有機層３４の表面に接しているため、第１面第１有機層３４と第１面第２有機層３６との接触面積が大きくなっている。これにより、第１面第１有機層３４と第１面第２有機層３６との接着力を大きくすることができるので、第１面第１有機層３４と第１面第２有機層３６とに挟まれた第１面第２導電層３３の剥離を更に効果的に抑制することができる。 Further, in the first modification, since the first surface second organic layer 36 is in contact with the surface of the first surface first organic layer 34 through the convex portions 33a of the first surface second conductive layer 33, the first surface is first. The contact area between the surface first organic layer 34 and the surface first organic layer 36 is large. As a result, the adhesive force between the first surface first organic layer 34 and the first surface second organic layer 36 can be increased, so that the first surface first organic layer 34 and the first surface second organic layer 36 can be combined with each other. It is possible to more effectively suppress the peeling of the first surface second conductive layer 33 sandwiched between the two.

（第２の変形例）
次に、第２導電層に貫通孔が設けられた第２の変形例について説明する。図１８は、本実施形態の第２の変形例による導電基板１０を示す平面図である。 (Second modification)
Next, a second modification in which the second conductive layer is provided with a through hole will be described. FIG. 18 is a plan view showing the conductive substrate 10 according to the second modification of the present embodiment.

図１８に示すように、第２の変形例においては、第１面第２導電層３３に、図１８の紙面垂直方向である厚み方向Ｄ３の貫通孔３３ｄが設けられている。 As shown in FIG. 18, in the second modification, the first surface second conductive layer 33 is provided with a through hole 33d in the thickness direction D3, which is the direction perpendicular to the paper surface of FIG.

第２の変形例によれば、第１面第２導電層３３に貫通孔３３ｄを設けることで、第１面第２導電層３３と第１面第２有機層３６との接触面積と、第１面第１有機層３４と第１面第２有機層３６とを接触面積とを大きくすることができる。また、第１面第１有機層３４に発生したガスを、貫通孔３３ｄを通して逃がすことができるので、第１面第１有機層３４と第１面第２導電層３３との界面に溜まったガスによって第１面第２導電層３３に上方Ｄ３１への応力がかかることを抑制できる。これにより、第１面第２導電層３３の剥離を更に効果的に抑制することができる。 According to the second modification, by providing the through hole 33d in the first surface second conductive layer 33, the contact area between the first surface second conductive layer 33 and the first surface second organic layer 36 and the second. The contact area between the first surface first organic layer 34 and the first surface second organic layer 36 can be increased. Further, since the gas generated in the first organic layer 34 on the first surface can be released through the through hole 33d, the gas accumulated at the interface between the first organic layer 34 on the first surface and the second conductive layer 33 on the first surface. Therefore, it is possible to suppress the stress applied to the upper D31 on the first surface and the second conductive layer 33. This makes it possible to more effectively suppress the peeling of the first surface second conductive layer 33.

なお、貫通孔は、第１面第３導電層３５に設けてもよい。第１面第３導電層３５に貫通孔を設けることで、第１面第３導電層３５の剥離を更に有効に抑制することができる。 The through hole may be provided in the first surface third conductive layer 35. By providing a through hole in the first surface third conductive layer 35, peeling of the first surface third conductive layer 35 can be more effectively suppressed.

（第３の変形例）
次に、第２導電層の貫通孔の端部に凸部が設けられた第３の変形例について説明する。図１９は、本実施形態の第３の変形例による導電基板１０を示す拡大平面図である。 (Third modification example)
Next, a third modification in which a convex portion is provided at the end of the through hole of the second conductive layer will be described. FIG. 19 is an enlarged plan view showing the conductive substrate 10 according to the third modification of the present embodiment.

図１９に示すように、第３の変形例の導電基板１０は、第１面第２導電層３３に設けられた貫通孔３３ｄの内端部３３ｅに、第１面１３に沿った面方向に突出した複数の凸部３３ａを有する。 As shown in FIG. 19, the conductive substrate 10 of the third modification is formed in the inner end portion 33e of the through hole 33d provided in the first surface second conductive layer 33 in the surface direction along the first surface 13. It has a plurality of protruding protrusions 33a.

第３の変形例によれば、貫通孔３３ｄの内端部３３ｅにも凸部３３ａを設けることで、第１面第２導電層３３と第１面第２有機層３６との接触面積を更に大きくすることができる。これにより、第１面第２導電層３３の剥離を更に効果的に抑制することができる。 According to the third modification, by providing the convex portion 33a also on the inner end portion 33e of the through hole 33d, the contact area between the first surface second conductive layer 33 and the first surface second organic layer 36 is further increased. Can be made larger. This makes it possible to more effectively suppress the peeling of the first surface second conductive layer 33.

（第４の変形例）
次に、第１面第２導電層３３がコプレナー線路を構成する第４の変形例について説明する。図２０は、本実施形態の第４の変形例による導電基板１０を示す断面図である。図２１は、本実施形態の第４の変形例による導電基板１０を示す図２０のＸＸＩ－ＸＸＩ断面図である。 (Fourth modification)
Next, a fourth modification in which the first surface second conductive layer 33 constitutes the coplanar line will be described. FIG. 20 is a cross-sectional view showing a conductive substrate 10 according to a fourth modification of the present embodiment. FIG. 21 is a cross-sectional view taken along the line XXI-XXI of FIG. 20 showing the conductive substrate 10 according to the fourth modification of the present embodiment.

第１の変形例では、基板１２上の３層の導電層３１、３３、３５のうち、第１面第１導電層３１がコプレナー線路を構成する例について説明した。これに対して、第４の変形例では、第１面第２導電層３３がコプレナー線路を構成する。 In the first modification, an example in which the first surface first conductive layer 31 constitutes a coplanar line among the three conductive layers 31, 33, 35 on the substrate 12 has been described. On the other hand, in the fourth modification, the first surface second conductive layer 33 constitutes the coplanar line.

具体的には、図２０および図２１に示すように、第１面第２導電層３３は、信号層３３１と、幅方向Ｄ１２に間隔を空けて信号層３３１に隣り合うグランド層３３２とを有する。図２０に示すように、信号層３３１は、第１面第１有機層３４を貫通して貫通電極２２に接続されている。図２１に示すように、グランド層３３２の外端部には、幅方向Ｄ１２の外方に向かって突出する複数の凸部３３２ａが、図２１の紙面垂直方向である延伸方向Ｄ１１に沿って周期的に位置している。 Specifically, as shown in FIGS. 20 and 21, the first surface second conductive layer 33 has a signal layer 331 and a ground layer 332 adjacent to the signal layer 331 at intervals in the width direction D12. .. As shown in FIG. 20, the signal layer 331 penetrates the first surface first organic layer 34 and is connected to the through electrode 22. As shown in FIG. 21, a plurality of convex portions 332a projecting outward in the width direction D12 are periodically formed at the outer end portion of the ground layer 332 along the stretching direction D11 which is the vertical direction of the paper surface of FIG. 21. It is located in the target.

第１面第１導電層３１は、第１面１３に交差する第２方向の一例である下方向に間隔を空けて信号層３３１に隣り合うように第１面１３上に位置する第３グランド層として機能してもよい。第１面第３導電層３５は、第２グランド層として機能してもよい。 The first surface, the first conductive layer 31, is a third ground located on the first surface 13 so as to be adjacent to the signal layer 331 at a downward interval, which is an example of the second direction intersecting the first surface 13. It may function as a layer. The first surface third conductive layer 35 may function as a second ground layer.

第４の変形例によれば、第１面第２導電層３３がコプレナー線路を構成した場合においても、凸部３３２ａによってグランド層３３２の剥離を抑制することができる。 According to the fourth modification, even when the first surface second conductive layer 33 constitutes the coplanar line, the protrusion 332a can suppress the peeling of the ground layer 332.

（第５の変形例）
次に、第１面第３導電層３５がコプレナー線路を構成する第５の変形例について説明する。図２２は、本実施形態の第５の変形例による導電基板１０を示す断面図である。図２３は、本実施形態の第５の変形例による導電基板１０を示す図２２のＸＸＩＩＩ－ＸＸＩＩＩ断面図である。 (Fifth variant)
Next, a fifth modification in which the first surface third conductive layer 35 constitutes the coplanar line will be described. FIG. 22 is a cross-sectional view showing the conductive substrate 10 according to the fifth modification of the present embodiment. FIG. 23 is a cross-sectional view taken along the line XXIII-XXIII of FIG. 22 showing the conductive substrate 10 according to the fifth modification of the present embodiment.

第５の変形例では、第１面第３導電層３５がコプレナー線路を構成する。具体的には、図２２および図２３に示すように、第１面第３導電層３５は、信号層３５１と、幅方向Ｄ１２に間隔を空けて信号層３５１に隣り合うグランド層３５２とを有する。図２２に示すように、信号層３５１は、第１面第１有機層３４および第１面第２有機層３６を貫通して貫通電極２２に接続されている。図２３に示すように、グランド層３５２の外端部には、幅方向Ｄ１２の外方に向かって突出する複数の凸部３５２ａが、図２３の紙面垂直方向である延伸方向Ｄ１１に沿って周期的に位置している。 In the fifth modification, the first surface third conductive layer 35 constitutes the coplanar line. Specifically, as shown in FIGS. 22 and 23, the first surface third conductive layer 35 has a signal layer 351 and a ground layer 352 adjacent to the signal layer 351 at intervals in the width direction D12. .. As shown in FIG. 22, the signal layer 351 penetrates the first surface first organic layer 34 and the first surface second organic layer 36 and is connected to the through electrode 22. As shown in FIG. 23, at the outer end portion of the ground layer 352, a plurality of convex portions 352a projecting outward in the width direction D12 have a period along the stretching direction D11 which is the vertical direction of the paper surface of FIG. 23. It is located in the target.

第５の変形例によれば、第１面第３導電層３５がコプレナー線路を構成した場合においても、凸部３５２ａによってグランド層３５２の剥離を抑制することができる。 According to the fifth modification, even when the first surface third conductive layer 35 constitutes the coplanar line, the protrusion 352a can suppress the peeling of the ground layer 352.

（第６の変形例）
次に、絶縁層を介して信号線の表裏をグランド面で挟むストリップ線路を有する第６の変形例について説明する。図２４は、本実施形態の第６の変形例による導電基板１０を示す断面図である。 (Sixth modification)
Next, a sixth modification having a strip line having the front and back surfaces of the signal line sandwiched between the ground planes via the insulating layer will be described. FIG. 24 is a cross-sectional view showing the conductive substrate 10 according to the sixth modification of the present embodiment.

これまでは、基板１２上の３層の導電層３１、３３、３５のいずれかがコプレナー線路を構成する例について説明した。これに対して、第６の変形例では、基板１２上の３層の導電層３１、３３、３５によってストリップ線路が構成されている。 So far, an example in which any one of the three conductive layers 31, 33, and 35 on the substrate 12 constitutes a coplanar line has been described. On the other hand, in the sixth modification, the strip line is composed of the three conductive layers 31, 33, and 35 on the substrate 12.

具体的には、図２４に示すように、導電基板１０は、信号層３１１と、グランド層として機能する第１面第１導電層３１および第１面第３導電層３５とを有している。第１面第１導電層３１および第１面第３導電層３５の外端部には、幅方向Ｄ１２の外方に向かって突出する複数の凸部３１ａ、３５ａが、図２４の紙面垂直方向である延伸方向Ｄ１１に沿って周期的に位置している。 Specifically, as shown in FIG. 24, the conductive substrate 10 has a signal layer 311 and a first surface first conductive layer 31 and a first surface third conductive layer 35 that function as a ground layer. .. At the outer ends of the first surface first conductive layer 31 and the first surface third conductive layer 35, a plurality of convex portions 31a and 35a projecting outward in the width direction D12 are formed in the vertical direction of the paper in FIG. 24. It is periodically located along the stretching direction D11.

第６の変形例によれば、ストリップ線路を有することで、信号層３１１とグランド層３１、３５との間の特性インピーダンスを、信号層３１１の線幅および有機層３４、３６の厚みで制御することができる。また、ストリップ線路を有することで、コプレナー線路を有する場合と比較して、ノイズ特性を向上できる。また、凸部３１ａ、３５ａを有することで、ストリップ線路を構成する場合でも、グランド層３１、３５の剥離を抑制することができる。 According to the sixth modification, by having the strip line, the characteristic impedance between the signal layer 311 and the ground layers 31 and 35 is controlled by the line width of the signal layer 311 and the thickness of the organic layers 34 and 36. be able to. Further, by having the strip line, the noise characteristic can be improved as compared with the case of having the coplanar line. Further, by having the convex portions 31a and 35a, it is possible to suppress the peeling of the ground layers 31 and 35 even when the strip line is formed.

（第７の変形例）
次に、２本の信号線で１つのデータを伝送する差動方式の伝送線路を有する第７の変形例について説明する。図２５は、本実施形態の第７の変形例による導電基板１０を示す断面図である。 (7th modification)
Next, a seventh modification having a differential transmission line for transmitting one data with two signal lines will be described. FIG. 25 is a cross-sectional view showing the conductive substrate 10 according to the seventh modification of the present embodiment.

これまでは、１本の信号線で１つのデータを伝送するシングルエンド方式のコプレナー線路またはストリップ線路を備えた導電基板１０の例について説明した。これに対して、第７の変形例の導電基板１０は、差動方式の伝送線路を有する。 So far, an example of a conductive substrate 10 provided with a single-ended coplanar line or a strip line for transmitting one data by one signal line has been described. On the other hand, the conductive substrate 10 of the seventh modification has a differential transmission line.

具体的には、図２５に示すように、第１面第２導電層３３は、幅方向Ｄ１２に間隔を空けて配置された第１信号層３１１Ａおよび第２信号層３１１Ｂと、信号層３１１Ａ、３１１Ｂに対して幅方向Ｄ１２の外方に間隔を空けて配置されたグランド層３３２とを有する。第１信号層３１１Ａおよび第２信号層３１１Ｂは、１つの電気信号を分割して伝送する。第１面第１導電層３１および第１面第３導電層３５は、グランド層として機能してもよい。 Specifically, as shown in FIG. 25, the first surface second conductive layer 33 includes a first signal layer 311A and a second signal layer 311B arranged at intervals in the width direction D12, and a signal layer 311A. It has a ground layer 332 arranged at intervals outside the width direction D12 with respect to 311B. The first signal layer 311A and the second signal layer 311B divide and transmit one electric signal. The first surface first conductive layer 31 and the first surface third conductive layer 35 may function as a ground layer.

また、第１面第１導電層３１、グランド層３３２、および第１面第３導電層３５の外端部には、幅方向Ｄ１２の外方に向かって突出する複数の凸部３１ａ、３３２ａ、３５ａが、図２５の紙面垂直方向である延伸方向Ｄ１１に沿って周期的に位置している。 Further, on the outer end portions of the first surface first conductive layer 31, the ground layer 332, and the first surface third conductive layer 35, a plurality of convex portions 31a, 332a, which project outward in the width direction D12, 35a is periodically positioned along the stretching direction D11, which is the direction perpendicular to the paper surface of FIG. 25.

第７の変形例によれば、差動方式の伝送線路を有することで、小さい電圧で信号波形を形成することができる。小さい電圧で信号波形を形成できるので、信号の立ち上がり時間を短縮できる。信号の立ち上がり時間を短縮できるので、シングルエンド方式と比較して高周波の電気信号を適切に伝送できる。また、凸部３１ａ、３３２ａ、３５ａを有することで、差動方式の伝送線路を構成する場合でも、グランド層３１、３３２、３５の剥離を抑制することができる。 According to the seventh modification, by having a differential transmission line, a signal waveform can be formed with a small voltage. Since the signal waveform can be formed with a small voltage, the rise time of the signal can be shortened. Since the rise time of the signal can be shortened, a high-frequency electric signal can be appropriately transmitted as compared with the single-ended method. Further, by having the convex portions 31a, 332a, and 35a, it is possible to suppress the peeling of the ground layers 31, 332, and 35 even when forming a differential transmission line.

（第８の変形例）
次に、キャパシタを有する第８の変形例について説明する。図２６は、本実施形態の第８の変形例による導電基板１０を示す断面図である。 (8th modification)
Next, an eighth modification having a capacitor will be described. FIG. 26 is a cross-sectional view showing the conductive substrate 10 according to the eighth modification of the present embodiment.

図２６に示すように、第８の変形例において、一部の信号層３１１は、信号層３１１上に位置する誘電体３２と、誘電体３２上に位置する第１面第２導電層３３とともに、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシタ１５を構成している。誘電体３２は、例えば、ＳｉＮなどの珪素窒化物を含有する。 As shown in FIG. 26, in the eighth modification, a part of the signal layer 311 together with the dielectric 32 located on the signal layer 311 and the first surface second conductive layer 33 located on the dielectric 32. , MIM (Metal-Insulator-Metal) structure capacitor 15 is configured. The dielectric 32 contains, for example, a silicon nitride such as SiN.

なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述の実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。 It is possible to make various changes to the above-described embodiment. Hereinafter, modification examples will be described with reference to the drawings as necessary. In the following description and the drawings used in the following description, the same reference numerals as those used for the corresponding portions in the above-described embodiment will be used for the portions that can be configured in the same manner as in the above-described embodiment. Duplicate explanations will be omitted. Further, when it is clear that the action and effect obtained in the above-described embodiment can be obtained in the modified example, the description thereof may be omitted.

通電極基板が搭載される製品の例
図２７は、本開示の実施形態に係る導電基板１０が搭載されることができる製品の例を示す図である。本開示の実施形態に係る導電基板１０は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載される。 Example of a product on which a through-electrode substrate is mounted FIG. 27 is a diagram showing an example of a product on which the conductive substrate 10 according to the embodiment of the present disclosure can be mounted. The conductive substrate 10 according to the embodiment of the present disclosure can be used in various products. For example, it is mounted on a notebook personal computer 110, a tablet terminal 120, a mobile phone 130, a smartphone 140, a digital video camera 150, a digital camera 160, a digital clock 170, a server 180, and the like.

１０ 導電基板
１２ 基板
３１１ 信号層
３１２ グランド層
３１２ａ 凸部 10 Conductive substrate 12 Substrate 311 Signal layer 312 Ground layer 312a Convex part

Claims (12)

第１面及び前記第１面と反対の第２面を有し、前記第１面から前記第２面まで貫通する貫通孔が設けられた基板と、
前記第１面上又は前記第１面に対して前記第１面と交差する方向のうち第１方向側に位置する信号層と、
間隔を空けて前記信号層に隣り合うように少なくとも部分的に前記第１面上に位置し、前記信号層に面しない端部の少なくとも一部の範囲にわたって前記第１面に沿った面内方向に突出した複数の凸部を有するグランド層と、
前記貫通孔の内部に位置し、前記信号層に接続された貫通電極であって、内部に貫通電極が存在しない空間がある貫通電極と、
前記貫通電極の内部の空間を埋めるように前記グランド層上に位置し、前記複数の凸部間の前記グランド層の側壁に接し、前記複数の凸部間の間隙を通して前記第１面に接する有機層と、を備え、
前記基板は、ガラスを含有し、
前記貫通電極は、前記貫通孔の側壁側から中央側に順に、銅を含有するシード層と、めっき層とを有し、
前記有機層は、ポリイミドを含有し、
前記グランド層は、前記第１方向に間隔を空けて前記信号層に隣り合う第２グランド層を有し、
前記第２グランド層は、前記有機層上に位置し、
導電基板は、
前記第２グランド層の複数の凸部間の間隙を通して前記有機層に接するように前記第２グランド層上に位置する第２有機層を更に備え、
前記第２有機層は、ポリイミドを含有する、導電基板。 A substrate having a first surface and a second surface opposite to the first surface and provided with a through hole penetrating from the first surface to the second surface.
A signal layer located on the first surface or on the first direction side of the direction intersecting the first surface with respect to the first surface.
In-plane direction along the first surface, at least partially located adjacent to the signal layer at intervals, over at least a portion of the end not facing the signal layer. A ground layer having a plurality of protrusions protruding from the ground layer,
A through silicon via located inside the through hole and connected to the signal layer, and having a space inside which the through electrode does not exist.
An organic substance that is located on the ground layer so as to fill the space inside the through electrode, is in contact with the side wall of the ground layer between the plurality of protrusions, and is in contact with the first surface through the gaps between the plurality of protrusions. With layers,
The substrate contains glass and
The through electrode has a copper-containing seed layer and a plating layer in this order from the side wall side to the center side of the through hole.
The organic layer contains polyimide and contains
The ground layer has a second ground layer adjacent to the signal layer at intervals in the first direction.
The second ground layer is located on the organic layer and is located on the organic layer.
The conductive substrate is
A second organic layer located on the second ground layer is further provided so as to be in contact with the organic layer through a gap between a plurality of protrusions of the second ground layer.
The second organic layer is a conductive substrate containing polyimide . 前記複数の凸部は、前記グランド層の前記信号層に面しない端部に沿って周期的に位置する、請求項１に記載の導電基板。 The conductive substrate according to claim 1, wherein the plurality of convex portions are periodically located along an end portion of the ground layer that does not face the signal layer. 前記グランド層の前記信号層に面しない端部は、前記グランド層の外端部である、請求項１又は２に記載の導電基板。 The conductive substrate according to claim 1 or 2, wherein the end portion of the ground layer that does not face the signal layer is an outer end portion of the ground layer. 前記グランド層に、前記第１面と交差する方向の第２貫通孔が設けられており、
前記グランド層の前記信号層に面しない端部は、前記第２貫通孔の内端部である、請求項１又は２に記載の導電基板。 The ground layer is provided with a second through hole in a direction intersecting the first surface.
The conductive substrate according to claim 1 or 2, wherein the end portion of the ground layer that does not face the signal layer is an inner end portion of the second through hole. 前記グランド層は、前記面内方向に間隔を空けて前記信号層に隣り合うように前記第１面上に位置する第１グランド層を有する、請求項１乃至４のいずれか一項に記載の導電基板。 The invention according to any one of claims 1 to 4, wherein the ground layer has a first ground layer located on the first surface so as to be adjacent to the signal layer at intervals in the in-plane direction. Conductive substrate. 前記グランド層は、前記第１方向に間隔を空けて前記第２グランド層に隣り合い、端部の少なくとも一部の範囲にわたって前記面内方向に突出した複数の凸部を有する第４グランド層を更に備える、請求項１乃至５のいずれか一項に記載の導電基板。 The ground layer is a fourth ground layer adjacent to the second ground layer at intervals in the first direction and having a plurality of convex portions protruding in the in-plane direction over at least a part of the end portion. The conductive substrate according to any one of claims 1 to 5 , further comprising. 前記第１面上に位置し、前記信号層に接続されたキャパシタを更に備える、請求項１乃至６のいずれか一項に記載の導電基板。 The conductive substrate according to any one of claims 1 to 6 , further comprising a capacitor located on the first surface and connected to the signal layer. 前記グランド層上に位置する第１絶縁層を更に備える、請求項１乃至７のいずれか一項に記載の導電基板。 The conductive substrate according to any one of claims 1 to 7 , further comprising a first insulating layer located on the ground layer. 前記第１絶縁層は、前記複数の凸部間の間隙を通して前記基板側において前記グランド層に接する面に接している、請求項８に記載の導電基板。 The conductive substrate according to claim 8 , wherein the first insulating layer is in contact with a surface in contact with the ground layer on the substrate side through a gap between the plurality of convex portions. 前記基板側において前記グランド層に接する面は、前記基板の前記第１面である、請求項９に記載の導電基板。 The conductive substrate according to claim 9 , wherein the surface in contact with the ground layer on the substrate side is the first surface of the substrate. 前記基板側において前記グランド層に接する面は、前記基板の前記第１面と前記グランド層との間に位置する第２絶縁層の表面である、請求項９に記載の導電基板。 The conductive substrate according to claim 9 , wherein the surface in contact with the ground layer on the substrate side is the surface of the second insulating layer located between the first surface of the substrate and the ground layer. 第１面及び前記第１面と反対の第２面を有する基板を準備する工程と、
前記第１面から前記第２面まで前記基板を貫通する貫通孔を形成する工程と、
前記第１面上又は前記第１面に対して前記第１面と交差する方向のうち第１方向側に信号層を形成する工程と、
前記信号層に面しない端部の少なくとも一部の範囲にわたって前記第１面に沿った面内方向に突出した複数の凸部を有するグランド層を、間隔を空けて前記信号層に隣り合うように、少なくとも部分的に前記第１面上に形成する工程と、
前記貫通孔の内部に、前記信号層に接続された貫通電極であって、内部に貫通電極が存在しない空間がある貫通電極を形成する工程と、
前記貫通電極の内部の空間を埋め、前記複数の凸部間の前記グランド層の側壁に接し、前記複数の凸部間の間隙を通して前記第１面に接するように、前記グランド層上に有機層を形成する工程と、を備え、
前記基板は、ガラスを含有し、
前記貫通電極を形成する工程は、前記貫通孔の側壁側から中央側に順に、銅を含有するシード層と、めっき層とを積層することを含み、
前記シード層は、無電解めっき法で形成し、
前記有機層は、ポリイミドを含有する、
前記グランド層は、前記第１方向に間隔を空けて前記信号層に隣り合う第２グランド層を有するように形成し、
前記第２グランド層は、前記有機層上に形成し、
導電基板は、前記第２グランド層の複数の凸部間の間隙を通して前記有機層に接するように前記第２グランド層上に位置する第２有機層を更に備えるように形成し、
前記第２有機層は、ポリイミドを含有する、導電基板の製造方法。 A step of preparing a substrate having a first surface and a second surface opposite to the first surface, and
A step of forming a through hole penetrating the substrate from the first surface to the second surface, and
A step of forming a signal layer on the first surface or on the first direction side of the direction intersecting the first surface with respect to the first surface.
A ground layer having a plurality of in-plane protrusions along the first surface over at least a part of the end not facing the signal layer is spaced adjacent to the signal layer. , At least partially forming on the first surface, and
A step of forming a through electrode connected to the signal layer and having a space in which the through electrode does not exist inside the through hole.
An organic layer is placed on the ground layer so as to fill the space inside the through electrode, contact the side wall of the ground layer between the plurality of protrusions, and contact the first surface through the gaps between the plurality of protrusions. With the process of forming,
The substrate contains glass and
The step of forming the through electrode comprises laminating a copper-containing seed layer and a plating layer in order from the side wall side to the center side of the through hole.
The seed layer is formed by an electroless plating method and is formed.
The organic layer contains polyimide.
The ground layer is formed so as to have a second ground layer adjacent to the signal layer at intervals in the first direction.
The second ground layer is formed on the organic layer and is formed on the organic layer.
The conductive substrate is formed so as to further include a second organic layer located on the second ground layer so as to be in contact with the organic layer through a gap between a plurality of protrusions of the second ground layer.
A method for manufacturing a conductive substrate, wherein the second organic layer contains polyimide .
JP2017018677A 2017-02-03 2017-02-03 Conductive substrate and its manufacturing method Active JP7003412B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017018677A JP7003412B2 (en) 2017-02-03 2017-02-03 Conductive substrate and its manufacturing method
JP2021215215A JP7223352B2 (en) 2017-02-03 2021-12-28 Conductive substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017018677A JP7003412B2 (en) 2017-02-03 2017-02-03 Conductive substrate and its manufacturing method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021215215A Division JP7223352B2 (en) 2017-02-03 2021-12-28 Conductive substrate and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2018125491A JP2018125491A (en) 2018-08-09
JP7003412B2 true JP7003412B2 (en) 2022-01-20

Family

ID=63111607

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017018677A Active JP7003412B2 (en) 2017-02-03 2017-02-03 Conductive substrate and its manufacturing method

Country Status (1)

Country Link
JP (1) JP7003412B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102457122B1 (en) 2020-12-03 2022-10-20 주식회사 기가레인 Flexible circuit board for multiple signal transmission
KR20230146557A (en) * 2021-02-15 2023-10-19 다이니폰 인사츠 가부시키가이샤 Penetrating electrode substrate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174511A (en) 1998-12-07 2000-06-23 Sumitomo Metal Ind Ltd High frequency transmission line and its manufacture
JP2002111232A (en) 2000-10-03 2002-04-12 Toppan Printing Co Ltd Multilayer printed-wiring board
JP2008186878A (en) 2007-01-29 2008-08-14 Kyocera Corp Wiring board and semiconductor element mounted structure using the same
JP2012038989A (en) 2010-08-10 2012-02-23 Nippon Mektron Ltd Printed wiring board and its manufacturing method
US20140139300A1 (en) 2012-11-16 2014-05-22 Raytheon Company Line Isolation of Radio Frequency Devices
WO2015005028A1 (en) 2013-07-09 2015-01-15 株式会社村田製作所 High-frequency transmission line
JP2015211147A (en) 2014-04-28 2015-11-24 京セラサーキットソリューションズ株式会社 Wiring board
JP2016171329A (en) 2011-04-28 2016-09-23 レノボ・イノベーションズ・リミテッド（香港） Circuit board with noise suppression structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174511A (en) 1998-12-07 2000-06-23 Sumitomo Metal Ind Ltd High frequency transmission line and its manufacture
JP2002111232A (en) 2000-10-03 2002-04-12 Toppan Printing Co Ltd Multilayer printed-wiring board
JP2008186878A (en) 2007-01-29 2008-08-14 Kyocera Corp Wiring board and semiconductor element mounted structure using the same
JP2012038989A (en) 2010-08-10 2012-02-23 Nippon Mektron Ltd Printed wiring board and its manufacturing method
JP2016171329A (en) 2011-04-28 2016-09-23 レノボ・イノベーションズ・リミテッド（香港） Circuit board with noise suppression structure
US20140139300A1 (en) 2012-11-16 2014-05-22 Raytheon Company Line Isolation of Radio Frequency Devices
WO2015005028A1 (en) 2013-07-09 2015-01-15 株式会社村田製作所 High-frequency transmission line
JP2015211147A (en) 2014-04-28 2015-11-24 京セラサーキットソリューションズ株式会社 Wiring board

Also Published As

Publication number Publication date
JP2018125491A (en) 2018-08-09

Similar Documents

Publication Publication Date Title
JP7447982B2 (en) Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate
JP7022365B2 (en) Through Silicon Via Board and Its Manufacturing Method
JP7279769B2 (en) Perforated substrate and mounting substrate
JP7003412B2 (en) Conductive substrate and its manufacturing method
JP2018160607A (en) Through-electrode substrate, mounting board with through-electrode substrate, and method for manufacturing through-electrode substrate
JP7096992B2 (en) Through Silicon Via Board and Mounting Board
JP2023120327A (en) Capacitor built-in component, mounting board including capacitor built-in component, and manufacturing method of capacitor built-in component
JP2022046713A (en) Conductive substrate and manufacturing method thereof
JP6883279B2 (en) Manufacturing method of through silicon via substrate and through silicon via substrate
JP6818251B2 (en) Signal transmission board and its manufacturing method
JP6852415B2 (en) Manufacturing method of mounting substrate and through electrode substrate including through electrode substrate and through electrode substrate
JP2023052901A (en) Conductive substrate and manufacturing method thereof
JP7037773B2 (en) Signal transmission board and its manufacturing method
JP7223356B2 (en) Signal transmission board and manufacturing method thereof
JP7307898B2 (en) Penetration electrode substrate and manufacturing method thereof
JP7182084B2 (en) Penetration electrode substrate and manufacturing method thereof
JP7405183B2 (en) Wiring board, mounting board including wiring board, and method for manufacturing wiring board
JP2018170440A (en) Through electrode substrate, mounting substrate including the same, and manufacturing method of through electrode substrate
JP2018148086A (en) Manufacturing method for through electrode substrate and through electrode substrate
JP2023052902A (en) Signal transmission substrate and manufacturing method therefor
JP2021145125A (en) Electronic component and manufacturing method of the same
WO2005091688A1 (en) Flexible printed wiring board and process for producing the same
JP2019016653A (en) Conductive substrate, electronic component mounting substrate, and method of manufacturing conductive substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210423

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211213

R150 Certificate of patent or registration of utility model

Ref document number: 7003412

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150