JP7000163B2 - 結晶基板上において、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる窒化物の半極性層を得ることを可能にする方法 - Google Patents

結晶基板上において、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる窒化物の半極性層を得ることを可能にする方法 Download PDF

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Description

本発明は、概して、発光ダイオード（ＬＥＤ）に関し、より詳しくは、異なる材料からなる基板上において成長させた、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られた少なくとも１つの窒化物（Ｎ）のエピタキシャル層を含むＬＥＤに関する。
家庭用照明器具の交換電球等の民生用として高輝度で安価なＬＥＤを大規模生産することは、長年にわたり世界中の多くの科学及び学術チームの特に強い関心の対象となっている。
大きい一歩は、１９９４年に日本において、窒化ガリウム（ＧａＮ）と窒化インジウム（ＩｎＮ）との混合物からなり、その後、ＩＩＩ族／Ｖ族の三元系直接遷移型半導体を形成する半導体材料であるＩｎＧａＮ、すなわち窒化インジウムガリウムの使用に基づく高輝度の青色ＬＥＤの実現可能性を初めて実証した日亜化学工業株式会社の中村修二により成し遂げられた。青色ＬＥＤの発明により、中村は２０１４年に他の２名の日本人科学者と共にノーベル物理学賞を受賞した。
それ以来、窒化物の化合物と、より詳しくは窒化ガリウム（ＧａＮ）及びそのインジウム（Ｉｎ）とアルミニウム（Ａｌ）との合金が、可視スペクトルの短波長領域、すなわち青及び紫外線（ＵＶ）領域で動作可能な光電子デバイスを得るために広く使用されてきた。ＧａＮ系合金の使用によって高性能の緑色ＬＥＤを容易に構成できるが、このスペクトル範囲では効率の低下があり、これは「緑色における効率低下」、又は英語で「グリーンギャップ」の名称で呼ばれる。ＧａＮ系緑色ＬＥＤ、すなわち５００ｎｍ（ナノメートル＝１０－９メートル）を超える波長範囲で動作するように設計されたＬＥＤは、特にこれらをその青色及び紫外線ホモログと比較した場合、電流から光への良好な変換効率に到達できない。青色ＬＥＤでは８０％近い効率が証明されているが、緑色ＬＥＤの対応する数値は典型的に約１５％にすぎない。
緑色ＬＥＤで見られる低い効率は、典型的に異なる性質の基板上のエピタキシャル成長を経た、したがって多層ヘテロ構造を形成するＧａＮ系化合物の材料の結晶特性に基づいて得ることができる。ＧａＮ系合金の安定した結晶構造の形態は、図１に示されるウルツ鋼型構造である。この六方晶構造１００において、結晶面を定義することが適当であり、例えばｃ面１１０、ａ面１２０、及びｍ面１３０である。これまで、ＧａＮ系材料のエピタキシャル層をまずｃ面から、すなわち極性軸ｃ １１２に平行な方向に成長させることが比較的容易であると判明していることから、ＧａＮ系の実験的及び商業的デバイスのほとんどがこのように構成されてきた。しかしながら、この成長方向、すなわちＬＥＤに関する方向ｃ １１２による不利な結果は、それによってデバイスのＩｎＧａＮ系合金において量子井戸の活性領域の粒子封じ込めシュタルク効果（ＱＣＳＥ）が生じることである。これは、放射再結合の顕著な効率低下につながるが、それは、その結果として量子井戸の活性領域内で電子と正孔とが空間的に分離され、それらの相互作用により光を生成する確率が低くなるからである。この挙動の理由は、自発分極に加えて、この特定の結晶構造において生じ、二軸応力と呼ばれる機械的応力を受けたことに起因して、結晶のピエゾ分極が起こるからである。したがって、分極と、それに伴う活性領域（量子井戸）の縮小及び材料の品質低下とに関わる影響は、インジウムの配合量がより高い量子井戸（すなわち、緑色ＬＥＤに必要なもの）の場合、特に有害である。これらの影響は、したがって、より高波長で（すなわち、緑色で）動作する窒化物系の光電子デバイスの効率損失を説明する主な理由と考えられている。
図２は、結晶方向がＩｎＧａＮ量子井戸中に存在する自発及びピエゾ分極の強さに与える影響を示す図２００である。図２は、方向ｃに関する方向に対するこのパラメータの典型的な変化を示す。強さは、実際には、極性方向１１２の場合に、すなわち前述のようにＧａＮ系エピタキシャル層がｃ面１１０に垂直に成長する場合に最大２１０となる。ａ面１２０及びｍ面１３０のそれらのような非極性方向では、分極強さ２２０がゼロ軸と交差する。ここで留意すべき点として、図１に示される面１４０のような半極性方向では、ピエゾ分極の影響はまた、極性方向２３０と比較した場合に減少していることがあり得る。
基板から、古典的なｃ面と異なる面、例えば１４０等の半極性面で開始される成長にも、それなりの問題がある。特に、異なる材料から製作された平坦な基板上において成長したＧａＮ系層は、典型的に、古典的なｃ面１１０と異なる面から成長を開始した場合、転移及び基底面の積層欠陥の密度が増大することが観察されている。
その結果、ＧａＮ系層を基本的に方向ｃへと成長させ続けることにより、結晶構造の欠陥を防止しながら平坦な半極性構造を得るために、いくつかの研究開発グループがエピタキシャル成長に基づく方法を発表している。以下の刊行物にこの種の方法の例が記載されている。
－－ “Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｓｅｍｉ－ｐｏｌａｒ（１－１０１）ａｎｄ（１１－２２）ＩｎＧａＮ／ＧａＮ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ ｏｎ ｐａｔｔｅｒｎｅｄ Ｓｉ ｓｕｂｓｔｒａｔｅｓ”ｂｙ Ｔ．Ｈｉｋｏｓａｋａ ｅｔ ａｌ．ｉｎ ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．（ｃ）５，Ｎｏ．６，２２３４－２２３７（２００８）
－－ “Ｇｒｏｗｔｈ ｏｆ（１－０ １）ＧａＮ ｏｎ ａ ７－ｄｅｇｒｅｅ ｏｆｆ－ｏｒｉｅｎｔｅｄ（０ ０ １）Ｓｉ ｓｕｂｓｔｒａｔｅ ｂｙ ｓｅｌｅｃｔｉｖｅ ＭＯＶＰＥ”ｂｙ Ｈｏｎｄａ ｅｔ ａｌ．ｉｎ Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ ２４２ ８２－６（２００２）
上記刊行物で挙げられた例が図３において再現されており、これは、図３ａにおいて基板３１０上にエッチングされたＶ溝３２０を示す。トレンチの幅及び間隔は数マイクロメートルの範囲である。溝は、例えば、その標準ミラー指数により定義される｛００１｝面に関して７°ずれた結晶方向を有するシリコン基板３１０にエッチングされる。これにより、トレンチの側壁は、ミラー指数｛１１１｝に対応する方向を有するファセット３３０を形成し、これは、ｃ方向のＧａＮ系層の成長を開始するのに好適な核生成面であることがさらに知られている。上述の刊行物に記載され、また図３ｂ及び３ｃに示されているように、この方法では、二酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）若しくは窒化チタン（ＴｉＮ）で｛１１１｝方向ファセット３３０以外のすべての表面を覆うことができる。次に、エピタキシは、マスキングされていないこのファセットの集合から開始して、ＧａＮ系層３４２がまず方向ｃ ３４１へと斜めに成長するように始まる。成長は、横方向に、ＧａＮ系材料が溝からその縁より上へと溢れるまで続き、最終的に合体を開始し、図３ｄに示されるように半極性方向（１０－１１）を有する平面３４０が形成される。
ここで留意すべき点として、（１０－１１）方向は一例にすぎず、｛００１｝面に関して７°ずれた方向を有するＳｉ上の成長の場合にのみ適用される。半極性ＧａＮのその他の方向では、シリコンの方向も異なっている必要がある。半極性ＧａＮ系層の所望の種類に応じて、基板の方向は、ＧａＮのｃ面と所望の半極性面との間の角度が基板内の溝の側壁の結晶ファセットと基板の表面との間の角度と同じになるように選択しなければならない。その他の方向、例えば（２０－２１）及び（１１－２２）が想定される場合、他のシリコン基板、この場合、それぞれＳｉ（１１４）及びＳｉ（１１３）を使用することが必要である。
ＧａＮ系エピタキシャル層を、Ｖ溝を有するシリコン基板の上面から成長させる上述の技術により、緑色ＬＥＤを用いたデバイスの性能におけるある程度の改良は予想されるものの、報告されている最良の結果でも、緑色ＬＥＤは依然として２０％のオーダと低効率であり、これは青色ＬＥＤの数値とは程遠い。
"Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｓｅｍｉ－ｐｏｌａｒ（１－１０１）ａｎｄ（１１－２２）ＩｎＧａＮ／ＧａＮ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ ｏｎ ｐａｔｔｅｒｎｅｄ Ｓｉ ｓｕｂｓｔｒａｔｅｓ"ｂｙ Ｔ．Ｈｉｋｏｓａｋａ ｅｔ ａｌ．ｉｎ ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．（ｃ）５，Ｎｏ．６，２２３４－２２３７（２００８） "Ｇｒｏｗｔｈ ｏｆ（１－０ １）ＧａＮ ｏｎ ａ ７－ｄｅｇｒｅｅ ｏｆｆ－ｏｒｉｅｎｔｅｄ（０ ０ １）Ｓｉ ｓｕｂｓｔｒａｔｅ ｂｙ ｓｅｌｅｃｔｉｖｅ ＭＯＶＰＥ"ｂｙ Ｈｏｎｄａ ｅｔ ａｌ．ｉｎ Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ ２４２ ８２－６（２００２）
したがって、本発明の１つの目的は、表面へと伝搬する拡張欠陥の数を減らすことにより、ＬＥＤ、特に緑色ＬＥＤの効率を高めるための解決策を提供することである。
本発明のその他の目的、特徴、及び利点は、以下の説明を検討し、添付の図面を参照すれば当業者に明らかとなるであろう。任意の追加の利点が本明細書に含まれることが想定される。
この目的を達成するために、本発明の１つの実施形態は、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる窒化物（Ｎ）を含む少なくとも１つの材料を含む少なくとも１つの半極性層を結晶基板の上面上において得る方法に関し、前記方法は、以下のステップ：
－ 結晶基板の上面上において、第一の方向に延びる複数の平行な溝を得るステップであって、各溝は、少なくとも２つの対向する傾斜ファセットを含み、各溝は、連続的であり且つ前記第一の方向に延び、前記２つの対向するファセットのうちの少なくとも１つは、｛１１１｝結晶方向を有する、ステップと、
－ ｛１１１｝結晶方向を有する前記ファセットに対向するファセットがマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセットがマスキングされないように、結晶基板の上面をマスキングするステップと、
－ 前記層をエピタキシャル成長させるステップと
を含む。
この方法は、複数の平行な溝を得るステップの後、且つ前記層をエピタキシャル成長させるステップの前に実行される以下のステップ：
－ 溝の前記第一の方向に関して回転させた、すなわち傾斜させた後の第二の方向に延び、したがって連続する溝を中断して、それぞれ｛１１１｝結晶方向を有する個別のファセットを形成する複数の平行なトレンチをエッチングするステップ
も含む。
好ましくは、トレンチ及び溝は、それぞれ底部を有し、トレンチの底部は、溝の底部と同じ深さ又はそれより下方に配置される。
好ましくは、エピタキシャル成長させる前記ステップ中、前記材料は、｛１１１｝結晶方向を有し、且つ前記アレイを形成する前記個別のファセットから開始してのみ成長する。
本発明の方法は、｛１１１｝結晶方向を有し、それから開始して、Ｇａ、Ｉｎ、及びＡｌのうちの少なくとも１つを含む窒化物材料が成長できるファセットの利用可能な表面積を縮小し、フットプリントを小さくして、したがって、エピタキシャル成長中にＧａＮ／ＡｌＮ／Ｓｉ又はＡｌＮ／Ｓｉ界面において発生して拡張する欠陥を減少させながら、適当な方向＋ｃに成長させることを可能にする。
本発明及び提案される方法は、したがって、表面へと伝搬する拡張欠陥の密度を減少させることができ、したがって分極の影響を大幅に減少させる半極性方向において、より高い効率の緑色ＬＥＤを得ることができる。
さらに、｛１１１｝結晶方向を有するファセットが、突出する起伏部を形成するマスクによってではなく、トレンチ、したがって窪んだ起伏部により区切られるという事実により、半極性層における欠陥の数を減少させるという課題に対して有効に対応することが可能となる。実際に、｛１１１｝方向のファセットは、トレンチ及び溝で区切られることにより、トレンチの底部等の下地層から少なくとも部分的に離れ、したがって部分的に「空洞の」空間の少なくとも上方で、各種の核の成長及び合体が可能となる。実際に、溝に沿って及びエッチングされたトレンチの上方において横方向の成長が起こる。
これにより、核の成長中及び合体中の応力解放がより良好に行われる。ＧａＮ層内の応力は減少し、半極性層４８０中の欠陥数も減る。
任意選択により、本発明の方法は、別々でも組み合わせてもよい以下の任意選択の特徴及びステップのうちの少なくとも何れか１つをさらに有し得る。
－ １つの実施形態によれば、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記材料のモル比Ｖ／ＩＩＩは、１００～２０００である。１つの実施形態によれば、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記材料のモル比Ｖ／ＩＩＩは、３００～５００、好ましくは３８０～４２０である。
この比は、成長中の各前駆体のモルガス流を指す（Ｇａの場合、ＴＭＧａが前駆体として使用されてもよく、Ｎの場合、ＮＨ３が前駆体として使用されてもよい）。この比は半極性成長の方向、すなわち基板表面に垂直な方向を改善し、したがって、これによってエッチングされた溝及びしたがって基板の初期面の上方で結晶を得ることができる。
－ １つの実施形態において、｛１１１｝結晶方向を有する前記ファセットに対向するファセットがマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセットがマスキングされないように、結晶基板の上面をマスキングするステップは、二酸化シリコン（ＳｉＯ２）及び／又は窒化シリコン（ＳｉＮ）及び／又は窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む材料からなるマスキング層（４６０）を堆積させるステップを含む。
－ １つの実施形態によれば、マスキング層の堆積は、｛１１１｝結晶方向を有する前記ファセット以外の、結晶基板の上面全体がマスキングされるように実行される角堆積である。
－ １つの実施形態によれば、前記材料は窒化ガリウム（ＧａＮ）系材料である。１つの実施形態によれば、前記窒化ガリウム（ＧａＮ）系材料は、アルミニウム（Ａｌ）とインジウム（Ｉｎ）とをさらに含む任意の合金からなる。
－ １つの実施形態によれば、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記材料は、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）のうちの任意の１つである。本発明の以下の説明では、これは、概して、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを含む窒化物材料又はいわゆるＶ－Ｎ材料と呼ぶ。
－ １つの実施形態によれば、エピタキシャル成長させる前記ステップは、
－ ｛１１１｝結晶方向を有し、且つ前記アレイを形成する前記個別のファセットから開始する、窒化アルミニウム（ＡｌＮ）系材料の第一のエピタキシャル成長と、
－ エピタキシャル成長後の前記窒化アルミニウム（ＡｌＮ）系材料から開始する、窒化ガリウム（ＧａＮ）系材料の少なくとも１つの第二のエピタキシャル成長と
を含む。
この実施形態は、基板がシリコンを含むか、シリコンからなる場合に再溶融によるエッチングを防止するために特に有利である。
－ １つの実施形態によれば、溝は、完全なＶ字形溝であり、２つの対向する傾斜ファセットは、溝の底部で接し、且つ一緒に溝の底部を画定する。他の解決策によれば、エッチング時間が短い場合、溝は、平坦な底部と、溝の底部で接する２つの対向するファセットとを含む。
－ １つの実施形態によれば、｛１１１｝結晶方向を有する前記ファセットの長さは、５０ｎｍより大きい。ファセットの長さは、基板の上面から溝の底部までファセットの傾斜方向に測定される。
－ １つの実施形態によれば、溝が主に延びる第一の方向は、結晶基板の前記上面の平面及び＜１１１＞面に共通の方向に対応する。
－ １つの実施形態によれば、前記第一及び第二の方向は、３０°より大きい、好ましくは４０°より大きい、好ましくは４０°～９０°であり、好ましくは５０°～９０°であり、好ましくは６０°～９０°の角度をなす。この角度は、２つの方向のなす最小角度である。１つの実施形態によれば、この角度は、５０°より大きい。１つの実施形態によれば、この角度は、８０°より大きい。１つの実施形態によれば、この角度は、９０°と等しい。この角度は、基板の底部の表面に水平な平面内で測定される。したがって、第一の方向に関して回転させた第二の方向は、第二の方向が第一の方向に関して回転又は傾斜していることを表す。
－ １つの実施形態によれば、トレンチは、初期溝に対して垂直にエッチングされる。
－ １つの実施形態によれば、トレンチの深さは、溝の深さより大きいか、又はそれと等しい。
－ １つの実施形態によれば、トレンチは、垂直な側壁を有する。当然のことながら、何れの工業工程にも伴う不正確さにより、側壁は正確に垂直ではないことがあり得る。
－ １つの実施形態によれば、複数の平行な溝は、５０ｎｍ～２０μｍ、好ましくは７５ｎｍ～１５μｍであるピッチｐ１を有する。これらのピッチにより、合体を容易にしながら工程を容易にすることが可能である。溝のピッチｐ１は、溝の幅に、２つの連続する溝を分離する距離を加算したものである。ピッチｐ１は、基板の底部に平行な平面内で測定される。
－ １つの実施形態によれば、複数の平行なトレンチは、（ｐ１＊０．８）／２．５より大きく、好ましくは（ｐ１＊０．９）／２．５より大きいピッチｐ２を有する。１つの実施形態によれば、複数の平行なトレンチは、１．１＊ｐ１より小さく、好ましくはｐ１より小さいピッチｐ２を有する。より一般的に、ｐ２はｐ１／２．５±１０％～ｐ１±１０％である。トレンチのピッチｐ２は、トレンチの幅に、２つの連続するトレンチを分離する距離を加算したものである。ピッチｐ２は、基板の底部に平行な平面内で測定される。
－ １つの実施形態によれば、ＧａＮをエピタキシャル成長させるステップ中、基板の温度は、７００～１３００℃、好ましくは９００～１１００℃に保持される。これらの温度により、結晶の品質を改良できる。
－ 次の材料の成長を開始させるための典型的な温度範囲を以下に示す。
－ ＡｌＮ：９００～１４００℃
－ ＧａＮ：７００～１３００℃
－ ＡｌＮ：９００～１５００℃
－ ＩｎＧａＮ：４００～９００℃
－ ＡｌＧａＮ：９００～１３００℃
－ ＡｌＩｎＮ：６００～１１００℃
－ ＡｌＩｎＧａＮ：５００～１０００℃
－ １つの実施形態によれば、前記材料Ｖ－Ｎをエピタキシャル成長させるステップ中、圧力は、１５ｍｂａｒ～１５００ｍｂａｒ、好ましくは１５ｍｂａｒ～７００ｍｂａｒに保持される。
－ １つの実施形態によれば、複数の平行な溝は、ピッチｐ１を有し、複数の平行なトレンチは、０．９＊ｐ１～１．１＊ｐ１のピッチｐ２を有し、前記第一及び第二の方向間の小さい角度は、３０°より大きく、好ましくは４０°より大きく、好ましくは６０°より大きい。１つの実施形態によれば、この角度は、５５～６５°である。これらの比により、全方向への同時合体を容易にすることが可能である。
－ １つの実施形態によれば、｛１１１｝結晶方向を有する前記ファセットに対向するファセットがマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセットがマスキングされないように、結晶基板の上面をマスキングする前記ステップは、基板と前記材料との間に配置され、且つ｛１１１｝結晶方向を有する個別のファセット以外の、基板の上面全体を覆うマスキング層を形成するように実行される。
－ １つの実施形態によれば、エピタキシャル成長させる前記ステップ中、前記材料は、核の形態で成長し、核の合体は、前記半極性層を形成し、トレンチ及び溝の寸法は、任意選択によりマスキング層で覆われたトレンチの底部との接触又は少なくともその全部との接触がない、核のうちの少なくともいくつか、好ましくは核の全部の成長及び好ましくは合体を可能にするように構成される。
－ １つの実施形態によれば、エピタキシャル成長させる前記ステップ中、前記材料は、核の形態で成長し、核の合体は、前記半極性層を形成し、トレンチ及び溝の寸法は、核のうちの少なくともいくつか、好ましくは核の全部と、任意選択でマスキング層により覆われたトレンチの底部との間の間隔を保ちながらの核の成長及び好ましくは合体を可能にするように構成される。
これらの実施形態により、最終的に得られる半極性層の欠陥数を減少させるという課題をはるかにより効率的に解決することができる。
－ １つの実施形態によれば、結晶基板は、シリコン（Ｓｉ）又はシリコン系材料からなる。１つの実施形態によれば、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記少なくとも１つの材料の半極性層の成長は、その結果、３つの次元（３Ｄ）での成長であり、これは、｛１１１｝結晶方向を有する個別のファセットのアレイから起こる。
－ １つの実施形態によれば、初期の上側構造化表面は、｛１１１｝結晶方向を有する少なくとも１つの傾斜縁部を含む平行な溝の集合により形成される。
別の実施形態によれば、本発明は、緑色波長領域で発光するように構成された少なくとも１つの発光ダイオード（ＬＥＤ）を製造する方法に関し、これは、上記の方法による、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の半極性層を結晶基板の上面上において得るための方法を含む。
他の実施形態によれば、本発明は、結晶基板と、前記結晶基板の上面上の、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の半極性層とを含むマイクロエレクトロニックデバイスに関し、
－ 基板は、第一の方向に延びる複数の平行な溝を含み、各溝は、それぞれ前記第一の方向に延びる連続的な線を形成する少なくとも２つの対向するファセットを含み、前記２つの対向するファセットのうちの少なくとも１つは、｛１１１｝結晶方向を有する。
基板は、前記第一の方向に関して回転させた後の第二の方向に延びる複数の平行なトレンチも含む。複数の平行な溝と複数の平行なトレンチとの組合せは、｛１１１｝結晶方向を有する個別のファセットのアレイを画定する。
任意選択により、本発明のマイクロエレクトロニックデバイスは、それに加えて、個別に、又は組み合わせて、以下の任意選択による特徴の少なくとも何れか１つを有し得る。
－ １つの任意選択の実施形態によれば、前記材料は、｛１１１｝結晶方向を有する個別のファセットと直接接触する。
－ １つの任意選択の実施形態によれば、トレンチ及び溝は、それぞれ底部を有し、トレンチの底部は、溝の底部と同じ深さであるか、又はそれより深い。
－ １つの任意選択の実施形態によれば、デバイスはまた、基板と前記材料との間に配置されたマスキング層を含み、マスキング層は、｛１１１｝結晶方向を有する個別のファセット以外の、基板の上面の全体を覆う。
－ １つの任意選択の実施形態によれば、複数の平行な溝は、ピッチｐ１を有し、複数の平行なトレンチは、０．８＊ｐ１～１．２＊ｐ１のピッチｐ２を有し、前記第一及び第二の方向によって画定される小さい角度は、３０°より大きい。１つの実施形態によれば、この角度は、４０°より大きく、好ましくは６０°より大きい。１つの実施形態によれば、この角度は、５５°より大きい。
他の実施形態によれば、本発明は、本発明によるマイクロエレクトロニックデバイスを含む発光ダイオード（ＬＥＤ）に関する。
他の実施形態によれば、本発明は、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを含む窒化物材料の半極性層を結晶基板の上側構造化表面上で成長させる方法に関し、前記上側構造化表面は、｛１１１｝結晶方向を有する斜めの平行に整列したファセットの集合を含むように配置され、前記方法は、
－ トレンチの集合を整列したファセットに関して斜めにエッチングし、整列したファセットの集合を｛１１１｝方向の個別のファセットのアレイに分割することにより、上面の新しい構造化を実行するステップと、
－ ｛１１１｝方向の個別のファセットのアレイから開始して前記材料の層を成長させるステップと
からなるステップをさらに含む。
前記材料の半極性層の成長を開始する前に、｛１１１｝方向のファセット以外の、上側構造化表面のすべての表面は、酸化シリコン（ＳｉＯ２）及び／又は窒化シリコン（ＳｉＮ）及び／又は窒化チタン（ＴｉＮ）を含む材料の堆積層で保護される。
本発明の１つの利点は、窒化物系材料のエピタキシャル層の成長を開始するために使用されたシーディング面、すなわち｛１１１｝方向のファセットのそれぞれの表面積が、最初にトレンチがエッチングされたために縮小されていることである。
本発明は、基板上の材料Ｖ－Ｎのフットプリントを減少させたことにより、発生する欠陥が減少するという利点を有する。
これにより、エピタキシャル層内で成長する結晶における欠陥の量を減らすことができ、したがって、より高効率の緑色（黄／赤／紫外線）ＬＥＤを得ることが可能となる。
他の実施形態によれば、本発明は、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の半極性層を結晶基板の上面上において得る方法に関し、前記方法は、以下のステップ：
結晶基板の上面上において、第一の方向に延びる複数の平行な溝を得るステップであって、各溝は、それぞれ前記第一の方向に延びる連続する線を形成する少なくとも２つの対向する傾斜したファセットを含み、前記２つの対向するファセットのうちの１つは、｛１１１｝結晶方向を有する、ステップと、
溝の前記第一の方向に関して回転された第二の方向に延びる複数の平行なトレンチをエッチングするステップであって、複数の平行なトレンチは、したがって、溝と共に、｛１１１｝結晶方向を有する複数の不連続的なファセットを画定する、ステップと、
｛１１１｝結晶方向を有する前記ファセットに対向するファセットがマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセットがマスキングされないように、結晶基板の上面をマスキングするステップと、
｛１１１｝結晶方向を有する前記ファセットから開始して前記基材をエピタキシャル成長させるステップと
を含む。
ウルツ鉱型結晶構造の各種の結晶方向を示す。 方向に対するウルツ鉱型結晶構造におけるピエゾ分極の強さを示す。 先行技術文献に記載されている、｛１１１｝方向のファセットの１つの集合から開始するエピタキシャル層の成長を示す。 先行技術文献に記載されている、｛１１１｝方向のファセットの１つの集合から開始するエピタキシャル層の成長を示す。 先行技術文献に記載されている、｛１１１｝方向のファセットの１つの集合から開始するエピタキシャル層の成長を示す。 先行技術文献に記載されている、｛１１１｝方向のファセットの１つの集合から開始するエピタキシャル層の成長を示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図４ａ～４ｈからなり、成長後のエピタキシャル層の欠陥密度を減少させることのできる、本発明の１つの実施形態による方法のステップを示す。 図５ａ及び５ｂからなり、図４ｇ及び４ｈに示される構造の、｛１１１｝方向のファセットを通る、｛１１１｝方向のファセットに垂直であり、且つ平行なトレンチに垂直な断面の２つの断面図である。 図５ａ及び５ｂからなり、図４ｇ及び４ｈに示される構造の、｛１１１｝方向のファセットを通る、｛１１１｝方向のファセットに垂直であり、且つ平行なトレンチに垂直な断面の２つの断面図である。
図は例として示されており、本発明を限定しない。これらは本発明を理解しやすくするための基本的な概略的表現であり、したがって、必ずしも実際の応用と同じ縮尺によるとは限らない。特に、各種の層と膜との相対的厚さは現実を表していない。
以下の本発明の詳細な説明は、添付の図面に関する。説明は、例として挙げられた実施形態を含んでいるが、その他の実施形態も可能であり、本発明の趣旨及び応用分野から逸脱することなく、説明されている実施形態に対する変更形態がなされ得る。
１つの実施形態によれば、本発明の方法は、ピラーに類似したファセットを有する構造のアレイを作るものであり、そこから以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる少なくとも１つの窒化物（Ｎ）の多次元半極性成長がその後行われる。ピラーに類似したファセットを有する構造物のアレイは、溝、典型的にはＶ溝と、溝に関して垂直な又は斜めのトレンチとを形成することによって得られる。
したがって、本発明の方法は、基板との接触面を縮小することによってエピタキシャル層のフットプリントを減少させて、核生成中に発生する拡張欠陥の密度をさらに減少させる。この半極性方向の材料Ｖ－Ｎの層の材料の改善により、効率損失、すなわち電流から光への変換の効率の損失をさらに低減させることができる。
詳細な実施形態を、図４ａ～４ｈからなる図４を参照しながら以下に説明する。
製造は、溝３２０の形成から開始する。これらの溝は、図３で上述したもののようなＶ溝であってもよい。これらは、好ましくはシリコンからなる基板内にエッチングされる。
前述のように、また図４ａ及び４ｂに再び示されているように、Ｖ溝３２０の形成は、例えば、結晶層３１０の表面、例えば｛００１｝面に関して７°ずれた結晶方向を有するシリコン（Ｓｉ）基板から実行される。Ｓｉ基板の場合、その他の方向も可能であり、例えば、｛１１４｝面及び｛１１３｝面に関して１°ずれている。本発明は、これらの方向の何れの１つにも限定されない。例えば、本発明はまた、｛００１｝面に関して６°又は８°ずれた結晶方向を有するシリコン（Ｓｉ）基板３１０にも適用される。
Ｖ溝のエッチングは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化カリウム（ＫＯＨ）等のウェットエッチング溶液の使用に基づくよく知られた標準的な異方性技術を用いて実行される。この種の異方性エッチングにより、｛１１１｝方向のファセット３３０を基板３１０内にエッチングすることができる。
エッチングは、図３及び４に示されているもののように完全なＶ溝４１０を作ることができる。完全なＶ溝では、対向する２つの傾斜面、すなわちファセット３３０、３３１が接して溝４１０の底部４１１を形成する。その結果、Ｖ溝では、溝の底部４１１はＶ字形である。
本発明の他の実施形態によれば、Ｖ溝のエッチングでは、不完全なＶ溝４２０を作ってもよい。不完全なＶ溝では、対向する２つの傾斜面は溝の底部４２１で接し、底部４２１は略平坦な面を形成する。不完全なＶ溝４２０は、完全なＶ溝４１０の場合より短いエッチング時間で得られる。
結晶層３１０は外面を有し、これは上面とも呼ばれる。平行な溝３２０、４１０、４２０は、結晶層３１０の外面の平面及び化学エッチングにより露出させたい＜１１１＞面に共通する方向に対応する方向に向いている。この方向は、＜１１０＞型の方向である。したがって、溝３２０、４１０、４２０は、結晶層３１０の上面の平面と＜１１１＞面との間の交線に平行である。図４ａ～４ｈに示される本発明の実施形態の例では、これは＜１１０＞型の方向である。
以下の非限定的な例では、結晶方向が｛００１｝面に関して７°ずれているＳｉ基板を使用すると仮定する。Ｖ溝は、基板の上に標準的なリソグラフィ技法で成長され、又は堆積された二酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）又は窒化チタン（ＴｉＮ）の層中にハードマスク４３０を切削した後にエッチングされた。当業者であれば、最も適当な技術の選択方法がわかるであろう。例えば、サブミクロンの寸法を使用しなければならない場合、電子ビーム又はナノプリンティングリソグラフィの技法が使用されてもよい。
その後、図４ｂに示されるように、ＳｉＯ２マスクが、ウェットエッチング溶液、例えばフッ化アンモニウム（ＮＨ４Ｆ）又はフッ化水素酸（ＨＦ）の希釈混合物等の緩衝酸化物エッチング溶液（ＢＯＥ）を用いて除去される。
溝は、１００ｎｍからの範囲であってもよく、１５μｍ（１０－６メートル）に到達してもよい幅の範囲の限度内でエッチングされてもよい。これより小さい１００分の１ナノメートル（１０－９メートル）のオーダでの寸法では、場合により、ナノプリンティング又は電子ビームリソグラフ技法の使用が必要となり得る。より大きいファセット３３０をエッチングすることは、フットプリントがより大きいことを意味し、この場合、後に発生する欠陥が増える。より小さいファセットでは、その反対の事象が見られる。溝の反復周期に関して、それが大きいほど転移のレベルがより良好であり、それは、これが第一の成長段階中に減少し、そこからさらに結晶が伸長すると、欠陥のない材料の生成につながるからである。用途に応じて、妥協点を決定する必要があり得る。何れの場合も、より大きいファセット３３０をより短い時間で作ると、最終的により多くの欠陥ができると言うことができる。
幅がより広く、μｍの範囲であると、特にシリコン上で成長端の良好な合体を得ること等、他の課題が生じる危険性があり、この場合、再溶融によるエッチングの潜在的問題の危険性もある。実際に、再溶融によるエッチングは、ガリウムとシリコンとの間で生じる化学反応であり、それがＭＯＣＶＤ成長に一般的な温度でのシリコンの強力な拡散につながり、ウェハ上の広い面積に損傷を与える危険性があり、その結果、その後のデバイス製造の障害となる。有利には、この現象を防止するために、この方法は、窒化ガリウム（ＧａＮ）を成長させる前にシリコン系の、好ましくはシリコンからなる基板上に窒化アルミニウム（ＡｌＮ）の第一の層を成長させるステップを含む。
より一般的に、窒化物（Ｎ）を含む少なくとも１つの材料からなり、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）から選択される材料のうちの少なくとも１つを有する少なくとも１つの層（４８０）を成長させるステップは、いくつかの成長ステップを含んでいてもよく、各ステップは、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）からの材料の少なくとも１つと共に窒化物（Ｎ）を含む材料の成長を含む。
例えば、ＧａＮ又はＩｎＧａＮの層を成長させるために、この方法は、｛１１１｝結晶方向を有する個別のシリコン系のファセットから直接開始してＡｌＮを成長させる第一のステップを含む。次に、ＧａＮ又はＩｎＧａＮをＡｌＮから開始して成長させる。
好ましくは、ＡｌＩｎＧａＮ又はＩｎＮの層を成長させるために、この方法は、
－ ｛１１１｝結晶方向を有する個別のシリコン系のファセットから直接開始してＡｌＮを成長させる第一のステップと、
－ このＡｌの成長から開始してＧａＮを成長させる第二のステップと、
－ ＧａＮから開始してＡｌＩｎＧａＮ又はＩｎＮを成長させる第三のステップと
を含む。
好ましくは、ＩｎＡｌＮの層を成長させるために、この方法は、
－ ｛１１１｝結晶方向を有する個別のシリコン系のファセットから直接開始してＡｌＮを成長させる第一のステップと、
－ このＡｌの成長から開始してＧａＮを成長させる第二のステップと、
－ ＧａＮから開始してＩｎＡｌＮを成長させる第三のステップと
を含む。
好ましくは、ＡｌＧａＮの層を成長させるために、この方法は、
－ ｛１１１｝結晶方向を有する個別のシリコン系のファセットから直接開始してＡｌＮを成長させる第一のステップと、
－ このＡｌＮの成長から開始してＡｌＧａＮを成長させる第二のステップと
を含む。
他の解決策によれば、より詳しくは、Ｇａの比が十分に低い場合、｛１１１｝結晶方向を有する個別のシリコン系のファセットから直接開始してＡｌＧａＮを成長させる。
任意選択により、｛１１１｝ファセット３３０の大きさは、エッチング時間に応じて異なっていてもよい。完全なＶ溝を有することは必須ではなく、不完全な溝４２０を有することも可能であり、この場合、より小さいファセットの溝が得られる。
有利には、ファセットを有する溝はより小さいため、より低い転移密度が得られる。
次に、マスキング層が形成され、これは長いストリップの形状である。
例えば、このマスクは、溝４１０、４２０を含む基板３１０上に堆積された感光性樹脂等の樹脂の層から得られる。
次に、長い樹脂のストリップを露光させることにより、第二のレベルのリソグラフィが実行される。この第二のレベルのマスクは、任意選択により、Ｖ溝を作るために使用されるものと同じであり、これは異なる程度に回転させて使用される。このステップの結果が図４ｃにおいて説明されており、これは樹脂が現像された後に残った線４４０を示す。
何れの種類のマスクが使用されてもよく、本発明は何れの特定のマスキング材料にも限定されない。
任意選択により、線は９０°の角度と異なる角度４７０で形成されてもよい。
例えば、溝４１０、４２０の主要方向と線の主要方向との間の小さい角度４７０は、３０°より大きく、好ましくは４０°～９０°である。１つの実施形態によれば、この角度は、５０°～９０°である。１つの実施形態によれば、この角度は、５５°～６５°である。この角度４７０は、結晶層３１０により形成される基板の底部に平行な平面内、すなわち図４ａ～４ｈによる水平面において測定される。この角度は、図４ｃ及び４ｄで説明されている。したがって、この角度は、ストリップ４４０の向きの方向と結晶層４１０の外面の平面及び＜１１１＞面に共通の方向との間に画定され、この共通の方向は、前述のように、溝３２、４１０、４２０の向きの方向である。
ストリップの幅４４２はまた、１００ｎｍの下限と１５μｍの上限との間で変化してもよい。
樹脂のストリップ４４０が所定の場所に残された状態で、シリコンのマスキングされていない領域は、マイクロエレクトロニクス業界で使用されるシリコンのエッチングのための多くの方法のうちの何れか１つによりエッチングされる。これにより、図４ｄにおいて説明されているようなトレンチ４５０ができる。
その結果、その前に溝４１０、４２０によって画定されていた｛１１１｝方向の連続ファセット３３０が今度は中断され、それぞれトレンチ４５０によって相互に分離された個別のファセット３３０’の配列を画定する。
図４ｅは、ストリップのマスクを通じたエッチング後、マスクを除去した後の全シリコン基板のトレンチ及びＶ溝を示す。参照番号４５６は、エッチング後の図であり、４５８は、この場合、平坦でない底部４５１を有するトレンチ４５０により分離された不完全なＶ溝４２０を示す実際の画像である。実際には、切り取られたトレンチ４５０の底部４５１の面は、Ｖ溝の表面の上部を再現している。ここで、｛１１１｝方向のファセット３３０はトレンチ４５０の底部４５１の高さで再現されているが、これらはエッチング及びイオン衝撃の結果として大きく変形しており、したがって、これらは良好な結晶成長に適合していない点を指摘すべきである。
切り取られたトレンチ４５２の深さは、少なくともＶ溝３２０の底部４１１、４２１に対応しなければならない。この最後に述べたパラメータは、第一のマスクの開口の幅４５４に依存する。例えば、マスクの開口の幅が５μｍである場合、形成されるＶ溝の深さは５μｍに近付き、これは、したがって深さ５μｍのトレンチ４５０を必要とする。しかしながら、これは特定の向きの一例にすぎない。大きさはファセットの角度に応じて変化してもよい。例えば、Ｓｉ（１１４）において、｛１１１｝ファセット３３０は７４°及び３５°であり、これにより、その大きさは深さに応じて変化する。
より一般的には、切り取られたトレンチ４５２は、ｖ溝の底部４１１、４２１と同等の深さか、又はそれよりはるかに深い。
トレンチ４５０及び溝３２０の深さは、基板３１０の底部に垂直な方向に測定される。説明されている図面では、トレンチ４５０及び溝３２０の深さは、垂直方向に測定される。
より浅いエッチングも容認可能であり、それは、成長が選択的であるためである。したがって、１００ｎｍ～５０μｍの範囲の深さが有効である。エッチングされた溝の底部が平坦であるという事実は重要な点ではなく、それは、最終的にＳｉＯ２で覆われ、そこで成長が行われないからである。
図４ｆは、次のステップの結果を示し、その間にマスキング層４６０、例えば二酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）系の又はそれからなる誘電層が、｛１１１｝方向の個別のファセット３３０’以外の全表面上に堆積される。このステップは、標準的なイオンビームスパッタリング（ＩＢＳ）設備を使って実行され、堆積角度は、この場合、｛１１１｝方向のファセット３３０上で起こる堆積を防止するように調節できる。その結果、個別のファセット３３０’は、｛１１１｝方向を有し、相互に分離された個別のファセット３３０’のアレイ３３５を一緒に形成する。特に、マスキング層４６０は、例えば図４ｆからわかるように、｛１１１｝方向のファセットに対向するファセットを覆う。
図４ｇは、以下の材料Ｇａ、Ｉｎ、及びＡｌ（材料Ｖ－Ｎ）４８０のうちの少なくとも１つを用いて得られる窒化物の成長が、誘電マスキング層４６０により覆われていない個別の｛１１１｝ファセット３３０’からどのように開始されるかを示す。図４ｇ及び４ｆに示されているように、このマスキング層４６０は、基板３１０と層４８０との間に配置される。矢印３４１は、前述のように、ｃ面における成長の方向を示し、矢印４７２及び４７４は、本発明の構造中で成長が横方向にも延びてトレンチを埋める様子を示す。留意すべき点として、図４ｇは、明らかに成長の方向を示すことを目的としているにすぎず、現実を正確に表すものではない。実際には、エピタキシャル成長により、横方向の合体及び線上の合体、すなわち方向３４１、４７２、４７４の各々への成長が可能である。
成長は、主として方向３４１に起こる。
その結果、成長は、｛１１１｝結晶方向を有する前記個別のファセット３３０’からのみ開始する。
より長い成長時間及び最適化された成長の条件において、結晶は溝から基板の表面の上方に向かう。これは、基本的に低いＶ－ＩＩＩ比で得られてもよい。
最後に、図４ｈに示されるように、エピタキシャル材料の成長が継続し、最も高い位置の最終的な表面がＶ－Ｎ系の連続的な半極性層４８０を形成する間にすべての結晶の合体が得られる。
図５ａ及び５ｂは、図４ｇ及び４ｈに示されている構造の、｛１１１｝方向のファセットを通過する、｛１１１｝方向のファセットに垂直であり、且つ平行なトレンチに垂直な２つの断面図である。この断面の平面は、図４ｆにおいてＰで示される。
これらの図面は、したがって｛１１１｝方向のファセット３３０’を示し、そこから核４８０の成長が開始する。ごく単純化された図４ｇと異なり、図５ａは、核４８０の横方向の成長、すなわちトレンチ４５０内における上述の方向４７２及び４７４への成長を示す。成長の方向３４１、４７２、及び４７４は図５ａ及び５ｂにも示されている。したがって、横方向の成長は溝に沿って、エッチングされたトレンチの上方で起こる。この種のエピタキシは、ペンデオ・エピタキシと呼ばれてよい。
これらの｛１１１｝方向のファセット３３０’は、好ましくはマスキング層４６０で覆われているトレンチ５４１の底部の上方に位置付けられている。トレンチ４５０の底部４５１は、トレンチ４５０の窪んだ起伏部により形成される底部であり、この底部が１つ又は複数の層、例えばマスキング層４６０により覆われているか否かを問わない。この底部は、平坦であってもなくてもよい。
図５ａに示されているように、核４８０は合体前に「空洞の上方」に成長し、すなわち、これらはトレンチ４５０の底部４５１から離れて成長する。したがって、空洞の空間５００、すなわち中実の材料のない部分が成長している核４８０と、マスキング層４６０により覆われる基板３１０との間に存在する。
その結果、その成長の少なくとも一部において、核４８０は、トレンチ４５０の底部４５１と接触することから生じる応力に曝されずに成長する。これにより、核４８０において、その成長の少なくとも一部において欠陥を減らすことが可能となる。したがって、最終的に得られた半極性層４８０中の欠陥が減少する。
図５ｂに示されるように、非限定的であるが特に有利な実施形態によれば、核４８０の合体は、核４８０がトレンチ４５０の底部４５１と接触していないとき、又は核４８０がトレンチ４５０の底部４５１と完全には接触していないときに起こる。
好ましくは、トレンチ４５０及び溝３２０の幅（方向４７２及び４７４に向かう）と深さ（基板３１０の厚さを通る）との寸法は、核の少なくともいくつかがトレンチ４５０の底部４５１と完全には接触することなく、核４８０の合体が可能にするように構成される。当然のことながら、マスキング層４６０の厚さも、成長する核４８０と接触しないような寸法とされる。
ある有利な実施形態によれば、核４８０の少なくとも一部、好ましくは全部がトレンチ４５０の底部４５１から完全に離れている。したがって、これらの核は、トレンチ４５０の底部４５１と接触せず、また、トレンチの底部を覆うマスキング層４６０等の任意選択による層と接触しない。
図５ｂは、したがって、各種の核の合体後、半極性層４８０と、任意選択によりマスキング層４６０により覆われているトレンチ４５０の底部との間に空間５００が存在する実施形態を示す。
好ましくは、空間５００は、最終的な半極性層とトレンチ４５０の底部との間に存在する。
これらの実施形態は、いくつかの非常に有利な技術的効果を提供する。
トレンチ４５０の上方、したがって「空洞の」空間５００の上方で各種の核が合体することにより、合体中の応力をより良好に解放し、ＧａＮの層における応力を減少させることができる。
その結果、横方向選択成長を経た領域における応力勾配のないエピタキシャル層が得られる。
比較のために、「ＥＬＯ」型（「エピタキシャル横方向選択成長」の略語）の構造は、上及び横方向のファセットの湾曲を誘発し、これは合体中の問題に反映される（転移及び生じ得る空洞の発生）。
最終的に、本発明は、半極性層４８０の欠陥数を大幅に減らすことができる。
さらに、トレンチの底部４５１の少なくとも一部分上にこの空間５００が存在することにより、半極性層の剥離が、それと基板との間の界面がより脆弱になるために容易になる。したがって、本発明により、剥離中のＧａＮの層の破損のリスクを低減させることができる。
留意すべき点として、これらの技術的な効果及び利点は、半極性層４８０の一部がトレンチ４５０の底部４５１と接触していたとしても得られる。
本発明による製造方法の非限定的な例を以下に説明する。この方法の主要なステップは、図４ａ～４ｈに関してすでに説明した：
ステップ１：例えば、ＳｉＯ２からなる保護層４３０のクリーンな基板３１０への堆積。堆積される層の厚さは約１０ｎｍで十分であるが、調節されてもよい。ＳｉＯ２の代わりにＳｉＮ又はＴｉＮも使用してよい。
ステップ２：整列して切り取られた第一のマスクを用いたリソグラフィと樹脂の成長。
ステップ３：樹脂が依然として上にある間に、露出した保護層（ＳｉＯ２又はＳｉＮ又はＴｉＮ）が、例えば、酸素の存在中にトリフルオロメタンプラズマ（ＣＨＦ３／Ｏ２プラズマ）中でエッチングされる。その他のエッチング溶液も使用されてよい。このステップは、その後のＫＯＨ又はＴＭＡＨでの異方性ウェットエッチングのための開口を作ることを目的としている。別の解決策によれば、緩衝酸化物エッチング溶液（ＢＯＥ）を使ってマスクを除去してもよい。
ステップ４：樹脂がアセトン及び酸素のプラズマを使って除去される。
ステップ５：ＫＯＨ又はＴＭＡＨでのエッチングを開始し、図４ａに示されるような完全又は不完全なＶ溝３２０を形成する所望の｛１１１｝ファセット３３０を形成する。
ステップ６：溝の形成された基板を塩化水素（ＨＣｌ）で洗浄し、ＫＯＨの結晶残留物を表面から除去する。
ステップ７：ＳｉＯ２又ＳｉＮ又はＴｉＮの保護マスクを、緩衝エッチング溶液ＢＯＥを使って除去し、したがって、図４ｂに示されるように、全シリコンの切欠き部のある基板を得る。
ステップ８：整列した第二のマスクを用いたリソグラフィ。マスクは、任意選択により、第一のマスクと同じであってもよいが、異なる向きで使用される。リソグラフィは、その結果、Ｖ溝の深さに応じて適応される。例えば、５μｍの深さのＶ溝には２００ｍＪの露光エネルギーが必要となり、最終的により長い現像時間が必要となる。例えば、深さ１μｍのより浅い溝の場合、１２０ｍＪのオーダのより低い露光エネルギーが必要となる。上述の数字はまた、使用される樹脂の種類及び結果的に得られる厚さにも依存してよい。
次に、樹脂が現像される（図４ｃ）。
ステップ９：パターンを形成し、マスクとして使用される樹脂から開始して、シリコンの異方性エッチングを六フッ化硫黄（ＳＦ６）（又はその他のエッチング溶液）の誘導結合プラズマ（ＩＣＰ）中で実施し、直線の側壁を有するトレンチ４５０を形成する（図４ｄ）。
ステップ１０：アセトン及び酸素のプラズマを使って樹脂を除去する。
ステップ１１：ＳｉＯ２又はＳｉＮ又はＴｉＮの角堆積を｛１１１｝面以外の全表面に実行し、１方向ｃへのエピタキシャル層の成長を強制する。
ステップ１２：マスキングされていない｛１１１｝面から開始して、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）の少なくとも１つを用いて得られる窒化物の層をエピタキシャル成長させる。以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）の少なくとも１つを用いて得られる前記窒化物の性質に応じて、第一の層、典型的にはＡｌＮがファセット３３０’上に最初に成長する。
上記ステップ全体を通じて、マスクを形成する保護コーティングの代わりに、他の何れの種類のマスキング材料を用いてもよい。
実験では以下の成長速度が見られた：
－ 半極性成長速度：１ｎｍ／ｓ
－ ＋ｃ方向への成長速度：２．５ｎｍ／ｓ、すなわち半極性方向への成長速度の約２．５倍。
本発明の実行に関するその他の詳細のいくつかを以下に示す。これらの詳細は、特に、上述の成長速度に関するＧａＮ系のエピタキシャル層の成長に関する。
－ 材料：Ｖ／ＩＩＩモル比は１００～２００である。この比は、できるだけ低く保持しなければならない。好ましい実施形態によれば、比Ｖ／ＩＩＩは４４０に略等しいが、４４０未満の数値でも同様の結果を得ることができ、２０００までの数値に到達してもよい。これらの数値はまた、ＭＯＣＶＤ（金属有機化学蒸着）リアクタの構成及び質量流量能力にも依存する。実験は、ＡＩＸＴＲＯＮ ＡＧ社製の直接制御（クローズカップルシャワーヘッドの省略ＣＣＳ）方式のＴｈｏｍａｓ Ｓｗａｎエピタキシリアクタを使って行った。
－ 温度：有利には、温度は１０００℃より高く保持される。これにより、結晶の品質を向上させることができる。それより低温ではファセットが波状になり得る。
－ 圧力：圧力は、好ましくは、５０～７００ｍｂａｒに保持される。しかしながら、圧力はリアクタの能力に依存する重要パラメータではないことがわかっている。
これらの成長条件によれば、半極性層の成長方向を改善することができ、その結果、基板の表面上で結晶を得ることができる。
非限定的な実施形態によれば、本発明により得られるパターンは以下の寸法を有していてもよい：
－ Ｖ溝３２０のピッチｐ１：このピッチｐ１はまた、第一のレベルのリソグラフィの期間として定義されてもよい。好ましくは、これは５０ｎｍ≦ｐ１≦１５μｍとなるような範囲内である。これは、大きい面積での処理を容易にしながら、効果的に合体させることができる。溝３２０のピッチｐ１は、溝の幅４５４に、２つの連続する溝を分離する距離を加算したものである。ピッチｐ１は、基板３１０の底部に平行な平面、すなわち説明されている図面内で水平の平面内で測定される。
－ トレンチ４５０のピッチｐ２：このピッチｐ２はまた、第二のレベルのリソグラフィの期間として定義されてもよい。典型的に、ｐ２は、ｐ１より２．５倍小さくなるように選択される。例えば、ｐ１が１０μｍと等しくなるように選択されると、ｐ２は４μｍ±３０％に近くなければならない。有利には、この比によって全方向への同時合体が確実に行われる。その結果、好ましい実施形態によれば、Ｖ溝３２０のピッチとトレンチ４５０のピッチとは相応に調節される。トレンチ４５０のピッチｐ２は、トレンチの幅に、２つの連続するトレンチ４５０を分離する距離を加算したものである。ピッチｐ２は、基板３１０の底部に平行な、すなわち、説明されている図面内の水平な平面内で測定される。
－ 以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる窒化物のエピタキシャル成長がそこから開始するファセットの寸法：このファセットの寸法は、５０ｎｍからピッチ及び開口に依存する完全なＶ溝の数値までの範囲である。
基板とＶ－Ｎ系材料の成長層との間の接触を減らすことにより、発生する欠陥の数が減る。転移の連鎖の空間分布の点で、この基板構成により、基板／Ｖ－Ｎ材料の界面の接触により発生する初期欠陥の数を減らすことができる。
さらに、本発明の方法により、合体前により多くの結晶領域を形成することができ、これは、基底面に沿った転移の曲がりがより大きくなり、その結果、表面に広がる転移がより少なくなることを意味し、これはＰ．Ｖｅｎｎｅｇｕｅｓ ｅｔ ａｌ．“Ｒｅｄｕｃｔｉｏｎ ｍｅｃｈａｎｉｓｍｓ ｆｏｒ ｄｅｆｅｃｔ ｄｅｎｓｉｔｉｅｓ ｉｎ ｔｈｅ Ｖ－Ｎ ｍａｔｅｒｉａｌ ｕｓｉｎｇ ｏｎｅ－ ｏｒ ｔｗｏ－ｓｔｅｐ ｅｐｉｔａｘｉａｌ ｌａｔｅｒａｌ ｏｖｅｒｇｒｏｗｔｈ ｍｅｔｈｏｄｓ”，ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ．ＡＭＥＲＩＣＡＮ ＩＮＳＴＩＴＵＴＥ ＯＦ ＰＨＹＳＩＣＳ，ＮＥＷ ＹＯＲＫ，ＵＳ，Ｖｏｌ．８７，ｎｏ．９，１ Ｍａｙ ２０００（２０００－０５－０１），Ｐａｇｅｓ ４１７５－４１８１の著作物で説明されている。
基底面積層欠陥（ＢＳＦ）の分布に関して、ＢＳＦは成長方向－ｃから開始することがわかっているため、本発明のピラー構造の製作により、－ｃ面における拡張がさらに減少し、これがＢＳＦの低減化につながる。
上述の説明から、本発明により、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られた窒化物のエピタキシャル層をシリコン基板上において成長させる際の結晶構造の欠陥を削減できることが明らかである。
したがって、本発明により、より高効率の緑色ＬＥＤを得ることが可能となる。
本発明は、上述の実施形態に限定されず、特許請求の範囲により包含される実施形態のすべてに及ぶ。

Claims (30)

  1. 窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の少なくとも１つの半極性層（４８０）を結晶基板（３１０）の上面上において得る方法であって、以下のステップ：
    － 前記結晶基板（３１０）の前記上面上において、主として第一の方向に延びる複数の平行な溝（３２０、４１０、４２０）を得るステップであって、各溝（３２０、４１０、４２０）は、連続的であり、各溝（３２０、４１０、４２０）は、少なくとも２つの対向する傾斜ファセット（３３０、３３１）を含み、前記２つの対向するファセット（３３０、３３１）のうちの少なくとも１つ（３３０）は、｛１１１｝結晶方向を有する、ステップと、
    － ｛１１１｝結晶方向を有する前記ファセット（３３０）に対向する前記ファセット（３３１）がマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセット（３３０）がマスキングされないように、前記結晶基板（３１０）の前記上面をマスキングするステップと、
    － 前記半極性層（４８０）をエピタキシャル成長させるステップと
    を含む、方法において、前記複数の平行な溝（３２０、４１０、４２０）を得る前記ステップの後、且つ前記半極性層（４８０）をエピタキシャル成長させる前記ステップの前に実行される以下のステップ：
    － 前記溝（３２０、４１０、４２０）の前記第一の方向に関して回転させた後の第二の方向に延び、したがって前記連続する溝（３２０、４１０、４２０）を中断して、それぞれ｛１１１｝結晶方向を有する個別のファセット（３３０’）のアレイ（３３５）を形成する複数の平行なトレンチ（４５０）をエッチングするステップであって、前記トレンチ（４５０）及び前記溝（３２０、４１０、４２０）は、それぞれ底部（４５１）を有し、前記トレンチ（４５０）の前記底部（４５１）は、前記溝（３２０、４１０、４２０）の前記底部（４１１、４２１）と同じ深さ又はそれより下方に配置される、ステップ
    も含むことと、
    エピタキシャル成長させる前記ステップ中、前記材料は、｛１１１｝結晶方向を有し、且つ前記アレイ（３３５）を形成する前記個別のファセット（３３０’）から開始してのみ成長することとを特徴とする方法。
  2. 窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記材料のＶ／ＩＩＩモル比は、１００～２０００である、請求項１に記載の方法。
  3. 窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む前記材料の前記Ｖ／ＩＩＩモル比は、３００～５００、好ましくは３８０～４２０である、請求項２に記載の方法。
  4. ｛１１１｝結晶方向を有する前記ファセット（３３０）に対向する前記ファセット（３３１）がマスキングされ、且つ｛１１１｝結晶方向を有する前記ファセット（３３０）がマスキングされないように、前記結晶基板（３１０）の前記上面をマスキングする前記ステップは、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、窒化チタン（ＴｉＮ）のうちの少なくとも１つを含む材料のマスキング層（４６０）を堆積させるステップを含む、請求項１～３の何れか一項に記載の方法。
  5. 前記複数の平行な溝（３２０、４１０、４２０）が延びる前記第一の方向は、前記結晶基板（３１０）の前記上面の平面及び＜１１１＞面に共通の方向に対応する、請求項１～４の何れか一項に記載の方法。
  6. マスキング層（４６０）の堆積は、｛１１１｝結晶方向を有する前記ファセット（３３０）以外の、前記結晶基板（３１０）の前記上面全体がマスキングされるように、｛１１１｝結晶方向を有する前記ファセット（３３０）上で起こる堆積を防止するように堆積角度を調整したイオンビームスパッタリングで行われる、請求項１～５の何れか一項に記載の方法。
  7. 前記材料は、窒化ガリウム（ＧａＮ）系材料である、請求項１～６の何れか一項に記載の方法。
  8. 前記窒化ガリウム（ＧａＮ）系材料は、アルミニウム（Ａｌ）とインジウム（Ｉｎ）とをさらに含む任意の合金からなる、請求項１～７の何れか一項に記載の方法。
  9. 前記材料は、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）のうちの任意の１つである、請求項１～６の何れか一項に記載の方法。
  10. 前記溝は、完全なＶ字形溝（４１０）であり、前記２つの対向する傾斜ファセット（３３０、３３１）は、前記溝（４１０）の前記底部で接し、且つ一緒に前記溝（４１０）の前記底部（４１１）を画定する、請求項１～９の何れか一項に記載の方法。
  11. 前記溝（４２０）は、平坦な底部（４２１）を含み、前記２つの対向するファセット（３３０、３３１）は、前記溝（４２０）の前記底部（４２１）で接する、請求項１～７の何れか一項に記載の方法。
  12. エピタキシャル成長させる前記ステップ中、前記材料は、核の形態で成長し、前記核の合体は、前記半極性層（４８０）を形成し、前記トレンチ（４５０）及び溝（３２０）の寸法は、前記トレンチ（４５０）の前記底部（４５１）との接触又は少なくともその全部との接触がない前記核（４８０）の成長及び好ましくは合体を可能にするように構成される、請求項１～１１の何れか一項に記載の方法。
  13. エピタキシャル成長させる前記ステップ中、前記材料は、核の形態で成長し、前記核の合体は、前記半極性層（４８０）を形成し、前記トレンチ（４５０）及び溝（３２０）の前記寸法は、少なくともいくつかの核と前記トレンチ（４５０）の前記底部（４５１）との間の間隔（５００）を保ちながらの前記核（４８０）の成長及び好ましくは合体を可能にするように構成される、請求項１～１２の何れか一項に記載の方法。
  14. ｛１１１｝結晶方向を有する前記ファセット（３３０）の長さは、５０ｎｍより大きい、請求項１～１３の何れか一項に記載の方法。
  15. 前記第一及び第二の方向は、４０°より大きく、好ましくは５０°～９０°、好ましくは６０°～９０°である角度（４７０）を画定する、請求項１～１４の何れか一項に記載の方法。
  16. 前記トレンチ（４５０）は、前記初期溝（３２０、４１０、４２０）に垂直にエッチングされる、請求項１～１５の何れか一項に記載の方法。
  17. 前記トレンチ（４５０）は、前記溝（３２０、４１０、４２０）の深さより大きいか、又はそれと等しい深さ（４５２）を有する、請求項１～１６の何れか一項に記載の方法。
  18. 前記トレンチ（４５０）は、垂直の側壁を有する、請求項１～１７の何れか一項に記載の方法。
  19. 前記複数の平行な溝（３２０、４１０、４２０）は、５０ｎｍ～２０μｍ、好ましくは７５ｎｍ～１５μｍであるピッチｐ１を有する、請求項１～１８の何れか一項に記載の方法。
  20. 前記複数の平行なトレンチ（４５０）は、（ｐ１＊０．８）／２．５より大きく、好ましくは（ｐ１＊０．９）／２．５より大きいピッチｐ２を有する、請求項１９に記載の方法。
  21. 前記複数の平行なトレンチ（４５０）は、１．１＊ｐ１より小さく、好ましくはｐ１より小さいピッチｐ２を有する、請求項１９又は２０に記載の方法。
  22. エピタキシャル成長させる前記ステップ中、前記基板（３１０）の温度は、７００～１３００℃、好ましくは９００～１１００℃に保持される、請求項１～２１の何れか一項に記載の方法。
  23. エピタキシャル成長させる前記ステップ中、圧力は、３０ｍｂａｒ～１５００ｍｂａｒ、好ましくは５０ｍｂａｒ～７００ｍｂａｒに保持される、請求項１～２２の何れか一項に記載の方法。
  24. 前記複数の平行な溝（３２０、４１０、４２０）は、ピッチｐ１を有し、前記複数の平行なトレンチ（４５０）は、０．９＊ｐ１～１．１＊ｐ１であるピッチｐ２を有し、前記第一及び第二の方向によって画定される前記小さい角度（４７０）は、４０°より大きく、好ましくは６０°より大きい、請求項１～２３の何れか一項に記載の方法。
  25. エピタキシャル成長させる前記ステップは、
    － ｛１１１｝結晶方向を有し、且つ前記アレイ（３３５）を形成する前記個別のファセット（３３０’）から開始する、窒化アルミニウム（ＡｌＮ）系材料の第一のエピタキシャル成長と、
    － エピタキシャル成長後の前記窒化アルミニウム（ＡｌＮ）系材料から開始する、窒化ガリウム（ＧａＮ）系材料（４８０）の少なくとも１つの第二のエピタキシャル成長と
    を含む、請求項１～２４の何れか一項に記載の方法。
  26. 複数の平行なトレンチをエッチングする前記ステップは、前記複数の平行な溝（３２０、４１０、４２０）を得る前記ステップの後、且つ｛１１１｝結晶方向を有する前記ファセット（３３０）に対向する前記ファセットがマスキングされるように、前記結晶基板（３１０）の前記上面をマスキングする前記ステップの前に実行される、請求項１～２５の何れか一項に記載の方法。
  27. 少なくとも緑色波長範囲で発光するように構成された少なくとも１つの発光ダイオード（ＬＥＤ）を製造する方法であって、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の半極性層（４８０）を結晶基板（３１０）の上面上において得るための、請求項１～２６の何れか一項に記載の方法を含む、方法。
  28. 結晶基板と、前記結晶基板の上面上の、窒化物（Ｎ）と、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つとを含む少なくとも１つの材料の半極性層とを含むマイクロエレクトロニックデバイスであって、
    － 前記基板は、第一の方向に延びる複数の平行な溝（を含み、各溝は、それぞれ前記第一の方向に延びる連続的な帯を形成する少なくとも２つの対向する傾斜ファセットを含み、前記２つの対向するファセットのうちの少なくとも１つは、｛１１１｝結晶方向を有する、マイクロエレクトロニックデバイスにおいて、
    前記基板は、前記第一の方向とは平行ではない第二の方向に延びる複数の平行なトレンチも含み、
    前記複数の平行な溝と前記複数の平行なトレンチとの組合せは、｛１１１｝結晶方向を有する個別のファセットのアレイを画定し、
    前記トレンチ及び前記溝は、それぞれ底部を有し、前記トレンチの前記底部は、前記溝の前記底部より下方に配置され、
    前記材料は、結晶方向を有する前記個別のファセットと直接接触し、
    前記デバイスは、前記基板と前記材料との間に配置され、且つ結晶方向を有する前記個別のファセット以外の、前記基板の前記上面の全体を覆うマスキング層も含むことを特徴とするマイクロエレクトロニックデバイス。
  29. 前記複数の平行な溝（３２０、４１０、４２０）は、ピッチｐ１を有し、前記複数の平行なトレンチ（４５０）は、０．８＊ｐ１～１．２＊ｐ１であるピッチｐ２を有し、前記第一及び第二の方向によって画定される小さい角度（４７０）は、４０°より大きく、好ましくは６０°より大きい、請求項２８に記載のマイクロエレクトロニックデバイス。
  30. 請求項２８又は２９に記載のマイクロエレクトロニックデバイスを含む発光ダイオード（ＬＥＤ）。
JP2017565193A 2015-06-18 2016-06-16 結晶基板上において、以下の材料：ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びアルミニウム（Ａｌ）のうちの少なくとも１つを用いて得られる窒化物の半極性層を得ることを可能にする方法 Active JP7000163B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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TWI728364B (zh) 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
US11120990B2 (en) * 2019-07-19 2021-09-14 Alliance For Sustainable Energy, Llc Methods for depositing III-V compositions on silicon
US11515408B2 (en) * 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
FR3118306B1 (fr) * 2020-12-22 2023-05-05 Commissariat Energie Atomique Procédé de réalisation d’un dispositif optoélectronique comportant des LED à base de nitrure
CN114447159A (zh) * 2022-02-10 2022-05-06 武汉新芯集成电路制造有限公司 半导体器件及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120276722A1 (en) 2011-04-27 2012-11-01 Jen-Inn Chyi Method for growing semipolar nitride

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5353113B2 (ja) * 2008-01-29 2013-11-27 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法
US8664747B2 (en) * 2008-04-28 2014-03-04 Toshiba Techno Center Inc. Trenched substrate for crystal growth and wafer bonding
GB2460898B (en) * 2008-06-19 2012-10-10 Wang Nang Wang Production of semiconductor material and devices using oblique angle etched templates
TW201108328A (en) * 2009-08-21 2011-03-01 Univ Nat Central Method for fabricating a semi-polar nitride semiconductor
DE102010011895B4 (de) * 2010-03-18 2013-07-25 Freiberger Compound Materials Gmbh Verfahren zur Herstellung eines semipolaren Gruppe III-Nitrid-Kristalls, Substrat, freistehendes semipolares Substrat und Verwendung der Substrate
JP5573632B2 (ja) * 2010-11-25 2014-08-20 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120276722A1 (en) 2011-04-27 2012-11-01 Jen-Inn Chyi Method for growing semipolar nitride

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