JP2010147164A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】成長用基板の剥離をウェットエッチング処理によって容易に行うことができ、更に、光取り出し効率向上と半導体膜の機械的強度の確保を両立させた半導体素子の製造方法を提供する。
【解決手段】
複数の第１の空洞を含む第１空洞含有層を成長用基板上に形成する工程と、複数の第２の空洞を含み、互いに隣接する第２の空洞間の隔壁部の各々が第１の空洞の各々の上部に設けられた第２空洞含有層を第１空洞含有層上に形成する工程と、第２空洞含有層上に半導体層をエピタキシャル成長させる工程と、半導体層上に支持基板を接着する工程と、第１および第２の空洞の各々にエッチャントを流入させて、第１の空洞の各々と第２の空洞の各々とを結合させて成長用基板を半導体層から除去する工程と、を含む。
【選択図】図５

Description

本発明は半導体素子の製造方法に関し、特に有機金属気相成長法を用いて形成される半導体発光素子の製造方法に関する。

発光ダイオード等の半導体発光素子は、サファイア基板等の成長用基板上にｎ層、活性層及びｐ層等で構成される半導体膜を形成し、成長用基板及び半導体表面に電極を形成して製造される。成長用基板が絶縁体の場合には、反応性イオンエッチング等の技術を用いて半導体層の一部の領域をエッチングし、ｎ層を露出させて、ｎ層及びｐ層の各々に電極を形成する。

半導体発光素子は、近年の技術の進歩により高効率、高出力化されている。しかし、高出力化に伴って半導体発光素子から発せられる熱量も増加し、これによる半導体発光素子の効率低下および半導体膜の劣化等、信頼性の低下が問題となっている。これを解決するために比較的熱伝導性の低い成長用基板を除去し、これに替えて比較的熱伝導性の高い金属で半導体膜を支持する構成がとられている。かかる構造とすることにより、半導体発光素子の放熱性が改善される他、成長用基板を除去することにより発光効率、特に光取り出し効率の向上も期待できる。すなわち、成長用基板を光が通過する際に起る光吸収や半導体膜と成長用基板の屈折率差に起因してその界面で全反射される光の成分を減じることが可能となる。成長用基板の剥離は、レーザリフトオフ（ＬＬＯ）法が用いられるのが一般的である。一方、特許文献１には成長用基板と半導体膜との間にエッチャントを侵入させるための流通孔を有する分離層を形成し、エッチャントをこの流通孔に流通させて分離層をエッチングすることにより成長用基板と半導体層とを分離する手法が記載されている。

また、半導体発光素子の光取り出し効率の向上のため半導体発光素子の光放射面に凹凸加工を施す技術が知られている。光放射面に凹凸加工を施すことにより、半導体発光素子と封止樹脂との界面において臨界角以上で入射して全反射される光を減ずることができるので、光取り出し効率が向上する。この凹凸形状は、半導体発光素子の光放射面に適切な処理を行うことで形成することができる。特許文献２には、ｎ型窒化ガリウム層の表面に半球状の凹凸パターンを形成し、この凹凸パターンの表面に更に複数の突起部を形成することにより光取り出し効率を改善した半導体発光素子が記載されている。
特開２００１−３６１３９号 特開２００７−３６２４０号

上記の如く、半導体発光素子表面に形成された光取り出し効率向上のための凹凸は、ＧａＮ膜表面をウェットエッチングすることにより容易に形成することができる。ＧａＮ膜表面にウェットエッチング処理を施すことによりその表面には、ＧａＮの結晶構造に由来する所謂マイクロコーンと称される六角錐状突起が多数形成される。光取り出し効率をより向上させるためには、この六角錐状突起のサイズをある程度大きくする必要がある。

ここで図１（ａ）および（ｂ）は、それぞれ比較的大きいサイズの突起が形成された半導体膜の表面と比較的小さいサイズの突起が形成された半導体膜の表面にチップマウンターのコレットが接触したときの突起谷部に加わる力を示したものである。図１（ａ）に示すように、半導体膜表面に１〜４μｍ程度の比較的大きいサイズの突起を形成すると、半導体素子を実装基板やステム上にマウントする際等に突起の谷部に加わる力が大きくなる。つまり、この場合、外部からの押圧に対してクラックが生じやすくなる。一方、突起サイズを小さくすると、図１（ｂ）に示すように、押圧が分散され突起の谷部に加わる力が減少するので、クラックの発生を抑制することが可能となる。しかしながら、突起サイズを小さくすると、光取り出し効率向上の効果が低下してしまう。すなわち、半導体膜表面に複数の突起を形成することにより光取り出し効率を向上させようとする場合において、光取り出し効率と、半導体膜の機械的強度はトレードオフの関係にあり、これら双方の特性を高いレベルで確保することは困難であった。

一方、ＬＬＯ法を用いて成長用基板を剥離する場合、レーザ光を吸収した窒化物半導体が分解されてＮ_２ガスを発生させ、このガス圧により半導体膜にクラックが生じる場合がある。また、ＬＬＯ法を実施するためには、高価な専用の装置を導入する必要があるため、コストアップを招く。更に、ＬＬＯ法では、多数のウエハを一括処理することが困難であり、レーザ光をウエハ全面に亘って走査させていく処理となるため、比較的長い処理時間を要する。ウエハの大口径化が進むと処理時間は更に長くなる。従って、成長用基板の剥離をウェットエッチングを用いて容易に行うことができれば、品質、コスト、処理時間等の観点から有利となる場合が多いと考えられる。

本発明は、かかる点に鑑みてなされたものであり、成長用基板の剥離をウェットエッチング処理によって容易に行うことができ、更に、光取り出し効率向上と半導体膜の機械的強度の確保を両立させた半導体素子の製造方法を提供することを目的とする。

本発明の半導体素子の製造方法は、複数の第１の空洞を含む第１空洞含有層を成長用基板上に形成する工程と、複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられた第２空洞含有層を前記第１空洞含有層上に形成する工程と、前記第２空洞含有層上に半導体層をエピタキシャル成長させる工程と、前記半導体層上に支持基板を接着する工程と、前記第１および第２空洞の各々にエッチャントを流入させて、前記第１空洞の各々と前記第２空洞の各々とを結合させて前記成長用基板を前記半導体層から除去する工程と、を含むことを特徴としている。

前記第１空洞含有層を形成する工程は、前記成長用基板上に選択成長用の第１マスクを形成する工程と、前記成長用基板上に前記第１マスクを介してIII族窒化物を選択成長させて前記第１マスクに沿って前記第１マスク上部に設けられた空洞を有する層を形成する第１選択成長工程と、を含み、前記第２空洞含有層を形成する工程は、前記第１空洞含有層上に選択成長用の第２マスクを形成する工程と、前記第１空洞含有層上に前記第２マスクを介してIII族窒化物を選択成長させて前記第２マスクに沿って前記第２マスク上部に設けられた空洞を有する層を形成する第２選択成長工程と、を含む。

前記第１選択成長工程は、互いに異なる成長レートで前記III族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する処理を含む。

前記第１マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有している。前記第２マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有し、前記第２マスクの非マスク部が前記第１マスクのマスク部上に位置するように設けられる。

また、本発明の積層構造体の製造方法は、複数の空洞を含む第１空洞含有層を成長用基板上に形成する工程と、複数の空洞を含み、互いに隣接する前記空洞間の隔壁部の各々が前記第１空洞含有層内部の空洞の各々の上部に設けられた第２空洞含有層を前記第１空洞含有層上に形成する工程と、を含むことを特徴としている。

また、本発明の半導体ウエハは、成長用基板と、前記成長用基板の上に形成された複数の第１の空洞を含むIII族窒化物半導体からなる第１空洞含有層と、前記第１空洞含有層の上に形成され、複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられたIII族窒化物半導体からなる第２空洞含有層と、前記第２空洞含有層の上にエピタキシャル成長されたIII族窒化物半導体層と、を含むことを特徴としている。

また、本発明の積層構造体は、成長用基板と、前記成長用基板の上に形成された複数の第１の空洞を含むIII族窒化物半導体からなる第１空洞含有層と、前記第１空洞含有層の上に形成され、複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられたIII族窒化物半導体からなる第２空洞含有層と、を含むことを特徴としている。

発明の実施の形態

以下、本発明の実施例について図面を参照しつつ説明する。図２は、本発明の実施例である半導体発光素子の製造工程フロー図である。図３〜図５は、本発明の実施例である半導体発光素子の各製造工程毎の断面図である。

（第１マスク層形成工程 ステップＳ１）
はじめに、成長用基板を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体エピタキシャル層を形成することができるＣ面サファイア基板１０を成長用基板として用いた。

次に、サファイア基板１０上にＧａＮ膜の選択成長を行うための第１マスク層を形成する。第１マスク層は、サファイア基板１０上にストライプ状に配列されたＳｉＯ_２マスク２０によって構成される。第１マスク層の形成手順は以下のとおりである。まず、ＥＢ（電子ビーム）法等によりサファイア基板１０上に膜厚１５０ｎｍ程度のＳｉＯ_２膜を堆積する。続いて、このＳｉＯ_２膜上にレジストマスクを形成した後、例えばＣＨＦ_３を用いたドライエッチングによりＳｉＯ_２膜を選択的に除去することによりストライプ状のパターニングを施す。本実施例では、１μｍ幅でＳｉＯ_２膜を除去し、４μｍ幅のＳｉＯ_２を残すことによりマスク部と非マスク部とが連続するストライプパターンを形成した。すなわち、サファイア基板１０上には、４μｍ幅のＳｉＯ_２マスク２０が５μｍピッチで形成される。ストライプ状に配列されたＳｉＯ_２マスク２０の各々は、サファイア基板１０上の一端部からこれと対向する他端部にまで伸張するように形成される（図３（ａ））。

尚、本実施例では、ＳｉＯ_２により第１マスク層を形成することとしたが、例えばＴｉＯ_２、ＳｉＮ、ＴｉＮを用いることもできる。また、ＳｉＯ_２膜の膜厚は例えば１００〜５００ｎｍの範囲で形成することができるが、成膜時間及びその後のＧａＮ膜の成長容易性を考慮して１００〜２００ｎｍであることが好ましい。

また、ＳｉＯ_２の成膜方法は、ＥＢ法に限らず、例えばスパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法を用いてもよい。また、ＳｉＯ_２膜のエッチングはＣＨＦ_３を用いたドライエッチングに限らず、ＣＦ_４及びＣ_２Ｆ_８等を用いたドライエッチングでも良く、また、ＨＦ、ＢＨＦ、ＮＨ_４Ｆ＋ＨＦ、ＫＯＨ、ＮａＯＨ（酸化物）、熱リン酸及、リン酸＋硫酸（窒化物）等を用いたウェットエッチングでも良い。

また、ＳｉＯ_２マスク２０の各々の幅は、加工精度や、後の工程においてこのＳｉＯ_２マスク２０上に空洞４１を形成することを考慮して１〜４μｍとすることが好ましい。また、ＳｉＯ_２マスク２０の非マスク部は１〜３μｍであることが望ましい。

また、ＳｉＯ_２マスク２０は、サファイア基板１０上に適当な間隔をもって離散的に形成されていればよく、ストライプ状に限らず、ＧａＮ結晶の結晶方位＜１０−１０＞と平行な軸およびこれと同等な軸に平行な辺を有する多角形、または、このような多角形が格子状に配列されたパターンであってもよい。なお、後述するが、マスク上方にはウェットエッチングのためのエッチャントが流入する空洞が形成される。このため、マスクパターンは、サファイア基板１０の一端部からこれと対向する他端部まで伸張した連続パターンとなっており、ウエハ上に孤立した領域を有していないことが好ましい。これにより、ウエハ端面から流入させたエッチャントをウエハ中央部にまで浸透させることが可能となり、成長用基板を速やかに除去することが可能となる。

また、第１マスク層は、はじめにサファイア基板１０上にフォトレジストでパターンを形成しておき、その後ＳｉＯ_２膜を堆積し、レジストマスク上に堆積された不要部分をリフトオフして形成してもよい。

また、成長用基板はサファイア基板に限らず、ＳｉまたはＳｉＣ基板等の半導体層の成長に適したものであればよい。

（サーマルクリーニング工程 ステップＳ２）
次に、ＳｉＯ_２マスク２０が形成されたサファイア基板１０のサーマルクリーニングを行う。具体的には、サファイア基板１０をＭＯＣＶＤ装置にセットし、１０００℃に制御された還元雰囲気（水素流量１０ＬＭ、窒素流量７ＬＭ）にて７分間処理した。尚、雰囲気温度を１０００℃以上、処理時間は３〜２０分としてもよい。

（低温バッファ層形成工程 ステップＳ３）
次に、ＳｉＯ_２マスク２０が形成されたサファイア基板１０上にＧａＮからなる低温バッファ層３０を形成する。雰囲気温度５２５℃に制御されたＭＯＣＶＤ装置にサファイア基板１０をセットし、窒素（流量１３．５ＬＭ）および水素（流量６ＬＭ）の混合雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１０μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ_３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、膜厚１５０ｎｍ程度の低温バッファ層３０を形成した。その後、ＭＯＣＶＤ装置内部を８００℃まで昇温し、３０秒保持してアニールを行った。

かかる条件でＳｉＯ_２マスク２０が形成されたサファイア基板１０上にＧａＮ膜の成長を行うと、ＳｉＯ_２マスク２０上にはＧａＮ単結晶は成長せずに多結晶が成長し、非マスク部においてサファイア基板１０が露出した部分にＧａＮの核成長が起る（図３（ｂ））。

尚、本工程において、雰囲気温度は４２５〜６２５℃の範囲に設定することができる。また、ＴＭＧ流量は９〜４５μｍｏｌ／ｍｉｎの範囲に設定することができるが、バッファ層３０の成膜均一性および上層の半導体エピタキシャル層７０の結晶性を高めるために１０〜２３μｍｏｌの範囲に設定するのが好ましい。またＶ／III比は３０００〜２５０００の範囲に設定することができるが、半導体エピタキシャル層３０の結晶性を高くするために６０００〜１４０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ_３流量は、３．３〜５．５ＬＭの範囲に設定することができる。また、バッファ層３０の膜厚は、３０〜１０００ｎｍの範囲に設定することができるが、空洞を形成しながら薄膜で核同士を融合させるためには３０〜４００ｎｍが好ましい。

（第１空洞含有層形成工程 ステップＳ４）
先の工程で形成したバッファ層３０上に縦方向成長が助長される条件でＧａＮ成長を行う処理（第１ステップと称する）と横方向成長が助長される条件でＧａＮ膜の成長を行う処理（第２ステップと称する）とを交互に複数回繰り返すことにより、ＳｉＯ_２マスク２０上に空洞４１を有する第１空洞含有層４０をサファイア基板１０上に形成する。

具体的には、ＭＯＣＶＤ装置内部の温度を８００℃に制御し、窒素流量６ＬＭ、水素流量７．５ＬＭの雰囲気下で、上記第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量２．２ＬＭで供給し、低温バッファ層３０上に膜厚２０ｎｍ程度のＧａＮ膜を形成する。この第１ステップでは、低温バッファ層３０を成長させた部分において主にＧａＮ膜の縦方向成長が起る。

一方、上記第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ_３を流量４．４ＬＭで供給し、膜厚８０ｎｍ程度のＧａＮ膜２０を形成する。この第２ステップでは、主に第１ステップを経て縦方向に成長したＧａＮ膜の頂部を起点としてＧａＮ膜の横方向成長が起る。

第１ステップと第２ステップとでは、ＴＭＧおよびＮＨ_３の流量が異なるため、ＧａＮ膜の成長レートが異なり、ＧａＮ膜を構成するＧａ原子およびＮ原子の吸着と分解・脱離のバランスが互いに異なることから成長方向に違いが生じるものと考えられる。尚、第１ステップにおけるＧａＮ膜の成長レートは２３ｎｍ／ｍｉｎであり、第２ステップにおけるＧａＮ膜の成長レートは４５ｎｍ／ｍｉｎである。

上記第１ステップおよび第２ステップを交互に４セット繰り返すことにより、ＳｉＯ_２マスク２０を挟んで隣接するＧａＮ膜同士が融合し、ＳｉＯ_２マスク２０の各々の上部に空洞４１が形成される。

空洞４１の各々は、ストライプ状に配列されたＳｉＯ_２マスク２０に沿って形成される。つまり、空洞４１の各々はサファイア基板１０の外縁に沿って設けられた開口部を有し、ウエハ側面の一端から対向する他端に連通するように形成される。空洞４１の各々は、後の成長用基板剥離工程（ステップＳ９）においてウェットエッチングによりサファイア基板１０を剥離する際にエッチャントを第１空洞含有層２０内部に導入するためのエッチャント導入孔として機能する。また、本工程においては横方向成長が複数回行われることにより、サファイア基板１０とＧａＮ膜との界面に生じた結晶欠陥が屈曲し、これが上層部にまで伝搬しなくなるため、半導体エピタキシャル層７０の欠陥密度が低減される。

尚、本工程において雰囲気温度は７００〜９００℃の範囲に設定することができる。また、第１ステップにおいては、ＴＭＧ流量を１０〜３０μｍｏｌ／ｍｉｎ、ＮＨ_３流量を１〜３ＬＭの範囲に設定することができる。また第２ステップにおいては、ＴＭＧ流量を３０〜７０μｍｏｌ／ｍｉｎ、ＮＨ_３流量を３〜７ＬＭの範囲に設定することができる。また、空洞４１のサイズや形状に応じて第１ステップにおいて形成するＧａＮ膜の膜厚を１０〜６０ｎｍ、第２ステップにおいて形成するＧａＮ膜の膜厚を３０〜１４０ｎｍの範囲で変更することが可能である。

次に、空洞４１が形成されたＧａＮ膜上に更にＧａＮ膜をエピタキシャル成長させ、表面を平坦化することにより第１空洞含有層４０を完成させる。具体的には、ＭＯＣＶＤ装置内部の温度を１０００℃に制御し、窒素（流量６ＬＭ）および水素（流量７．５ＬＭ）の混合雰囲気下でＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を供給して（この場合Ｖ／III比は５０００程度となる）、膜厚１．５μｍ程度の平坦化層を形成し、第１空洞含有層を完成させた（図３（ｃ））。

尚、本工程においては、ＴＭＧ流量を１０〜７０μｍｏｌ／ｍｉｎの範囲に設定することができる。またＶ／III比は２０００〜２２５００の範囲に設定することができるが、平坦性および結晶性の点から３０００〜８０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ_３流量は、３．３〜５．５ＬＭの範囲に設定することができる。また、平坦化層の膜厚は、１〜１０μｍの範囲に設定することができるが、膜厚が厚くなると後の成長用基板除去工程（ステップＳ９）での処理時間が増大することになる。

（第２マスク層形成工程 ステップＳ５）
次に、第１空洞含有層４０上にＳｉＯ_２マスク５０がストライプ状に配列された第２マスク層を形成する。第２マスク層を構成するＳｉＯ_２マスク５０の各々は、例えば第１マスク層におけるＳｉＯ_２マスク２０の各々と同一幅、同一ピッチおよび同一の方向に伸張するように形成される。またＳｉＯ_２マスク５０の各々の間に位置する非マスク部５１の各々が下方の第１マスク層におけるＳｉＯ_２マスク２０の各々と完全に重なるように、また、ＳｉＯ_２マスク２０の各々の間に位置する非マスク部２１の各々が上方の第２マスク層におけるＳｉＯ_２マスク５０の各々と完全に重なるようにＳｉＯ_２マスク５０を配置する（図３（ｄ））。

第２マスク層の形成方法は、第１マスク層と同様である。すなわち、第１空洞含有層４０の形成後、ウエハをＭＯＣＶＤ装置から取り出し、ＥＢ（電子ビーム）法等により第１空洞含有層４０上に膜厚１５０ｎｍ程度のＳｉＯ_２膜を堆積する。続いて、このＳｉＯ_２膜上にレジストマスクを形成した後、例えばＣＨＦ_３を用いたドライエッチングによりＳｉＯ_２膜を選択的に除去することにより、マスク部と非マスク部とが連続するストライプ状のパターニングを施す。本実施例では、第１マスク層におけるＳｉＯ_２マスク２０と同様１μｍ幅でＳｉＯ_２膜を除去し、４μｍ幅のＳｉＯ_２を残し、上記した如き第１マスク層との相対位置関係を有するように第２マスク層のストライプパターンを形成した。ＳｉＯ_２マスク５０の各々は、ウエハの一端部からこれと対向する他端部にまで伸張するように設けられる。

尚、本実施例では、ＳｉＯ_２により第２マスク層を形成することとしたが、例えばＳｉ、酸化Ｔｉ、ＳｉＮ、ＴｉＮを用いることもできる。また、ＳｉＯ_２膜の膜厚は例えば１００〜５００ｎｍの範囲で形成することができるが、成膜時間及びその後のＧａＮ膜の成長容易性を考慮して１００〜２００ｎｍであることが好ましい。

また、ＳｉＯ_２の成膜方法は、ＥＢ法に限らず、例えばスパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法を用いてもよい。また、ＳｉＯ_２膜のエッチングはＣＨＦ_３を用いたドライエッチングに限らず、ＣＦ_４及びＣ_２Ｆ_８等を用いたドライエッチングでも良く、また、ＨＦ、ＢＨＦ、ＮＨ_４Ｆ＋ＨＦ、ＫＯＨ、ＮａＯＨ（酸化物）、熱リン酸及、リン酸＋硫酸（窒化物）等を用いたウェットエッチングでも良い。

また、ＳｉＯ_２マスク５０の各々の幅は、加工精度や、後の工程においてこのＳｉＯ_２マスク５０上に空洞６１を形成することを考慮して１〜４μｍとすることが好ましい。また、ＳｉＯ_２マスク２０の非マスク部（すなわち、ＳｉＯ_２マスク５０の形成ピッチ）は１〜３μｍであることが望ましい。

また、ＳｉＯ_２マスク５０は、上記した如き第１マスク層との相対位置関係が確保されていればストライプ状に限らず、ＧａＮ結晶の結晶方位＜１０−１０＞と平行な軸およびこれと同等な軸に平行な辺を有する多角形、または、このような多角形が格子状に配列されたパターンであってもよい。なお、後述するが、マスク上方にはウェットエッチングのためのエッチャントが流入する空洞が形成される。このため、マスクパターンは、サファイア基板１０の一端部からこれと対向する他端部まで伸張した連続パターンとなっており、ウエハ上に孤立した領域を有していないことが好ましい。これにより、ウエハ端面から流入させたエッチャントをウエハ中央部にまで浸透させることが可能となり、成長用基板を速やかに除去することが可能となる。また、第２マスク層は、はじめに第１空洞含有層４０上にフォトレジストでパターンを形成しておき、その後ＳｉＯ_２膜を堆積し、レジストマスク上に堆積された不要部分をリフトオフして形成してもよい。

（第２空洞含有層形成工程 ステップＳ６）
次に、第２マスク層が形成された第１空洞含有層４０上にＧａＮ膜をエピタキシャル成長させることにより、ＳｉＯ_２マスク５０上に空洞６１を有する第２空洞含有層６０を形成する。具体的には、雰囲気温度７００℃に制御されたＭＯＣＶＤ装置に上記各工程を経たウエハをセットし、窒素流量１３．５ＬＭの雰囲気下で、ＴＭＧを流量４５μｍｏｌ／ｍｉｎ、ＮＨ_３を流量５．５ＬＭで供給するとともに、ドーパントガスとしてＳｉＨ_４を供給し、Ｓｉが５×１０^１８ａｔｏｍ／ｃｍ^３ドープされた膜厚５００ｎｍ程度のＧａＮ膜を第１空洞含有層４０上に成長させる。

かかる条件でＳｉＯ_２マスク５０が形成された第１空洞含有層４０上にＧａＮ膜の成長を行うと、ＳｉＯ_２マスク５０上にはＧａＮ膜は成長せず、ＳｉＯ_２マスク５０が形成されていない部分にのみＧａＮ膜の成長が起る。そして、この条件で成長を継続させることにより、ＳｉＯ_２マスク５０を挟んで隣接するＧａＮ膜同士が融合し、ＳｉＯ_２マスク５０の各々の上部に空洞６１が形成される。その後、ＴＭＧおよびＮＨ_３を供給したまま雰囲気温度を１０００℃まで昇温し、膜厚１μｍ程度のＧａＮ膜をエピタキシャル成長させて第２空洞含有層６０を完成させる（図３（ｅ））。

空洞６１の各々は、ストライプ状に配列されたＳｉＯ_２マスク５０に沿って形成される。つまり、空洞４１の各々はサファイア基板１０の外縁に沿って設けられた開口部を有し、ウエハ側面の一端から対向する他端に連通している。空洞５０の各々は、後の成長用基板除去工程（ステップＳ９）においてウェットエッチングによりサファイア基板１０を剥離する際にエッチャントを第２空洞含有層２０内部に導入するためのエッチャント導入孔として機能する。また、ＳｉＯ_２マスク５０の各々は、第１マスク層におけるＳｉＯ_２マスク２０との間に上記した如き相対位置関係を有しているため、第２空洞含有層６０内部の空洞６１と第１空洞含有層４０内部の空洞４１との相対位置関係もこれに準じたものとなる。すなわち、互いに隣接する空洞６１間の隔壁部の各々が空洞４０の各々の上部に位置している。

尚、本工程においては、ＴＭＧ流量を１０〜７０μｍｏｌ／ｍｉｎの範囲に設定することができる。またＶ/III比は２０００〜２２５００の範囲に設定することができるが、平坦性および結晶性の点から３０００〜８０００の範囲に設定するのが好ましい。上記Ｖ／III比の範囲においてＮＨ_３流量を３．３〜５．５ＬＭの範囲に設定することができる。また、第２空洞含有層６０の合計の膜厚は０．５〜３μｍの範囲に設定することができる。また、第１空洞含有層４０と同様のステップの繰り返しでも良い。

（半導体エピタキシャル層形成工程 ステップＳ７）
次に、ＭＯＣＶＤ法により第２空洞含有層６０の上にＧａＮ系半導体からなるｎ層７１、発光層７２およびｐ層７３を含む半導体エピタキシャル層７０を形成する（図４（ｆ））。

具体的には、雰囲気温度を１０００℃とし、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ_４を供給し、Ｓｉが５×１０^１８ａｔｏｍ／ｃｍ^３ドープされた膜厚１〜１０μｍ程度のｎ層７１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ_３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。

次に、雰囲気温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を供給し、ＧａＮ／Ｉｎ_ｙＧａ_１−ｙＮ（各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成がｙ＝０．２程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎ_ｘＧａ_１−ｘＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/Ｉｎ_ｙＧａ_１−ｙＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５×１０^１７ａｔｏｍ/ｃｍ^３ドープしてもよい。

次に、雰囲気温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／Ｉｎ_ｙＧａＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層７２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎの組成比を示すｙの値が０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層７２には、Ｓｉを最大５×１０^１７ａｔｏｍ/ｃｍ^３ドープしてもよい。

次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量８．１μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７．６μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０^２０ａｔｏｍ／ｃｍ^３ドープされた膜厚４０ｎｍ程度のｐ−Ａｌ_ｚＧａ_１−ｚＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成がＺ＝０．２程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ−ＡｌｚＧａ_１−ｚＮ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。

次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０^２０ａｔｏｍ／ｃｍ^３ドープされた膜厚２００ｎｍ程度のｐ層７３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ_３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。続いて、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ層７３を活性化させる。

（支持基板接着工程 ステップＳ８）
次に、ＥＢ法等により、ｐ層７３上にＰｔ（１０Å）およびＡｇ（３０００Å）をこの順番で堆積し、電極層８１を形成する。Ｐｔ層によりｐ層７３との間でオーミック接触が確保され、Ａｇ層により高反射率が確保される。続いて、Ｔｉ（１０００Å）、Ｐｔ（２０００Å）およびＡｕ（２０００Å）をこの順番で堆積し、接着層８２を形成する。接着層８２は後述する支持基板９０との接着部を構成する（図４（ｇ））。

次に、サファイア基板１０に代えて半導体エピタキシャル層７０を支持するための支持基板９０を用意する。支持基板９０としては、例えばＳｉ単結晶基板を用いることができる。支持基板９０上には、Ｐｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接着層９１がＥＢ法等により形成される。続いて、この接着層９１と半導体エピタキシャル層７０上に形成された接着層８２とを密着させ真空又はＮ_２雰囲気中で熱圧着することにより、半導体エピタキシャル層７０のｐ層７３側に支持基板９０を貼り付ける（図４（ｈ））。尚、支持基板９０は、半導体エピタキシャル層７０上にＣｕ等の金属膜をめっき成長させることにより形成されるものであってもよい。

（成長用基板除去および凹凸形成工程 ステップＳ９）
次に、上記各工程を経たウエハを液温５０℃の５Ｍ−ＫＯＨに浸漬し、第１および第２の空洞含有層４０および６０をエッチングすることによりサファイア基板１０を剥離する。このウェットエッチング処理において第１および第２の空洞含有層４０および６０内部に形成された空洞４１および６１内にエッチャントが流入する。ＫＯＨを用いたウェットエッチングにおいては、ＧａＮのＣ−面に対して垂直方向のエッチングレートの方が、横方向のエッチングレートよりも高い。このため、空洞４１および６１の内部においては、ＧａＮ膜の積層方向上方に向けてエッチングが進行する異方性エッチングとなる。つまり、このウェットエッチング処理により、空洞４１および空洞６１はそれぞれ上方に向けて拡大していく（図５（ｉ））。エッチングが進行し、下層の空洞４１が上層の空洞６１と結合した段階でサファイア基板１０が半導体エピタキシャル層７０および支持基板９０を含む半導体発光素子から剥離される。空洞６１形成部においてはＧａＮ膜のエッチングが進行するため、サファイア基板１０の剥離後は、ｎ層７１が表出することとなるが、互いに隣接する空洞６１間の領域に対応する部分については、エッチングがｎ層７１に達する前にサファイア基板１０の剥離に至るため、この部分は凸部１００として残る。すなわち、このウェットエッチング処理により、サファイア基板１０剥離後の半導体発光素子側の剥離面には、ＳｉＯ_２マスクパターンに対応した比較的長い周期の矩形状凹凸パターンが形成される（本実施例では、ＳｉＯ_２マスクパターン一致して幅１μｍの凸部１００が４μｍ周期で形成されることとなる）。また、このウェットエッチング処理においては、エッチング面にＧａＮの結晶構造に由来する幅０．２μｍ程度の多数の六角錐状突起（マイクロコーン）が上記長周期の凹凸面に沿って形成される。つまり、本工程では、第１および第２空洞含有層４０および６０に形成された空洞４１および６１にエッチャントを流入させてエッチング処理を行うことにより、サファイア基板１０を半導体発光素子から剥離するとともに、半導体発光素子の表面に比較的長い周期の凹凸と比較的短い周期の凹凸を同時に形成するのである（図５（ｊ））。

尚、エッチャントとしてはIII族窒化物半導体をエッチングできるものであればよく、ＫＯＨに限らず、例えば熱りん酸、熱りん酸と硫酸の混合液等を用いてもよい。また、ＨＦ等を用いてＳｉＯ_２マスクを除去した後、ＧａＮ膜のエッチングを行うこととしてもよい。この場合、空洞４１および６１にエッチャントが侵入しやすくなるためエッチングが容易となる。

（電極形成工程 ステップＳ１０）
次に、上記した如き凹凸が形成されたｎ層７１表面にＥＢ法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積することによりｎ電極１１０を形成する（図５（ｋ））。尚、電極材料としてはＴｉ／Ａｌ以外に、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ、Ａｌ／Ｐｔ、Ａｌ／Ｐｄ等を用いることとしてもよい。

（チップ分離工程 ステップＳ１１）
次に、ｎ電極１１０が形成された支持基板付き半導体エピタキシャル層７０を個別のチップに分離する。この工程は、まず、半導体エピタキシャル層５０表面に各チップ間に溝を設けるようにしたパターンをレジストによりパターニングする。次に、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて半導体エピタキシャル層７０表面から電極層８１に達する深さまで溝を形成する。その後、支持基板９０等をダイシングし、各チップに分離する。また、レーザスクライブ等の技術を用いてもよい。以上の各工程を経ることにより半導体発光素子が完成する。

このように、本発明の半導体発光素子の製造方法によれば、ＬＬＯ法によらずウェットエッチングのみでサファイア基板の剥離を行うことが可能となり、高価なＬＬＯ装置の導入が不要となり、ＬＬＯ法を用いた成長用基板の剥離に起因して生じる半導体膜のクラック等の問題を回避することができる。更に、本発明の半導体発光素子の製造方法によれば、成長用基板の剥離工程において複数ウエハの一括処理が容易となり、生産性の向上を図ることが可能となる。また、上記したように、光取り出し面となるｎ層７１表面には、比較的長い周期の凹凸と比較的短い周期の凹凸が形成されるので、光取り出し効率とＧａＮ膜の機械的強度を高いレベルで確保することが可能となる。すなわち、ｎ層表面に形成されるマイクロコーンのサイズを小さくしたことにより機械的強度が確保され、これによって低下した光取り出し効率は、長周期の凹凸によって補完されることとなる。尚、マイクロコーンのサイズが小さい場合でも、界面屈折率差から生じるフレネル反射は抑制され、光取り出し効率の向上に一定の効果を有する。本発明の半導体発光素子の製造方法によれば、このような光取り出し面の凹凸パターンの形成と、成長用基板の剥離を同時に行うことが可能である。

図１（ａ）および（ｂ）は、それぞれ比較的大きいサイズの突起が形成された半導体膜の表面と比較的小さいサイズの突起が形成された半導体膜の表面にコレットが接触したときの突起谷部に加わる力を示した図である。 本発明の実施例である半導体発光素子の製造工程フロー図である。 図３（ａ）〜（ｅ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。 図４（ｆ）〜（ｈ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。 図５（ｉ）〜（ｋ）は、本発明の実施例である半導体発光素子の製造工程毎の断面図である。

符号の説明

１０ サファイア基板
２０ ＳｉＯ_２マスク
２１ マスク部
２２ 非マスク部
４０ 第１空洞含有層
４１ 空洞
５０ ＳｉＯ_２マスク
５１ 非マスク部
６０ 第２空洞含有層
７０ 半導体エピタキシャル層
９０ 支持基板

Claims (26)

1. 複数の第１の空洞を含む第１空洞含有層を成長用基板上に形成する工程と、
   複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられた第２空洞含有層を前記第１空洞含有層上に形成する工程と、
   前記第２空洞含有層上に半導体層をエピタキシャル成長させる工程と、
   前記半導体層上に支持基板を接着する工程と、
   前記第１および第２の空洞の各々にエッチャントを流入させて、前記第１の空洞の各々と前記第２の空洞の各々とを結合させて前記成長用基板を前記半導体層から除去する工程と、を含むことを特徴とする半導体素子の製造方法。
2. 前記第１空洞含有層を形成する工程は、
   前記成長用基板上に選択成長用の第１マスクを形成する工程と、
   前記成長用基板上に前記第１マスクを介してIII族窒化物を選択成長させて前記第１マスクに沿って前記第１マスク上部に設けられた空洞を有する層を形成する第１選択成長工程と、を含み、
   前記第２空洞含有層を形成する工程は、
   前記第１空洞含有層上に選択成長用の第２マスクを形成する工程と、
   前記第１空洞含有層上に前記第２マスクを介してIII族窒化物を選択成長させて前記第２マスクに沿って前記第２マスク上部に設けられた空洞を有する層を形成する第２選択成長工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第１選択成長工程は、互いに異なる成長レートで前記III族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する処理を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記第１マスクは、前記III族窒化物の結晶方位の＜１０−１０＞に平行な軸及びこの軸と同等な軸に平行な辺を有し、且つ、前記成長用基板の一端部から他端部まで連続したパターンを有していることを特徴とする請求項２又は３に記載の半導体素子の製造方法。
5. 前記第１マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項４に記載の半導体素子の製造方法。
6. 前記第２マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有し、前記第２マスクの非マスク部が前記第１マスクのマスク部上に位置していることを特徴とする請求項４又は５に記載の半導体素子の製造方法。
7. 前記第１マスクは、マスク部の幅が１μｍ以上４μｍ以下であり、且つ、非マスク部の幅が１μｍ以上３μｍ以下であることを特徴とする請求項６に記載の半導体素子の製造方法。
8. 前記第２マスクは、マスク部の幅が１μｍ以上４μｍ以下であり、且つ、非マスク部の幅が１μｍ以上３μｍ以下であることを特徴とする請求項６に記載の半導体素子の製造方法。
9. 前記第１および第２空洞含有層のエッチングは、その積層方向に向けて進行する異方性エッチングであることを特徴とする請求項１乃至８のいずれか１に記載の半導体素子の製造方法。
10. 前記第１選択成長工程は、前記第１および第２ステップの実施前に前記半導体層の成長温度よりも低い温度で前記成長用基板上に前記第１マスクを介してIII族窒化物を選択成長させる工程を含むことを特徴とする請求項３に記載の半導体素子の製造方法。
11. 前記半導体層は発光層を含むことを特徴とする請求項１乃至１０のいずれか１に記載の半導体素子の製造方法。
12. 複数の空洞を含む第１空洞含有層を成長用基板上に形成する工程と、
    複数の空洞を含み、互いに隣接する前記空洞間の隔壁部の各々が前記第１空洞含有層内部の空洞の各々の上部に設けられた第２空洞含有層を前記第１空洞含有層上に形成する工程と、を含むことを特徴とする積層構造体の製造方法。
13. 前記第１空洞含有層を形成する工程は、
    前記成長用基板上に選択成長用の第１マスクを形成する工程と、
    前記成長用基板上に前記第１マスクを介してIII族窒化物を選択成長させて前記第１マスクに沿って前記第１マスク上部に設けられた空洞を有する層を形成する第１選択成長工程と、を含み、
    前記第２空洞含有層を形成する工程は、
    前記第１空洞含有層上に選択成長用の第２マスクを形成する工程と、
    前記第１空洞含有層上に前記第２マスクを介してIII族窒化物を選択成長させて前記第２マスクに沿って前記第２マスク上部に設けられた空洞を有する層を形成する第２選択成長工程と、を含むことを特徴とする請求項１２に記載の積層構造体の製造方法。
14. 前記第１選択成長工程は、互いに異なる成長レートで前記III族窒化物の成長を行う第１ステップおよび第２ステップを交互に複数回実施する処理を含むことを特徴とする請求項１３に記載の積層構造体の製造方法。
15. 成長用基板と、
    前記成長用基板の上に形成された複数の第１の空洞を含むIII族窒化物半導体からなる第１空洞含有層と、
    前記第１空洞含有層の上に形成され、複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられたIII族窒化物半導体からなる第２空洞含有層と、
    前記第２空洞含有層の上にエピタキシャル成長されたIII族窒化物半導体層と、を含むことを特徴とする半導体ウエハ。
16. 前記成長用基板上に形成された選択成長用の第１マスクと、
    前記第１空洞含有層上に形成された選択成長用の第２マスクと、を更に有し、
    前記第１の空洞の各々は、前記第１マスク上に形成され、
    前記第２の空洞の各々は、前記第２マスク上に形成されていることを特徴とする請求項１５に記載の半導体ウエハ。
17. 前記第１マスクと前記第２マスクは、前記成長用基板の一端部から他端部まで連続したパターンを有していることを特徴とする請求項１６に記載の半導体ウエハ。
18. 前記第１マスクと前記第２マスクは、前記III族窒化物半導体層の結晶方位の＜１０−１０＞に平行な軸およびこれと同等の軸に平行な辺を有する多角形、又は、このような多角形が格子状に配列されたパターンを有していることを特徴とする請求項１７に記載の半導体ウエハ。
19. 前記第１マスクは、マスクと非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項１８に記載の半導体ウエハ。
20. 前記第２マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有し、前記第２マスクの非マスク部が前記第１マスクのマスク部上に位置していることを特徴とする請求項１９に記載の半導体ウエハ。
21. 成長用基板と、
    前記成長用基板の上に形成された複数の第１の空洞を含むIII族窒化物半導体からなる第１空洞含有層と、
    前記第１空洞含有層の上に形成され、複数の第２の空洞を含み、互いに隣接する前記第２の空洞間の隔壁部の各々が前記第１の空洞の各々の上部に設けられたIII族窒化物半導体からなる第２空洞含有層と、を含むことを特徴とする積層構造体。
22. 前記成長用基板上に形成された選択成長用の第１マスクと、
    前記第１空洞含有層上に形成された選択成長用の第２マスクと、を更に有し、
    前記第１の空洞の各々は、前記第１マスク上に形成され、
    前記第２の空洞の各々は、前記第２マスク上に形成されていることを特徴とする請求項２１に記載の積層構造体。
23. 前記第１マスクと前記第２マスクは、前記成長用基板の一端部から他端部まで連続したパターンを有していることを特徴とする請求項２２に記載の積層構造体。
24. 前記第１マスクと前記第２マスクは、前記III族窒化物半導体層の結晶方位の＜１０−１０＞に平行な軸およびこれと同等の軸に平行な辺を有する多角形、又は、このような多角形が格子状に配列されたパターンを有していることを特徴とする請求項２３に記載の積層構造体。
25. 前記第１マスクは、マスクと非マスク部が交互に配されたストライプパターンを有していることを特徴とする請求項２４に記載の積層構造体。
26. 前記第２マスクは、マスク部と非マスク部が交互に配されたストライプパターンを有し、前記第２マスクの非マスク部が前記第１マスクのマスク部上に位置していることを特徴とする請求項２５に記載の積層構造体。

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