JP6986221B2 - 孔電極基板の製造方法、孔電極基板および半導体装置 - Google Patents

Description

本開示は、孔電極基板の製造方法、孔電極基板及び半導体装置

従来から、表面に孔が設けられた基板と、孔の内部の孔電極とを備える孔電極基板が採用されていた。例えば、特許文献１には、孔電極基板の一例として貫通電極基板が開示されている。特許文献１に記載の貫通電極基板において、孔電極は、例えば、まず、基板に設けられた貫通孔の側壁に、蒸着法やスパッタリング法などの物理成膜法でシード層を形成し、続いて、電解めっき法によってシード層上に導電材を析出させることで得られる。

特開２０１６−７２４３３号公報

物理成膜法を採用する場合、孔のアスペクト比が高くなるほど、孔の側壁の全域にシード層を形成することが困難になる。これに対して、無電解めっき法によれば、孔のアスペクト比が高い場合であっても、孔の側壁の全域にシード層を形成することが可能であると考えられる。しかしながら、無電解めっき法によってシード層を形成する場合、基板に対するシード層の密着性が不十分となることが懸念される。

本開示の実施形態が解決しようとする課題は、基板への孔電極の密着性を向上できる孔電極基板の製造方法、孔電極基板および半導体装置を提供することである。

上記の課題を解決するために、本開示の一態様では、
ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板を準備し、
前記孔の側壁を覆う側壁部分と、前記第１表面上において前記側壁部分に連続する表面部分と、を有する孔電極を形成し、
前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線を形成することを具備し、
前記孔電極の形成は、前記側壁部分及び前記表面部分のそれぞれの少なくとも一部を構成する導電層を無電解めっきにより形成することを具備する、孔電極基板の製造方法が提供される。

前記第１配線が、前記基板の前記第１表面及び前記孔電極の前記表面部分に接触するとともにチタンを含有する層を含んでもよい。

前記第１配線上に絶縁層を形成し、
前記絶縁層を貫通する貫通孔を形成し、
前記絶縁層上に、前記貫通孔を通じて前記第１配線に接続された第２配線を形成することを具備してもよい。

前記第１配線の形成は、物理成膜で行ってもよい。

前記物理成膜は、スパッタリングであってもよい。

前記第１配線の形成は、化学成膜で行ってもよい。

前記基板は、ガラス基板であってもよい。

前記無電解めっきは、無電解銅めっきであってもよい。

前記表面部分の形成は、
前記表面部分が、前記孔の周縁部を覆う環状部と、前記環状部から前記孔の径方向外方に延びる線状部と、を有するように行い、
前記第１配線の形成は、
前記第１配線が前記表面部分のうち前記環状部又は前記線状部の少なくとも一部を覆うように行ってもよい。

前記線状部の形成は、前記径方向に直交する方向の前記線状部の幅が０μｍより大きい５０μｍ以下となるように行ってもよい。

ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板と、
前記孔の側壁を覆う側壁部分と、前記第１表面上において前記側壁部分に連続する表面部分と、を有する孔電極と、
前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線と、を備える、孔電極基板。

前記第１配線が、前記基板の前記第１表面及び前記孔電極の前記表面部分に接触するとともにチタンを含有する層を含んでもよい。

前記第１表面と前記第１配線との間にチタンを含有する第２導電膜を備えてもよい。

貫通孔が設けられた前記第１配線上の絶縁層と、
前記絶縁層上において前記貫通孔を通じて前記第１配線に接続された第２配線と、を備えてもよい。

前記基板は、ガラス基板であってもよい。

前記表面部分は、
前記孔の周縁部を覆う環状部と、
前記環状部から前記孔の径方向外方に延びる線状部と、を有し、
第１配線は、前記表面部分のうち前記環状部又は前記線状部の少なくとも一部を覆っていてもよい。

前記径方向に直交する方向の前記線状部は、０μｍより大きい５０μｍ以下であってもよい。

本開示の他の一態様では、
ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板と、前記孔の側壁を覆う側壁部分および前記第１表面上において前記側壁部分に連続する表面部分を有する孔電極と、前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線と、を有する少なくとも１つの孔電極基板と、
前記孔電極基板に電気的に接続された半導体素子と、を備える、半導体装置が提供される。

前記孔電極基板を複数備え、
前記複数の孔電極基板および前記半導体チップは、前記第１表面に交差する方向に重なっていてもよい。

本開示によれば、基板への孔電極の密着性を向上できる。

本実施形態による貫通電極基板を示す平面図である。 本実施形態による貫通電極基板を示す断面図である。 本実施形態による貫通電極基板の製造方法を示す断面図である。 図２Ａに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図２Ｂに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図２Ｃに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図３Ａに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図３Ｂに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図３Ｃに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図４Ａに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図４Ｂに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図４Ｃに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図５Ａに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 図５Ｂに続く本実施形態による貫通電極基板の製造方法を示す断面図である。 本実施形態の第１の変形例による貫通電極基板を示す断面図である。 本実施形態の第１の変形例による貫通電極基板の別の例を示す断面図である。 本実施形態の第２の変形例による貫通電極基板を示す平面図である。 本実施形態の第２の変形例による貫通電極基板を示す断面図である。 本実施形態の第３の変形例による貫通電極基板を示す断面図である。 本実施形態の第４の変形例による貫通電極基板を示す断面図である。 本実施形態の第５の変形例による孔電極基板を示す断面図である。 本実施形態の第６の変形例による半導体装置を示す図である。 本実施形態の第６の変形例による半導体装置の別の例を示す図である。 孔電極基板を適用できる製品の例を示す図である。

以下、本開示の実施形態に係る孔電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。また、本明細書において用いる長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。

先ず、図１〜図５Ｃを参照しながら、本開示の孔電極基板の一例として貫通孔内に貫通電極を備えた貫通電極基板の実施形態について説明する。図１Ａは、本実施形態による貫通電極基板１を示す平面図である。図１Ｂは、本実施形態による貫通電極基板１を示す図１ＡのＩＢ−ＩＢ断面図である。

図１Ｂに示すように、本実施形態の貫通電極基板１は、基板２と、孔電極の一例である第１貫通電極３と、第１配線４１、４２と、絶縁層９とを備える。

（基板２）
基板２は、第１表面２１と、第１表面２１の反対側の第２表面２２とを有する。図１Ｂの例において、第１表面２１と第２表面２２とは互いに平行である。基板２の内部に第１貫通電極３を位置させるため、基板２には、孔の一例として、第１表面２１から第２表面２２まで基板２を貫通する第１貫通孔２３が設けられている。第１貫通孔２３は、貫通方向すなわち基板２の厚み方向Ｄ１に垂直な断面において円形状を有する。また、図示はしないが、第１貫通孔２３と、その内部に位置する貫通電極３および絶縁層９とは、厚み方向Ｄ１に直交する基板２の表面方向に間隔を空けて複数設けられている。

図１Ｂの例において、第１貫通孔２３の内径は、第１表面２１から第２表面２２に至るまで殆ど同一である。すなわち、図１Ｂの第１貫通孔２３は、円筒形状の側壁を有している。第１貫通孔２３の内径は、第１表面２１および第２表面２２の一方から他方に向かって漸減または漸増していてもよい。すなわち、第１貫通孔２３は、テーパ形状の側壁を有していてもよい。

基板２は、ケイ素又はケイ素化合物を含有する。基板２は、例えば、ガラス基板である。ガラス基板は、例えば、無アルカリガラスとソーダガラスであってもよい。ソーダガラスの成分は主に、ＳｉＯ、Ｎａ_２Ｏ、ＣａＯから構成される。無アルカリガラスの成分は主に、ＳｉＯ_２／Ｂ_２Ｏ_３／Ａｌ_２Ｏ_３から構成される。ガラス基板は、透明性が要求される貫通電極基板１に好適に用いることができる。また、ガラス基板は、高性能のＬＳＩを実装する基板としても好適に用いることが出来る。これは、シリコン基板と比較して信号の伝送損失が少なく、ＧＨｚ帯域の信号処理に適しているためである。なお、基板２はシリコン基板であってもよい。

（第１貫通電極３）
第１貫通電極３は、中空部を有するコンフォーマルビアタイプの貫通電極である。図１Ａおよび図１Ｂに示すように、第１貫通電極３は、側壁部分３１と、表面部分の一例である第１表面部分３２および第２表面部分３３とを有する。

側壁部分３１は、第１貫通孔２３の側壁を覆っている。ここで、第１貫通孔２３の側壁に位置する或る構成要素が他の構成要素を“覆う”とは、基板２の第１表面２１の面内方向に平行な方向に沿って或る構成要素を見た場合に、或る構成要素が他の構成要素に重なることをいう。一例として、或る構成要素は、他の構成要素に接触している。なお、或る構成要素と他の構成要素との間に介在物が存在してもよい。或る構成要素が側壁部分３１である場合、基板２の第１表面２１の面内方向に平行な方向に沿って側壁部分３１を見た場合に、側壁部分３１が、他の構成要素である第１貫通孔２３の側壁に重なっている。側壁部分３１の内部には、絶縁層９が位置している。言い換えると、絶縁層９は、側壁部分３１の内部において第１貫通孔２３を埋めている。第１貫通孔２３を埋めることで、絶縁層９は、例えば、素子の樹脂封止の際に固化前の樹脂が第１貫通孔２３の内部に進入して歩留りを悪化させることを抑制できる。なお、第１貫通孔２３の内部は、絶縁層９が存在しない空隙部であってもよい。

第１表面部分３２は、第１表面２１上において側壁部分３１に連続している。第１表面部分３２は、平面視した場合に、第１貫通孔２３と同心の円環形状を有している。第１表面部分３２は、第１表面２１における第１貫通孔２３の周縁部を覆っている。ここで、第１表面２１に位置する或る構成要素が他の構成要素を“覆う”とは、基板２の第１表面２１の法線方向に沿って或る構成要素を見た場合に、或る構成要素が他の構成要素に重なることをいう。一例として、或る構成要素は、他の構成要素に接触している。なお、或る構成要素と他の構成要素との間に介在物が存在してもよい。或る構成要素が第１表面部分３２である場合、基板２の第１表面２１の法線方向に沿って第１表面部分３２を見た場合に、第１表面部分３２が、他の構成要素である、第１表面２１における第１貫通孔２３の周縁部に重なっている。

第２表面部分３３は、第２表面２２上において側壁部分３１に連続している。第１表面部分３２と同様に、第２表面部分３３も、第１貫通孔２３と同心の円環形状を有している。第２表面部分３３は、第２表面２２における第１貫通孔２３の周縁部を覆っている。ここで、第２表面２２に位置する或る構成要素が他の構成要素を“覆う”とは、基板２の第２表面２２の法線方向に沿って或る構成要素を見た場合に、或る構成要素が他の構成要素に重なることをいう。一例として、或る構成要素は、他の構成要素に接触している。なお、或る構成要素と他の構成要素との間に介在物が存在してもよい。或る構成要素が第２表面部分３３である場合、基板２の第２表面２２の法線方向に沿って第２表面部分３３を見た場合に、第２表面部分３３が、他の構成要素である、第２表面２２における第１貫通孔２３の周縁部に重なっている。

側壁部分３１、第１表面部分３２および第２表面部分３３のそれぞれは、無電解めっき法で形成された無電解めっき層３ａと、無電解めっき層３ａ上に電解めっき法で形成された電解めっき層３ｂとを有する。

第１貫通電極３を構成する無電解めっき層３ａ及び電解めっき層３ｂは、例えば、Ｃｕ（銅）を主成分として含有する。無電解めっき層３ａ及び電解めっき層３ｂは、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）その他の高融点化合物を主成分として含有していてもよい。

（第１配線４１、４２）
第１表面部分３２側の第１配線４１は、第１表面２１上および第１表面部分３２上に位置し、導電性を有する層である。第２表面部分３３側の第１配線４２は、第２表面２２上および第２表面部分３３上に位置し、導電性を有する層である。

第１表面部分３２側の第１配線４１は、第１表面部分３２の外縁を覆い、第１表面部分３２の側面３２１すなわち外周面に接する第１部分４１ａと、第１部分４１ａから所定方向に延伸した第２部分４１ｂとを有する。第２表面部分３３側の第１配線４２は、第２表面部分３３の外縁を覆い、第２表面部分３３の側面３３１すなわち外周面に接する第１部分４２ａと、第１部分４２ａから所定方向に延伸した第２部分４２ｂとを有する。表面部分３２、３３の外縁とは、表面部分３２、３３のうち、第１貫通孔２３の中心を基準とした径方向Ｄ２の外側の縁部をいう。第１配線４１、４２は、表面部分３２、３３の外縁とともに、外縁よりも内側の表面部分３２、３３を覆っていてもよい。図１Ａ、図１Ｂの例において、第２部分４１ｂ、４２ｂは、第１部分４１ａ、４２ａから径方向外方Ｄ２１に向かって線状に延伸されている。

また、図１Ａおよび図１Ｂの例において、第１配線４１、４２の第１部分４１ａ、４２ａは、表面部分３２、３３の外縁を全周にわたって覆っている。すなわち、第１部分４１ａ、４２ａは、平面視において円環形状を有している。本開示はこのような態様に限定されず、第１配線４１、４２は、表面部分３２、３３の外縁の少なくとも一部を覆っていればよい。

第１配線４１、４２は、物理成膜の一例であるスパッタリングによって形成されたシード層４１１、４２１と、電解めっき法によってシード層４１１、４２１上に形成された電解めっき層４１２、４２２とを有する。

シード層４１１、４２１は、例えば、ＣｕおよびＴｉの少なくとも一方を主成分として含有する。シード層４１１、４２１は、物理成膜によって形成された下層のＴｉ層と、物理成膜によって形成された上層のＣｕ層とを含む複層構造を有していてもよい。Ｃｕ層の下層にＴｉ層を設けることで、基板２に対するシード層４１１、４２１の密着性を向上できる。電解めっき層４１２、４２２は、例えば、Ｃｕ（銅）を主成分として含有する。

第１配線４１、４２によれば、物理成膜によって形成された層で表面部分３２、３３の外縁を覆うことで、表面部分３２、３３が基板２の表面２１、２２から剥がれないように、基板２に対する表面部分３２、３３の密着性を向上できる。これにより、歩留りを向上できる。

（製造方法）
次に、本実施形態の貫通電極基板１の製造方法について説明する。

第１の実施形態では、先ず、基板２を準備する。そして、第１表面２１から第２表面２２まで基板２に第１貫通孔２３を形成する。第１貫通孔２３は、例えば、レーザ加工で形成する。第１貫通孔２３は、ブラスト加工で形成してもよい。これにより、第１貫通孔２３が設けられた基板２が準備される。次に、基板２に第１貫通電極３を形成する。第１貫通電極３の形成は、第１貫通電極３が、側壁部分３１と、第１表面部分３２と、第２表面部分３３とを有するように行う。

図２Ａは、本実施形態による貫通電極基板１の製造方法を示す断面図である。第１貫通電極３の形成においては、先ず、図２Ａに示すように、無電解めっき法により、第１貫通孔２３の側壁と、第１表面２１と、第２表面２２とを覆う無電解めっき層３ａを形成する。無電解めっき法は、例えば、銅イオンを少なくとも含むめっき液を、第１貫通孔２３の側壁、第１表面２１及び第２表面２２に接触させることによる、無電解銅めっき法である。めっき液は、例えば、銅イオンを提供するための、硫酸銅などの銅化合物、並びに、ホルムアルデヒド及び水酸化ナトリウムなどの添加物を含む。

なお、無電解めっき層３ａを形成する前に、基板２に対して無電解めっき層３ａの密着性を高めるための下地処理を行ってもよい。下地処理は、例えば、有機材料、無機材料であってもよい。有機材料であれば、接着樹脂材料、例えば、エポキシ樹脂、熱効果材料を含んでも良い。無機材料であればＰｄ(パラジウム)などの触媒の付与、活性化処理、触媒の焼結などを含んでもよい。

図２Ｂは、図２Ａに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。無電解めっき層３ａを形成した後、図２Ｂに示すように、電解めっき法により、無電解めっき層３ａ上に電解めっき層３ｂを形成する。電解めっき法は、例えば、電解銅めっき法である。これにより、無電解めっき層３ａと電解めっき層３ｂとが積層された導電層３０が得られる。導電層３０は、側壁部分３１および表面部分３２、３３を少なくとも部分的に構成する。すなわち、導電層３０は、それ単独で側壁部分３１および表面部分３２、３３を構成するか、または、前記下地処理などによる他の構成部とともに側壁部分３１および表面部分３２、３３を構成する。図２Ａおよび図２Ｂに示した工程は、側壁部分３１および表面部分３２、３３のそれぞれの少なくとも一部を構成する導電層３０を、部分的に無電解めっきによって形成する工程である。

図２Ｃは、図２Ｂに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。電解めっき層３ｂを形成した後、図２Ｃに示すように、第１表面２１側および第２表面２２側の双方から、支持フィルム１０１上に絶縁層９を有するドライフィルムを第１貫通孔２３側に押し込む。ドライフィルムを押し込むことで、第１貫通孔２３を絶縁層９で埋める。絶縁層９の押し込みは、例えば、真空ラミネート法で行う。絶縁層９は、例えば、感光性ポリイミドなどの感光性樹脂を含む層である。なお、第１貫通孔２３は、絶縁層９で埋めなくてもよい。

以下では、表面部分３２、３３を片方すなわち片面ずつ形成し、また、第１配線４１、４２を片方ずつ形成するための工程について述べる。表面部分３２、３３は、これらの双方を同時に形成してもよく、また、第１配線４１、４２も、これらの双方を同時に形成してもよい。図３Ａは、図２Ｃに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。絶縁層９を押し込んだ後、第１表面２１側の支持フィルム１０１を剥離する。支持フィルム１０１を剥離した後、第１表面２１側の絶縁層９を露光する。露光の後、第１表面２１側の絶縁層９に現像液を供給することで絶縁層９を等方的に除去する。これにより、図３Ａに示すように、第１貫通孔２３の内部の絶縁層９を残して第１表面２１上の不要な絶縁層９が除去される。

図３Ｂは、図３Ａに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。第１表面２１上の絶縁層９を除去した後、第２表面２２側の支持フィルム１０１を剥離する。支持フィルム１０１を剥離した後、第２表面２２側の絶縁層９を露光する。露光の後、第２表面２２側の絶縁層９に現像液を供給することで絶縁層９を等方的に除去する。これにより、図３Ｂに示すように、第１貫通孔２３の内部の絶縁層９を残して第２表面２２上の不要な絶縁層９が除去される。このようにして、図１Ｂの絶縁層９が得られる。

図３Ｃは、図３Ｂに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。絶縁層９を形成した後、図３Ｃに示すように、フォトリソグラフィによって、第２表面２２上に第１貫通孔２３の開口とその周縁部とを覆うポジ型のレジスト１０３を形成する。

図４Ａは、図３Ｃに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。第２表面２２上にレジスト１０３を形成した後、レジスト１０３をマスクとした導電層３０のエッチングを行う。これにより、図４Ａに示すように、第２表面部分３３を残して第２表面２２上の余分な導電層３０が除去される。このようにして、第２表面部分３３が形成される。

図４Ｂは、図４Ａに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。第２表面部分３３を形成した後、図４Ｂに示すように、フォトリソグラフィによって、第１表面２１上に第１貫通孔２３の開口とその周縁部とを覆うポジ型のレジスト１０３を形成する。

図４Ｃは、図４Ｂに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。第１表面２１上にレジスト１０３を形成した後、レジスト１０３をマスクとした導電層３０のエッチングを行う。これにより、図４Ｃに示すように、第１表面部分３２を残して第１表面２１上の余分な導電層３０が除去される。このようにして、第１表面部分３２、第２表面部分３３および側壁部分３１を有する第１貫通電極３が形成される。

なお、図２Ｂの工程では、電解めっき層３ｂを基板２の表面２１、２２に全面的に形成し、この電解めっき層３ｂを図４Ａの工程で表面部分３２、３３に応じたパターンに形成していた。これに対して、無電解めっき層３ａに、表面部分３２、３３に応じた抜きパターンを有するレジストを形成したうえで、このレジストをマスクとして表面部分３２、３３に該当する領域のみに電解めっき層３ｂを形成してもよい。

以上のようにして第１貫通電極３を形成した後、第１配線４１を形成する。図５Ａは、図４Ｃに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。第１配線４１の形成においては、先ず、図５Ａに示すように、スパッタリングによって、第１表面部分３２と、絶縁層９と、第１表面２１とを覆うシード層４１１を形成する。図５Ａの例において、シード層４１１は、第１表面部分３２と、絶縁層９と、第１表面２１に接触している。スパッタリングによって第１配線４１を形成することで、基板２への第１配線４１の密着性を向上できる。また、シード層４１１が第１表面部分３２の側面３２１に接していることで、第１表面２１への密着性が弱い無電解めっき層３ａを有する第１表面部分３２の密着性を向上させることができる。シード層４１１は、順にＴｉ層とＣｕ層とを積層することで形成してもよい。Ｔｉ層を形成することで、基板２への第１配線４１の密着性を更に向上できる。Ｔｉ層の厚みは５０ｎｍ、Ｃｕ層の厚みは２００ｎｍであってもよい。

なお、第１配線４１、４２は、プラズマＣＶＤ法などの化学成膜によって形成してもよい。化学成膜によって第１配線４１、４２を形成することで、温度、圧力、ガス流量などの成膜条件を高精度に制御できる。

図５Ｂは、図５Ａに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。シード層４１１を形成した後、図５Ｂに示すように、フォトリソグラフィにより、シード層４１１上に第１配線４１に応じた抜きパターンを有するポジ型のレジスト１０５を形成する。そして、レジスト１０５をマスクとした電解めっき法によって、第１配線４１の電解めっき層４１２を形成する。電解めっき法は、例えば、電解銅めっき法である。

図５Ｃは、図５Ｂに続く本実施形態による貫通電極基板１の製造方法を示す断面図である。電解めっき層４１２を形成した後、レジスト１０５を剥離する。レジスト１０５を剥離した後、エッチングによって、第１配線４１を残して第１表面２１上の余分なシード層４１１を除去する。このようにして、第１配線４１が形成される。図５Ａ〜図５Ｃと同様の処理を第２表面２２側に行うことで、第２表面２２上の第１配線４２が形成される。

ここで、第１貫通電極３の無電解めっき層３ａのうち、表面部分３２、３３の無電解めっき層３ａは、基板２への密着性が不十分な場合がある。なぜならば、無電解めっき法では、ガラス表面２１、２２の粗度が低い状態で無電解めっき層３ａを形成するため、無電解めっき層３ａとガラス界面での密着が弱くなるためである。もし、第１配線４１、４２が表面部分３２、３３の外縁を覆っていない場合、表面部分３２、３３の密着性が不十分であることで、表面部分３２、３３の剥離が生じる虞がある。

これに対して、本実施形態では、第１配線４１、４２が表面部分３２、３３の外縁を覆っている。これにより、第１配線４１、４２が表面部分３２、３３を基板２側に押さえることができるので、基板２への表面部分３２、３３の密着性を向上できる。とりわけ、第１配線４１、４２が表面部分３２、３３の外縁を２μｍ以上の範囲で覆うことで、基板２への表面部分３２、３３の密着性をより確実に向上できる。

また、本実施形態では、第１配線４１、４２が表面部分３２、３３の側面３２１、３３１に接することで、第１配線４１、４２と表面部分３２、３３との接触面積を増やすことができる。これにより、第１配線４１、４２と表面部分３２、３３との密着性を向上させることができる。第１配線４１、４２と表面部分３２、３３との密着性を向上させることで、より安定的に第１配線４１、４２が表面部分３２、３３を基板２側に押さえることができるので、基板２への表面部分３２、３３の密着性を更に向上させることができる。

また、本実施形態によれば、第１表面部分３２側の第１配線４１が、基板２の第１表面２１および第１表面部分３２に接触するとともにチタンを含有するシード層４１１を有することで、基板２に対する第１表面部分３２側の第１配線４１の密着性を向上することが可能となり、また、電気抵抗の低減と、拡散係数の低減すなわちバリア性の向上とが可能となる。同様に、第２表面部分３３側の第１配線４２が、基板２の第２表面２２および第２表面部分３３に接触するとともにチタンを含有するシード層４２１を有することで、基板２に対する第２表面部分３３側の第１配線４２の密着性を向上することが可能となり、また、電気抵抗および拡散係数の低減が可能となる。なお、シード層４１１、４２１は、チタンの替わりにクロムを含有してもよい。シード層４１１、４２１がクロムを含有する場合においても、基板２に対する第１配線４１、４２の密着性を向上させることができる。

また、第１配線４１、４２のシード層４１１、４２１の形成に、無電解めっき法よりも密着性が良好な成膜法として物理成膜を用いることで、基板２に対する第１配線４１、４２の密着性を向上できる。特に、物理成膜として、真空状態で放電してガラス表面２１、２２にシード層４１１、４２１を打ち込むスパッタリングを用いることで、第１配線４１、４２の密着性を効果的に向上できる。第１配線４１、４２の密着性を向上できるので、延伸方向Ｄ２に直交する方向の第１配線４１ｂ、４２ｂの幅Ｗ１を細くすることができる。

一方、第１配線４１、４２をプラズマＣＶＤ法などの化学成膜によって形成する場合には、温度、圧力、ガス流量などの成膜条件を高精度に制御できる。

（第１の変形例）
図６Ａは、本実施形態の第１の変形例による貫通電極基板１を示す断面図である。図６Ａに示すように、第１の変形例の貫通電極基板１は、図１Ａおよび図１Ｂの貫通電極基板１の構成に加えて、更に、第１配線４１、４２上の絶縁層６１、６２と、絶縁層６１、６２上の第２配線８１、８２とを備える。

絶縁層６１、６２には、厚み方向Ｄ１に絶縁層６１、６２を貫通する第２貫通孔７１、７２が設けられている。第２貫通孔７１、７２によって、第１配線４１、４２の一部が絶縁層６１、６２から露出している。絶縁層６１、６２は、例えば、感光性ポリイミド等の樹脂であってもよい。第２貫通孔７１、７２は、例えば、フォトリソグラフィによって形成してもよい。

第２配線８１、８２は、第２貫通孔７１、７２を通じて第１配線４１、４２に接続されている。具体的には、第２配線８１、８２、第２貫通孔７１、７２の内部に位置するフィルドビアタイプの第２貫通電極８０を介して第１配線４１、４２と接続されている。第２貫通電極８０および第２配線８１、８２は、例えば、フォトリソグラフィや電解めっき法によって形成してもよい。

図６Ｂは、本実施形態の第１の変形例による貫通電極基板１の別の例を示す断面図である。図６Ｂに示すように、第２配線８１、８２は、絶縁層６１、６２上において面内方向に広がりを有していてもよい。

第１の変形例によれば、絶縁層６１、６２上に、第２貫通孔７１、７２を通じて第１配線４１、４２に接続された第２配線８１、８２を有することで、例えば、複数の貫通電極を厚み方向Ｄ１に積層する場合や、貫通電極基板１と半導体素子とを電気的に接続する場合に柔軟に対応することができる。また、第２配線８１、８２が広がりを有する場合、第２配線８１、８２に電気的に接続される半導体素子や受動素子などの電子部品のレイアウトの自由度を向上させることができる。

（第２の変形例）
図７Ａは、本実施形態の第２の変形例による貫通電極基板１を示す平面図である。図７Ｂは、本実施形態の第２の変形例による貫通電極基板１を示す平面図である。図７Ｂは、図７ＡのＶＩＩＢ−ＶＩＩＢ断面図である。図１Ａ、図１Ｂの貫通電極基板１では、第１配線４１、４２が円環形状の表面部分３２、３３の外縁を全周にわたって覆っている。

これに対して、図７Ａおよび図７Ｂに示すように、第２の変形例では、第１表面部分３２が、第１貫通孔２３の周縁部を被覆する第１環状部３２ａと、第１環状部３２ａから第１貫通孔２３の径方向外方Ｄ２１に延びる第１線状部３２ｂと、を有する。なお、第１線状部３２ｂは、第１表面部分３２の外縁の一態様である。そして、第１表面部分３２側の第１配線４１は、第１線状部３２ｂの一部として、第１線状部３２ｂにおける径方向Ｄ２の外端部３２２を覆っている。また、第２の変形例では、第２表面部分３３が、第１貫通孔２３の周縁部を被覆する第２環状部３３ａと、第２環状部３３ａから第１貫通孔２３の径方向外方Ｄ２１に延びる第２線状部３３ｂと、を有する。なお、第２線状部３３ｂは、第２表面部分３３の外縁の一態様である。そして、第２表面部分３３側の第１配線４２は、第２線状部３３ｂの一部として、第２線状部３３ｂにおける径方向Ｄ２の外端部３３２を覆っている。

第２の変形例によれば、第１配線４１、４２で線状部３２ｂ、３３ｂを覆うことによって、基板２への表面部分３２、３３の密着性を向上できる。これにより、線状部３２ｂ、３３ｂの線幅を細くすることができる。例えば、径方向Ｄ２に直交する方向の線状部３２ｂ、３３ｂの線幅Ｗ２は、０μｍより大きい５０μｍ以下に形成することもできる。線幅Ｗ２が５０μｍ以下となると、無電解めっき層の剥離がより生じ易くなるが、第２の変形例によれば、第１配線４１、４２で線状部３２ｂ、３３ｂを覆うことによって、線状部３２ｂ、３３ｂの無電解めっき層３ａの剥離を確実に抑制できる。なお、線状部３２ｂ、３３ｂの代わりに、あるいは、線状部３２ｂ、３３ｂとともに、第１配線４１、４２は、環状部３２ａ、３３ａの少なくとも一部を覆っていてもよい。

（第３、第４の変形例）
図８は、本実施形態の第３の変形例による貫通電極基板１を示す断面図である。図９は、本実施形態の第４の変形例による貫通電極基板１を示す断面図である。図８に示すように、表面部分３２、３３の内縁の少なくとも一部を絶縁層９で覆ってもよい。また、図９に示すように、表面部分３２、３３の内縁の少なくとも一部を覆う絶縁層９を、第１配線４１、４２の内縁で覆ってもよい。

（第５の変形例）
図１０は、本実施形態の第５の変形例による孔通電極基板１を示す断面図である。これまでは、孔電極基板の一例として、貫通電極基板１について説明した。図１０に示すように、本開示の一態様は、孔として有底穴２３０すなわち凹部が設けられた基板２と、有底穴２３０の内部の孔電極３と、孔電極３の表面部分３２の外縁の少なくとも一部を覆う第１配線４１とを備えた孔電極基板１であってもよい。孔電極３は、有底穴２３０を覆う底壁部分３３を有する点が、貫通電極３と異なる。

第５の変形例によれば、第１配線４１で孔電極３の表面部分３２を覆うことによって、基板２への表面部分３２の密着性を向上できる。

（第６の変形例）
図１１は、本実施形態の第６の変形例による半導体装置１０００を示す図である。半導体装置１０００は、第１面２１に直交する厚み方向Ｄ１に重なるように配置すなわち積層された複数の貫通電極基板１を備えている。各貫通電極基板１は、ＬＳＩ基板１００１に電気的に接続されている。各貫通電極基板１は、例えば、既述した第１配線４１、４２に電気的に接続されたＤＲＡＭ等の図示しない半導体素子と、第１配線４１、４２に電気的に接続された接続端子１００２とを有している。厚み方向Ｄ１に隣り合う貫通電極基板１同士は、その接続端子１００２同士を互いに対向させている。そして、厚み方向Ｄ１に隣り合う貫通電極基板１同士は、互いに対向する接続端子１００２間に位置するバンプ１００３を介して電気的に接続されている。また、厚み方向Ｄ１においてＬＳＩ基板１００１に隣り合う貫通電極基板１は、その接続端子１００２をＬＳＩ基板１００１の接続端子１００４に対向させている。そして、ＬＳＩ基板１００１と、ＬＳＩ基板１００１に隣り合う貫通電極基板１とは、互いに対向する接続端子１００２、１００４間に位置するバンプ１００５を介して電気的に接続されている。バンプ１００３、１００５は、例えば、インジウム、銅、金等の金属である。

図１１の例において、貫通電極基板１の層数は２層であるが、貫通電極基板１の層数は、３層以上であってもよい。また、貫通電極基板１と他の基板との電気的な接続には、共晶接合などのバンプ以外の接合技術を用いてもよく、また、ポリイミド、エポキシ樹脂等を塗布、焼成して、貫通電極基板１と他の基板とを接着してもよい。

図１２は、本実施形態の第６の変形例による半導体装置１０００の別の例を示す図である。図１２に示す半導体装置１０００は、厚み方向Ｄ１に積層された半導体素子の一例である半導体チップ１００６、１００７および貫通電極基板１を有している。これら半導体チップ１００６、１００７および貫通電極基板１は、ＬＳＩ基板１００１に電気的に接続されている。半導体チップ１００６、１００７は、例えば、ＭＥＭＳデバイス、ＣＰＵ、メモリ等である。

図１２の例では、半導体チップ１００６と半導体チップ１００７との間に貫通電極基板１が位置し、貫通電極基板１は、各半導体チップ１００６、１００７のそれぞれと接続端子１００８およびバンプ１００９を介して電気的に接続されている。半導体チップ１００６は、ＬＳＩ基板１００１上に載置されている。一方、半導体チップ１００７は、ワイヤ１０１０を介してＬＳＩ基板１００１と電気的に接続されている。図１２の例において、貫通電極基板１は、複数の半導体チップを積層して３次元実装するためのインターポーザとして用いられている。図１２の例によれば、それぞれ機能の異なる複数の半導体チップを積層することで、多機能の半導体装置を製造することができる。例えば、半導体チップ１００６を３軸加速度センサとし、半導体チップ１００７を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現した半導体装置を製造することができる。

半導体チップがＭＥＭＳデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力されるようなときがある。この場合には、ローパスフィルタ、アンプ等についても半導体チップまたは貫通電極基板１に形成してもよい。

（製品への適用例）
図１３は、上記各態様の孔電極基板１を適用できる製品の例を示す図である。本開示の実施形態に係る孔電極基板１は、様々な製品に適用できる。例えば、孔電極基板１は、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載できる。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 貫通電極基板
２ 基板
２１ 第１表面
３ 第１貫通電極
３１ 側壁部分
３２ 第１表面部分
４１ 第１配線

Claims (18)

1. ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板を準備し、
   前記孔の側壁を覆う側壁部分と、前記第１表面上において前記側壁部分に連続する表面部分と、を有する孔電極を形成し、
   前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線を形成することを具備し、
   前記孔電極の形成は、前記側壁部分及び前記表面部分のそれぞれの少なくとも一部を構成する導電層を無電解めっきにより形成することを具備し、
   前記孔は、前記第１表面から前記第１表面の反対側の第２表面まで前記基板を貫通するように設けられており、
   前記孔電極の形成は、前記第２表面上において前記側壁部分に連続する第２の表面部分を更に有するように行う、孔電極基板の製造方法。
2. 前記第１配線が、前記基板の前記第１表面及び前記孔電極の前記表面部分に接触するとともにチタンを含有する層を含む、請求項１に記載の孔電極基板の製造方法。
3. 前記第１配線上に絶縁層を形成し、
   前記絶縁層を貫通する貫通孔を形成し、
   前記絶縁層上に、前記貫通孔を通じて前記第１配線に接続された第２配線を形成することを具備する請求項１または２に記載の孔電極基板の製造方法。
4. 前記第１配線の形成は、物理成膜で行う請求項１〜３のいずれか１項に記載の孔電極基板の製造方法。
5. 前記物理成膜は、スパッタリングである請求項４に記載の孔電極基板の製造方法。
6. 前記第１配線の形成は、化学成膜で行う請求項１〜３のいずれか１項に記載の孔電極基板の製造方法。
7. 前記基板は、ガラス基板である請求項１〜６のいずれか１項に記載の孔電極基板の製造方法。
8. 前記無電解めっきは、無電解銅めっきである請求項１〜７のいずれか１項に記載の孔電極基板の製造方法。
9. 前記表面部分の形成は、
   前記表面部分が、前記孔の周縁部を覆う環状部と、前記環状部から前記孔の径方向外方に延びる線状部と、を有するように行い、
   前記第１配線の形成は、
   前記第１配線が前記表面部分のうち前記環状部又は前記線状部の少なくとも一部を覆うように行う請求項１〜８のいずれか１項に記載の孔電極基板の製造方法。
10. 前記線状部の形成は、前記径方向に直交する方向の前記線状部の幅が０μｍより大きい５０μｍ以下となるように行う請求項９に記載の孔電極基板の製造方法。
11. ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板と、
    前記孔の側壁を覆う側壁部分と、前記第１表面上において前記側壁部分に連続する表面部分と、を有する孔電極と、
    前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線と、を備え、
    前記孔は、前記第１表面から前記第１表面の反対側の第２表面まで前記基板を貫通するように設けられており、
    前記孔電極は、前記第２表面上において前記側壁部分に連続する第２の表面部分を更に有する、孔電極基板。
12. 前記第１配線が、前記基板の前記第１表面及び前記孔電極の前記表面部分に接触するとともにチタンを含有する層を含む、請求項１１に記載の孔電極基板。
13. 貫通孔が設けられた前記第１配線上の絶縁層と、
    前記絶縁層上において前記貫通孔を通じて前記第１配線に接続された第２配線と、を備える請求項１１または１２に記載の孔電極基板。
14. 前記基板は、ガラス基板である請求項１１〜１３のいずれか１項に記載の孔電極基板。
15. 前記表面部分は、
    前記孔の周縁部を被覆する環状部と、
    前記環状部から前記孔の径方向外方に延びる線状部と、を有し、
    第１配線は、前記表面部分のうち前記環状部又は前記線状部の少なくとも一部を覆っている請求項１１〜１４のいずれか１項に記載の孔電極基板。
16. 前記径方向に直交する方向の前記線状部の幅は、０μｍより大きい５０μｍ以下である請求項１５に記載の孔電極基板。
17. ケイ素又はケイ素化合物を含有し、第１表面に孔が設けられた基板と、前記孔の側壁を覆う側壁部分および前記第１表面上において前記側壁部分に連続する表面部分を有する孔電極と、前記表面部分の外縁の少なくとも一部を覆い、前記表面部分の側面に接する第１配線と、を有する少なくとも１つの孔電極基板と、
    前記孔電極基板に電気的に接続された前記孔電極基板と別体の半導体素子と、を備え、
    前記孔は、前記第１表面から前記第１表面の反対側の第２表面まで前記基板を貫通するように設けられており、
    前記孔電極は、前記第２表面上において前記側壁部分に連続する第２の表面部分を更に有する、半導体装置。
18. 前記孔電極基板を複数備え、
    前記複数の孔電極基板は、前記第１表面に交差する方向に重なっている、請求項１７に記載の半導体装置。

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