JP2017228719A - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

Info

Publication number
JP2017228719A
JP2017228719A JP2016125463A JP2016125463A JP2017228719A JP 2017228719 A JP2017228719 A JP 2017228719A JP 2016125463 A JP2016125463 A JP 2016125463A JP 2016125463 A JP2016125463 A JP 2016125463A JP 2017228719 A JP2017228719 A JP 2017228719A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
metal film
wiring
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016125463A
Other languages
English (en)
Other versions
JP2017228719A5 (ja
JP6615701B2 (ja
Inventor
晃輔 塚本
Kosuke Tsukamoto
晃輔 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2016125463A priority Critical patent/JP6615701B2/ja
Priority to US15/627,542 priority patent/US10396024B2/en
Publication of JP2017228719A publication Critical patent/JP2017228719A/ja
Publication of JP2017228719A5 publication Critical patent/JP2017228719A5/ja
Application granted granted Critical
Publication of JP6615701B2 publication Critical patent/JP6615701B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】接続信頼性を向上できる配線基板を提供する。【解決手段】配線基板１０は、絶縁層１６と、絶縁層１６の下面１６Ａに形成された配線層１５と、絶縁層１６を厚さ方向に貫通する貫通孔１６Ｘと、貫通孔１６Ｘに充填され配線層１５と接続され、絶縁層１６の下面１６Ａ側から絶縁層１６の上面１６Ｂ側に向かうに連れて細くなる先細り形状のビア配線２３と、ビア配線２３の上端面２３Ｂに形成された凹部２６とを有する。ビア配線２３の上端部は、電子部品と電気的に接続するための電極パッドである。【選択図】図１

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
従来、半導体素子は、例えばフリップチップ実装により配線基板に実装される（例えば、特許文献１参照）。配線基板には電極パッドとレジスト膜とが設けられ、半導体素子は、レジスト膜に形成した開口部から電極パッド上に形成したはんだバンプにより接続される。
特開２０１１−１３４９５７号公報
ところで、近年では、半導体素子の高集積化及び高機能化に伴い、半導体素子が搭載される配線基板においても配線の微細化及び高密度化の要求が高まっている。しかしながら、上述した配線基板において、電極パッドの平面形状を小さく形成すると、電極パッドとはんだバンプとの接続信頼性が低下するという問題がある。
本発明の一観点によれば、第１絶縁層と、前記第１絶縁層の下面に形成された配線層と、前記第１絶縁層を厚さ方向に貫通する第１貫通孔と、前記第１貫通孔に充填され前記配線層と接続され、前記第１絶縁層の下面側から前記第１絶縁層の上面側に向かうに連れて細くなる先細り形状のビア配線と、前記ビア配線の上端面に形成された第１凹部と、を有し、前記ビア配線の上端部は、電子部品と電気的に接続するための電極パッドである。
本発明の一観点によれば、接続信頼性を向上できるという効果を奏する。
（ａ）は、一実施形態の配線基板を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図、（ｃ）は、一実施形態のビア配線を示す概略平面図。 一実施形態の半導体装置を示す概略断面図。 （ａ）〜（ｄ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、一実施形態の配線基板の製造方法を示す概略断面図、（ｂ），（ｃ）は、一実施形態の配線基板の製造方法を示す拡大断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す拡大断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す拡大断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す拡大断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 変形例の配線基板の一部を拡大した拡大断面図。 変形例の配線基板の一部を拡大した拡大断面図。 （ａ）〜（ｄ）は、変形例の配線基板の製造方法を示す拡大断面図。 （ａ）〜（ｄ）は、変形例の配線基板の製造方法を示す拡大断面図。 変形例の配線基板を示す概略断面図。 変形例の配線基板を示す概略断面図。 （ａ）〜（ｃ）は、変形例のビア配線を示す概略平面図。
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。なお、本明細書において、「平面視」とは、対象物を図１（ａ）等の鉛直方向（図中上下方向）から視ることを言い、「平面形状」とは、対象物を図１（ａ）等の鉛直方向から視た形状のことを言う。
図１（ａ）に示すように、配線基板１０は、配線層１１と、絶縁層１２と、配線層１３と、絶縁層１４と、配線層１５と、絶縁層１６と、絶縁層１７とが順に積層された構造を有している。
絶縁層１２，１４，１６，１７の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を主成分とする絶縁性樹脂を用いることができる。これら絶縁層１２，１４，１６，１７は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。絶縁層１６，１７の厚さは、例えば、絶縁層１２，１４よりも薄く設定されている。例えば、絶縁層１２，１４の厚さは５〜１２μｍ程度とすることができ、絶縁層１６，１７の厚さは２〜１０μｍ程度とすることができる。なお、絶縁層１６，１７の厚さは、例えば、絶縁層１２，１４と同じ厚さであってもよいし、絶縁層１２，１４よりも厚く設定されていてもよい。
絶縁層１６の下面１６Ａには、配線層１５と、絶縁層１４と、配線層１３と、絶縁層１２と、配線層１１とが順に積層されている。また、絶縁層１６の上面１６Ｂには、絶縁層１７が積層されている。
配線層１５は、絶縁層１６の下面１６Ａに形成されている。絶縁層１４は、配線層１５を被覆するように絶縁層１６の下面１６Ａに積層されている。絶縁層１４には、所要の箇所に、当該絶縁層１４を厚さ方向に貫通して配線層１５の下面の一部を露出する貫通孔１４Ｘが形成されている。なお、配線層１５の厚さは、例えば、２〜５μｍ程度とすることができる。
配線層１３は、絶縁層１４の下面に形成されている。配線層１３は、絶縁層１４の貫通孔１４Ｘ内に充填されたビア配線２２を介して配線層１５と接続されている。配線層１３は、例えば、ビア配線２２と一体に形成されている。配線層１３及びビア配線２２の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。配線層１３の厚さは、例えば、２〜５μｍ程度とすることができる。
絶縁層１２は、配線層１３を被覆するように絶縁層１４の下面に積層されている。絶縁層１２には、所要の箇所に、当該絶縁層１２を厚さ方向に貫通して配線層１３の下面の一部を露出する貫通孔１２Ｘが形成されている。
配線層１１は、絶縁層１２の下面に形成されている。配線層１１は、絶縁層１２の貫通孔１２Ｘ内に充填されたビア配線２１を介して配線層１３と接続されている。配線層１１は、例えば、ビア配線２１と一体に形成されている。配線層１１及びビア配線２１の材料としては、例えば、銅や銅合金を用いることができる。配線層１１の厚さは、例えば、８〜１２μｍ程度とすることができる。
ここで、貫通孔１２Ｘ，１４Ｘは、図１（ａ）において下側（配線層１１側）から上側（絶縁層１７側）に向かうに連れて径（開口幅）が小さくなるテーパ状に形成されている。例えば、貫通孔１２Ｘ，１４Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる略円錐台形状に形成されている。すなわち、貫通孔１２Ｘ，１４Ｘは、絶縁層１７側が小径となる円錐台形状に形成されている。例えば、貫通孔１２Ｘ，１４Ｘの下側の開口端の開口径は８〜１５μｍ程度とすることができ、貫通孔１２Ｘ，１４Ｘの上側の開口端の開口径は４〜１０μｍ程度とすることができる。
また、ビア配線２１，２２は、貫通孔１２Ｘ，１４Ｘと同様に、図１（ａ）において下側から上側に向かうに連れて径（幅）が小さくなるテーパ状に形成されている。例えば、ビア配線２１，２２は、絶縁層１７側の面（ここでは、上端面）の面積が配線層１１側の面（ここでは、下面）の面積よりも小さくなる略円錐台形状に形成されている。
配線層１１は、配線基板１０をマザーボード等の実装基板に実装する際に使用される外部接続端子が接続される外部接続用パッドとして機能する。なお、必要に応じて、配線層１１の表面（側面及び下面、又は下面のみ）に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。ここで、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、配線層１１の表面に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。例えば、ＯＳＰ処理を施した場合には、配線層１１の表面に、アゾール化合物やイミダゾール化合物等の有機被膜による表面処理層が形成される。なお、配線層１１（あるいは、配線層１１上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
絶縁層１６には、所要の箇所に、当該絶縁層１６を厚さ方向に貫通する貫通孔１６Ｘが形成されている。また、本例の絶縁層１６には、貫通孔１６Ｘと平面視で重なる位置に、貫通孔１６Ｘと連通する凹部１６Ｙが形成されている。凹部１６Ｙの平面形状は、貫通孔１６Ｘの上側の開口部の平面形状よりも大きく形成されている。このため、貫通孔１６Ｘの内側面と凹部１６Ｙの底面Ｂ１と凹部１６Ｙの内側面とによって段差が形成されている。
貫通孔１６Ｘは、図１（ａ）において下側から上側に向かうに連れて径（開口幅）が小さくなるテーパ状に形成されている。例えば、貫通孔１６Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる略円錐台形状に形成されている。すなわち、貫通孔１６Ｘは、絶縁層１７側が小径となる円錐台形状に形成されている。例えば、貫通孔１６Ｘの下側の開口端の開口径は１５〜２５μｍ程度とすることができ、貫通孔１６Ｘの上側の開口端の開口径は１２〜２４μｍ程度とすることができる。
凹部１６Ｙの平面形状は、例えば、貫通孔１６Ｘと同様の形状（ここでは、略円形状）に形成されている。凹部１６Ｙの開口径は、例えば、貫通孔１６Ｘの上側の開口端の開口径よりも大径に設定されている。例えば、凹部１６Ｙの開口径は、２０〜３０μｍ程度とすることができる。また、凹部１６Ｙの内側面は、例えば、平面に形成されている。凹部１６Ｙの内側面は、例えば、断面視において、凹部１６Ｙの底面Ｂ１（又は、絶縁層１６の下面１６Ａ）に対して略垂直に延びるように形成されている。具体的には、凹部１６Ｙの内側面は、断面視において、絶縁層１４側の下端から絶縁層１７側の上端まで直線形状に形成されている。なお、凹部１６Ｙの形状はこれに限らず、例えば、凹部１６Ｙの内側面を曲面に形成してもよいし、凹部１６Ｙをテーパ状に形成してもよい。
貫通孔１６Ｘ内には、絶縁層１６の下面１６Ａに形成された配線層１５と接続されたビア配線２３が形成されている。ビア配線２３は、例えば、配線層１５と一体に形成され、貫通孔１６Ｘ内に充填された充填部２４と、充填部２４と一体に形成され、凹部１６Ｙ内に配置され外部に露出されたバンプ２５とを有している。バンプ２５は、例えば、半導体素子６０（図２参照）等の電子部品と電気的に接続するための電子部品搭載用の電極パッドとして機能する。
充填部２４は、貫通孔１６Ｘの内側面と接するように形成されている。換言すると、貫通孔１６Ｘの内側面を構成する絶縁層１６は、充填部２４の外側面に接してその外側面を被覆するように形成されている。充填部２４は、貫通孔１６Ｘと同様に、図１（ａ）において下側（配線層１１側）から上側（絶縁層１７側）に向かうに連れて径（幅）が小さくなるテーパ状に形成されている。すなわち、充填部２４は、絶縁層１７側の面（ここでは、上面）の面積が配線層１１側の面（ここでは、下面）の面積よりも小さくなる略円錐台形状に形成されている。換言すると、充填部２４は、図１（ａ）において下側から上側に向かうに連れて細くなる先細り形状に形成されている。
バンプ２５は、貫通孔１６Ｘ内から凹部１６Ｙ内に突出するように形成されている。すなわち、バンプ２５は、凹部１６Ｙの底面Ｂ１よりも上方に突出するように形成されている。バンプ２５は、充填部２４と同様に、図１（ａ）において下側から上側に向かうに連れて細くなる先細り形状に形成されている。すなわち、本例のビア配線２３では、充填部２４及びバンプ２５の双方が先細り形状に形成されている。また、本例では、充填部２４及びバンプ２５が、図１（ａ）において下側から上側に向かうに連れて径（幅）が連続的に小さくなるテーパ状に形成されている。すなわち、本例のビア配線２３は、充填部２４の外側面とバンプ２５の外側面とが連続するように形成されている。例えば、ビア配線２３（充填部２４）の下面の直径は１５〜２５μｍ程度とすることができ、ビア配線２３（バンプ２５）の上端面２３Ｂの直径は１２〜２４μｍ程度とすることができる。ビア配線２３のピッチは、例えば、４０〜６０μｍ程度とすることができる。例えば、ビア配線２３全体の高さは５〜１０μｍ程度とすることができ、バンプ２５の高さ（つまり、凹部１６Ｙの底面Ｂ１からバンプ２５の上端面２３Ｂまでの高さ）は２〜１０μｍ程度とすることができる。
ここで、本例のバンプ２５の外側面には絶縁層１６が接しておらず、バンプ２５の外側面は絶縁層１６によって被覆されていない。すなわち、バンプ２５の外側面は、凹部１６Ｙの内側面と離間して形成されている。このため、本例のバンプ２５の外側面及び上端面２３Ｂは外部に露出されている。これにより、凹部１６Ｙの底面Ｂ１とバンプ２５の外側面とバンプ２５の上端面２３Ｂとによって段差が形成されている。但し、バンプ２５は凹部１６Ｙ内に配置されているため、バンプ２５と平面方向（図中左右方向、つまり絶縁層１２，１４，１６等の積層方向と断面視で直交する方向）に離間した周囲には凹部１６Ｙの内側面を構成する絶縁層１６が形成されている。すなわち、バンプ２５は、平面視において、凹部１６Ｙの内側面を構成する絶縁層１６の壁によって取り囲まれている。なお、凹部１６Ｙの内側面とバンプ２５の外側面との離間距離は、例えば、５〜１０μｍ程度とすることができる。
バンプ２５（ビア配線２３）の上端面２３Ｂは、例えば、絶縁層１６の上面１６Ｂと略同一平面上に形成されている。バンプ２５の上端面２３Ｂには、凹部２６が形成されている。この凹部２６により、バンプ２５の上端面２３Ｂには凹凸（段差）が形成されている。
絶縁層１７は、絶縁層１６の上面１６Ｂに積層されている。絶縁層１７には、凹部１６Ｙと平面視で重なる位置に、凹部１６Ｙと連通する貫通孔１７Ｘが形成されている。貫通孔１７Ｘの平面形状は、例えば凹部１６Ｙと同様の形状（ここでは、略円形状）に形成されている。貫通孔１７Ｘの平面形状の大きさは、例えば、凹部１６Ｙと同じ大きさに形成されている。すなわち、本例の貫通孔１７Ｘの開口径は、凹部１６Ｙの開口径と同一径になるように設定されている。例えば、凹部１６Ｙの開口径は、２０〜３０μｍ程度とすることができる。
また、貫通孔１７Ｘの内側面は、例えば、平面に形成されている。貫通孔１７Ｘの内側面は、例えば、断面視において、凹部１６Ｙの底面Ｂ１（又は、絶縁層１６の下面１６Ａ）に対して略垂直に延びるように形成されている。本例の貫通孔１７Ｘの内側面は、凹部１６Ｙの内側面と連続するように形成されている。具体的には、貫通孔１７Ｘの内側面と凹部１６Ｙの内側面とは、断面視において、凹部１６Ｙの下端から貫通孔１７Ｘの上端まで直線形状に形成されている。このような貫通孔１７Ｘの内側面を構成する絶縁層１７は、平面視において、バンプ２５を取り囲むように形成されている。なお、貫通孔１７Ｘの形状はこれに限らず、例えば、貫通孔１７Ｘの内側面を曲面に形成してもよいし、貫通孔１７Ｘをテーパ状に形成してもよい。
次に、配線層１５及びビア配線２３の構造について詳述する。
図１（ｂ）に示すように、配線層１５は、ランド１５Ｌと、隣接するランド１５Ｌの間に形成された配線パターン１５Ｗとを有している。配線層１５は、例えば、絶縁層１６の下面１６Ａに形成された金属膜３０と、金属膜３０の下面に形成された金属膜３１と、金属膜３１の下面に形成された金属層３２とを有している。ランド１５Ｌの金属層３２は、絶縁層１６の下面１６Ａに形成された金属膜３１の下面及びビア配線２３の下面に形成されている。
ビア配線２３は、例えば、金属膜３０と金属膜３１と金属層３３とを有している。具体的には、ビア配線２３の充填部２４は、貫通孔１６Ｘの内側面を被覆する金属膜３０と、金属膜３０の側面を被覆する金属膜３１と、金属膜３１よりも内側の貫通孔１６Ｘを充填する金属層３３とを有している。また、ビア配線２３のバンプ２５は、凹部１６Ｙの底面Ｂ１よりも上方に突出する金属層３３と、絶縁層１６から露出された金属層３３の表面（上面及び側面）全面を被覆する金属膜３１と、絶縁層１６から露出された金属膜３１の表面（上面及び側面）全面を被覆する金属膜３０とを有している。金属層３３は、例えば、金属層３２と一体に形成されている。
金属層３３は、金属膜３１よりも内側の貫通孔１６Ｘを充填するとともに、凹部１６Ｙの底面Ｂ１よりも上方に突出するように形成されている。金属層３３は、例えば、下面が上端面３３Ｂよりも大きくなる略円錐台形状に形成されている。すなわち、金属層３３は、図１（ｂ）において下側（絶縁層１６の下面１６Ａ側）から上側（絶縁層１６の上面１６Ｂ側）に向かうに連れて細くなる先細り形状に形成されている。金属層３３の上端面３３Ｂには、凹部３４が形成されている。凹部３４は、金属層３３の上端面３３Ｂから金属層３３の厚さ方向の中途位置まで形成されている。すなわち、凹部３４は、その底面が金属層３３の厚さ方向の中途に位置するように形成されている。凹部３４の底面は、凹部１６Ｙの底面Ｂ１よりも下方に位置してもよいし、凹部１６Ｙの底面Ｂ１よりも上方に位置してもよい。なお、凹部３４の深さは、例えば、２〜３μｍ程度とすることができる。
凹部３４の内側面は、例えば、平面に形成されている。凹部３４の内側面は、例えば、断面視において、絶縁層１６の下面１６Ａに対して略垂直に延びるように形成されている。具体的には、凹部３４の内側面は、断面視において、絶縁層１６の下面１６Ａ側の下端から絶縁層１７側の上端まで直線形状に形成されている。
ここで、凹部３４の平面配置は、任意の位置とすることができる。また、凹部３４の平面形状は、任意の形状及び任意の大きさとすることができる。
図１（ｃ）に示すように、本例の凹部３４は、金属層３３の上端面３３Ｂの平面視略中央に形成されている。また、凹部３４の平面形状は、例えば、直径が２〜１０μｍ程度の円形状とすることができる。
図１（ｂ）に示すように、金属層３３の上端面３３Ｂは、凹部３４により、段差（凹凸）を有する形状に形成されている。具体的には、金属層３３の上端面３３Ｂには、その上端面３３Ｂと凹部３４の内側面と凹部３４の底面とに沿った段差（凹凸）が形成されている。
金属膜３１は、金属層３２の上面を被覆するとともに、凹部３４の内面を含む金属層３３の側面全面及び上面全面を被覆するように形成されている。金属膜３０は、金属膜３１の側面全面及び上面全面を被覆するように形成されている。バンプ２５における金属膜３０は、金属層３３の上端面３３Ｂと凹部３４の内面とに沿って形成された段差を連続的に被覆し、その段差に沿った形状に形成されている。このため、バンプ２５の最表面には、凹部３４と同様の平面形状を有する凹部２６が形成され、その凹部２６によって段差（凹凸）が形成されている。図１（ｃ）に示すように、凹部２６の平面形状は、凹部３４の平面形状よりも一回り小さく形成されている。
ここで、図１（ｂ）に示した金属膜３０は、例えば、絶縁層１６と金属膜３１との密着性を向上させる密着層として機能する。また、金属膜３０は、例えば、金属膜３１や金属層３２，３３（例えば、Ｃｕ層）から絶縁層１６にＣｕが拡散することを抑制するバリア層として機能する。金属膜３０の材料としては、金属膜３１を構成する金属（例えば、Ｃｕ）よりも絶縁層１６との密着性が高い導電材料であることが好ましい。このような金属膜３０の材料としては、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）などの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。金属膜３１及び金属層３２，３３の材料としては、例えば、銅や銅合金を用いることができる。なお、金属膜３０，３１としては、例えば、スパッタ法により形成された金属膜（スパッタ膜）を用いることができる。また、金属層３２，３３としては、例えば、電解めっき法により形成された金属層（電解めっき金属層）を用いることができる。金属膜３０の厚さは例えば１０〜５０ｎｍ程度とすることができ、金属膜３１の厚さは例えば１００〜８００ｎｍ程度とすることができる。金属層３２の厚さは例えば２〜３μｍ程度とすることができる。
次に、図２に従って、半導体装置５０について説明する。
半導体装置５０は、配線基板１０と、１つ又は複数（図２では、１つ）の半導体素子６０と、封止樹脂７０とを有している。
配線基板１０のバンプ２５上には、はんだ４０が形成されている。はんだ４０は、凹部２６を充填するように形成されている。はんだ４０は、例えば、バンプ２５の外側面を被覆するように形成されている。本例のはんだ４０は、凹部１６Ｙ内及び貫通孔１７Ｘ内に広がるように形成されている。はんだ４０としては、例えば、共晶はんだや鉛（Ｐｂ）フリーはんだ（Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。
半導体素子６０は、その回路形成面（図２では、下面）に、複数の接続端子６１が形成されている。半導体素子６０は、接続端子６１及びはんだ４０を介して、配線基板１０のバンプ２５と電気的に接続されている。すなわち、半導体素子６０は、配線基板１０にフリップチップ実装されている。
半導体素子６０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体素子６０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板１０に複数の半導体素子６０を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１０に搭載してもよい。
接続端子６１としては、例えば、金属ポストを用いることができる。この接続端子６１は、半導体素子６０の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子６１は、例えば、円柱状に形成されている。接続端子６１の材料としては、例えば、銅や銅合金を用いることができる。なお、接続端子６１としては、金属ポストの他に、例えば金バンプを用いることもできる。
封止樹脂７０は、半導体素子６０を封止するように配線基板１０の最上層の絶縁層１７の上面に積層されている。封止樹脂７０は、半導体素子６０の回路形成面（ここでは、下面）と裏面（ここでは、上面）と側面とを被覆するとともに、絶縁層１７の上面を被覆するように形成されている。
封止樹脂７０の材料としては、例えば、感光性樹脂よりも機械的強度（剛性や硬度等）の高い絶縁性樹脂を用いることができる。封止樹脂７０の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。封止樹脂７０の材料としては、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。封止樹脂７０としては、例えば、モールド樹脂を用いることができる。封止樹脂７０の厚さは、例えば、３００〜４００μｍ程度とすることができる。
次に、配線基板１０及び半導体装置５０の作用について説明する。
配線基板１０では、絶縁層１６の下面１６Ａ側から絶縁層１６の上面１６Ｂ側に向かうに連れて細くなる先細り形状に形成されたビア配線２３の上端部（つまり、幅の小さい上端部）を電極パッドとして利用した。さらに、ビア配線２３の上端面２３Ｂに、凹部２６を形成して段差（凹凸）を形成した。これにより、ビア配線２３の上端部にはんだ４０が形成された場合に、そのはんだ４０が凹部２６に入り込み、ビア配線２３の上端面２３Ｂ及び凹部２６の内面にはんだ４０が接触される。すなわち、はんだ４０とビア配線２３とが３次元的（立体的）に接続されるため、はんだ４０とビア配線２３の上端面２３Ｂのみとが２次元的（平面的）に接続される場合に比べて、はんだ４０とビア配線２３との接触面積を増大させることができる。これにより、はんだ４０とビア配線２３との接続信頼性を向上させることができる。
次に、配線基板１０及び半導体装置５０の製造方法について説明する。
図３（ａ）に示す工程では、支持体１０１と、その支持体１０１の下面に形成された離型層１０２とを有する支持基板１００を準備する。支持体１０１の材料としては、例えば、シリコン、ガラス、金属（例えば、銅）などの剛性の高い板状材料を用いることができる。離型層１０２としては、例えば、紫外線による光エネルギーを加えることによって粘着力が低下する紫外線剥離型接着剤や、熱エネルギーを加えることによって粘着力が低下する熱剥離型接着剤を用いることができる。また、離型層１０２としては、例えば、レーザ光のエネルギーを加えることによって粘着力が低下するレーザ剥離型接着剤を用いることもできる。離型層１０２は、シート状の接着剤を支持体１０１の下面に貼着する方法や、ワニス状の接着剤を支持体１０１の下面に塗布する方法などにより形成することができる。
ここで、支持基板１００の下面、つまり離型層１０２の下面１０２Ａは、凹凸が少ない平滑面（低粗度面）に形成されている。例えば、離型層１０２の下面１０２Ａの粗度は、表面粗さＲａ値で例えば１５〜５０ｎｍ程度となるように設定されている。ここで、表面粗さＲａ値とは、表面粗さを表わす数値の一種であり、算術平均粗さと呼ばれるものであって、具体的には測定領域内で変化する高さの絶対値を平均ラインである表面から測定して算術平均したものである。
次に、図３（ｂ）に示す工程では、離型層１０２の下面１０２Ａに、その下面１０２Ａ全面を被覆するシード層１０３を形成する。シード層１０３は、例えば、下面１０２Ａ全面を被覆する金属膜１０４と、その金属膜１０４の下面全面を被覆する金属膜１０５とから構成されている。これら金属膜１０４，１０５は、例えば、スパッタ法、無電解めっき法や蒸着法を用いて形成することができる。金属膜１０４の材料としては、離型層１０２との密着性が良好な材料であることが好ましい。このような金属膜１０４の材料としては、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｃｒ、Ｔａなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。金属膜１０５の材料としては、後工程で形成される金属膜３０に対して選択的にエッチング除去することのできる導電材料であることが好ましい。金属膜１０５の材料としては、例えば、Ｃｕ、Ｎｉなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。本実施形態では、金属膜１０４の材料として離型層１０２等との密着性に優れたＴｉを用い、金属膜１０５の材料としてＣｕを用いる。この場合に、金属膜１０４の厚さは例えば１０〜５０ｎｍ程度とすることができ、金属膜１０５の厚さは例えば１００〜８００ｎｍ程度とすることができる。
次いで、図３（ｃ）に示す工程では、シード層１０３の下面に、開口パターン１０６Ｘを有するレジスト層１０６を形成する。開口パターン１０６Ｘは、凹部２６（図１（ａ）参照）の形成領域に対応する部分のシード層１０３の下面を露出するように形成される。レジスト層１０６の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層１０６の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、シード層１０３の下面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口パターン１０６Ｘを有するレジスト層１０６を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層１０６を形成することができる。
続いて、レジスト層１０６をめっきマスクとして、シード層１０３をめっき給電層に利用する電解めっき法（ここでは、電解銅めっき法）を施すことにより、レジスト層１０６の開口パターン１０６Ｘから露出されたシード層１０３の下面に金属層１０７を形成する。金属層１０７の材料としては、例えば、Ｃｕ、Ｎｉなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。本実施形態では、金属層１０７の材料としてはＣｕを用いる。この場合に、金属層１０７の厚さは例えば２〜３μｍ程度とすることができる。
次いで、図３（ｄ）に示す工程では、図３（ｃ）に示したレジスト層１０６を剥離液（例えば、有機アミン系剥離液、苛性ソーダ、アセトンやエタノールなど）により除去する。続いて、金属層１０７をエッチングマスクとして、不要なシード層１０３をエッチングにより除去する。例えば、金属膜１０５（図３（ｂ）参照）がＣｕからなる場合には、硫酸過水系のエッチング液を用いたウェットエッチングにより金属膜１０５を除去する。また、金属膜１０５がＮｉからなる場合にも、ウェットエッチングにより金属膜１０５を除去することができる。金属膜１０４（図３（ｂ）参照）が例えばＴｉ，Ａｌ，Ｔａ等からなる場合には、四フッ化炭素（ＣＦ４）等のエッチングガスを用いたドライエッチング（プラズマエッチング）により、金属層１０７に対して選択的に金属膜１０４をエッチング除去する。また、金属膜１０４が例えばＮｉ，Ａｌ，Ｃｒ，Ｔａの場合には、ウェットエッチングにより金属膜１０４を除去することができる。
以上の工程により、離型層１０２の下面１０２Ａに、シード層１０３と金属層１０７とが順に積層された構造を有する犠牲パターン１０８が形成される。
次に、図４（ａ）に示す工程では、離型層１０２の下面１０２Ａに、所要の箇所に貫通孔１６Ｘを有する絶縁層１６を形成する。貫通孔１６Ｘは、犠牲パターン１０８と平面視で重なる位置に形成される。このとき、犠牲パターン１０８は、貫通孔１６Ｘの底部で外部に露出された状態となる。
ここで、絶縁層１６として樹脂フィルムを用いる場合には、離型層１０２の下面１０２Ａに樹脂フィルムを熱圧着によりラミネートし、その樹脂フィルムをフォトリソグラフィ法によりパターニングして絶縁層１６を形成する。なお、樹脂フィルムとしては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂のフィルムを用いることができる。また、離型層１０２の下面１０２Ａに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布し、その絶縁性樹脂をフォトリソグラフィ法によりパターニングして絶縁層１６を形成する。なお、液状又はペースト状の絶縁性樹脂としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を用いることができる。
なお、このような感光性樹脂を主成分とする絶縁性樹脂からなる絶縁層１６の下面１６Ａの粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。すなわち、絶縁層１６の下面１６Ａは、凹凸が少ない平滑面（低粗度面）に形成される。
次に、図４（ｂ）に示す工程では、絶縁層１６の下面１６Ａ全面と、貫通孔１６Ｘの底部に露出する犠牲パターン１０８の側面全面及び下面全面と、犠牲パターン１０８から露出する貫通孔１６Ｘの内面全面とを被覆するように金属膜３０を形成する。続いて、金属膜３０の表面全面（つまり、下面全面及び側面全面）を被覆するように金属膜３１を形成する。これら金属膜３０，３１は、例えば、スパッタ法や無電解めっき法により形成することができる。
次いで、図４（ｃ）に示す工程では、金属膜３１の下面に、所定の箇所に開口パターン１０９Ｘを有するレジスト層１０９を形成する。開口パターン１０９Ｘは、配線層１５（図１（ａ）参照）の形成領域に対応する部分の金属膜３１を露出するように形成される。レジスト層１０９の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層１０９の材料としては、レジスト層１０６（図３（ｃ）参照）と同様の材料を用いることができる。また、レジスト層１０９は、例えば、レジスト層１０６と同様の方法により形成することができる。
次に、レジスト層１０９をめっきマスクとして、レジスト層１０９の開口パターン１０９Ｘから露出された金属膜３１上に、金属膜３０，３１をめっき給電層に利用する電解めっき法（ここでは、電解銅めっき法）を施す。これにより、金属膜３１よりも内側の貫通孔１６Ｘを充填する金属層３３が形成され、絶縁層１６の下面１６Ａ上に形成された金属膜３１上に金属層３２が形成される。
続いて、レジスト層１０９を例えばアルカリ性の剥離液により除去する。次いで、金属層３２をエッチングマスクとして、不要な金属膜３０，３１をエッチングにより除去する。例えば、金属膜３１がＣｕからなる場合には、硫酸過水系のエッチング液を用いたウェットエッチングにより金属膜３１を除去する。金属膜３０が例えばＴｉ，Ａｌ，Ｔａ等からなる場合には、ＣＦ４等のエッチングガスを用いたドライエッチングにより金属膜３０を除去する。また、金属膜３０が例えばＮｉ，Ａｌ，Ｃｒ，Ｔａ等からなる場合には、ウェットエッチングにより金属膜３０を除去する。本工程により、図５（ａ）に示すように、貫通孔１６Ｘ内に形成された金属膜３０，３１と金属層３３とからなるビア配線２３が貫通孔１６Ｘ内に形成される。また、絶縁層１６の下面１６Ａ上に形成された金属膜３０，３１と金属層３２とからなる配線層１５が絶縁層１６の下面１６Ａに形成される。このように、配線層１５及びビア配線２３は、セミアディティブ法によって形成される。
次に、図５（ｂ）に示す工程では、図４（ａ）に示した工程と同様に、絶縁層１６の下面１６Ａに、配線層１５の下面の一部を露出する貫通孔１４Ｘを有する絶縁層１４を形成する。
続いて、図６（ａ）に示す工程では、図４（ｂ）〜図５（ａ）に示した工程と同様に、例えばセミアディティブ法により、貫通孔１４Ｘに充填されたビア配線２２と、そのビア配線２２を介して配線層１５と電気的に接続され、絶縁層１４の下面に積層された配線層１３とを形成する。
次いで、図４（ａ）に示した工程と同様に、絶縁層１４の下面に、配線層１３の下面の一部を露出する貫通孔１２Ｘを有する絶縁層１２を形成する。続いて、図４（ｂ）〜図５（ａ）に示した工程と同様に、例えばセミアディティブ法により、貫通孔１２Ｘに充填されたビア配線２１と、そのビア配線２１を介して配線層１３と電気的に接続され、絶縁層１２の下面に積層された配線層１１とを形成する。なお、必要に応じて、配線層１１の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。
次に、図６（ｂ）に示す工程では、絶縁層１２の下面に支持基板１１０を接着する。支持基板１１０は、例えば、支持体１１１と、その支持体１１１の上面に形成された離型層１１２とを有している。例えば、支持基板１１０の離型層１１２が形成されている側の面を絶縁層１２の下面に貼り付ける。支持体１１１の材料としては、例えば、シリコン、ガラス、金属（例えば、銅）などの剛性の高い板状材料を用いることができる。離型層１１２としては、例えば、紫外線剥離型接着剤、熱剥離型接着剤やレーザ剥離型接着剤を用いることができる。
ここで、離型層１１２の厚さは、例えば、配線層１１の厚さよりも厚くなるように設定することが好ましい。具体的には、配線層１１の厚さは例えば８〜１２μｍ程度であり、離型層１１２の厚さは例えば３０〜５０μｍ程度である。このように厚さを設定することにより、例えば絶縁層１２の下面にシート状の離型層１１２を熱圧着によりラミネートする際に、離型層１１２中に配線層１１が圧入される。これにより、配線層１１の側面全面及び下面全面が離型層１１２によって被覆される。このように配線層１１が離型層１１２中に圧入されると、その配線層１１の存在によって生じる絶縁層１２の下面側の凹凸が離型層１１２によって吸収されることになる。したがって、そのような凹凸に起因して支持基板１１０と絶縁層１２との間の接着力及び密着力が低下するといった問題の発生を抑制することができる。なお、絶縁層１２の下面にワニス状の離型層１１２を塗布する場合にも同様に、配線層１１の側面全面及び下面全面が離型層１１２によって被覆される。
続いて、支持基板１００を絶縁層１６から除去する。例えば、まず、離型層１０２の粘着力を低下させるために、紫外線の照射（離型層１０２が紫外線剥離型接着剤の場合）、加熱（離型層１０２が熱剥離型接着剤の場合）又はレーザ光の照射（離型層がレーザ剥離型接着剤の場合）を行う。続いて、離型層１０２及び支持体１０１を絶縁層１６から機械的に剥離する。これにより、図７（ａ）に示すように、絶縁層１６の上面１６Ｂとビア配線２３の上端面２３Ｂと犠牲パターン１０８の上面とが外部に露出される。具体的には、絶縁層１６の上面１６Ｂと金属膜３０の上面と金属膜１０４の上面とが外部に露出される。このとき、図６（ｂ）に示した支持基板１００の除去前に離型層１０２の下面１０２Ａと接していた、絶縁層１６の上面１６Ｂとビア配線２３の上端面２３Ｂと犠牲パターン１０８の上面とは、離型層１０２の下面１０２Ａ（平滑面）に沿った形状に形成される。すなわち、絶縁層１６の上面１６Ｂとビア配線２３の上端面２３Ｂと犠牲パターン１０８の上面とには、離型層１０２の下面１０２Ａの形状が転写される。このため、絶縁層１６の上面１６Ｂとビア配線２３の上端面２３Ｂと犠牲パターン１０８の上面とは、凹凸が少ない平滑面（例えば、表面粗さＲａ値が１５〜５０ｎｍ程度となる平滑面）に形成される。
次に、図７（ｂ）に示す工程では、図４（ａ）に示した工程と同様に、絶縁層１６の上面１６Ｂに、ビア配線２３の上端面２３Ｂ全面を露出する貫通孔１７Ｘを有する絶縁層１７を形成する。貫通孔１７Ｘは、ビア配線２３と平面視で重なる位置に、ビア配線２３の上端面２３Ｂの平面形状よりも大きく形成される。
続いて、図８（ａ）に示す工程では、犠牲パターン１０８の最上層に形成された金属膜１０４（図７（ｂ）参照）を除去するとともに、絶縁層１６，１７の一部を削る（薄化する）。例えば、ビア配線２３の上端部の外側面（ビア配線２３の上方側の外側面）が絶縁層１６から露出されるように、外部に露出された絶縁層１６，１７を全体的に薄化する。具体的には、絶縁層１７の上面側、貫通孔１７Ｘの内側面側及び貫通孔１７Ｘの底部に露出する絶縁層１６の上面１６Ｂ側から絶縁層１６，１７が薄化される。これにより、貫通孔１７Ｘの底部に露出する絶縁層１６の上面１６Ｂに凹部１６Ｙが形成され、その凹部１６Ｙにおいてビア配線２３の上端部の外側面が外部に露出される。すなわち、凹部１６Ｙの形成により、ビア配線２３の上端部がバンプ２５として外部に露出される。このバンプ２５は、凹部１６Ｙ内に突出するように形成され、その周囲が絶縁層１６，１７（具体的には、凹部１６Ｙの内側面を構成する絶縁層１６及び貫通孔１７Ｘの内側面を構成する絶縁層１７）の壁によって取り囲まれる。また、本工程では、犠牲パターン１０８の金属膜１０４が除去され、金属膜１０５の上面が外部に露出される。なお、絶縁層１６，１７の薄化により、貫通孔１７Ｘの開口径は上記薄化前よりも大きくなり、絶縁層１７の厚さは上記薄化前よりも薄くなる。
本工程の方法は、図７（ｂ）に示した構造体において最表面（ここでは、最上面）に位置する金属膜１０４及び金属膜３０の材料の組み合わせによって異なる。
例えば、金属膜１０４と金属膜３０とが異種の導電材料からなる場合（例えば、金属膜１０４がＮｉ層、金属膜３０がＴｉ層である場合）には、ウェットエッチングにより金属膜１０４を除去する。この場合には、金属膜３０（Ｔｉ層）に対して金属膜１０４（Ｎｉ層）が選択的にエッチングされるようにエッチング液等のエッチング条件が設定される。このウェットエッチングにより金属膜１０４を除去する場合には、ウェットエッチングとは別に、絶縁層１６，１７の薄化処理を行う。絶縁層１６，１７の薄化処理は、例えば、ＣＦ４ガス等を添加せずに、Ｏ２ガスのみを用いたドライエッチング（プラズマエッチング）により行うことができる。このようなＯ２ガスのみを用いたドライエッチングによれば、金属は削られず、絶縁層１６，１７（感光性樹脂層）のみが削られる。本工程において、絶縁層１６，１７の薄化処理は、ウェットエッチングによる金属膜１０４の除去処理の前であっても後であってもよい。なお、ウェットエッチングにより金属膜１０４を除去する場合の金属膜１０４の材料としては、例えば、Ｎｉ，Ａｌ，Ｃｒ，Ｔａの中から選択することができる。また、この場合の金属膜３０の材料としては、例えば、Ｔｉ，Ｎｉ，Ａｌ，Ｃｒ，Ｔａのうち金属膜１０４の材料とは異なる金属を選択することができる。
一方、金属膜１０４と金属膜３０とが同種の導電材料からなる場合（例えば、金属膜１０４，３０が共にＴｉ層である場合）には、ＣＦ４等のエッチングガスを用いたドライエッチングにより、金属膜１０４（Ｔｉ層）を除去する。但し、この場合には、ドライエッチングにより、金属膜３０（Ｔｉ層）もエッチングされる。そこで、金属膜１０４，３０が同種の導電材料からなる場合には、図４（ｂ）に示した工程において、金属膜３０の厚さを、金属膜１０４の厚さよりも厚く（例えば、２倍以上厚く）形成する。これにより、金属膜１０４，３０の両方をドライエッチングでエッチングしたときに、金属膜１０４を除去した上で、厚く形成した金属膜３０のみを残すことができる。すなわち、この方法では、ドライエッチングにより、金属膜１０４を除去するとともに、金属膜３０を薄化する。この場合には、ドライエッチングの条件を調整することにより、金属膜１０４の除去と同時に、絶縁層１６，１７の薄化を行うことができる。例えば、ＣＦ４ガスとＯ２ガスとを用いたドライエッチングの場合には、ＣＦ４ガスとＯ２ガスとの添加割合を調整することにより、金属膜１０４の除去と絶縁層１６，１７の薄化とを同時に行うことができる。但し、絶縁層１６，１７の薄化は、ウェットエッチングの場合と同様に、金属膜１０４の除去とは別工程で行ってもよい。なお、ドライエッチングにより金属膜１０４を除去する場合の金属膜１０４，３０の材料としては、例えば、Ｔｉ，Ａｌ，Ｔａの中から選択することができる。
続いて、金属膜３０をエッチングマスクとして、金属膜１０５及び金属層１０７をエッチングにより除去する。例えば、金属膜１０５及び金属層１０７がＣｕからなる場合には、硫酸過水系のエッチング液を用いたウェットエッチングにより、金属膜３０に対して選択的に金属膜１０５及び金属層１０７を除去する。本工程により、犠牲パターン１０８が除去される。これにより、図８（ｂ）に示すように、ビア配線２３の上端面２３Ｂに凹部２６が形成される。すなわち、凹部２６は、犠牲パターン１０８の形状に応じた形状に形成される。
図９（ａ）に示すように、以上説明した工程により、支持基板１１０上に配線基板１０が製造される。
次に、図９（ｂ）に示す工程では、凹部１６Ｙ内に突出されたバンプ２５上にはんだ４０を形成する。はんだ４０は、例えば、はんだボールの搭載やはんだペーストの塗布により形成することができる。このとき、はんだ４０は、ビア配線２３の凹部２６に入り込み、凹部２６を充填するように形成される。これにより、はんだ４０とビア配線２３の上端面２３Ｂのみとが接触される場合に比べて、バンプ２５とはんだ４０との接触面積を増大させることができる。
次に、図１０（ａ）に示す工程では、回路形成面（ここでは、下面）に形成された接続端子６１を有する半導体素子６０を準備する。続いて、バンプ２５上に、半導体素子６０の接続端子６１をフリップチップ接合する。例えば、接続端子６１とバンプ２５とを位置合わせした後に、リフロー処理を行ってはんだ４０を溶融させ、接続端子６１をバンプ２５に電気的に接続する。このフリップチップ接合の際に、はんだ４０が平面方向（図中左右方向）に広がる。このとき、バンプ２５は凹部１６Ｙの内側面及び貫通孔１７Ｘの内側面によって取り囲まれている。このため、はんだ４０が平面方向に広がることが抑制され、隣接するはんだ４０同士がショートすることを好適に抑制することができる。
次いで、絶縁層１７の上面に、半導体素子６０を封止する封止樹脂７０を形成する。封止樹脂７０は、例えば、半導体素子６０を全体的に被覆し、はんだ４０及び接続端子６１の表面を被覆するように形成される。例えば、封止樹脂７０の材料として熱硬化性を有したモールド樹脂を用いる場合には、配線基板１０に半導体素子６０を搭載した構造体を金型内に収容し、その金型内に圧力（例えば、５〜１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を１８０℃程度の温度で加熱して硬化させることで、封止樹脂７０を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
続いて、配線基板１０から支持基板１１０を除去する。支持基板１１０の除去は、支持基板１００の除去と同様に行うことができる。例えば、紫外線の照射、加熱やレーザ光の照射により離型層１１２の粘着力を低下させた後に、その離型層１１２及び支持体１１１を配線基板１０（絶縁層１２）から機械的に剥離する。これにより、図１０（ｂ）に示すように、絶縁層１２の下面と配線層１１の側面及び下面とが外部に露出される。そして、以上説明した製造工程により、図２に示した半導体装置５０を製造することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）絶縁層１６の下面１６Ａ側から絶縁層１６の上面１６Ｂ側に向かうに連れて細くなる先細り形状に形成されたビア配線２３の上端部、つまり幅の小さい上端部を電極パッドとして利用した。これにより、電極パッドの平面形状を容易に小さくできるため、半導体素子６０の接続端子６１の狭ピッチ化に対応することができる。さらに、ビア配線２３の上端面２３Ｂに、凹部２６を形成して段差（凹凸）を形成した。これにより、はんだ４０とビア配線２３とを３次元的に接続させることができるため、はんだ４０とビア配線２３の上端面２３Ｂのみとが２次元的に接続される場合に比べて、はんだ４０とビア配線２３との接触面積を増大させることができる。したがって、ビア配線２３の上端部（つまり、電極パッド）の平面形状を小さくした場合であっても、はんだ４０と電極パッドとの接続信頼性が低下することを好適に抑制できる。
（２）絶縁層１６の上面に、ビア配線２３の上端部（つまり、バンプ２５）の外側面を露出させる凹部１６Ｙを形成した。これにより、ビア配線２３の上端部にはんだ４０を形成した場合に、バンプ２５の外側面とはんだ４０とを接触させることができるため、はんだ４０とビア配線２３との接触面積を増大させることができる。したがって、はんだ４０とビア配線２３との接続信頼性を向上させることができる。
（３）バンプ２５を、凹部１６Ｙの内側面及び貫通孔１７Ｘの内側面によって取り囲むようにした。これにより、はんだ４０が平面方向に広がることが抑制される。したがって、バンプ２５が狭ピッチ化された場合であっても、隣接するはんだ４０同士がショートすることを好適に抑制することができる。
（４）バンプ２５を絶縁層１６の凹部１６Ｙ内に形成するようにした。これにより、バンプ２５は、その周囲が凹部１６Ｙの内側面を構成する絶縁層１６によって囲まれ、その絶縁層１６によって保護される。このため、接触等の外力がバンプ２５に加わり難くなる。したがって、外力に起因するバンプ２５の変形を抑制することができ、ひいてはバンプ２５とはんだ４０との接続信頼性を向上させることができる。
（５）バンプ２５を、絶縁層１６の下面１６Ａ側から絶縁層１６の上面１６Ｂ側に向かうに連れて細くなるテーパ形状に形成した。このようにバンプ２５の外側面を傾斜面とすることにより、テーパ形状を有さないバンプに比べて、バンプ２５への応力集中が緩和されるため、バンプ２５にクラックや断線等が発生することを好適に抑制できる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図１１に示すように、凹部２６の内側面及び底面を、例えば、ビア配線２３の上端面２３Ｂよりも表面粗度が大きく設定された粗化面３０Ｒに形成してもよい。この粗化面３０Ｒの形成により、バンプ２５上にはんだ４０（図２参照）を形成した場合に、ビア配線２３（金属膜３０）とはんだ４０との接触面積を増大させることができる。この場合に、金属層３３の凹部３４の内側面及び底面を、例えば、金属層３３の上端面３３Ｂやビア配線２３の上端面２３Ｂよりも表面粗度が大きく設定された粗化面３３Ｒに形成してもよい。また、粗化面３３Ｒを被覆する金属膜３１の表面を、ビア配線２３の上端面２３Ｂよりも表面粗度が大きく設定された粗化面３１Ｒに形成してもよい。
このような粗化面３０Ｒ，３１Ｒ，３３Ｒは例えば以下の方法により形成することができる。すなわち、図３（ｄ）に示した工程で形成された犠牲パターン１０８に対して粗化処理を施した後に、金属膜３０，３１及び金属層３３を順に形成することにより、粗化面３０Ｒ，３１Ｒ，３３Ｒを形成することができる。犠牲パターン１０８に対する粗化処理は、例えば、エッチング処理、黒化処理、ＣＺ処理により行うことができる。
なお、図１１に示した変形例において、粗化面３３Ｒ及び粗化面３１Ｒの形成を省略してもよい。
・図１２に示すように、金属層３３の凹部３４の内側面を被覆する金属膜３０，３１を省略してもよい。すなわち、この場合の金属膜３０，３１は、凹部３４の内側面を露出するように形成される。具体的には、金属膜３１は、金属層３３の外側面及び上端面３３Ｂと凹部３４の底面とを被覆し、凹部３４の内側面を露出するように形成される。金属膜３０は、金属膜３１の上面及び外側面を被覆し、凹部３４の内側面を露出するように形成される。ここで、金属層３３の上端面３３Ｂを被覆する金属膜３１と、凹部３４の底面を被覆する金属膜３１とは互いに分離されている。同様に、金属層３３の上端面３３Ｂの上に形成された金属膜３０と、凹部３４の底面の上に形成された金属膜３０とは互いに分離されている。
このような構造を有するビア配線２３の製造方法の一例を以下に説明する。
まず、図１３（ａ）に示す工程では、支持基板１００の離型層１０２の下面１０２Ａに、犠牲パターン１０８Ａを形成する。ここで、犠牲パターン１０８Ａの材料としては、後工程で形成される金属膜３０，３１及び金属層３３に対して選択的にエッチング除去することのできる導電材料を用いることができる。犠牲パターン１０８Ａの材料としては、例えば、Ｎｉ，Ａｌ，Ｃｒ，Ｔａの中から選択することができる。なお、犠牲パターン１０８Ａは、１層の金属層からなる構造であってもよいし、複数層の金属層が積層された構造であってもよい。
続いて、図４（ａ）に示した工程と同様に、離型層１０２の下面１０２Ａに、貫通孔１６Ｘを有する絶縁層１６を形成する。
次いで、図１３（ｂ）に示す工程では、図４（ｂ）〜図５（ａ）に示した工程と同様に、金属膜３０，３１及び金属層３３からなるビア配線２３を形成するとともに、金属膜３０，３１及び金属層３２からなる配線層１５を形成する。このとき、金属膜３０は、絶縁層１６の下面１６Ａと貫通孔１６Ｘの内側面と貫通孔１６Ｘの底面とを連続的に被覆するとともに、犠牲パターン１０８Ａの下面を被覆するように形成されている。金属膜３１は、金属膜３０の下面及び側面を被覆するように形成されている。すなわち、本工程では、金属膜３０，３１が犠牲パターン１０８Ａの外側面の一部を露出するように形成されている。換言すると、犠牲パターン１０８Ａの外側面の一部は、金属膜３０，３１から露出され、金属層３３によって被覆されている。
次に、図１３（ｃ）に示す工程では、図５（ｂ）〜図７（ｂ）に示した工程と同様の工程を実施することにより、絶縁層１６の上面１６Ｂに絶縁層１７が形成され、絶縁層１６の上面から犠牲パターン１０８Ａの上面及びビア配線２３の上端面２３Ｂが露出された構造体を得る。
続いて、ウェットエッチングにより、金属膜３０，３１及び金属層３３に対して選択的に犠牲パターン１０８Ａをエッチング除去する。この場合には、金属膜３０，３１及び金属層３３に対して犠牲パターン１０８Ａが選択的にエッチングされるようにエッチング液等のエッチング条件が設定される。図１３（ｄ）に示すように、犠牲パターン１０８Ａが除去されると、ビア配線２３の上端面２３Ｂに凹部２６が形成され、凹部２６及び凹部３４の内側面を構成する金属層３３が外部に露出される。
また、図１３（ｄ）に示す工程では、絶縁層１６，１７の薄化処理を行う。この薄化処理は、例えば、Ｏ２ガスのみを用いたドライエッチングにより行うことができる。
・図１４（ａ）に示すように、離型層１０２の下面１０２Ａに形成される犠牲パターン１０８Ｂを、図１４（ａ）において上側（支持基板１００側）から下側（犠牲パターン１０８Ｂの下面側）に向かうに連れて細くなるテーパ状に形成してもよい。例えば、犠牲パターン１０８Ｂを、下面の面積が上面の面積よりも小さくなる略逆円錐台形状に形成してもよい。なお、犠牲パターン１０８Ｂの材料としては、後工程で形成される金属膜３０に対して選択的にエッチング除去することのできる導電材料を用いることができる。犠牲パターン１０８Ｂの材料としては、例えば、Ｎｉ，Ａｌ，Ｃｒ，Ｔａの中から選択することができる。また、犠牲パターン１０８Ｂは、１層の金属層からなる構造であってもよいし、複数層の金属層が積層された構造であってもよい。
次に、犠牲パターン１０８Ｂを利用したビア配線２３の製造方法について説明する。
図１４（ａ）に示す工程では、犠牲パターン１０８Ｂを形成した後に、離型層１０２の下面１０２Ａに、貫通孔１６Ｘを有する絶縁層１６を形成する。
次いで、図１４（ｂ）に示す工程では、図４（ｂ）〜図５（ａ）に示した工程と同様に、金属膜３０，３１及び金属層３３からなるビア配線２３を形成するとともに、金属膜３０，３１及び金属層３２からなる配線層１５を形成する。このとき、犠牲パターン１０８Ｂの外側面が、犠牲パターン１０８Ｂの下面から上面に向かうに連れて外側に広がるように形成されている。このため、スパッタ法により金属膜３０，３１を形成した場合であっても、犠牲パターン１０８Ｂの外側面を被覆する金属膜３０，３１を好適に形成することができる。また、本工程では、略逆円錐台形状に形成された犠牲パターン１０８Ｂに沿って金属膜３０，３１及び金属層３３が形成される。このため、ビア配線２３の上端面２３Ｂには略逆円錐台形状の凹部２６が形成され、金属層３３の上端面３３Ｂには略逆円錐台形状の凹部３４が形成される。
次に、図１４（ｃ）に示す工程では、図５（ｂ）〜図７（ｂ）に示した工程と同様の工程を実施することにより、絶縁層１６の上面１６Ｂに絶縁層１７が形成され、絶縁層１６の上面から犠牲パターン１０８Ｂの上面及びビア配線２３の上端面２３Ｂが露出された構造体を得る。
続いて、図１４（ｄ）に示す工程では、図８（ａ）及び図８（ｂ）に示した工程（又は図１３（ｄ）に示した工程）と同様に、犠牲パターン１０８Ｂを除去するとともに、絶縁層１６，１７を薄化する。これにより、略逆円錐台形状に形成された凹部２６の内面が外部に露出される。また、絶縁層１６の上面１６Ｂに凹部１６Ｙが形成され、ビア配線２３の上端部の外側面が外部に露出される。このように凹部２６が略逆円錐台形状に形成されることにより、ビア配線２３（金属膜３０）とはんだ４０との接触面積を増大させることができる。
・上記実施形態では、凹部２６の内側面を平面に形成した。これに限らず、例えば、凹部２６の内側面を曲面に形成してもよい。また、凹部２６の内側面が平面及び曲面の両方の面を有していてもよい。
・上記実施形態では、バンプ２５の上端面２３Ｂを平坦面に形成した。これに限らず、例えば、バンプ２５の上端面２３Ｂを曲面に形成してもよい。
・上記実施形態では、バンプ２５の外側面を、断面視において直線状に傾斜するように形成した。これに限らず、例えば、バンプ２５の外側面を曲面に形成してもよい。
・図１５に示すように、絶縁層１６の凹部１６Ｙの形成を省略してもよい。この場合には、ビア配線２３の上端部の外側面全面が絶縁層１６に接し、その絶縁層１６によって被覆される。この場合であっても、ビア配線２３の上端面２３Ｂに凹部２６が形成されているため、上記実施形態の（１）の効果と同様の効果を得ることができる。
なお、図１５に示した構造は、図８（ａ）に示した工程で絶縁層１６，１７の薄化処理を省略することにより形成できる。
・図１６に示すように、絶縁層１２の下面に、配線層１１を被覆するようにソルダーレジスト層８０を形成するようにしてもよい。ソルダーレジスト層８０には、例えば、最下層の配線層１１の一部を外部接続用パッド１１Ｐとして露出させるための開口部８０Ｘが形成されている。必要に応じて、開口部８０Ｘに露出する配線層１１上（つまり、外部接続用パッド１１Ｐ上）に表面処理層を形成するようにしてもよい。
この場合には、例えば、支持基板１１０上に配線基板１０を形成した後に、支持基板１１０を配線基板１０から除去する。そして、支持基板１１０の除去により外部に露出した絶縁層１２の下面にソルダーレジスト層８０を形成する。
なお、本変形例では、配線基板１０の最外層となる保護絶縁層の一例としてソルダーレジスト層８０を例示したが、各種の感光性を有する絶縁性樹脂から保護絶縁層を形成することができる。
・上記実施形態の絶縁層１７の上面に保護絶縁層（例えば、ソルダーレジスト層）を形成してもよい。
・上記実施形態の絶縁層１７を省略してもよい。
・上記実施形態における凹部２６の平面配置、平面形状や個数は特に限定されない。
例えば、図１７（ａ）に示すように、凹部２６の平面形状を、略十字状に形成してもよい。また、図１７（ｂ）に示すように、凹部２６の平面形状を、略格子状に形成してもよい。図１７（ａ）及び図１７（ｂ）に示した例では、凹部２６の平面方向の端部がビア配線２３の外側面まで延在するように形成されている。この場合には、凹部２６の内面がビア配線２３の外側面から露出される。これに限らず、凹部２６の平面方向の端部をビア配線２３の外側面まで延在しないように形成してもよい。
あるいは、図１７（ｃ）に示すように、ビア配線２３の上端面２３Ｂに、複数（ここでは、４つ）の凹部２６を形成してもよい。本例では、各凹部２６の平面形状は、略扇形状に形成されている。
なお、図１（ａ）及び図１７（ａ）〜図１７（ｃ）に示した凹部２６とは別の平面形状（例えば、帯状や波形状）を有する凹部２６をビア配線２３の上端面２３Ｂに形成してもよい。また、異なる平面形状を有する複数種類の凹部２６を１つの上端面２３Ｂに形成してもよい。
・上記実施形態では、配線基板１０に半導体素子６０を実装し、その半導体素子６０を封止する封止樹脂７０を形成した後に、支持基板１１０を除去したが、支持基板１１０を除去するタイミングはこれに限定されない。すなわち、支持基板１１０を除去した後の構造体のみで剛性を十分に確保することができれば、支持基板１１０を除去するタイミングは特に限定されない。例えば、支持基板１１０上に配線基板１０を形成した直後に支持基板１１０を除去するようにしてもよい。この場合には、支持基板１１０を除去した後に、半導体素子６０の実装と、封止樹脂７０の形成とが行われる。
・上記実施形態では、ビア配線２３の上端面２３Ｂ（金属膜３０の上面）と絶縁層１６の上面１６Ｂとを略同一平面上に形成した。これに限らず、ビア配線２３の上端面２３Ｂを、絶縁層１６の上面１６Ｂよりも下方に凹むように形成してもよい。また、ビア配線２３の上端面２３Ｂを、絶縁層１６の上面１６Ｂよりも上方に突出するように形成してもよい。
・上記実施形態では、絶縁層１２，１４，１６，１７の材料として、感光性樹脂を主成分とする絶縁性樹脂を用いるようにした。これに限らず、絶縁層１２，１４，１６，１７の材料として、熱硬化性樹脂を主成分とする絶縁性樹脂を用いるようにしてもよい。
・上記実施形態の配線基板１０における配線層１１，１３，１５及び絶縁層１２，１４，１６，１７の層数や配線の取り回しなどは様々に変形・変更することが可能である。
・上記実施形態では、配線基板１０に半導体素子６０を実装するようにした。これに限らず、例えば、半導体素子６０の代わりに、チップコンデンサ、チップ抵抗やチップインダクタ等のチップ部品や水晶振動子などの電子部品を配線基板１０に実装するようにしてもよい。
・上記実施形態では、半導体素子６０の裏面を被覆するように封止樹脂７０を形成した。これに限らず、半導体素子６０の裏面を露出するように封止樹脂７０を形成してもよい。
・上記実施形態の半導体装置５０において、各半導体素子６０と配線基板１０との間にアンダーフィル樹脂を形成するようにしてもよい。
・上記実施形態並びに各変形例は適宜組み合わせてもよい。
１０ 配線基板
１５ 配線層
１６ 絶縁層（第１絶縁層）
１６Ｘ 貫通孔（第１貫通孔）
１６Ｙ 凹部（第１凹部）
１７ 絶縁層（第２絶縁層）
２３ ビア配線
２５ バンプ
２６ 凹部（第２凹部）
３０ 金属膜（第２金属膜）
３０Ｒ 粗化面
３１ 金属膜（第１金属膜）
３３ 金属層（第１金属層）
５０ 半導体装置
６０ 半導体素子（電子部品）
１００ 支持基板
１０４ 金属膜（第３金属膜）
１０５ 金属膜（第４金属膜）
１０７ 金属層（第２金属層）
１０８，１０８Ａ，１０８Ｂ 犠牲パターン

Claims (11)

  1. 第１絶縁層と、
    前記第１絶縁層の下面に形成された配線層と、
    前記第１絶縁層を厚さ方向に貫通する第１貫通孔と、
    前記第１貫通孔に充填され前記配線層と接続され、前記第１絶縁層の下面側から前記第１絶縁層の上面側に向かうに連れて細くなる先細り形状のビア配線と、
    前記ビア配線の上端面に形成された第１凹部と、を有し、
    前記ビア配線の上端部は、電子部品と電気的に接続するための電極パッドであることを特徴とする配線基板。
  2. 前記第１絶縁層には、前記第１貫通孔と平面視で重なる位置に、前記ビア配線の上端部の外側面を露出させる第２凹部が形成され、
    前記ビア配線の上端部は、前記第２凹部の底面よりも上方に突出して形成されており、
    前記ビア配線の上端部は、平面視において、前記第２凹部の内側面を構成する前記第１絶縁層に取り囲まれていることを特徴とする請求項１に記載の配線基板。
  3. 前記第１絶縁層の上面に形成された第２絶縁層を有し、
    前記第２絶縁層には、前記ビア配線の上端面全面を露出させる第２貫通孔が形成されていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記ビア配線は、前記第１絶縁層の下面側から前記第１絶縁層の上面側に向かうに連れて細くなる先細り形状の金属層と、前記金属層の表面を被覆する第１金属膜と、前記第１金属膜の表面を被覆し、前記第１貫通孔の内側面に接する第２金属膜とを有し、
    前記第２金属膜は、前記第１金属膜よりも前記第１絶縁層との密着性が高い材料からなることを特徴とする請求項１〜３のいずれか一項に記載の配線基板。
  5. 前記第１凹部の内面は、前記ビア配線の上端面よりも表面粗度の大きい粗化面であることを特徴とする請求項１〜４のいずれか一項に記載の配線基板。
  6. 請求項１〜５のいずれか一項に記載の配線基板と、
    前記ビア配線の上端部の上に形成され、前記第１凹部を充填するように形成されたはんだと、
    前記はんだを介して前記ビア配線に接続された前記電子部品と、
    を有することを特徴とする半導体装置。
  7. 支持基板を準備する工程と、
    前記支持基板の下面に犠牲パターンを形成する工程と、
    前記支持基板の下面に、前記犠牲パターンと平面視で重なる位置に第１貫通孔を有する第１絶縁層を形成する工程と、
    前記第１貫通孔を充填するビア配線を形成するとともに、前記ビア配線と接続される配線層を前記第１絶縁層の下面に形成する工程と、
    前記支持基板を除去する工程と、
    前記犠牲パターンを除去する工程と、
    を有することを特徴とする配線基板の製造方法。
  8. 前記支持基板を除去する工程の後に、
    前記第１絶縁層の上面に、前記ビア配線の上端面全面を露出する第２貫通孔を有する第２絶縁層を形成する工程と、
    前記第２絶縁層の上面側から前記第２絶縁層及び前記第１絶縁層を薄化し、前記第１絶縁層の上面に、前記ビア配線の上端部の外側面を露出させる第２凹部を形成する工程と、
    を有することを特徴とする請求項７に記載の配線基板の製造方法。
  9. 前記ビア配線を形成する工程は、
    前記第１貫通孔の底部に露出した前記犠牲パターンの下面及び側面と、前記犠牲パターンから露出した前記第１貫通孔の内面とを被覆する第２金属膜を形成する工程と、
    前記第２金属膜の表面を被覆する第１金属膜を形成する工程と、
    前記第１金属膜よりも内側の前記第１貫通孔を充填する第１金属層を形成する工程と、を有し、
    前記犠牲パターンを除去する工程では、ウェットエッチングにより、前記第２金属膜に対して前記犠牲パターンが選択的に除去されることを特徴とする請求項７又は８に記載の配線基板の製造方法。
  10. 前記犠牲パターンを形成する工程では、前記支持基板の下面に、第３金属膜と第４金属膜と第２金属層とが順に積層された構造を有する前記犠牲パターンが形成され、
    前記ビア配線を形成する工程は、
    前記第１貫通孔の底部に露出した前記犠牲パターンの下面及び側面と、前記犠牲パターンから露出した前記第１貫通孔の内面とを被覆し、前記第３金属膜よりも厚い第２金属膜を形成する工程と、
    前記第２金属膜の表面を被覆する第１金属膜を形成する工程と、
    前記第１金属膜よりも内側の前記第１貫通孔を充填する第１金属層を形成する工程と、を有し、
    前記犠牲パターンを除去する工程は、
    ドライエッチングにより、前記第３金属膜を除去するとともに、前記第２金属膜を薄化する工程と、
    ウェットエッチングにより、前記第２金属膜に対して前記第４金属膜及び前記第２金属層を選択的に除去する工程と、
    を有することを特徴とする請求項７又は８に記載の配線基板の製造方法。
  11. 前記犠牲パターンを形成する工程では、前記支持基板側から前記犠牲パターンの下面側に向かうに連れて細くなる前記犠牲パターンが形成されることを特徴とする請求項７〜１０のいずれか一項に記載の配線基板の製造方法。
JP2016125463A 2016-06-24 2016-06-24 配線基板、半導体装置及び配線基板の製造方法 Active JP6615701B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016125463A JP6615701B2 (ja) 2016-06-24 2016-06-24 配線基板、半導体装置及び配線基板の製造方法
US15/627,542 US10396024B2 (en) 2016-06-24 2017-06-20 Wiring substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016125463A JP6615701B2 (ja) 2016-06-24 2016-06-24 配線基板、半導体装置及び配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2017228719A true JP2017228719A (ja) 2017-12-28
JP2017228719A5 JP2017228719A5 (ja) 2019-02-07
JP6615701B2 JP6615701B2 (ja) 2019-12-04

Family

ID=60677898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016125463A Active JP6615701B2 (ja) 2016-06-24 2016-06-24 配線基板、半導体装置及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US10396024B2 (ja)
JP (1) JP6615701B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192885A (ja) * 2018-04-27 2019-10-31 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR20200009623A (ko) * 2018-07-19 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6122561B2 (ja) * 2015-04-27 2017-04-26 京セラ株式会社 回路基板およびこれを備える電子装置
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
US10573583B2 (en) 2018-06-20 2020-02-25 Texas Instruments Incorporated Semiconductor device package with grooved substrate
JP7240909B2 (ja) * 2019-03-13 2023-03-16 新光電気工業株式会社 配線基板及びその製造方法
CN112205082B (zh) * 2019-04-23 2022-08-09 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
US10950531B2 (en) * 2019-05-30 2021-03-16 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
CN113517209A (zh) * 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体结构及其形成方法
KR20220086321A (ko) * 2020-12-16 2022-06-23 삼성전기주식회사 인쇄회로기판 및 전자부품 패키지
US20230187400A1 (en) * 2021-12-13 2023-06-15 Amkor Technology Singapore Holding Pte. Ltd. Electronic devices and methods of manufacturing electronic devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109987A (ja) * 2001-10-02 2003-04-11 Toshiba Corp フリップチップ実装基板および半導体装置
JP2012019080A (ja) * 2010-07-08 2012-01-26 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2013211497A (ja) * 2012-03-30 2013-10-10 Keihin Corp 部品接合構造
JP2015095590A (ja) * 2013-11-13 2015-05-18 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
US20150179591A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Backside Redistribution Layer (RDL) Structure
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190078B2 (en) * 2004-12-27 2007-03-13 Khandekar Viren V Interlocking via for package via integrity
US20060178007A1 (en) * 2005-02-04 2006-08-10 Hiroki Nakamura Method of forming copper wiring layer
TWI390692B (zh) * 2009-06-23 2013-03-21 Unimicron Technology Corp 封裝基板與其製法暨基材
JP5355380B2 (ja) 2009-12-25 2013-11-27 新光電気工業株式会社 多層配線基板
KR101677507B1 (ko) * 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
CN103985683B (zh) * 2013-02-08 2017-04-12 精材科技股份有限公司 晶片封装体

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109987A (ja) * 2001-10-02 2003-04-11 Toshiba Corp フリップチップ実装基板および半導体装置
JP2012019080A (ja) * 2010-07-08 2012-01-26 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2013211497A (ja) * 2012-03-30 2013-10-10 Keihin Corp 部品接合構造
JP2015095590A (ja) * 2013-11-13 2015-05-18 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
US20150179591A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Backside Redistribution Layer (RDL) Structure
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192885A (ja) * 2018-04-27 2019-10-31 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP7202784B2 (ja) 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR20200009623A (ko) * 2018-07-19 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
KR102145203B1 (ko) * 2018-07-19 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
US10396024B2 (en) 2019-08-27
US20170372997A1 (en) 2017-12-28
JP6615701B2 (ja) 2019-12-04

Similar Documents

Publication Publication Date Title
JP6615701B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US10383228B2 (en) Electronic component device and method for manufacturing the same
US9859201B2 (en) Wiring substrate, semiconductor device, and method for manufacturing wiring substrate
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP6816964B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US10892216B2 (en) Wiring substrate and semiconductor device
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US20140048944A1 (en) Interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US9824963B2 (en) Wiring board, and semiconductor device
TWI517319B (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
US9622347B2 (en) Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device
JP2017157666A (ja) 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US20160240462A1 (en) Semiconductor substrate structure, semiconductor package and method of manufacturing the same
TWI487043B (zh) 製造具有內建定位件之複合線路板之方法
US9711476B2 (en) Wiring board and electronic component device
JP2011071315A (ja) 配線基板及び配線基板の製造方法
US20160111359A1 (en) Electronic package and fabrication method thereof
JP6626687B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US11749596B2 (en) Wiring substrate
JP2022071600A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6223858B2 (ja) 配線基板及び配線基板の製造方法
JP2013084812A (ja) 半導体パッケージの製造方法及び半導体パッケージ
JP2015088557A (ja) 多層配線基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190813

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190815

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191106

R150 Certificate of patent or registration of utility model

Ref document number: 6615701

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150