JP2010040862A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010040862A
JP2010040862A JP2008203395A JP2008203395A JP2010040862A JP 2010040862 A JP2010040862 A JP 2010040862A JP 2008203395 A JP2008203395 A JP 2008203395A JP 2008203395 A JP2008203395 A JP 2008203395A JP 2010040862 A JP2010040862 A JP 2010040862A
Authority
JP
Japan
Prior art keywords
electrode
substrate
electrode pad
hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008203395A
Other languages
English (en)
Inventor
Hideyuki Wada
英之 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2008203395A priority Critical patent/JP2010040862A/ja
Priority to CN2009801292288A priority patent/CN102105969A/zh
Priority to EP09804747A priority patent/EP2317544A4/en
Priority to PCT/JP2009/003776 priority patent/WO2010016260A1/ja
Publication of JP2010040862A publication Critical patent/JP2010040862A/ja
Priority to US13/021,415 priority patent/US20110133343A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貫通電極と電極パッドの接合信頼性を確保しつつ、貫通電極位置に形成されるオーバーコート樹脂やランド部の基板エッジとの接触・干渉を回避できる半導体装置を提供する。
【解決手段】半導体基板2と、半導体基板2の一方の面2a側に配された電極パッド4と、半導体基板2の他方の面側2bから一方の面側2aに向かって配され、電極パッド4の一部を露呈する貫通孔5と、貫通孔5の内側に配され、電極パッド4と電気的に接続される貫通電極8と、を少なくとも備えた半導体装置であって、電極パッド4と貫通電極8との接合部10が、電極パッド4の面内において、その中央域よりも半導体基板2の中央寄りの領域に配されていることを特徴とする。
【選択図】図2

Description

本発明は、貫通電極を備えた半導体装置に関する。
近年、携帯電話等の電子機器の高機能化が進み、これらの機器に用いられるICやLSI等の電子デバイス、及びOEICや光ピックアップ等の光デバイスにおいて、デバイス自体の小型化や高機能化を図るための開発が各所で進められている。例えば、このようなデバイスを積層して設ける技術が提案されている。具体的には、何らかの機能ユニットが一方の面に設けられている基板に対し、この基板の他方の面から一方の面に貫通し、この一方の面側に形成された電極パッドに接続する貫通電極を備えた半導体装置がある(例えば特許文献1参照)。
従来の上記半導体装置としては、半導体基板と、基板表面上に形成された層間絶縁膜と、この層間絶縁膜を介して基板表面側に形成された電極パッドと、貫通孔と、この貫通孔内側面および基板裏面に形成された絶縁層と、基板裏面に形成されたバンプ電極配線と、貫通電極と、基板裏面において貫通電極の周囲に一体形成されてバンプ電極配線と接続しているランド部と、電極パッドと貫通電極の接合部と、封止樹脂(オーバーコート樹脂)と、封止樹脂の開口部内のバンプ電極に設けられるはんだバンプとを備えたものがある。
上記従来の半導体装置において、貫通孔は、電極パッド裏面の一部が露呈するように基板裏面側から基板および層間絶縁膜を貫通して設けられている。また、貫通電極は、貫通孔の内側に絶縁層を介して形成されており、電極パッド裏面の一部領域と電気的に接続して、電極パッドとの接合部を形成している。そして、この接合部(従って、貫通孔、貫通電極)は、電極パッドの中央域に形成されている(例えば特許文献1参照)。
上記従来の半導体装置の基板裏面側において、ランド部は、貫通電極の周囲に一体形成され、貫通電極とバンプ電極配線とを接続する役目を担っている。このランド部の径は、バンプ電極配線との接続の耐久性や信頼性を確保するために、バンプ電極配線の幅よりも大きくなっている。また、封止樹脂は、基板裏面側に形成され、バンプ電極配線および貫通電極周囲のランド部を被覆し、基板裏面の絶縁性を確保する。ただし、この封止樹脂は、チッピングの抑制等のため、基板エッジの直近には設けられていない。
特開平5−343385号公報
しかしながら、上記従来の半導体装置では、電極パッドがチップエッジ(スクライブエッジ)の近傍に配置されていると、それに応じて貫通電極およびランド部もチップエッジの近傍に配置されることになる。そして、基板裏面側において、これら貫通電極およびランド部を被覆する封止樹脂のエッジ(形成端部)も、ランド部の配置位置に応じてチップエッジに近づくことになる。このため、電極パッドがチップエッジ(スクライブエッジ)の近傍に配置されている場合に、封止樹脂(オーバーコート樹脂)、さらにはランド部が、チップエッジと接触・干渉してしまい、チッピング等の不具合を生じることがあった。
また、貫通孔は、基板裏面側から基板表面側に向けて形成するため、一般に、基板裏面側の開口が基板表面側(貫通孔底部側)の開口よりも広い。このため、ランド部の径が大きくなるので、電極パッドがチップエッジ近傍に配置されている場合の封止樹脂およびランド部とチップエッジ(スクライブエッジ)の接触・干渉が顕著となる。これを避けるために、貫通孔の基板裏面側の径を狭くすると、電極パッドと貫通電極との接合部の面積も狭くなる。貫通孔の平面形状が同心円または正方形の場合では、径または辺の長さの減少分の2乗で、貫通電極と電極パッドと接合部の面積が減少するため、接合部の抵抗値が急激に大きくなり、接合部の信頼性が低下する。
以上のように、従来の半導体装置では、電極パッドがチップエッジ(スクライブッジ)の近傍に配置さていると、基板表面側での貫通電極と電極パッドの接合信頼性を確保し、かつ基板裏面でのオーバーコート樹脂(封止樹脂)やランド部とチップエッジ(スクライブッジ)の接触・干渉を回避することが困難な場合があるという課題があった。
本発明は、従来のこのような実情に鑑みて考案されたものであり、貫通電極と電極パッドの接合信頼性を確保しつつ、貫通電極位置に形成されるオーバーコート樹脂やランド部の基板エッジとの接触・干渉を回避できる半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の一方の面側に配された電極パッドと、前記半導体基板の他方の面側から一方の面側に向かって配され、前記電極パッドの一部を露呈する貫通孔と、前記貫通孔の内側に配され、前記電極パッドと電気的に接続される貫通電極と、を少なくとも備えた半導体装置であって、前記電極パッドと前記貫通電極との接合部が、前記電極パッドの面内において、その中央域よりも前記半導体基板の中央寄りの領域に配されていることを特徴とする。
本発明では、電極パッドと貫通電極との接合部を、電極パッドの面内において、その中央域よりも半導体基板の中央寄りの領域に配することにより、電極パッドが基板エッジ近傍に配置されていても、接合部の面積を十分確保して接合信頼性を確保できるとともに、貫通電極を基板エッジから離れた位置に配置することができるので、貫通電極位置に形成されるオーバーコート樹脂やランド部の基板エッジとの接触・干渉を回避することができる。
以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。
図1は本発明の半導体装置を裏面から見た部分平面図である。また、図2は図1においてのS−S間の断面図である。図1および図2に示す半導体装置1は、半導体基板2と、層間絶縁膜3と、電極パッド4と、貫通孔5と、絶縁層6と、バンプ電極配線7と、貫通電極8と、ランド部9と、接合部10と、封止樹脂(オーバーコート樹脂)11と、はんだバンプ12と、保護膜(パッシベーション膜)13とを備える。
なお、貫通電極8とランド部9、さらにはこれらとバンプ電極配線7とは、同じ導電体層をパターニングすることにより一体形成することが可能である。また、封止樹脂11は、絶縁層6および貫通電極8が形成された貫通孔5内にCVD法等により絶縁体を充填したあとに、絶縁層6ならびにバンプ電極配線7およびランド部9が形成された半導体基板2の裏面2bを被覆するように形成することも可能である。
[半導体基板2]
半導体基板2は、シリコンウエハ等の半導体ウエハにおいてスクライブラインによって区画された1チップ、あるいは上記半導体ウエハをチップ寸法に切断(ダイシング)した半導体チップである。図1および図2のエッジEは、ダイシング前においてはダイシングされることによってチップエッジとなる位置(スクライブエッジ)であり、ダイシング後の場合には、実際のチップエッジ(半導体装置1のエッジ)である。半導体基板2の厚さは、例えば数百μm程度である。
半導体基板2の表面2a側には、ICチップ、CCDデバイス、マイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−TDS、DNAチップ、MEMSデバイス、マイクロ燃料電池等においての何らかの機能ユニットが作り込まれている。
[電極パッド4]
電極パッド4は、半導体基板2の表面2aの上に層間絶縁膜3を介して設けられており、半導体基板2の表面2aに設けられている機能ユニットと電気的に接続されている。この電極パッド4の裏面側の一部領域は貫通孔5によって露呈されている。そして、電極パッド4は、その一部領域に、貫通孔5内に形成された貫通電極8との接合部10を有している。なお、電極パッド4の表面側には、開口部を備える保護膜13が形成されている。
なお、電極パッド4の材質としては、アルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れた材質を使用できる。
[貫通孔5]
貫通孔5は、半導体基板2の他方の面(裏面)2b側から一方の面(表面)2a側に向かって形成され、半導体基板2およびその表面2a上の層間絶縁膜3を貫通しており、電極パッド4の裏面の一部領域を露呈させる。なお、貫通孔の平面形状は、一般に、略同心円、略正方形等であるが、本発明においては、貫通孔5の平面形状を、略楕円、略長方形等とすることも可能である。図1および図2では、貫通孔5の平面形状は略同心円である。
[絶縁層6]
絶縁層6は、半導体基板2の裏面2b上および貫通孔5の内側面に形成されている。この絶縁層6としては、例えば絶縁特性および成膜カバレッジに優れた酸化珪素(SiO)を使用することができる。
[導電体層(バンプ電極配線7、貫通電極8、ランド部9)]
貫通電極8は、貫通孔5の内側に絶縁層6を介して形成されている。この貫通電極8は、貫通孔5の底部に露呈した電極パッド4の裏面の一部領域と電気的に接続して、接合部10を形成する。また、ランド部9は、基板裏面2b側において貫通電極8周囲の絶縁層上に、貫通電極8と一体に形成される。また、バンプ電極配線7は、はんだバンプ12が設けられるバンプ電極7aを有し、このバンプ電極7aと貫通電極8およびその周囲に形成されるランド部9との間を接続している。
バンプ電極配線7、貫通電極8、ランド部9を同じ導電体層によって一体形成する場合には、導電体層の材質として、例えば導電性およびカバレッジに優れた銅(Cu)を使用できる。なお、貫通電極8およびランド部9を形成した後に、バンプ電極配線7を別途形成することも可能である。また、貫通電極8、あるいはこれを含む上記導電体層は、メッキ法等により形成される。
[封止樹脂11]
封止樹脂11は、基板裏面2bの絶縁層6上、バンプ電極配線7上、およびランド部9上、ならびに貫通電極8が形成された貫通孔5の内部に形成される。ただし、チッピングの抑制等のために、半導体装置1のチップエッジ(スクライブエッジ)Eの直近には形成されない。この封止樹脂11としては、リンシリケートガラス(PSG)、ボロンリンシリケートガラス(BPSG)等を使用できる。なお、CVD法等により酸化珪素(SiO)、窒化珪素(Si)等を貫通孔5内に充填した後に、基板裏面2bの上に樹脂を形成することも可能である。
[はんだバンプ12]
はんだバンプ12は、バンプ電極配線7のバンプ電極7a上に設けられる。このはんだパンプ12は、半導体装置1の裏面側に積層される他の半導体装置や他の基板に、半導体装置1を電気的に接続するためのものである。
この本発明の半導体装置1は、電極パッド4と貫通電極8との接合部10が、電極パッド4の面内において、その中央域よりも半導体基板2の中央寄りの領域(図1および図2では左側寄りの領域)に形成されていることを特徴とする。
従って、貫通孔5の底部径(基板表面2a側の開口径)D1は従来と同じ寸法であり、貫通孔5の基板表面2a側の開口の広さ(開口面積)は従来と同じなので、接合部10の接合信頼性を従来と同等に確保できる。
なおかつ、貫通電極8の位置を基板中央寄りにずらすことによって、半導体基板2のチップエッジ(スクライブエッジ)Eと貫通電極8間の距離D3+D4+D5を、電極パッドの中央域に接合部を形成する従来の半導体装置よりも長くできる。
従って、チップエッジ(スクライブエッジ)Eとランド部9間の距離D3+D4を従来よりも長くすることができるので、ランド部9の円環幅寸法D5および封止樹脂11のランド部9周端からのオーバーラップ寸法D4を従来と同じにしても、封止樹脂11のエッジからチップエッジまでの寸法D3を従来よりも大きくすることができる。これにより、封止樹脂11やランド部9とチップエッジEとの接触・干渉を回避することができ、チッピングを防止できる。また、寸法D3を従来と同等以上に確保できる範囲で、チップエッジEを基板中央寄りに設定すれば、半導体装置1の小型化を図ることも可能である。
[テーパー形状の貫通孔5]
貫通孔は、基板裏面側から基板表面側(電極パッド側)に向けてドライエッチング法等により加工形成する。一般に、貫通孔は、基板裏面側の開口径(開口面積)が基板表面側の開口径(開口面積)よりも広い。図1および図2おいて、貫通孔5の基板厚さ方向の断面形状は、基板裏面2b側の開口径D2が基板表面2a側の開口径(貫通孔5の底部径)D1よりも大きいテーパー形状をなしている。例えば、D2/D1=1.5である。
このようなテーパー形状の貫通孔5内に貫通電極8を設ける場合には、基板表面2a側の開口径D1(従って、接合部10の面積)を基準とすると、基板裏面2b側の開口径をD1にしたものよりもランド部9の径が大きくなり、ランド部9のエッジおよび封止樹脂11のエッジ(形成端部)がチップエッジ(スクライブエッジ)Eに近づき、寸法D3が短くなる。このような場合に、配置位置を電極パッド4の中央域よりも基板中央寄りにずれた位置に貫通電極8を形成する本発明を適用すれば、本発明の上記効果が顕著に得られ、封止樹脂11やランド部9とチップエッジEとの接触・干渉に起因するダイシング時の封止樹脂11の割れ(やチッピング)をより効果的に防止できる。
貫通孔5に設けられる絶縁層6および貫通電極8ならびに封止樹脂11の絶縁体は、基板裏面2b側から形成するため、貫通孔5が上記のように基板裏面側2bの開口が広いテーパー形状であることは、これら絶縁層6や貫通電極8等を貫通孔5内に形成するのに適している。また、貫通電極8と電極パッド4との接続部10の耐久性や信頼性を向上させることが可能である。
なお、このようなテーパー形状の貫通孔5は、半導体基板2の裏面にレジストパターンで同心円または正方形等の開口部を形成した後、ドライエッチング法、ウェットエッチング法により形成可能である。また、マイクロドリルによる機械加工法、レーザー加工、PAECE等によっても形成可能である。
本発明においての貫通孔には、基板厚み方向の断面が矩形状のものに加え、上記のテーパー形状のものも含まれる。ここで、貫通孔ついて、「テーパー形状」とは、基板裏面2b側(ランド部9側)の開口が基板2a側(電極パッド4側)よりも広くなっている全ての孔形状を意味する。従って、本発明のテーパー形状の貫通孔(あるいは貫通電極)には、図2のように基板厚さ方向の断面が直線状に傾斜しているものの他、基板厚さ方向の断面が曲線状をなして傾斜しているもの、さらには中心軸が基板厚さ方向に対して傾斜しているものも含まれる。また、本発明のテーパー形状には、基板厚さ方向の断面の一部がこの基板厚さ方向と平行になるものも含まれる。
[複数の電極パッド4]
図3および図4は本発明の半導体装置1に設けられた電極パッド4面内においての接合部10の位置および形状を説明する部分平面図(半導体装置1の表面から見た部分平面図)である。図3および図4のように、本発明の半導体装置1では、チップエッジ(スクライブエッジ)E1,E2の近傍に、複数の電極パッド4(4−1a,4−1b,4−2a,4−1bとする)が形成されている場合がある。この場合、それぞれの電極パッド面内に接続部10(10−1a,10−1b,10−2a,10−2bとする)が形成されることとなる。なお、図3では接続部10の平面形状は略同心円であるが、図4では接続部10の平面形状は略楕円である。
図3および図4において、電極パッド4−1a,4−1bはチップエッジE1の近傍に形成されており、それぞれの電極パッド4−1a,4−1bの領域内の接合部10−1a,10−1bは、電極パッド4−1a,4−1bの中央域よりもチップエッジE1から離れた半導体基板2の中央寄りの領域に形成されている。つまり、貫通電極8の貫通孔5が、チップエッジE1から離れるように、電極パッド4−1a,4−1bの面内において、その中央域よりも半導体基板2の中央寄りの領域に形成されている。
同様に、図3および図4において、電極パッド4−2a,4−2bはチップエッジE2(E1と垂直をなすチップエッジ)の近傍に形成されており、それぞれの電極パッド4−2a,4−2bの領域内の接合部10−2a,10−2bは、電極パッドの4−2a,4−2bの中央域よりもチップエッジE2から離れた半導体基板2の中央寄りの領域に形成されている。つまり、貫通電極8の貫通孔5が、チップエッジE2から離れるように、電極パッド4−2a,4−2bの面内において、その中央域よりも半導体基板2の中央寄りの領域に形成されている。
このように、複数の電極パッド4がチップエッジ(スクライブエッジ)E1,E2に形成されている場合にも、それぞれの電極パッド4の面内において、その中央域よりも半導体基板2の中央寄りの領域に接合部10を配することによって、それぞれの接合部10の信頼性を確保できるとともに、それぞれの貫通電極8およびランド部9、ならびにこれらを封止するオーバーコート樹脂11のエッジをチップエッジE1,E2から離れた位置に配置できるので、基板裏面2bにおいて封止樹脂(オーバーコート樹脂)11やランド部9のチップエッジ(スクライブエッジ)E1,E2との接触・干渉を回避でき、それによるチッピングを防止できる。
つまり、それぞれの電極パッド4に対するそれぞれの接合部10の位置を半導体基板2の中央寄りの領域にずらすことによって、それぞれの接合部10の面積を従来と同等に確保しつつ、それぞれの貫通電極8とチップエッジ(スクライブエッジ)E1,E2との間に、それぞれのランド部9ならびオーバーコート樹脂11を形成するための広い面積を確保できる。これにより、例えば、従来よりもスクライブエッジE(E1,E2)を内側に設定したとしても、チッピング等の不具合を生じることなく、また電極パッド4の配置位置に制限されることもなく、半導体装置を小型化することが可能となる。
[貫通電極8の平面形状]
接合部10の面積をより大きくして接合信頼性をより高めるとともに、貫通電極8の配置位置をチップエッジ(スクライブエッジ)Eからより離すためには、貫通孔5の平面形状を、同心円や正方形ではなく、楕円や長方形等に変形させることが有効である。図4は貫通孔5の平面形状を楕円にした例である。貫通孔5の平面形状を楕円や長方形等にすることにより、貫通電極8の平面形状および接合部10の形状も略楕円や略長方形等となる。
貫通電極8の平面形状を上記のように略楕円または略長方形とする場合には、チップエッジ(スクライブエッジ)Eと接触・干渉を生じる方向(チップエッジEとの間に広いスペースを確保したい方向)に楕円・長方形の短軸・短辺を配し、余裕のあるスペースに楕円・長方形の長軸・長辺を配する。これにより、接続部10の面積を確保しつつ、チップエッジEと貫通電極8の間に、ランド部9および封止樹脂(オーバーコート樹脂)11の形成のためのより広いスペースを確保することができる。
図4において、電極パッド4−1a,4−1bはチップエッジE1の近傍に形成されており、それぞれの電極パッド4−1a,4−1bの領域内の略楕円の接合部10−1a,10−1bについては、チップエッジE1と平行な方向に楕円の長軸が配され、チップエッジと垂直な方向に楕円の短軸が配されるように、貫通電極8の貫通孔5を形成する。
同様に、図4において、電極パッド4−2a,4−2bはチップエッジE2(E1と垂直をなすチップエッジ)の近傍に形成されており、それぞれの電極パッド4−2a,4−2bの領域内の略楕円の接合部10−2a,10−2bについては、チップエッジE2と平行な方向に楕円の長軸が配され、チップエッジと垂直な方向に楕円の短軸が配されるように、貫通電極8の貫通孔5を形成する。
また、貫通電極8の平面形状を上記のように略楕円または略長方形とする場合において、短軸方向の半径を同心円の半径と同じにして、貫通孔5の平面形状を楕円にすれば、同心円の場合の2倍以上の接合面積を確保することが可能である。また、同心円の半径に対し、長軸方向の半径が1.5倍、短軸方向の半径が0.7倍の楕円とした場合には、同心円の場合と同等の接合面積が得られる。
このように、貫通電極8の貫通孔5の平面形状を、略楕円や略長方形等とすることにより、貫通電極8をチップエッジ(スクライブエッジ)からより離して配置することができるとともに、接合部10の面積をより大きくして接合信頼性をより高めることができる。
なお、このような楕円または長方形等の貫通孔5は、半導体基板2の裏面にレジストパターンで楕円または長方形等の開口部を形成した後、ドライエッチング法、ウェットエッチング法により形成可能である。また、マイクロドリルによる機械加工法、レーザー加工、PAECE等によっても形成可能である。
本発明は、貫通電極を備えた半導体装置に広く適用可能である。
本発明の半導体装置を裏面から見た部分平面図である。 本発明の半導体装置の部分断面図である。 本発明の半導体装置に設けられた電極パッド面内においての接合部の位置および形状を説明する部分平面図である(接続部の平面形状が略同心円の場合)。 本発明の半導体装置に設けられた電極パッド面内においての接合部の位置および形状を説明する部分平面図である(接続部の平面形状が略楕円の場合)。
符号の説明
1 半導体装置、 2 半導体基板、 2a 基板表面、 2b 基板裏面、 3 層間絶縁膜、 4 電極パッド、 5 貫通孔、 6 絶縁層、 7 バンプ電極配線、 7a バンプ電極、 8 貫通電極、 9 ランド部、 10 接合部、 11 封止樹脂(オーバーコート樹脂)、 12 はんだバンプ、 13 保護膜(パッシベーション膜)。

Claims (3)

  1. 半導体基板と、
    前記半導体基板の一方の面側に配された電極パッドと、
    前記半導体基板の他方の面側から一方の面側に向かって配され、前記電極パッドの一部を露呈する貫通孔と、
    前記貫通孔の内側に配され、前記電極パッドと電気的に接続される貫通電極と、
    を少なくとも備えた半導体装置であって、
    前記電極パッドと前記貫通電極との接合部が、前記電極パッドの面内において、その中央域よりも前記半導体基板の中央寄りの領域に配されていることを特徴とする半導体装置。
  2. 前記貫通孔は、前記他方の面側の開口が前記一方の面側の開口よりも広いことを特徴とする請求項1に記載の半導体装置。
  3. 前記貫通孔は、その平面形状が略楕円または略長方形であることを特徴とする請求項1または2に記載の半導体装置。
JP2008203395A 2008-08-06 2008-08-06 半導体装置 Pending JP2010040862A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008203395A JP2010040862A (ja) 2008-08-06 2008-08-06 半導体装置
CN2009801292288A CN102105969A (zh) 2008-08-06 2009-08-06 半导体装置
EP09804747A EP2317544A4 (en) 2008-08-06 2009-08-06 SEMICONDUCTOR COMPONENT
PCT/JP2009/003776 WO2010016260A1 (ja) 2008-08-06 2009-08-06 半導体装置
US13/021,415 US20110133343A1 (en) 2008-08-06 2011-02-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008203395A JP2010040862A (ja) 2008-08-06 2008-08-06 半導体装置

Publications (1)

Publication Number Publication Date
JP2010040862A true JP2010040862A (ja) 2010-02-18

Family

ID=41663487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008203395A Pending JP2010040862A (ja) 2008-08-06 2008-08-06 半導体装置

Country Status (5)

Country Link
US (1) US20110133343A1 (ja)
EP (1) EP2317544A4 (ja)
JP (1) JP2010040862A (ja)
CN (1) CN102105969A (ja)
WO (1) WO2010016260A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125935A1 (ja) * 2010-04-05 2011-10-13 株式会社フジクラ 半導体装置及びその製造方法
JP2017228775A (ja) * 2016-06-15 2017-12-28 大日本印刷株式会社 孔電極基板の製造方法、孔電極基板および半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090302479A1 (en) * 2008-06-06 2009-12-10 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structures having vias
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
KR101123804B1 (ko) * 2009-11-20 2012-03-12 주식회사 하이닉스반도체 반도체 칩 및 이를 갖는 적층 반도체 패키지
US20190259696A1 (en) * 2016-08-04 2019-08-22 Dai Nippon Printing Co., Ltd. Through electrode substrate and mounting substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204519A (ja) * 1998-01-08 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
JP2008140819A (ja) * 2006-11-30 2008-06-19 Sony Corp 固体撮像装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH05343385A (ja) 1992-06-08 1993-12-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1996013062A1 (en) * 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
US7179740B1 (en) * 1999-05-03 2007-02-20 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP3854054B2 (ja) * 2000-10-10 2006-12-06 株式会社東芝 半導体装置
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
JP2003273155A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
KR100497111B1 (ko) * 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
TWI336220B (en) * 2003-06-20 2011-01-11 Japan Circuit Ind Co Ltd A method of forming a high density printed wiring board for mounting a semiconductor
US7180149B2 (en) * 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
US8084866B2 (en) * 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP2005277114A (ja) * 2004-03-25 2005-10-06 Sanyo Electric Co Ltd 半導体装置
US20070176294A1 (en) * 2004-03-26 2007-08-02 Fujikura Ltd. Thorough wiring board and method of manufacturing the same
JP4246132B2 (ja) * 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP4564434B2 (ja) * 2005-09-30 2010-10-20 Okiセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2008203395A (ja) 2007-02-19 2008-09-04 Fujifilm Corp 現像装置
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
US7791159B2 (en) * 2007-10-30 2010-09-07 Panasonic Corporation Solid-state imaging device and method for fabricating the same
JP5259197B2 (ja) * 2008-01-09 2013-08-07 ソニー株式会社 半導体装置及びその製造方法
JP4818332B2 (ja) * 2008-08-12 2011-11-16 株式会社東芝 半導体装置、半導体装置の製造方法、及びカメラモジュール
CN101419952B (zh) * 2008-12-03 2010-09-15 晶方半导体科技(苏州)有限公司 晶圆级芯片封装方法及封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204519A (ja) * 1998-01-08 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
JP2008140819A (ja) * 2006-11-30 2008-06-19 Sony Corp 固体撮像装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125935A1 (ja) * 2010-04-05 2011-10-13 株式会社フジクラ 半導体装置及びその製造方法
JP2011222596A (ja) * 2010-04-05 2011-11-04 Fujikura Ltd 半導体装置及びその製造方法
JP2017228775A (ja) * 2016-06-15 2017-12-28 大日本印刷株式会社 孔電極基板の製造方法、孔電極基板および半導体装置

Also Published As

Publication number Publication date
CN102105969A (zh) 2011-06-22
WO2010016260A1 (ja) 2010-02-11
EP2317544A1 (en) 2011-05-04
US20110133343A1 (en) 2011-06-09
EP2317544A4 (en) 2012-02-15

Similar Documents

Publication Publication Date Title
US9230920B2 (en) Semiconductor device
US8951836B2 (en) Chip package and method for forming the same
JP4365750B2 (ja) 半導体チップの製造方法、および半導体装置の製造方法
TWI532139B (zh) 晶片封裝體及其形成方法
US20170186704A1 (en) Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region
JP3962402B2 (ja) 半導体装置
US20080073747A1 (en) Electromagnetic shielding using through-silicon vias
JP2010040862A (ja) 半導体装置
US9964719B1 (en) Fan-out wafer level integration for photonic chips
JP2007103413A (ja) 半導体装置及びその製造方法
TWI593121B (zh) 感測器裝置及其形成方法
CN109841576B (zh) 半导体器件、包括其的半导体晶片及半导体封装
TW201528153A (zh) 蓋基體上之半導體裝置及其製造方法
US20130020721A1 (en) Semiconductor device and method for manufacturing the same
JP4248355B2 (ja) 半導体装置および半導体装置の製造方法
US11063159B2 (en) Methods for routing electrical interconnections and resultant structures
JP2010016255A (ja) 半導体装置
JP2008041804A (ja) 半導体装置及びその製造方法
TWI590431B (zh) 晶片封裝體及其製作方法
JP2013118312A (ja) 半導体ウェハ、半導体装置及びその製造方法
US20080012116A1 (en) Semiconductor device and method of forming the same
JP2005117066A (ja) 半導体装置、実装用基板、電子機器
CN106356383B (zh) 半导体结构、半导体器件、芯片结构及其形成方法
TWI459529B (zh) 晶片封裝體及其形成方法
JP2013110255A (ja) 半導体ウェハ、半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120528

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120619