JP2015154591A - ゲート駆動回路および電源装置 - Google Patents

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Abstract

【課題】サージ電圧の低減化とともに誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供する。【解決手段】ゲート駆動回路６０は、スイッチングデバイスＱ１のゲートＧ１に接続されるゲート抵抗ＲG1と、ゲート抵抗ＲG1に並列接続されるゲートダイオードＤG1とを備え、ゲートダイオードＤG1の順方向閾値電圧をＶth(Di)、スイッチングデバイスＱ１の閾値電圧をＶth(Tr)とすると、Ｖth(Di)＜Ｖth(Tr)の関係を満たす。【選択図】図１

Description

本発明は、ゲート駆動回路および電源装置に関し、特に、サージ電圧の低減化とともに誤オン動作を抑制したゲート駆動回路および電源装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスや、ガリウムナイトライド（ＧａＮ：Gallium Nitride）デバイスの研究開発が行われている。パワーデバイスおよびＧａＮパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた高耐圧、低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
これらの新材料デバイスは、閾値電圧が低く、また、ゲート・ソース間キャパシタンスをＣgs、ゲート・ドレイン間キャパシタンスをＣgdとすると、Ｃgs／Ｃgdが小さいため、ドレイン・ソース間電圧Ｖdsの時間変化ｄＶds／ｄｔがゲート・ドレイン間キャパシタンスＣgdを介してゲート・ソース間電圧Ｖgsに及ぼす影響が大きい。このため、誤オンし易い（例えば、特許文献１参照。）。
特に、横型のＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やＳｉＣ トレンチ 金属−酸化物−半導体電界効果トランジスタ（ＴＭＯＳＦＥＴ：Trench Metal-Oxide-Semiconductor Field Effect Transistor）の場合、Ｃgs／Ｃgdが小さいため、ドレイン・ソース間電圧Ｖdsの時間変化ｄＶds／ｄｔがゲート・ドレイン間キャパシタンスＣgdを介してゲート・ソース間電圧Ｖgsに及ぼす影響が大きいため、誤オンし易い。
新材料デバイスの使用条件が高電圧や高速駆動であることもその一因となっている。
特開２０１３−９９１３３号公報
トランジスタを高電圧駆動あるいは高速駆動させると、ドレイン・ソース間電圧Ｖdsやドレイン電流Ｉdが大きく変化する。このため、時間変化ｄＶds／ｄｔ、ｄＩd／ｄｔが大きくなる。これが、ゲート・ドレイン間キャパシタンスＣgdに帰還され、ゲート・ソース間電圧Ｖgsの上昇を引き起こす。
この現象の防止のために、ゲート抵抗の低減が効果的であるが、一方、ゲート抵抗によってサージ電圧の低減を実施する必要がある回路では、トレードオフとなっている。
本発明の目的は、サージ電圧の低減化とともに誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、スイッチングデバイスのゲートに接続されるゲート抵抗と、前記ゲート抵抗に並列接続されるゲートダイオードとを備え、前記ゲートダイオードの順方向閾値電圧をＶth(Di)、前記スイッチングデバイスの閾値電圧をＶth(Tr)とすると、Ｖth(Di)＜Ｖth(Tr)の関係を満たす駆動回路が提供される。
本発明の他の態様によれば、正側電力端子に第１ドレインが接続された第１スイッチングデバイスと、出力端子に接続される第２ドレインが前記第１スイッチングデバイスの第１ソースと接続されると共に、負側電力端子に第２ソースが接続された第２スイッチングデバイスと、前記第１スイッチングデバイスの第１ゲートおよび前記第２スイッチングデバイスの第２ゲートの一方若しくは両方に接続された上記のゲート駆動回路とを備える電源装置が提供される。
本発明の他の態様によれば、オン／オフ状態を制御するスイッチングデバイスと、前記スイッチングデバイスのゲートに電圧を印加することにより、前記スイッチングデバイスを駆動するゲートドライバと、前記ゲートと前記ゲートドライバ間に配置されたゲート抵抗と、前記ゲート抵抗に並列接続され、アノードが前記第１スイッチングデバイスのゲート側、カソードが前記ゲートドライバ側になるように、前記ゲートと前記ゲートドライバ間に接続されたゲートダイオードとを備え、前記ゲートダイオードの閾値電圧Ｖth(Di)と前記第１スイッチングデバイスの閾値電圧Ｖth(Tr)の関係が、Ｖth(Di)＜Ｖth(Tr)を満たす電源装置が提供される。
本発明の他の態様によれば、オン／オフ状態を制御するスイッチングデバイスと、前記スイッチングデバイスのゲートに電圧を印加することにより、前記スイッチングデバイスを駆動するゲートドライバと、前記ゲートと前記ゲートドライバ間に配置されたゲート抵抗と、前記ゲート抵抗に並列接続され、ソースが前記第１スイッチングデバイスのゲート側、ドレインが前記ゲートドライバ側になるように、前記ゲートと前記ゲートドライバ間に接続されたゲートスイッチングデバイスとを備え、前記ゲートスイッチングデバイスの閾値電圧Ｖth(TrG)と前記第１スイッチングデバイスの閾値電圧Ｖth(Tr)の関係が、Ｖth(TrG)＜Ｖth(Tr)を満たす電源装置が提供される。
本発明によれば、サージ電圧の低減化とともに誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することができる。
比較例に係る電源装置であって、ハーフブリッジ回路の模式的回路構成図。 実施の形態に係るゲート駆動回路を適用するスイッチングデバイスの寄生効果の説明図、（ｂ）実施の形態に係るゲート駆動回路の模式的回路構成図。 実施の形態に係るゲート駆動回路の動作説明であって、（ａ）スイッチオフからスイッチオン動作の回路説明図、（ｂ）スイッチオンからスイッチオフ動作の回路説明図、（ｃ）図３（ｂ）とは別条件におけるスイッチオンからスイッチオフ動作の回路説明図。 実施の形態に係るゲート駆動回路および電源装置に適用可能な半導体デバイスの例であって、（ａ）ＳｉＣ ＤＩ（double implanted）ＭＯＳＦＥＴの模式的断面構造図、（ｂ）ＳｉＣ Ｔ(Trench)ＭＯＳＦＥＴの模式的断面構造図。 （ａ）実施の形態に係るゲート駆動回路および電源装置に適用可能なＧａＮ系ＨＥＭＴの構造を示す断面図、（ｂ）図５（ａ）に示すＧａＮ系ＨＥＭＴのドレイン電圧−ドレイン電流特性図。 （ａ）実施の形態に係るゲート駆動回路および電源装置に適用可能な別のＧａＮ系ＨＥＭＴの構造を示す断面図、（ｂ）図６（ａ）に示すＧａＮ系ＨＥＭＴのドレイン電圧−ドレイン電流特性図。 （ａ）実施の形態に係るゲート駆動回路および電源装置に適用可能な更に別のＧａＮ系ＨＥＭＴの構造を示す断面図、（ｂ）実施の形態に係るゲート駆動回路および電源装置に適用可能な更に別のＧａＮ系ＨＥＭＴの構造を示す断面図。 ＳｉデバイスとＳｉＣデバイスの比較であって、（ａ）Ｓｉ ＭＩＳＦＥＴのｐボディ領域とｎ-ドリフト層の模式図、（ｂ）ＳｉＣ ＭＩＳＦＥＴのｐボディ領域とｎドリフト層の模式図、（ｃ）図８（ａ）および図８（ｂ）に対応する電界強度分布の比較図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1およびゲート駆動回路ＧＣ4を有するハーフブリッジ回路の模式的回路構成図。 （ａ）比較例に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4を有するハーフブリッジ回路の模式的回路構成図、（ｂ）図１０（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例。 図１０（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例。 （ａ）実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ回路の模式的回路構成図、（ｂ）図１２（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例。 図１２（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、ドレイン・ソース間電圧Ｖds（Ｌ）、およびドレイン電流Ｉd（Ｌ）の波形例。 （ａ）実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ回路の模式的回路構成図、（ｂ）図１４（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例。 図１２（ｂ）と図１４（ｂ）の比較であって、ドレイン・ソース間電圧Ｖds（Ｌ）の波形例。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1・直列抵抗ＲGS1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4・直列抵抗ＲGS4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1・ツェナーダイオードＤZ1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4・ツェナーダイオードＤZ4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・直列抵抗ＲGS1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・直列抵抗ＲGS4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・直列抵抗ＲGS1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・直列抵抗ＲGS4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ1、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ4を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用したＰＦＣ機能付き昇圧コンバータ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用したＨブリッジ型昇降圧コンバータ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用したフライバック型ＤＣ／ＤＣコンバータの模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用したフォワード型ＤＣ／ＤＣコンバータの模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用したフルブリッジ型インバータ回路の模式的回路構成図。 実施の形態に係る電源装置であって、ゲート駆動回路を適用可能な３相モータを駆動する３相交流インバータの模式的回路構成図。 図３３において、ゲートドライブ部およびパワーモジュール部をまとめた３相交流インバータ部の詳細回路構成図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
(比較例)
比較例に係る電源装置１０Ａは、図１に示すように、正側電力端子Ｐに第１ドレインが接続された第１スイッチングデバイスＱ１と、出力端子Ｏに接続される第２ドレインが第１スイッチングデバイスＱ１の第１ソースと接続されると共に、負側電力端子Ｎに第２ソースが接続された第２スイッチングデバイスＱ４と、第１スイッチングデバイスＱ１の第１ゲート・第２スイッチングデバイスＱ４の第２ゲートに接続されたゲート抵抗ＲG1・ＲG4と、ゲート抵抗ＲG1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動する第１ゲートドライバ(ＧＤ1)５０1と、ゲート抵抗ＲG4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する第２ゲートドライバ(ＧＤ4)５０4とを備える。
さらに、第１スイッチングデバイスＱ１の第１ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ１と第２スイッチングデバイスＱ４の第２ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ４を備える。
ここで、第１スイッチングデバイスＱ１・第２スイッチングデバイスＱ４は、正側電力端子Ｐ・負側電力端子Ｎ間に直列に接続され、ハーフブリッジ・インバータを構成している。
比較例に係る電源装置１０Ａにおいては、ゲート駆動回路として、図１に示すように、ゲート抵抗ＲG1・ＲG4を備えるため、ゲート抵抗によってサージ電圧の低減化は可能である。
一方、スイッチングデバイスＱ１・Ｑ４を高電圧駆動あるいは高速駆動させると、ドレイン・ソース間電圧Ｖdsやドレイン電流Ｉdが大きく変化するため、時間変化ｄＶds／ｄｔ、ｄＩd／ｄｔが大きくなり、これがゲート・ドレイン間キャパシタンスＣgdに帰還され、ゲート・ソース間電圧Ｖgsの上昇を引き起こす。この現象の防止のために、ゲート抵抗ＲG1・ＲG4の低減が効果的であるが、一方、ゲート抵抗によってサージ電圧の低減を実施する必要があるためトレードオフとなっている。
[第１の実施の形態]
実施の形態に係るゲート駆動回路６０を適用するスイッチングデバイスＱ１の寄生効果の説明図は、図２（ａ）に示すように表され、実施の形態に係るゲート駆動回路の模式的回路構成は、図２（ｂ）に示すように表される。
実施の形態に係るゲート駆動回路６０を適用するスイッチングデバイスＱ１のゲート・ソース間キャパシタンスＣgs、ゲート・ドレイン間キャパシタンスＣgd、ドレイン・ソース間キャパシタンスＣdsは、それぞれ図２（ａ）に示すように表される。図２（ａ）・図２（ｂ）のスイッチングデバイスＱ１のシンボルマークは、同等のものを表している。以下の説明においては、説明の都合上いずれかのシンボルマークを適宜使用する。
実施の形態に係るゲート駆動回路６０は、図２（ｂ）に示すように、スイッチングデバイスＱ１のゲートに接続されるゲート抵抗ＲG1と、ゲート抵抗ＲG1に並列接続されるゲートダイオードＤG1とを備え、ゲートダイオードの順方向閾値電圧の値をＶth(Di)、スイッチングデバイスの閾値電圧の値をＶth(Tr)とすると、Ｖth(Di)＜Ｖth(Tr)の関係を満たす。
また、スイッチングデバイスＱ１のオン抵抗の値をＲon、ゲート抵抗ＲG1の値をＲGとすると、Ｒon＜ＲGの関係を満たす。
ここで、図２（ｂ）に示すように、ゲートダイオードＤG1のアノードはスイッチングデバイスＱ１のゲートＧ１に接続され、カソードは、ゲートドライバ側のゲート端子ＧＴ１に接続される。
また、スイッチングデバイスＱ１のゲート自身が有する内部抵抗をＲgi、場合に応じて適宜付与される外部抵抗をＲgeとすると、ゲート抵抗ＲG1の値ＲGは、ＲG＝Ｒgi＋Ｒgeで表わすことができる。
実施の形態に係るゲート駆動回路６０においては、図２（ｂ）に示すように、ゲート抵抗ＲG1を備えるため、ゲート抵抗ＲG1によってサージ電圧の低減化は可能である。
さらに、実施の形態に係るゲート駆動回路６０においては、ゲート抵抗ＲG1に並列接続されるゲートダイオードＤG1を備え、ゲート・ソース間電圧Ｖgsの上昇分をゲートダイオードＤG1を介して、図２（ａ）の電流ＩDGで示すように導通させて、スイッチングデバイスＱ１の意図しない誤オンを防止することができる。
（スイッチング時の動作）
実施の形態に係るゲート駆動回路の動作説明であって、スイッチオフからスイッチオン動作の回路説明図は、図３（ａ）に示すように表され、スイッチオンからスイッチオフ動作の回路説明図は、図３（ｂ）に示すように表され、図３（ｂ）とは別条件におけるスイッチオンからスイッチオフ動作の回路説明図は、図３（ｃ）に示すように表される。
―スイッチオフからスイッチオン動作―
スイッチオフからスイッチオン動作においては、図３（ａ）に示すように、ゲートドライバ内のスイッチＳＷ１・ＳＷ２が、オフ・オン状態からオン・オフ状態に切り替えられる。スイッチＳＷ１・ＳＷ２が、オン・オフ状態では、ゲートダイオードＤG1には、逆バイアスがかかるため、ゲートダイオードＤG1は、非導通（オフ）状態となり、図３（ａ）に示すように、ドライバ電源Ｖdri（電源電圧ＥＶ）からゲート抵抗ＲG1を介してスイッチングデバイスＱ１のゲート・ソース間キャパシタンスＣgsがＶgs＝０Ｖから、Ｖgs＝ＥＶに充電される。
―スイッチオンからスイッチオフ動作―
スイッチオンからスイッチオフ動作においては、図３（ｂ）に示すように、ゲートドライバ内のスイッチＳＷ１・ＳＷ２が、オン・オフ状態からオフ・オン状態に切り替えられる。スイッチングデバイスＱ１のゲート・ソース間電圧ＶgsがゲートダイオードＤG1の閾値電圧Ｖth（Di）よりも高い状態、すなわち、Ｖgs≧Vth(Di)の間はゲートダイオードＤG1に順バイアスがかかるため、ゲートダイオードＤG1は導通（オン）状態となり、図３（ｂ）に示すように、ゲートダイオードＤG1を介してスイッチングデバイスＱ１のゲート・ソース間キャパシタンスＣgsがＶgs=ＥＶの状態からＶgs≧Ｖth(Di)なる範囲で放電される。
―スイッチオンからスイッチオフ動作―
スイッチングデバイスＱ１のゲート・ソース間電圧ＶgsがゲートダイオードＤG1の閾値電圧Ｖth（Di）よりも低い状態、すなわち、Ｖgs＜Vth(Di)になると、スイッチングデバイスＱ１の順バイアスＶgsがゲートダイオードＤG1の閾値電圧Vth(Di)より小となるため、ゲートダイオードＤG1は非導通（オフ）状態となり、図３（ｃ）に示すように、ゲート抵抗ＲGを介してスイッチングデバイスＱ１のゲート・ソース間キャパシタンスＣgsがVgs<Vth(Di) の状態から、Ｖgs＝０Ｖとなるまで放電される。
（半導体デバイスの構成例）
―ＳｉＣ ＤＩＭＯＳＦＥＴ―
実施の形態に係るゲート駆動回路および電源装置に適用可能なＳｉＣ ＤＩ（double implanted）ＭＯＳＦＥＴは、図４（ａ）に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０と、ｐボディ領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレイン電極３６とを備える。
図４（ａ）では、半導体デバイス１００は、ｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜３２上に配置されたゲート電極３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図４（ａ）に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。
ＳｉＣ ＤＩＭＯＳＦＥＴは、図４（ａ）に示すように、ｐボディ領域２８に挟まれたｎ-高抵抗層からなる半導体基板２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域２８／半導体基板２６／ｎ+ドレイン領域２４間には、図４（ａ）に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＯＳＦＥＴ―
実施の形態に係るゲート駆動回路および電源装置に適用可能なＳｉＣ ＴＭＯＳＦＥＴは、図４（ｂ）に示すように、ｎ層からなる半導体基板２６Ｎと、半導体基板２６Ｎの表面側に形成されたｐボディ領域２８と、ｐボディ領域２８の表面に形成されたｎ+ソース領域３０と、ｐボディ領域２８を貫通し、半導体基板２６Ｎまで形成されたトレンチの内にゲート絶縁膜３２および層間絶縁膜４４Ｕ・４４Ｂを介して形成されたトレンチゲート電極３８ＴＧと、トレンチゲート電極３８ＴＧの底部に層間絶縁膜４４Ｂを介して形成された埋め込みｐボディ領域２８Ｂと、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４と、半導体基板２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図４（ｂ）では、半導体デバイス１００は、ｐボディ領域２８を貫通し、半導体基板２６Ｎまで形成されたトレンチ内にゲート絶縁膜３２および層間絶縁膜４４Ｕ・４４Ｂを介して形成されたトレンチゲート電極３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３０およびｐボディ領域２８に接続されたソース電極３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜３２上に配置されたゲート電極３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図４（ｂ）に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４Ｕ上に配置される。
ＳｉＣ ＴＭＯＳＦＥＴでは、ＳｉＣ ＤＩＭＯＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域２８／半導体基板２６間には、図４（ａ）と同様に、ボディダイオードＢＤが形成される。
―ＧａＮ系ＨＥＭＴ―
実施の形態に係るゲート駆動回路および電源装置に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ系ＭＯＳＦＥＴの代わりに、ＧａＮ系ＨＥＭＴなどの窒化物系半導体デバイスを適用することもできる。窒化物系半導体としては、ＧａＮ、ＡｌＧａＮおよびＩｎＧａＮなどを適用することができる。
実施の形態に係るゲート駆動回路および電源装置に適用可能なＧａＮ系ＨＥＭＴ（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有する）１００の模式的断面構造は、図５（ａ）に示すように表され、ドレイン電圧−ドレイン電流特性は、図５（ｂ）に示すように表される。
図５（ａ）に示すように、ＧａＮ系ＨＥＭＴ１００は、例えば、Ｓｉ基板１２１上に形成され、ＧａＮなどからなるバッファ層１２２と、バッファ層１２２上に形成され、アンドープＧａＮ層からなるチャネル層１２３と、チャネル層１２３上に形成され、アンドープＡｌＧａＮからなる電子供給層１２４とを備える。
さらに、電子供給層１２４の上には、ソース電極１２６、ドレイン電極１２７および絶縁層１２８を介してゲート電極１２５が形成されている。
このＧａＮ系半導体デバイス１００では、アンドープＧａＮからなるチャネル層１２３の表面にはアンドープＡｌＧａＮからなる電子供給層１２４がヘテロ接合しているため、接合している部分の界面には２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）
が発生する。そのため、２ＤＥＧ層内の電子がキャリアとなってチャネル層１２３は導電性を示すようになる。
図５（ｂ）は、ノーマリオン型のドレイン電圧−ドレイン電流特性を示す。すなわち、図５（ｂ）に示すように、ドレイン電流Ｉdsは、ゲート電圧ＶGSが０Ｖの状態でも流れている。一方、ゲート電圧ＶGSとしてマイナスの電圧（図５（ｂ）では、ＶGS＝−１Ｖ、−２Ｖ、−３Ｖ、−４Ｖ）を印加するに従ってドレイン電流Ｉdsは徐々に流れなくなり、図５（ｂ）に示す例では、ゲート電圧ＶGSが−４Ｖの状態でドレイン電流Ｉdsは略０Ａとなる。図５（ｂ）は、ノーマリオン型のドレイン電圧−ドレイン電流特性例であるが、ＧａＮ系ＨＥＭＴのチャネル構造を工夫して、ノーマリオフ型とすることも可能である。ノーマリオン型ＧａＮデバイスでは、閾値電圧Ｖ（Tr）の値は、マイナスとなり、ノーマリオフ型ＧａＮデバイスでは、閾値電圧Ｖ（Tr）の値は、プラスとなる。
実施の形態に係るゲート駆動回路および電源装置に適用可能な別のＧａＮ系ＨＥＭＴ（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有する）１００の模式的断面構造は、図６（ａ）に示すように表され、ドレイン電圧−ドレイン電流特性は、図６（ｂ）に示すように表される。
図６（ａ）に示す構成例では、アンドープＡｌＧａＮからなる電子供給層１２４に対して、トレンチ溝１３０が形成され、このトレンチ溝１３０の底面および側壁に対して、絶縁層１２８を介してゲート電極１２５が充填されている。その他の構成は、図５（ａ）に示す構成例と同様である。
図６（ａ）に示す構成例では、アンドープＡｌＧａＮからなる電子供給層１２４に対して形成されたトレンチ溝１３０内に絶縁層１２８を介してゲート電極１２５を形成することによって、ゲート電極１２５の下側のＡｌＧａＮ層（１２４）／ＧａＮ（１２３）層界面の２ＤＥＧ層のノーマリオフ特性を実現している。
図６（ｂ）は、ノーマリオフ型のドレイン電圧−ドレイン電流特性を示す。すなわち、図６（ｂ）に示すように、ドレイン電流Ｉdsはゲート電圧ＶGSが０Ｖでオフ状態となり、ゲート電圧ＶGSとしてプラスの電圧（図６（ｂ）では、ＶGS＝１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ）を印加するに従ってドレイン電流Ｉdsは徐々に増加する。
実施の形態に係るゲート駆動回路および電源装置に適用可能な別のＧａＮ系ＨＥＭＴ（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有する）１００の模式的断面構造は、図７（ａ）に示すように表される。
図７（ａ）に示す構成例では、アンドープＡｌＧａＮからなる電子供給層１２４に対して、ｐ型のＧａＮ層１２９が形成され、このｐ型のＧａＮ層１２９に対して、ゲート電極１２５が接続されている。その他の構成は、図５（ａ）に示す構成例と同様である。図７（ａ）に示す構成例では、アンドープＡｌＧａＮからなる電子供給層１２４に対してｐ型のＧａＮ層１２９を形成することによって、ＡｌＧａＮ層１２４を介してゲート電極１２５の下側のＡｌＧａＮ層（１２４）／ＧａＮ（１２３）層界面の２ＤＥＧ層のノーマリオフ特性を実現している。ドレイン電圧−ドレイン電流特性は、図６（ｂ）と同様の特性が得られている。
実施の形態に係るゲート駆動回路および電源装置に適用可能な別のＧａＮ系ＨＥＭＴ（例えば、ＡｌＮ／ＧａＮヘテロ構造を有する）１００の模式的断面構造は、図７（ｂ）に示すように表される。
図７（ｂ）に示す構成例では、アンドープＡｌＮからなる電子供給層１３１に対してショットキー接合によりゲート電極１２５を形成しているため、ゲート電極１２５の下側のＡｌＮ層（１３１）／ＧａＮ層（１２３）界面の２ＤＥＧ層のノーマリオフ特性を実現している。ドレイン電圧−ドレイン電流特性は、図６（ｂ）と同様の特性が得られている。
実施の形態に係るゲート駆動回路および電源装置に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。また、ノーマリオフ型、ノーマリオン型いずれのデバイスも実施の形態に係るゲート駆動回路および電源装置に適用可能である。
さらには、実施の形態に係るゲート駆動回路および電源装置に適用可能な半導体デバイス１００（Ｑ１・Ｑ４）には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
（電界分布）
ＳｉＣデバイスは、高絶縁破壊電界（例えば、約３ＭＶ／ｃｍであり、Ｓｉの約３倍）であることから、Ｓｉに比べてドリフト層の膜厚を薄くし、かつ不純物密度を高く設定しても耐圧が確保できる。ＳｉデバイスとＳｉＣデバイスの比較であって、Ｓｉ ＭＩＳＦＥＴのｐボディ領域２８とｎ-ドリフト層２６の模式図は、図８（ａ）に示すように表され、ＳｉＣ ＭＩＳＦＥＴのｐボディ領域２８とｎドリフト層２６Ｎの模式図は、図８（ｂ）に示すように表される。また、図８（ａ）および図８（ｂ）に対応する電界強度分布は、図８（ｃ）に示すように模式的に表される。
図８（ｃ）に示すように、Ｓｉ ＭＩＳＦＥＴのピーク電界強度Ｅp2は、ｐボディ領域２８／ｎ-ドリフト層２６の接合界面、すなわち、ｐボディ領域２８の表面から測った距離Ｘ１の位置で得られる。同様に、ＳｉＣ ＭＩＳＦＥＴのピーク電界強度Ｅp1は、ｐボディ領域２８／ｎドリフト層２６Ｎの接合界面、すなわち、ｐボディ領域２８の表面から測った距離Ｘ１の位置で得られる。絶縁破壊電界の違いから、ＳｉＣ ＭＩＳＦＥＴのピーク電界強度Ｅp1は、Ｓｉ ＭＩＳＦＥＴのピーク電界強度Ｅp2よりも高く設定可能である。
また、Ｓｉ ＭＩＳＦＥＴの空乏層の広がり幅は、ｐボディ領域２８の表面から測った距離Ｘ１〜Ｘ３の範囲であるのに対して、ＳｉＣ ＭＩＳＦＥＴの空乏層の広がり幅は、ｐボディ領域２８の表面から測った距離Ｘ１〜Ｘ２の範囲である。このため、必要なｎ-ドリフト層の膜厚が小さく、不純物密度と膜厚の双方のメリットによって、ｎ-ドリフト層の抵抗値を低減し、オン抵抗Ｒonを低くすることができ、チップ面積を縮小化（小チップ化）可能である。さらにユニポーラデバイスであるＭＩＳＦＥＴ構造のままで、Ｓｉ ＩＧＢＴに比肩し得る耐圧を実現可能であることから、高耐圧でかつ高速スイッチングできるとされ、スイッチング損失の低減が期待できる。
一方、ドリフト層２６・２６Ｎの高濃度化と薄層化（Ｘ２＜Ｘ３）は空乏層拡張幅を制限して出力容量および帰還容量が低減しにくいというディメリットを抱えている。
さらに基本的に電流経路に接合型ＦＥＴ（ＪＦＥＴ：Junction FET）構造を持たないＳｉＣ ＴＭＩＳＦＥＴにおいて、このディメリットは、特に顕著に現れ、オン抵抗Ｒonの低減化と誤オンのし易さがトレードオフになり、ＳｉＣ系ＭＩＳＦＥＴの高速応答性を阻害する。またＧａＮＨＥＭＴにおいてはその構造が横型デバイスであると、Ｃgs：Ｃgdの比がＳｉに比べて小さく、誤オン（誤点弧）が起きやすい。
このことからＳｉＣ系デバイス、ＧａＮ系デバイスをスイッチングデバイスとして使用する本実施の形態に係るゲート駆動回路およびゲート駆動回路を搭載する電源装置は、サージ電圧の低減化とともに誤動作を抑制し、高速スイッチング性能を得ることができる。
本実施の形態に係るゲート駆動回路およびゲート駆動回路を搭載する電源装置は、オン／オフ状態を制御するゲート電極を持つスイッチングデバイスと、そのスイッチングデバイスを駆動するゲート駆動回路を備える回路において、ゲート駆動回路からのパルス信号によって、スイッチングデバイスが指定されたスイッチング動作を行う際、意図しないスイッチング動作や意図しないスイッチングデバイスへの過負荷を引き起こしたりすることを防止することができる。
（電源装置：実施の形態）
実施の形態に係る電源装置１０であって、ゲート駆動回路ＧＣ1およびゲート駆動回路ＧＣ4を有するハーフブリッジ回路の模式的回路構成は、図９に示すように表される。
実施の形態に係る電源装置１０は、図９に示すように、正側電力端子Ｐに第１ドレインが接続された第１スイッチングデバイスＱ１と、出力端子Ｏに接続される第２ドレインが第１スイッチングデバイスＱ１の第１ソースと接続されると共に、負側電力端子Ｎに第２ソースが接続された第２スイッチングデバイスＱ４と、第１スイッチングデバイスＱ１の第１ゲート・第２スイッチングデバイスＱ４の第２ゲートに接続されたゲート駆動回路（ＧＣ1）６０1・ゲート駆動回路（ＧＣ4）６０4と、ゲート駆動回路（ＧＣ1）６０1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動する第１ゲートドライバ(ＧＤ1)５０1と、ゲート駆動回路（ＧＣ4）６０4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する第２ゲートドライバ(ＧＤ4)５０4とを備える。
ゲートドライバ(ＧＤ1)５０1は、スイッチングデバイスＱ１を駆動するための信号端子ＧＴ１を備え、ゲートドライバ(ＧＤ4)５０4は、スイッチングデバイスＱ４を駆動するための信号端子ＧＴ４を備える。
さらに、第１スイッチングデバイスＱ１の第１ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ１と第２スイッチングデバイスＱ４の第２ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ４を備える。
ここで、第１スイッチングデバイスＱ１・第２スイッチングデバイスＱ４は、正側電力端子Ｐ・負側電力端子Ｎ間に直列に接続され、ハーフブリッジ・インバータ回路を構成している。
尚、ゲート駆動回路（ＧＣ1）６０1およびゲート駆動回路（ＧＣ4）６０4の詳細な回路構成については、図１６〜図２７を参照して、後述する。
実施の形態によれば、サージ電圧の低減化とともにゲート誤オンに伴う誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することができる。
（シミュレーション結果：比較例)
比較例に係る電源装置１０Ａであって、ゲート駆動回路６０1としてゲート抵抗ＲG1、ゲート駆動回路６０4としてゲート抵抗ＲG4を有するハーフブリッジ・インバータの模式的回路構成は、図１０（ａ）に示すように表される。第２スイッチングデバイスＱ４のドレイン・ソース間には、図１０（ａ）に示すように、負荷として、インダクタンスＬ１・キャパシタンスＣ１・抵抗Ｒ１からなる回路が接続されている。また、ゲートドライバ５０は、ゲート抵抗ＲG1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動すると共に、ゲート抵抗ＲG4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する。
図１０（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例は、図１０（ｂ）に示すように表される。また、図１０（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例は、図１１に示すように表される。ここで、Ｖgs（Ｈ）は、第１スイッチングデバイスＱ１のゲート・ソース間電圧を示し、Ｖgs（Ｌ）は、第２スイッチングデバイスＱ４のゲート・ソース間電圧を示す。Ｖds（Ｌ）は、第２スイッチングデバイスＱ４のドレイン・ソース間電圧を示す。
ゲート抵抗ＲG1＝ＲG4＝１Ωの場合、図１０（ｂ）に示すように、Ｖds（Ｌ）の立ち上がりにおいて、振動波形が観測され、ドレインサージ電圧が発生し易いことがわかる。
一方、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合、図１１に示すように、Ｖds（Ｌ）の立ち上がりにおいて観測されたドレインサージ電圧の振動波形は抑制されている。すなわち、ゲート抵抗ＲG1＝ＲG4の値を増加することで、ドレインサージ電圧の値は減少可能である。しかしながら、Ｖds（Ｌ）の立ち上がりのタイミングにおいて、Ｖgs（Ｌ）には、意図しない電圧上昇が観測され、第２スイッチングデバイスＱ４のゲート・ソース間電圧Ｖgs（Ｌ）の上昇に伴う誤オンが発生し易いことがわかる。
（シミュレーション結果：実施の形態)
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1、ゲート駆動回路６０4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ・インバータの模式的回路構成は、図１２（ａ）に示すように表される。第２スイッチングデバイスＱ４のドレイン・ソース間には、図１２（ａ）に示すように、負荷として、インダクタンスＬ１・キャパシタンスＣ１・抵抗Ｒ１からなる回路が接続される。また、ゲートドライバ５０は、ゲート抵抗ＲG1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動すると共に、ゲート抵抗ＲG4・ゲートダイオードＤG4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する。
図１２（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例は、図１２（ｂ）に示すように表される。また、図１２（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ωの場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、ドレイン・ソース間電圧Ｖds（Ｌ）、およびドレイン電流Ｉd（Ｌ）の波形例は、図１３に示すように表される。
ゲート抵抗ＲG1＝ＲG4＝１０Ωとし、かつゲートダイオードＤG4を用いる場合、図１２（ｂ）・図１３に示すように、Ｖds（Ｌ）の立ち上がりにおいて観測されたドレインサージ電圧の振動波形は抑制されている。すなわち、ゲート抵抗ＲG1＝ＲG4の値を増加することで、ドレインサージ電圧の値は減少可能である。さらに、Ｖds（Ｌ）の立ち上がりのタイミングにおいて、Ｖgs（Ｌ）には、意図しない電圧上昇は観測されず、誤オンも発生していない。一方、Ｖds（Ｌ）の立ち下がりのタイミングにおいて、Ｖgs（Ｌ）・Ｖds（Ｌ）には、波形遅延が観測されている。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・ゲートダイオードＤG1、ゲート駆動回路６０4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ・インバータの模式的回路構成は、図１４（ａ）に示すように表される。第２スイッチングデバイスＱ４のドレイン・ソース間には、図１４（ａ）に示すように、負荷として、インダクタンスＬ１・キャパシタンスＣ１・抵抗Ｒ１からなる回路が接続される。また、ゲートドライバ５０は、ゲート抵抗ＲG1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動すると共に、ゲート抵抗ＲG4・ゲートダイオードＤG4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する。
図１４（ａ）において、ゲート抵抗ＲG1＝ＲG4＝１０Ω、かつゲートダイオードＤG1・ＤG4を用いる場合のゲート・ソース間電圧Ｖgs（Ｈ）・Ｖgs（Ｌ）の波形例、およびドレイン・ソース間電圧Ｖds（Ｌ）の波形例は、図１３（ｂ）に示すように表される。ゲート抵抗ＲG1＝ＲG4＝１０Ωとし、かつゲートダイオードＤG1・ＤG4を用いる場合、図１４（ｂ）に示すように、Ｖds（Ｌ）の立ち上がりにおいてドレインサージ電圧の振動波形は抑制されている。すなわち、ゲート抵抗ＲG1＝ＲG4の値を増加することで、ドレインサージ電圧の値は減少可能である。さらに、Ｖds（Ｌ）の立ち上がりのタイミングにおいて、Ｖgs（Ｌ）には、意図しない電圧上昇は観測されず、誤オンも発生していない。さらに、Ｖds（Ｌ）の立ち下がりのタイミングにおいて、Ｖgs（Ｌ）・Ｖds（Ｌ）には、波形遅延も観測されていない。
（ハーフブリッジ回路における効果）
図１２（ｂ）と図１４（ｂ）の比較であって、ドレイン・ソース間電圧Ｖds（Ｌ）の波形例は、図１５に示すように表される。図１５において、曲線Ａは、図１２（ａ）に示すように、ゲートダイオードＤG4をローサイド側（第２スイッチングデバイスＱ４側）のみに適用した例に対応し、曲線Ｂは、図１４（ａ）に示すように、ゲートダイオードＤG1・ＤG4をハイサイド側（第１スイッチングデバイスＱ１側）とローサイド側（第２スイッチングデバイスＱ４側）の両方に適用した例に対応している。
図示した期間Δｔは、第２スイッチングデバイスＱ４がオフ状態で、第１スイッチングデバイスＱ１がオン状態からオフ状態へ移行する期間である。この期間においては、Ｖds（Ｌ）へ供給されている主電源電圧Ｅが遮断されるため、Ｖds（Ｌ）がＥから低下し始める。この時、ハイサイド側（第１スイッチングデバイスＱ１側）にも本実施の形態に係るゲート駆動回路を付加した曲線Ｂの方が、ローサイド側（第２スイッチングデバイスＱ４側）のみに適用した曲線Ａに比較して、第１スイッチングデバイスＱ１のターンオフが高速化されるため、スイッチング速度が早い。
実施の形態に係るゲート駆動回路を適用すれば、スイッチオフ⇒オン時のＶds（Ｌ）の立上がり速度を制限しながら、スイッチオン⇒オフ時のＶds（Ｌ）の立下り速度を維持できる。
Ｖds（Ｌ）の立ち上がりに伴う誤オンはローサイド側（第２スイッチングデバイスＱ４側）
のみに実施の形態に係るゲート駆動回路を適用すれば防止可能である。しかし、スイッチオフ⇒オン時のＶds（Ｌ）の立上がり速度を制限しながら、スイッチオン⇒オフ時のＶds（Ｌ）の立下り速度を維持できる効果があるためその効果を期待する場合は、どちらか一方でも良いし両方適用しても良い。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・ゲートダイオードＤG1、ゲート駆動回路６０4としてゲート抵抗ＲG4・ゲートダイオードＤG4を有するハーフブリッジ・インバータの模式的回路構成は、図１６に示すように表される。
実施の形態に係る電源装置１０は、図１６に示すように、正側電力端子Ｐに第１ドレインが接続された第１スイッチングデバイスＱ１と、出力端子Ｏに接続される第２ドレインが第１スイッチングデバイスＱ１の第１ソースと接続されると共に、負側電力端子Ｎに第２ソースが接続された第２スイッチングデバイスＱ４と、第１スイッチングデバイスＱ１の第１ゲート・第２スイッチングデバイスＱ４の第２ゲートに接続されたゲート駆動回路６０1・ゲート駆動回路６０4と、ゲート駆動回路６０1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動する第１ゲートドライバ(ＧＤ1)５０1と、ゲート駆動回路６０4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する第２ゲートドライバ(ＧＤ4)５０4とを備える。
ゲートドライバ(ＧＤ1)５０1は、スイッチングデバイスＱ１を駆動するための信号端子ＧＴ１を備え、ゲートドライバ(ＧＤ4)５０4は、スイッチングデバイスＱ４を駆動するための信号端子ＧＴ４を備える。以下同様である。
ここで、ゲート駆動回路６０1は、スイッチングデバイスＱ１のゲートに接続されるゲート抵抗ＲG1と、ゲート抵抗ＲG1に並列接続されるゲートダイオードＤG1とを備え、ゲートダイオードの順方向閾値電圧の値をＶth(Di)、スイッチングデバイスの閾値電圧の値をＶth(Tr)とすると、Ｖth(Di)＜Ｖth(Tr)の関係を満たす。
また、スイッチングデバイスＱ１のオン抵抗の値をＲon、ゲート抵抗ＲG1の値をＲGとすると、Ｒon＜ＲGの関係を満たす。ゲート駆動回路６０4についても同様である。また、図１６に示すように、ゲートダイオードＤG1・ＤG4のアノードはスイッチングデバイスＱ１・Ｑ４のゲートに接続され、カソードは、ゲートドライバ（ＧＤ1）５０1・（ＧＤ4）５０4に接続される。
さらに、第１スイッチングデバイスＱ１の第１ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ１と第２スイッチングデバイスＱ４の第２ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ４を備える。
実施の形態に係る電源装置１０は、さらに詳細には、オン／オフ状態を制御する第１スイッチングデバイスＱ１と、第１スイッチングデバイスＱ１のゲートに電圧を印加することにより、第１スイッチングデバイスＱ１を駆動するゲートドライバ（ＧＤ1）５０1と、第１スイッチングデバイスＱ１のゲートとゲートドライバ（ＧＤ1）５０1間に配置されたゲート抵抗ＲG1と、ゲート抵抗ＲG1に並列に、アノードが第１スイッチングデバイスＱ１のゲート側・カソードがゲートドライバ（ＧＤ1）５０1側になるように、ゲートとゲートドライバ（ＧＤ1）５０1間に接続されたゲートダイオードＤG1とを備え、ゲートダイオードＤG1の閾値電圧Ｖth(Di)と第１スイッチングデバイスＱ１の閾値電圧Ｖth(Tr)の関係が、Ｖth(Di)＜Ｖth(Tr)を満たす。
また、ゲート抵抗ＲG1の値をＲG、スイッチングデバイスＱ１のゲート自身が有する内部抵抗の値をＲgi、付与される外部抵抗の値をＲgeとすると、ＲG＝Ｒgi＋Ｒgeを満たす。
また、スイッチングデバイスＱ１のオン抵抗の値をＲon、ゲート抵抗ＲG1の値をＲGとすると
Ｒon＜ＲGの関係を満たす。
実施の形態によれば、サージ電圧の低減化とともにゲート誤オンに伴う誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することができる。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・ゲートダイオードＤG1・直列抵抗ＲGS1、ゲート駆動回路６０4としてゲート抵抗ＲG4・ゲートダイオードＤG4・直列抵抗ＲGS4を有するハーフブリッジ・インバータの模式的回路構成は、図１７に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図１７に示すように、ゲートダイオードＤG1に直列接続された第１直列抵抗ＲGS1を備え、ゲートダイオードＤG1と直列抵抗ＲGS1との直列回路がゲート抵抗ＲG1と並列接続されている。同様に、ゲート駆動回路６０4は、ゲートダイオードＤG4に直列接続された第２直列抵抗ＲGS4を備え、ゲートダイオードＤG4と直列抵抗ＲGS4との直列回路がゲート抵抗ＲG4と並列接続されている。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・ゲートダイオードＤG1・ツェナーダイオードＤZ1、ゲート駆動回路６０4としてゲート抵抗ＲG4・ゲートダイオードＤG4・ツェナーダイオードＤZ4を有するハーフブリッジ・インバータの模式的回路構成は、図１８に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図１８に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ1を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ4を備える。
ここで、電圧制限用ツェナーダイオードＤZ1は、ゲートダイオードＤG1、ゲート抵抗ＲG1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4は、ゲートダイオードＤG4、ゲート抵抗ＲG4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。
実施の形態に係る電源装置１０であって、ゲート駆動回路ＧＣ1としてゲート抵抗ＲG1・ゲートダイオードＤG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路ＧＣ4としてゲート抵抗ＲG4・ゲートダイオードＤG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ・インバータの模式的回路構成は、図１９に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図１９に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ11・ＤZ12を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ41・ＤZ42を備える。
ここで、電圧制限用ツェナーダイオードＤZ1・ＤZ12は、ゲートダイオードＤG1、ゲート抵抗ＲG1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4・ＤZ42は、ゲートダイオードＤG4、ゲート抵抗ＲG4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4を有するハーフブリッジ・インバータの模式的回路構成は、図２０に示すように表される。
実施の形態に係る電源装置１０は、図２０に示すように、正側電力端子Ｐに第１ドレインが接続された第１スイッチングデバイスＱ１と、出力端子Ｏに接続される第２ドレインが第１スイッチングデバイスＱ１の第１ソースと接続されると共に、負側電力端子Ｎに第２ソースが接続された第２スイッチングデバイスＱ４と、第１スイッチングデバイスＱ１の第１ゲート・第２スイッチングデバイスＱ４の第２ゲートに接続されたゲート駆動回路６０1・ゲート駆動回路６０4と、ゲート駆動回路６０1を介して第１スイッチングデバイスＱ１の第１ゲート・第１ソース間に接続され、第１スイッチングデバイスＱ１を駆動する第１ゲートドライバ５０1と、ゲート駆動回路６０4を介して第２スイッチングデバイスＱ４の第２ゲート・第２ソース間に接続され、第２スイッチングデバイスＱ４を駆動する第２ゲートドライバ５０4とを備える。
さらに、第１スイッチングデバイスＱ１の第１ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ１と第２スイッチングデバイスＱ４の第２ドレイン・第１ソース間に逆並列接続されるスナバダイオードＤ４を備える。
ここで、第１スイッチングデバイスＱ１・第２スイッチングデバイスＱ４は、正側電力端子Ｐ・負側電力端子Ｎ間に直列に接続され、ハーフブリッジ・インバータを構成している。
さらに詳細には、実施の形態に係る電源装置１０は、図２０に示すように、オン／オフ状態を制御するスイッチングデバイスＱ１と、スイッチングデバイスＱ１のゲートに電圧を印加することにより、スイッチングデバイスＱ１を駆動するゲートドライバ（ＧＤ1）５０1と、スイッチングデバイスＱ１のゲートとゲートドライバ（ＧＤ1）５０1間に配置されたゲート抵抗ＲG1と、ゲート抵抗ＲG1に並列接続され、ソースが第１スイッチングデバイスＱ１のゲート側、ドレインがゲートドライバ（ＧＤ1）５０1側になるように、第１スイッチングデバイスＱ１ゲートとゲートドライバ（ＧＤ1）５０1間に接続されたゲートスイッチングデバイスＱG1とを備え、ゲートスイッチングデバイスＱG1の閾値電圧Ｖth(TrG)と第１スイッチングデバイスＱ１の閾値電圧Ｖth(Tr)の関係が、Ｖth(TrG)＜Ｖth(Tr)を満たす。ゲート駆動回路６０4についても同様である。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２０に示すように、第１ゲートスイッチングデバイスＱG1のソースは、第１スイッチングデバイスＱ１のゲートに短絡されている。
同様に、実施の形態に係る電源装置１０のゲート駆動回路６０4は、図２０に示すように、ゲート抵抗ＲG4に並列接続された第２ゲートスイッチングデバイスＱG4を備え、第２ゲートスイッチングデバイスＱG4のソースは、第２スイッチングデバイスＱ４のゲートに短絡されている。
また、スイッチングデバイスＱ１のオン抵抗の値をＲon、ゲート抵抗ＲG1の抵抗値をＲGとすると、Ｒon＜ＲGの関係を満たす。
さらに、図２０に示すように、第１ゲートドライバ５０1は、第１ゲートスイッチングデバイスＱG1を駆動するための信号端子ＧＴＧ１を備え、信号端子ＧＴＧ１は、第１ゲートスイッチングデバイスＱG1のゲートに接続されている。同様に、第２ゲートドライバ５０4は、第２ゲートスイッチングデバイスＱG4を駆動するための信号端子ＧＴＧ４を備え、信号端子ＧＴＧ４は、第２ゲートスイッチングデバイスＱG4のゲートに接続されている。以下同様である。
また、第１ゲートスイッチングデバイスＱG1は、第１スイッチングデバイスＱ１のオン／オフ動作に合わせてスイッチングされ、第２ゲートスイッチングデバイスＱG4も２スイッチングデバイスＱ４のオン／オフ動作に合わせてスイッチングされる。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・直列抵抗ＲGS1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・直列抵抗ＲGS4を有するハーフブリッジ・インバータの模式的回路構成は、図２１に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２１に示すように、第１ゲートスイッチングデバイスＱG1に直列接続された第１直列抵抗ＲGS1を備え、第１ゲートスイッチングデバイスＱG1と直列抵抗ＲGS1との直列回路がゲート抵抗ＲG1と並列接続されている。同様に、ゲート駆動回路６０4は、第２ゲートスイッチングデバイスＱG4に直列接続された第２直列抵抗ＲGS4を備え、第２ゲートスイッチングデバイスＱG4と直列抵抗ＲGS4との直列回路がゲート抵抗ＲG4と並列接続されている。その他の構成は、図２０と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ4を有するハーフブリッジ・インバータの模式的回路構成は、図２２に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２２に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ1を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ4を備える。
ここで、電圧制限用ツェナーダイオードＤZ1は、第１ゲートスイッチングデバイスＱG1、ゲート抵抗ＲG1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4は、第２ゲートスイッチングデバイスＱG4、ゲート抵抗ＲG4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。その他の構成は、図２０と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ・インバータの模式的回路構成は、図２３に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２３に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ11・ＤZ12を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ41・ＤZ42を備える。
ここで、電圧制限用ツェナーダイオードＤZ1・ＤZ12は、第１ゲートスイッチングデバイスＱG1、ゲートダイオードＤG1、ゲート抵抗ＲG1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4は、第２ゲートスイッチングデバイスＱG4、ゲート抵抗ＲG4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。その他の構成は、図２０と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4を有するハーフブリッジ・インバータの模式的回路構成は、図２４に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２４に示すように、ゲート抵抗ＲG1に並列接続された第１ゲートスイッチングデバイスＱG1を備え、第１ゲートスイッチングデバイスＱG1のドレインは、第１スイッチングデバイスＱ１のゲートに短絡されている。
同様に、実施の形態に係る電源装置１０のゲート駆動回路６０4は、図２４に示すように、ゲート抵抗ＲG4に並列接続された第２ゲートスイッチングデバイスＱG4を備え、第２ゲートスイッチングデバイスＱG4のドレインは、第２スイッチングデバイスＱ４のゲートに短絡されている。
さらに、第１ゲートドライバ(ＧＤ1)５０1においては、第１ゲートスイッチングデバイスＱG1を駆動するための信号端子ＧＴＧ１が、スイッチングデバイスＱ１を駆動するための信号端子ＧＴ１と共通化され、信号端子ＧＴ１は、第１ゲートスイッチングデバイスＱG1のゲートに接続されている。同様に、第２ゲートドライバ(ＧＤ4)５０4においては、第２ゲートスイッチングデバイスＱG4を駆動するための信号端子ＧＴＧ４が、スイッチングデバイスＱ４を駆動するための信号端子ＧＴ４と共通化され、信号端子ＧＴ４は、第２ゲートスイッチングデバイスＱG4のゲートに接続されている。
また、第１ゲートスイッチングデバイスＱG1は、第１スイッチングデバイスＱ１のオン／オフ動作に合わせてスイッチングされ、第２ゲートスイッチングデバイスＱG4も２スイッチングデバイスＱ４のオン／オフ動作に合わせてスイッチングされる。その他の構成は、図２０と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・直列抵抗ＲGS1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・直列抵抗ＲGS4を有するハーフブリッジ・インバータの模式的回路構成は、図２５に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２５に示すように、第１ゲートスイッチングデバイスＱG1に直列接続された第１直列抵抗ＲGS1を備え、第１ゲートスイッチングデバイスＱG1と直列抵抗ＲGS1との直列回路がゲート抵抗ＲG1と並列接続されている。同様に、ゲート駆動回路６０4は、第２ゲートスイッチングデバイスＱG4に直列接続された第２直列抵抗ＲGS4を備え、第２ゲートスイッチングデバイスＱG4と直列抵抗ＲGS4との直列回路がゲート抵抗ＲG4と並列接続されている。その他の構成は、図２４と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ1、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ4を有するハーフブリッジ・インバータの模式的回路構成は、図２６に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２６に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ1を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続された電圧制限用ツェナーダイオードＤZ4を備える。
ここで、電圧制限用ツェナーダイオードＤZ1は、第１ゲートスイッチングデバイスＱG1、ゲート抵抗ＲG1、直列抵抗ＲGS1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4は、第２ゲートスイッチングデバイスＱG4、ゲート抵抗ＲG4、直列抵抗ＲGS4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。その他の構成は、図２４と同様である。
実施の形態に係る電源装置１０であって、ゲート駆動回路６０1としてゲート抵抗ＲG1・第１ゲートスイッチングデバイスＱG1・ツェナーダイオードＤZ11・ＤZ12、ゲート駆動回路６０4としてゲート抵抗ＲG4・第２ゲートスイッチングデバイスＱG4・ツェナーダイオードＤZ41・ＤZ42を有するハーフブリッジ・インバータの模式的回路構成は、図２７に示すように表される。
実施の形態に係る電源装置１０のゲート駆動回路６０1は、図２７に示すように、第１スイッチングデバイスＱ１のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ11・ＤZ12を備える。同様に、ゲート駆動回路６０4は、第２スイッチングデバイスＱ４のゲート・ソース間に並列接続され、かつ直列構成の電圧制限用ツェナーダイオードＤZ41・ＤZ42を備える。
ここで、電圧制限用ツェナーダイオードＤZ1・ＤZ12は、第１ゲートスイッチングデバイスＱG1、ゲート抵抗ＲG1、直列抵抗ＲGS1よりも第１スイッチングデバイスＱ１のゲート側に配置されている。同様に、電圧制限用ツェナーダイオードＤZ4・ＤZ42は、第２ゲートスイッチングデバイスＱG4、ゲート抵抗ＲG4、直列抵抗ＲGS4よりも第２スイッチングデバイスＱ４のゲート側に配置されている。その他の構成は、図２４と同様である。その他の構成は、図２４と同様である。
（ゲート駆動回路を適用した応用回路例）
―ＰＦＣ機能付き昇圧コンバータ回路―
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用したＰＦＣ機能付き昇圧コンバータ回路は、図２８に示すように、入力と接地電位間に接続された入力キャパシタＣiと、ソースが接地電位に接続されたスイッチングデバイスＱ１と、スイッチングデバイスＱ１のドレインと入力との間に接続されたインダクタンスＬｉと、スイッチングデバイスＱ１のドレインと出力との間に接続されたダイオードＤoと、出力と接地電位間に接続された出力キャパシタＣoと、スイッチングデバイスＱ１のゲートに接続されたゲート駆動回路６０1と、ゲート駆動回路６０1に接続されたゲートドライバ５０1と、ゲートドライバ５０1に接続された力率改善（ＰＦＣ：Power Factor Correction）回路７０とを備え、入力電圧Ｖiを出力電圧Ｖoに昇圧すると共に、ＰＦＣ機能も備える。
ここで、ゲート駆動回路６０1には、実施の形態に係るゲート駆動回路を適用可能である。
―Ｈブリッジ型昇降圧コンバータ回路―
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用したＨブリッジ型昇降圧コンバータ回路は、図２９に示すように、入力と接地電位間に接続された入力キャパシタＣiと、入力キャパシタＣiに並列接続され、第１インバータ構成の第１スイッチングデバイスＱ１および第２スイッチングデバイスＱ４と、出力と接地電位間に接続された出力キャパシタＣoと、出力キャパシタＣoに並列接続され、第２インバータ構成の第３スイッチングデバイスＱ２および第４スイッチングデバイスＱ５と、スイッチングデバイスＱ１・Ｑ４の接続点とスイッチングデバイスＱ２・Ｑ５の接続点との間に接続されたインダクタンスＬtと、スイッチングデバイスＱ１・Ｑ４・Ｑ２・Ｑ５を駆動する第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4・第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5と、ゲート駆動回路６０1・６０4・６０2・６０5を駆動するゲートドライバ５０とを備え、入力電圧Ｖiを出力電圧Ｖoに昇降圧する。
第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4・第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5には、実施の形態に係るゲート駆動回路を適用可能である。
―フライバック型ＤＣ／ＤＣコンバーター
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用したフライバック型ＤＣ／ＤＣコンバータは、図３０に示すように、入力と接地電位間に接続された入力キャパシタＣiと、入出力間に接続されたフライバックトランス１５と、入力と接地電位間に接続され、フライバックトランス１５の１次側インダクタンスＬpに直列接続されたスイッチングデバイスＱ１と、フライバックトランス１５の２次側インダクタンスＬsと出力との間にアノードとカソードが接続されたダイオードＤoと、出力と接地電位間に接続された出力キャパシタＣoと、スイッチングデバイスＱ１のゲートに接続されたゲート駆動回路６０1と、ゲート駆動回路６０1に接続されたゲートドライバ５０1とを備え、入力電圧Ｖiを出力電圧Ｖoにフライバック方式でＤＣ／ＤＣ変換する。
ゲート駆動回路６０1には、実施の形態に係るゲート駆動回路を適用可能である。
―フォワード型ＤＣ／ＤＣコンバーター
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用したフォワード型ＤＣ／ＤＣコンバータは、図３１に示すように、入力と接地電位間に接続された入力キャパシタＣiと、入出力間に接続されたフライバックトランス１５と、入力と接地電位間に接続され、フライバックトランス１５の１次側インダクタンスＬpに直列接続されたスイッチングデバイスＱ１と、フライバックトランス１５の２次側インダクタンスＬsと出力との間に接続されたダイオードＤo1・インダクタンスＬoと、第１ダイオードＤo1とインダクタンスＬoの接続点と接地電位との間に接続された第２ダイオードＤo2と、出力と接地電位間に接続された出力キャパシタＣoと、スイッチングデバイスＱ１のゲートに接続されたゲート駆動回路６０1と、ゲート駆動回路６０1に接続されたゲートドライバ５０1とを備え、入力電圧Ｖiを出力電圧Ｖoにフライバック方式でＤＣ／ＤＣ変換する。
ゲート駆動回路６０1には、実施の形態に係るゲート駆動回路を適用可能である。
―フルブリッジ型インバータ回路―
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用したフルブリッジ型インバータ回路は、図３２に示すように、入力と接地電位間に接続された入力キャパシタＣiと、入力キャパシタＣiに並列接続され、第１インバータ構成の第１スイッチングデバイスＱ１および第２スイッチングデバイスＱ４と、入力キャパシタＣiに並列接続され、第２インバータ構成の第３スイッチングデバイスＱ２および第４スイッチングデバイスＱ５と、スイッチングデバイスＱ１・Ｑ４・Ｑ２・Ｑ５を駆動する第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4・第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5と、ゲート駆動回路６０1・６０4・６０2・６０5を駆動するゲートドライバ５０とを備え、入力電圧ＶiをスイッチングデバイスＱ１・Ｑ４の接続点とスイッチングデバイスＱ２・Ｑ５の接続点との間から得られる出力電圧Ｖoに変換する。
第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4・第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5には、実施の形態に係るゲート駆動回路を適用可能である。
―３相交流インバーター
実施の形態に係る電源装置１０であって、ゲート駆動回路を適用可能な３相モータを駆動する３相交流インバータの模式的回路構成は、図３３に示すように表される。図３３において、スイッチングデバイスとしてＳｉＣ系デバイス、ＧａＮ系デバイスを適用可能である。
図３３に示すように、３相交流インバータは、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続されたパワーモジュール部１５２と、３相交流モータ部１５４とを備える。パワーモジュール部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、スイッチングデバイスＱ１・Ｑ４、スイッチングデバイスＱ２・Ｑ５、およびスイッチングデバイスＱ３・Ｑ６に接続される。
パワーモジュール部１５２は、蓄電池（Ｅ）１４６の接続されたコンバータ１４８が接続された正側電力端子Ｐと負側電力端子Ｎ間に、インバータ構成のスイッチングデバイスＱ１・Ｑ４、スイッチングデバイスＱ２・Ｑ５、およびスイッチングデバイスＱ３・Ｑ６が接続されている。さらに、スイッチングデバイスＱ１・Ｑ４、スイッチングデバイスＱ２・Ｑ５、およびスイッチングデバイスＱ３・Ｑ６のソース・ドレイン間には、スナバダイオードＤ１・Ｄ４、スナバダイオードＤ２・Ｄ５、およびスナバダイオードＤ３・Ｄ６がそれぞれ逆並列に接続されている。
また、図３３において、ゲートドライブ部１５０およびパワーモジュール部１５２をまとめた３相交流インバータ部５２の詳細回路構成は、図３４に示すように表される。
３相交流インバータ部５２は、図３４に示すように、プラス（＋）端子Ｐとマイナス（−）端子Ｎ間に、Ｕ相インバータを構成するスイッチングデバイスＱ１・Ｑ４、Ｖ相インバータを構成するスイッチングデバイスＱ２・Ｑ５、およびＷ相インバータを構成するスイッチングデバイスＱ３・Ｑ６が接続されている。
スイッチングデバイスＱ１・Ｑ４のゲートには、第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4が接続され、第１ゲート駆動回路６０1・第２ゲート駆動回路６０4には、第１ゲートドライバ（ＧＤ1）５０1・第２ゲートドライバ（ＧＤ4）５０4が接続される。スイッチングデバイスＱ２・Ｑ５のゲートには、第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5が接続され、第３ゲート駆動回路６０2・第４ゲート駆動回路６０5には、第３ゲートドライバ（ＧＤ2）５０2・第４ゲートドライバ（ＧＤ5）５０5が接続される。スイッチングデバイスＱ３・Ｑ６のゲートには、第５ゲート駆動回路（ＧＣ3）６０3・第６ゲート駆動回路（ＧＣ6）６０6が接続され、第５ゲート駆動回路６０3・第６ゲート駆動回路６０6には、第５ゲートドライバ（ＧＤ3）５０3・第６ゲートドライバ（ＧＤ6）５０6が接続される。
第１ゲート駆動回路（ＧＣ1）６０1・第２ゲート駆動回路（ＧＣ4）６０4・第３ゲート駆動回路（ＧＣ2）６０2・第４ゲート駆動回路（ＧＣ5）６０5・第５ゲート駆動回路６０3・第６ゲート駆動回路６０6には、実施の形態に係るゲート駆動回路を適用可能である。
本実施の形態に係るゲート駆動回路および電源装置は、ＳｉＣパワーモジュールを適用したＨＥＶ／ＥＶ、インホイールモータ向けのコンバータ、インバータ（バッテリーから昇圧するための力率改善（ＰＦＣ：Power Factor Correction）回路やモータ駆動用３相インバータ）、太陽電池システムのパワーコンディショナー向け昇圧コンバータ、産業機器向けのコンバータおよびインバータなどに適用可能である。
本実施の形態によれば、ゲート抵抗を備えつつも意図しないゲート電圧の上昇に伴う誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することができる。
以上説明したように、本発明によれば、サージ電圧の低減化とともに誤動作を抑制し、高速スイッチング性能のゲート駆動回路およびゲート駆動回路を搭載する電源装置を提供することができる。
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のゲート駆動回路および電源装置は、ＳｉＣパワーモジュール、インテリジェントパワーモジュールなどパワーデバイス全般のトランジスタ駆動回路に利用可能であり、特に、ＨＥＶ／ＥＶ、インホイールモータ向けのコンバータ、インバータ（バッテリーから昇圧するためのＰＦＣ回路やモータ駆動用３相インバータ）、太陽電池システムのパワーコンディショナー向け昇圧コンバータ、産業機器向けのコンバータ、インバータなど幅広い応用分野に適用可能である。
１０、１０Ａ…電源装置
５０、５０1、５０2、５０3、５０4、５０5、５０6…ゲートドライバ
６０、６０1、６０2、６０3、６０4、６０5、６０6…ゲート駆動回路
１００…半導体デバイス（ＳｉＣ系デバイス、ＧａＮ系デバイス）
ＤG1、ＤG4…ゲートダイオード
ＤZ1、ＤZ4、ＤZ11、ＤZ12、ＤZ41、ＤZ42…ツェナーダイオード
Ｑ１、Ｑ４…スイッチングデバイス
ＱG1、ＱG4…ゲートスイッチングデバイス
ＲG1、ＲG4…ゲート抵抗
ＲGS1、ＲGS4…ゲート直列抵抗
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ…出力端子
ＧＴ１、ＧＴ４、ＧＴＧ１、ＧＴＧ４…ゲート端子
ＲG…ゲート抵抗の値
Ｒgi…内部抵抗の値
Ｒge…外部抵抗の値
Ｒon…スイッチングデバイスのオン抵抗の値
Ｖth(Di)…ゲートダイオードの順方向閾値電圧
Ｖth(Tr)…スイッチングデバイスの閾値電圧
Ｖth(TrG)…ゲートスイッチングデバイスの閾値電圧

Claims (26)

  1. スイッチングデバイスのゲートに接続されるゲート抵抗と、
    前記ゲート抵抗に並列接続されるゲートダイオードと
    を備え、
    前記ゲートダイオードの順方向閾値電圧の値をＶth(Di)、前記スイッチングデバイスの閾値電圧の値をＶth(Tr)とすると、
    Ｖth(Di)＜Ｖth(Tr)の関係を満たすことを特徴とするゲート駆動回路。
  2. 前記スイッチングデバイスのオン抵抗の値をＲon、前記ゲート抵抗の値をＲGとすると
    Ｒon＜ＲGの関係を満たすことを特徴とする請求項１に記載のゲート駆動回路。
  3. スイッチングデバイスのゲートに接続されるゲート抵抗と、
    前記ゲート抵抗に並列接続され、ソースが前記ゲートに接続されるゲートスイッチングデバイスと
    を備え、
    前記スイッチングデバイスのオン抵抗の値をＲon、前記ゲート抵抗の値をＲGとすると、
    Ｒon＜ＲGの関係を満たすことを特徴とするゲート駆動回路。
  4. 前記ゲートスイッチングデバイスは、前記スイッチングデバイスの動作に合わせてスイッチングさせることを特徴とする請求項３に記載のゲート駆動回路。
  5. 前記ゲートスイッチングデバイスのゲートとドレインは短絡されることを特徴とする請求項３または４に記載のゲート駆動回路。
  6. 前記ゲートダイオードに直列接続されたゲート直列抵抗を備え、
    前記ゲートダイオードと前記ゲート直列抵抗からなる直列回路は、前記ゲート抵抗に並列接続されることを特徴とする請求項１または２に記載のゲート駆動回路。
  7. 前記ゲートスイッチングデバイスに直列接続されたゲート直列抵抗を備え、
    前記ゲートスイッチングデバイスと前記ゲート直列抵抗からなる直列回路は、前記ゲート抵抗に並列接続されることを特徴とする請求項３〜５のいずれか１項に記載のゲート駆動回路。
  8. 前記スイッチングデバイスのゲート・ソース間に並列接続された電圧制限用ツェナーダイオードを備えることを特徴とする請求項１〜７のいずれか１項に記載のゲート駆動回路。
  9. 前記スイッチングデバイスは、ＳｉＣ系もしくはＧａＮ系半導体デバイスで構成されることを特徴とする請求項１〜８のいずれか１項に記載のゲート駆動回路。
  10. 正側電力端子に第１ドレインが接続された第１スイッチングデバイスと、
    出力端子に接続される第２ドレインが前記第１スイッチングデバイスの第１ソースと接続されると共に、負側電力端子に第２ソースが接続された第２スイッチングデバイスと、
    前記第１スイッチングデバイスの第１ゲートおよび前記第２スイッチングデバイスの第２ゲートの一方若しくは両方に接続された請求項１〜９のいずれか１項に記載のゲート駆動回路と
    を備えることを特徴とする電源装置。
  11. オン／オフ状態を制御するスイッチングデバイスと、
    前記スイッチングデバイスのゲートに電圧を印加することにより、前記スイッチングデバイスを駆動するゲートドライバと、
    前記ゲートと前記ゲートドライバ間に配置されたゲート抵抗と、
    前記ゲート抵抗に並列接続され、アノードが前記第１スイッチングデバイスのゲート側、カソードが前記ゲートドライバ側になるように、前記ゲートと前記ゲートドライバ間に接続されたゲートダイオードと
    を備え、前記ゲートダイオードの閾値電圧Ｖth(Di)と前記第１スイッチングデバイスの閾値電圧Ｖth(Tr)の関係が、
    Ｖth(Di)＜Ｖth(Tr)を満たすことを特徴とする電源装置。
  12. 前記ゲート抵抗の値をＲG、前記スイッチングデバイスのゲート自身が有する内部抵抗の値をＲgi、付与される外部抵抗の値をＲgeとすると、
    ＲG＝Ｒgi＋Ｒgeを満たすことを特徴とする請求項１１に記載の電源装置。
  13. 前記スイッチングデバイスのオン抵抗の値をＲon、前記ゲート抵抗の値をＲGとすると
    Ｒon＜ＲGの関係を満たすことを特徴とする請求項１１または１２に記載の電源装置。
  14. オン／オフ状態を制御するスイッチングデバイスと、
    前記スイッチングデバイスのゲートに電圧を印加することにより、前記スイッチングデバイスを駆動するゲートドライバと、
    前記ゲートと前記ゲートドライバ間に配置されたゲート抵抗と、
    前記ゲート抵抗に並列接続され、ソースが前記第１スイッチングデバイスのゲート側、ドレインが前記ゲートドライバ側になるように、前記ゲートと前記ゲートドライバ間に接続されたゲートスイッチングデバイスと
    を備え、前記ゲートスイッチングデバイスの閾値電圧Ｖth(TrG)と前記第１スイッチングデバイスの閾値電圧Ｖth(Tr)の関係が、
    Ｖth(TrG)＜Ｖth(Tr)を満たすことを特徴とする電源装置。
  15. 前記ゲートスイッチングデバイスのゲートとドレインは短絡されていることを特徴とする請求項１４に記載の電源装置。
  16. 前記ダイオードに直列接続された第１直列抵抗ＲGS1を備え、前記ダイオードと前記直列抵抗ＲGS1との直列回路が前記ゲート抵抗ＲGと並列接続されていることを特徴とする請求項１１〜１３のいずれか１項に記載の電源装置。
  17. 前記ゲートスイッチングデバイスに直列接続された第２直列抵抗を備え、前記ゲートスイッチングデバイスと前記第２直列抵抗との直列回路が前記ゲート抵抗と並列接続されていることを特徴とする請求項１４または１５に記載の電源装置。
  18. 前記ゲートドライバは、前記ゲートスイッチングデバイスを駆動するための信号端子を備え、前記信号端子は、前記ゲートスイッチングデバイスのゲートに接続されていることを特徴とする請求項１４、１５または１７のいずれか１項に記載の電源装置。
  19. 前記スイッチングデバイスのゲート・ソース間に接続されたツェナーダイオードを備え、
    前記ツェナーダイオードは、前記ダイオードおよび前記ゲート抵抗よりも前記スイッチングデバイスのゲート側に配置されていることを特徴とする請求項１１〜１８のいずれか１項に記載の電源装置。
  20. 前記スイッチングデバイスおよび前記ゲートスイッチングデバイスは、ＳｉＣ系もしくはＧａＮ系半導体デバイスで構成されることを特徴とする請求項１１〜１９のいずれか１項に記載の電源装置。
  21. 請求項１１〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とするＰＦＣ機能付き昇圧コンバータ回路。
  22. 請求項１０〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とするＨブリッジ型昇降圧コンバータ回路。
  23. 請求項１１〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とするフライバック型ＤＣ／ＤＣコンバータ。
  24. 請求項１１〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とするフォワード型ＤＣ／ＤＣコンバータ。
  25. 請求項１０〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とするフルブリッジ型インバータ回路。
  26. 請求項１０〜２０のいずれか１項に記載の電源装置を搭載したことを特徴とする３相交流インバータ。
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