JP6957903B2 - 表示装置及び電子機器 - Google Patents

Description

本発明は、表示装置及び電子機器等に関する。

表示装置の従来技術として、特許文献１には、パネル及びドライバー一体型の表示装置が開示されている。この表示装置は、データラッチ回路、ラインラッチ回路、Ｄ／Ａ変換回路を備える。

また表示装置を低消費電力化する従来技術として、特許文献２〜５に開示される技術がある。特許文献２では、パーシャル開始アドレスで指定されるゲート線から、パーシャル終了アドレスで指定されるゲート線までのゲート線を駆動し、パーシャル表示を行う。特許文献３では、パーシャル表示において、非表示領域の画素を選択しているときには信号線駆動回路の動作を停止する。特許文献４では、非表示領域に対しては、走査電極への印加電圧を非選択電圧に固定し、信号電極への印加電圧を、少なくとも所定期間において全画面オン表示又は全画面オフ表示の場合と同様な電圧レベルに固定する。特許文献５では、走査ドライバーが非表示領域の走査線を走査しているときには、データドライバーの駆動を停止させる。

特開２０１４−１８６０８３号公報 特開２０１０−１２８０１４号公報 特開２００７−０５８２０２号公報 特開２００４−００４８３７号公報 特開２００３−３１６３１５号公報

上記の特許文献１のような表示装置において、その回路を常時動作させた場合、消費電力に課題がある。表示装置を低消費電力化する手法として、表示ラインが黒表示ラインである場合に、その表示ラインを駆動する期間においてアンプ回路を動作オフさせる手法が考えられる。しかしながら、画素回路アレイのデータ線群をブロック毎に順次に駆動するスキャナー駆動方式では、１ライン分の表示データをラッチしないため、表示ラインが黒表示ラインであるか否かを表示装置が判断できない。

本発明の幾つかの態様によれば、スキャナー駆動方式において表示装置の低消費電力化が可能な表示装置及び電子機器等を提供できる。

本発明の一態様は、画素回路アレイと、前記画素回路アレイのデータ線群をブロック毎に順次に駆動するスキャナー駆動方式の駆動回路と、前記駆動回路を制御する制御回路と、を含み、前記制御回路は、表示データに対応する表示ラインが黒表示ラインであるか否かを判定する判定情報を受信し、前記判定情報に基づいて、前記黒表示ラインの駆動期間において、前記駆動回路が含むアンプ回路を動作オフ状態又は低消費電力状態に設定する表示装置に関係する。

本発明の一態様によれば、表示データに対応する表示ラインが黒表示ラインであるか否かを判定する判定情報が受信されることで、その判定情報に基づいて、黒表示ラインの駆動期間において、アンプ回路を動作オフ状態又は低消費電力状態に設定できる。これにより、表示装置が１ライン分の表示データをラッチしないスキャナー駆動方式においても黒表示ラインを検出することが可能となり、表示装置の低消費電力化が可能になる。

また本発明の一態様では、前記制御回路は、前記表示ラインに対応する前記表示データのヘッダー情報に含まれる前記判定情報を受信してもよい。

このようにすれば、各表示ラインに対応して、ヘッダー情報が付加された表示データを受信できる。これにより、ヘッダー情報を参照するだけで各表示ラインが黒表示ラインか否かを判断することが可能となり、黒表示ラインの検出処理を簡素化できる。

また本発明の一態様では、前記制御回路は、前記ヘッダー情報に含まれる前記判定情報に基づいて、前記ヘッダー情報に対応する前記表示ラインが前記黒表示ラインであると判定した場合、当該表示ラインの駆動期間において前記アンプ回路を前記動作オフ状態又は前記低消費電力状態に設定してもよい。

このようにすれば、ヘッダー情報に含まれる判定情報を抽出することで、その抽出された判定情報に基づいて、ヘッダー情報に対応する表示ラインが黒表示ラインであるか否かを判定できる。そして、黒表示ラインと判定した場合に、アンプ回路を動作オフ状態又は低消費電力状態に設定できる。

また本発明の一態様では、前記制御回路は、黒表示領域の開始ラインと終了ラインを表すコマンドを前記判定情報として受信してもよい。

このようにすれば、黒表示領域の開始ラインと終了ラインを表すコマンドを受信することで、開始ラインの情報と終了ラインの情報を取得できる。そして、その開始ラインの情報と終了ラインの情報に基づいて、黒表示ラインを検出できる。

また本発明の一態様では、前記制御回路は、前記開始ラインから前記終了ラインまでの前記表示ラインの駆動期間において前記アンプ回路を前記動作オフ状態又は前記低消費電力状態に設定してもよい。

このようにすれば、黒表示領域を構成する表示ラインの駆動期間において、アンプ回路の消費電流を低減できる。これにより、表示装置の消費電力を低減することが可能となる。

また本発明の一態様では、前記駆動回路は、前記アンプ回路と、前記アンプ回路にデータ電圧を出力するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路に表示データを出力する第１のラッチ回路と、受信された表示データをラッチして前記第１のラッチ回路に出力する第２のラッチ回路と、を含んでもよい。

スキャナー駆動方式では、第１のラッチ回路や第２のラッチ回路に１ライン分の表示データをラッチする必要がない。そのため、１ライン分の表示データを監視して黒表示ラインか否かを判定することができない。この点、本発明の一態様によれば、外部デバイス１１０から判定情報を受信するので、黒表示ラインか否かを判定できる。

また本発明の一態様では、水平走査期間の第１〜第ｍの期間（ｍは２以上の整数）のうち第ｋの期間（ｋは１以上ｍ以下の整数）において、前記第１のラッチ回路は、前記ブロックに対応するｎ画素分（ｎは２以上の整数）の第１のデータをラッチし、前記第２のラッチ回路は、前記第１のデータの次の、前記ブロックに対応するｎ画素分の第２のデータをラッチしてもよい。

このように、スキャナー駆動方式では１度に１ブロック（ｎ画素）分の表示データしかラッチしないので、そのラッチされた表示データから黒表示ラインか否かを判定することができない。この点、本発明の一態様によれば、外部デバイス１１０から判定情報を受信するので、黒表示ラインか否かを判定できる。

また本発明の一態様では、前記駆動回路は、前記第ｋの期間において、前記第１のデータに基づいて前記ブロックに対応する前記ｎ画素を駆動してもよい。

このように、第１のラッチ回路にはｎ画素分の表示データが順次にラッチされ、そのｎ画素分の表示データにより表示ラインがｎ画素ずつ駆動されていく。このため、第１のラッチ回路は、一度にｎ画素分の表示データを記憶するだけでよい。このようなスキャナー駆動方式においても、本発明の一態様では黒表示ラインか否かを判定できる。

また本発明の一態様では、前記画素回路アレイに含まれる画素回路は、画素に電流を供給するトランジスターを含み、前記制御回路は、前記黒表示ラインの駆動期間において、前記黒表示ラインに対応する前記画素回路の前記トランジスターをオフする制御を行ってもよい。

このようにすれば、黒表示ラインの画素にトランジスターから電流が供給されなくなるので、その画素を黒表示（ゼロデータに対応する表示）にできる。

また本発明の一態様では、前記駆動回路に階調電圧を供給する階調電圧生成回路を含み、前記制御回路は、前記黒表示ラインの駆動期間において、前記階調電圧生成回路を動作オフ状態又は低消費電力状態に設定してもよい。

このようにすれば、黒表示ラインの駆動期間において、アンプ回路の消費電流だけでなく、階調電圧生成回路の消費電流を低減できる。これにより、表示装置の消費電力を更に低減することが可能となる。

また本発明の他の態様は、上記のいずれかに記載の表示装置を含む電子機器に関係する。

表示装置の比較例。 本実施形態の表示装置の第１の構成例。 第１の構成例における表示装置の動作タイミングチャート。 本実施形態の表示装置の第２の構成例。 第２の構成例において画素回路アレイに表示する画像の模式図。 第２の構成例における表示装置の動作タイミングチャート。 画素回路の詳細な構成例。 アンプ回路の詳細な構成例。 電子機器の第１の構成例。 電子機器の第２の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１は、表示装置の比較例である。この比較例では、デマルチプレクス駆動により画素を駆動し、黒表示ラインを駆動する期間においてアンプ回路を動作オフにする。具体的には、表示装置１０は、走査線駆動回路２０、駆動回路３０（データ線駆動回路）、制御回路４０、画素回路アレイ５０（画素アレイ）を含む。

画素回路アレイ５０は、５４０本の走査線ＧＬ１〜ＧＬ５４０と、９６０本のデータ線ＤＬ１〜ＤＬ９６０と、５４０行９６０列のマトリックスに配置された画素回路ＰＡ（画素）と、を含む。図１では、第１行第１列の画素にのみ符号ＰＡを付し、他の画素の符号は省略している。第ｉ行第ｊ列の画素回路ＰＡには、走査線ＧＬｉ及びデータ線ＤＬｊが接続される。ｉは１以上５４０以下の整数であり、ｊは１以上９６０以下の整数である。

走査線駆動回路２０は、走査線ＧＬ１〜ＧＬ５４０を１本ずつ順次に駆動（選択）する。例えば走査線駆動回路２０が走査線ＧＬ１を駆動した場合、その走査線ＧＬｉに接続される第ｉ行の画素に、駆動回路３０によりデータ電圧が書き込まれる。

駆動回路３０は、ラッチ回路３１、３２、Ｄ／Ａ変換回路３３、アンプ回路ＡＡ１〜ＡＡ１６０、デマルチプレクサーＭＡ１〜ＭＡ１６０を含む。ラッチ回路３２は、表示装置１０の外部デバイス（例えば表示コントローラー）から受信された１ライン（１本の表示ライン）分の表示データをラッチする。１ラインは、１本の走査線に接続された１行分の画素から構成されるラインである。ラッチ回路３１は、ラッチ回路３２にラッチされた１ライン分の表示データをラッチし、６画素ずつ表示データを時分割に（マルチプレクスして）出力する。Ｄ／Ａ変換回路３３は、時分割の表示データをＤ／Ａ変換し、時分割のデータ電圧を出力する。アンプ回路ＡＡ１〜ＡＡ１６０の各々は、時分割のデータ電圧を増幅する。デマルチプレクサーＭＡ１〜ＭＡ１６０の各々は、６本のデータ線を時分割に順次に選択し、アンプ回路からの時分割のデータ電圧を６本のデータ線に分配（デマルチプレクス）する。例えばデマルチプレクサーＭＡ１は、１水平走査期間においてデータ線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６を時分割に順次に選択する。

制御回路４０は、ゼロライン検出回路４１、アンプ制御回路４２を含む。ゼロライン検出回路４１は、黒表示ラインの検出を行う。即ち、ラッチ回路３１にラッチされた１ライン分の表示データが全てゼロデータである場合に、その表示ラインが黒表示ラインであると判定する。アンプ制御回路４２は、ゼロライン検出回路４１により黒表示ラインが検出された場合に、その表示ラインの駆動期間（例えばその表示ラインに対応する水平走査期間）の間、アンプ回路ＡＡ１〜ＡＡ１６０を動作オフ状態又は低消費電力状態に設定する。

以上のように、デマルチプレクス駆動方式ではラッチ回路３１やラッチ回路３２が１ライン分の表示データをラッチするため、表示装置１０の内部で黒表示ラインを検出することが可能である。そのため、その検出結果を用いてアンプ回路ＡＡ１〜ＡＡ１６０を動作オフ状態又は低消費電力状態に設定し、表示装置１０を低消費電力化できる。

デマルチプレクス駆動は高精細パネルの駆動或いは高フレームレートの駆動に適しているが、アンプ回路の個数が多くなる。この点、スキャナー駆動方式はアンプ回路の個数がデマルチプレクス駆動方式に比べて少ないので、回路規模（チップ面積）の削減が可能である。しかしながら、スキャナー駆動方式では、１度に駆動する画素の個数（アンプ回路の個数）分の表示データをラッチすれば済むため、１ラインの表示データをラッチしていない。このため、スキャナー駆動方式において黒表示ラインを検出し、表示装置を低消費電力化することが困難という課題がある。

２．第１の構成例
図２は、上記のような課題を解決できる本実施形態の表示装置の第１の構成例である。表示装置１００は、走査線駆動回路１２０（ゲート線駆動回路）、駆動回路１３０（データ線駆動回路）、制御回路１４０（表示コントロール回路）、画素回路アレイ１５０、選択回路１６０、階調電圧生成回路１７０、電圧生成回路１８０、セレクターＳＧ１〜ＳＧ１６０を含む。なお、本実施形態は図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

画素回路アレイ１５０、走査線駆動回路１２０の構成及び動作は、図１の画素回路アレイ５０、走査線駆動回路２０と同様であるため、説明を省略する。なお、以下では画素回路アレイ１５０に５４０行９６０列の画素回路ＰＡが配置される場合を例に説明するが、これに限定されず、Ｎ行Ｍ列の画素回路ＰＡが設けられてもよい。Ｎ、Ｍは２以上の整数である。

駆動回路１３０は、ラッチ回路１３１、１３２、Ｄ／Ａ変換回路１３３、アンプ回路ＡＢ１〜ＡＢ６を含む。なお、ここではアンプ回路が６個の場合を例に説明するが、これに限定されず、ｎ個のアンプ回路が設けられてもよい。ｎは２以上の整数である。

ラッチ回路１３２は、表示装置１００の外部デバイス１１０（例えば表示コントローラー等）から制御回路１４０を介して受信された表示データＤＡＴＡをラッチする。このとき、アンプ回路ＡＢ１〜ＡＢ６と同数の６個の画素の表示データをラッチする。ラッチ回路１３２は、シリアルデータの表示データＤＡＴＡをクロック信号ＣＬＫにより順次取り込むことで、６個の画素の表示データをラッチする。ラッチ回路１３１は、ラッチ回路１３２６個の画素の表示データが取り込まれたタイミングで、その６個の画素の表示データをラッチする。

Ｄ／Ａ変換回路１３３は、ラッチ回路１３１にラッチされた６個の画素の表示データを（並列に）データ電圧にＤ／Ａ変換する。アンプ回路ＡＢ１〜ＡＢ６の各々は、１個の画素のデータ電圧を増幅する。アンプ回路ＡＢｓは、増幅したデータ電圧を出力ノードＮＱｓに出力する。ｓは１以上６以下の整数である。

セレクターＳＧ１〜ＳＧ１６０の各々は、出力ノードＮＱ１〜ＮＱ６と６本のデータ線との間に設けられた６個のスイッチ素子を含む。例えばセレクターＳＧ１は、出力ノードＮＱ１、ＮＱ２、ＮＱ３、ＮＱ４、ＮＱ５、ＮＱ６と、データ線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６との間に設けられたスイッチ素子Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、Ｓ１ｅ、Ｓ１ｆを含む。セレクターＳＧ２は、出力ノードＮＱ１、ＮＱ２、ＮＱ３、ＮＱ４、ＮＱ５、ＮＱ６と、データ線ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２との間に設けられたスイッチ素子Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄ、Ｓ２ｅ、Ｓ２ｆを含む。スイッチ素子は、例えばＭＯＳトランジスターによるトランスファーゲートである。

選択回路１６０は、水平走査期間においてセレクターＳＧ１〜ＳＧ１６０をセレクターＳＧ１から順に選択していく。選択されたセレクターのスイッチ素子はオンになり、選択されていないセレクターのスイッチ素子はオフになる。即ち、水平走査期間の開始後に最初にセレクターＳＧ１が選択され、選択回路１６０が、スイッチ素子Ｓ１ａ〜Ｓ１ｆをオンにする。出力ノードＮＱ１〜ＮＱ６がデータ線ＤＬ１〜ＤＬ６に接続されるので、アンプ回路ＡＢ１〜ＡＢ６が出力するデータ電圧が、データ線ＤＬ１〜ＤＬ６に供給される。次にセレクターＳＧ２が選択され、選択回路１６０が、スイッチ素子Ｓ２ａ〜Ｓ２ｆをオンにする。出力ノードＮＱ１〜ＮＱ６がデータ線ＤＬ７〜ＤＬ１２に接続されるので、アンプ回路ＡＢ１〜ＡＢ６が出力するデータ電圧が、データ線ＤＬ７〜ＤＬ１２に供給される。これをセレクターＳＧ１６０まで順次に繰り返す。このようにして、データ線ＤＬ１〜ＤＬ９６０を６本ずつ（６本のブロック毎に）順次に駆動するスキャナー駆動が実現される。

電圧生成回路１８０は、画素回路アレイ１５０で用いられる電圧を生成する。例えば、画素（発光ダイオード）の一端の電圧をリセットするための電圧Ｖｏｒｓｔを生成し、画素回路アレイ１５０の各画素回路ＰＡに供給する。

階調電圧生成回路１７０は、例えばラダー抵抗回路等であり、高電位側電源電圧と低電位電源電圧の間を分割して複数の基準電圧（階調電圧）を生成する。Ｄ／Ａ変換回路１３３は、その複数の基準電圧のうち、表示データに対応した基準電圧を選択し、その選択した基準電圧をデータ電圧として出力する。

制御回路１４０は、表示装置１００の各部の制御を行う。例えば、表示制御（画素の駆動タイミングの制御）や、動作モードの設定等を行う。制御回路１４０は、インターフェース回路１４１、アンプ制御回路１４３、レジスター回路１４４（レジスター）、ヘッダー検出回路１４５を含む。

インターフェース回路１４１は、外部デバイス１１０と表示装置１００の間の通信を行う。例えば、インターフェース回路１４１は、外部デバイスから垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、画素クロックＤＣＬＫ、表示データＤＡＴＡ、データイネーブル信号ＤＥを受信する。また、ＳＰＩ方式やＩ２Ｃ方式等の通信によりインターフェース回路１４１を介して外部デバイス１１０からレジスター回路１４４へアクセス可能になっている。レジスター回路１４４には、表示装置１００の動作を設定する設定情報等が格納される。

ヘッダー検出回路１４５は、表示データに付加されたヘッダー情報を検出（抽出）し、そのヘッダー情報の解析（デコード）を行う。そして、黒表示ラインを示すヘッダー情報であった場合、検出信号ＺＬＤＴを非アクティブ（第１論理レベル、例えばローレベル）からアクティブ（第２論理レベル、例えばハイレベル）にする。例えば、レジスター回路１４４に、黒表示ラインに対応したコードが記憶されており、ヘッダー検出回路１４５は、そのコードとヘッダー情報を比較し、一致した場合に、黒表示ラインを示すヘッダー情報であると判定する。

アンプ制御回路１４３は、ヘッダー検出回路１４５からの検出信号ＺＬＤＴに基づいてアンプ回路ＡＢ１〜ＡＢ６の制御を行う。即ち、検出信号ＺＬＤＴがアクティブである場合、制御信号ＰＳをアクティブ（第２論理レベル、例えばハイレベル）にして、アンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定する。一方、検出信号ＺＬＤＴが非アクティブである場合、制御信号ＰＳを非アクティブ（第１論理レベル、例えばローレベル）にして、アンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定しない（動作状態に設定する）。

ヘッダー検出回路１４５からの検出信号ＺＬＤＴは、階調電圧生成回路１７０にも入力されている。検出信号ＺＬＤＴがアクティブである場合、階調電圧生成回路１７０は動作オフ状態又は低消費電力状態に設定される。一方、検出信号ＺＬＤＴが非アクティブである場合、階調電圧生成回路１７０は動作オフ状態又は低消費電力状態に設定されない（動作状態に設定される）。

図３は、第１の構成例における表示装置の動作タイミングチャートである。

図３に示すように、水平同期信号ＨＳＹＮＣが立ち下がった後、所定のタイミングでデータイネーブル信号ＤＥがアクティブ（ハイレベル）になる。データイネーブル信号ＤＥがアクティブである期間において表示データＤＡ１〜ＤＡ１６０（画素に表示させる表示データ）が外部デバイス１１０から表示装置１００に転送される。表示データＤＡ１〜ＤＡ１６０の各々は、６画素（アンプ回路ＡＢ１〜ＡＢ６と同数の画素）分の表示データである。まず表示データＤＡ１がラッチ回路１３２にラッチされ、その表示データＤＡ１がラッチ回路１３１に転送される。ラッチ回路１３１が表示データＤＡ１を保持している期間において、次の表示データＤＡ２がラッチ回路１３２にラッチされ、その表示データＤＡ２がラッチ回路１３１に転送される。これを表示データＤＡ１６０まで繰り返す。

アンプ回路ＡＢ１〜ＡＢ６によるデータ線の駆動は、ラッチ回路１３１が表示データをラッチしている期間に行われる。例えば、ラッチ回路１３１が表示データＤＡ１をラッチしている期間において、その表示データＤＡ１に対応するデータ電圧をデータ線ＤＬ１〜ＤＬ６に出力する。次にラッチ回路１３１が表示データＤＡ２をラッチしている期間において、その表示データＤＡ２に対応するデータ電圧をデータ線ＤＬ７〜ＤＬ１２に出力する。これを表示データＤＡ１６０まで繰り返すことで、１ラインの表示ラインへの書き込みが行われる。

ヘッダー情報ＨＤＲは、表示データＤＡＴＡの最初（表示データＤＡ１〜ＤＡ１６０の前）に付加されている。例えば、ヘッダー情報ＨＤＲは、データイネーブル信号ＤＥがアクティブになる前に入力される。表示の制御タイミングは画素クロックに基づいて制御されており、水平同期信号ＨＳＹＮＣが立ち下がってから何クロック目にヘッダー情報ＨＤＲが入力されるかが、予め決められている。その予め決められたタイミングに従って、外部デバイス１１０がヘッダー情報ＨＤＲを送信し、ヘッダー検出回路１４５がヘッダー情報ＨＤＲを検出する。

表示データＤＡ１〜ＤＡ１６０がゼロデータ（全ての画素の表示データがゼロ）である場合、外部デバイス１１０は、例えばヘッダー情報「ＦＡＦｈ」を送信する。「ｈ」は数値が１６進数であることを表す。表示データＤＡ１〜ＤＡ１６０が非ゼロデータである場合、外部デバイス１１０は、例えばヘッダー情報「Ｆ０Ｆｈ」を送信する。ヘッダー検出回路１４５は、ヘッダー情報ＨＤＲが「ＦＡＦｈ」である場合には、ハイレベル（アクティブ）の検出信号ＺＬＤＴを出力し、ヘッダー情報ＨＤＲが「Ｆ０Ｆｈ」である場合には、ローレベル（非アクティブ）の検出信号ＺＬＤＴを出力する。アンプ制御回路１４３は、検出信号ＺＬＤＴがハイレベルである場合、ハイレベル（アクティブ）の制御信号ＰＳをアンプ回路ＡＢ１〜ＡＢ６に出力する。検出信号ＺＬＤＴがローレベルである場合、ローレベル（非アクティブ）の制御信号ＰＳをアンプ回路ＡＢ１〜ＡＢ６に出力する。

以上の実施形態によれば、表示装置１００は、画素回路アレイ１５０と、画素回路アレイ１５０のデータ線群（データ線ＤＬ１〜ＤＬ９６０）をブロック毎に順次に駆動するスキャナー駆動方式の駆動回路１３０と、駆動回路１３０を制御する制御回路１４０と、を含む。そして制御回路１４０は、表示データＤＡＴＡ（ＤＡ１〜ＤＡ１６０）に対応する表示ラインが黒表示ラインであるか否かを判定する判定情報を受信する。制御回路１４０は、判定情報に基づいて、黒表示ラインの駆動期間において、駆動回路１３０が含むアンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定する。

具体的には、データ線群のブロックは、連続して並ぶ所定本数（アンプ回路と同数）のデータ線のことである。「データ線群をブロック毎に順次に駆動する」とは、１つのブロックを駆動した後、その次（例えば隣り）のブロックを駆動し、更にその次（例えば隣り）のブロックを駆動するという動作を、順次に繰り返すことである。

黒表示ラインは、画像や文字等を表示しない表示ラインであり、例えば黒表示ラインに含まれる画素の表示データは全てゼロデータである。「黒」は画像や文字等を表示しないという意味であり、実際に表示された表示ラインは必ずしも黒色でなくてもよい。例えば、図８で後述するシースルータイプのヘッドマウントディスプレイ２００において、黒表示ラインは画像や文字を表示しないので、外部の風景がそのままシースルーで見えることになる。

判定情報は、第１の構成例ではヘッダー情報ＨＤＲであるが、これに限定されない。即ち、表示装置１００の外部デバイス１１０から入力される情報であり、表示ラインが黒表示ラインであるか否かを示す情報であればよい。例えば、後述する第２の構成例では、判定情報は、黒表示領域の開始ラインと終了ラインを表すコマンドである。

表示ライン（黒表示ライン）の駆動期間は、図３に示す期間ＴＤＲである。即ち、水平走査期間における最初の表示データＤＡ１に対応する駆動が開始されてから、最後の表示データＤＡ１６０に対応する駆動が終了するまでの期間である。アンプ回路ＡＢ１〜ＡＢ６は、期間ＴＤＲと同一の期間又は期間ＴＤＲを包含する期間（例えば図３の期間ＴＺＬ）において、動作オフ状態又は低消費電力状態に設定される。

アンプ回路の動作オフ状態は、アンプ回路の動作がオフ（ディセーブル）された状態であり、例えばアンプ回路が入力信号を増幅しない状態、或いはアンプ回路のバイアス電流がオフされた状態、或いはアンプ回路の出力がオフされた（ハイインピーダンスに設定された）状態等である。アンプ回路の低消費電力状態は、アンプ回路が通常動作を行う状態での消費電力に比べて消費電力が低減された状態であり、例えばアンプ回路のバイアス電流が低減された状態、或いはアンプ回路のバイアス電流の一部がオフされた状態等である。

本実施形態によれば、表示データに対応する表示ラインが黒表示ラインであるか否かを判定する判定情報が受信されることで、その判定情報に基づいて、黒表示ラインの駆動期間において、アンプ回路を動作オフ状態又は低消費電力状態に設定できる。これにより、表示装置が１ライン分の表示データをラッチしないスキャナー駆動方式においても、外部デバイス１１０から送信された判定情報を受信することで黒表示ラインを検出でき、表示装置を低消費電力化できる。

また本実施形態では、制御回路１４０は、表示ラインに対応する表示データのヘッダー情報ＨＤＲに含まれる判定情報を受信する。

ヘッダー情報ＨＤＲは、１ライン分の表示データＤＡ１〜ＤＡ１６０のヘッダーとして付加された情報である。ヘッダー情報ＨＤＲは、判定情報のみを含んでもよいし、判定情報及び判定情報以外の情報を含んでもよい。

本実施形態によれば、各表示ラインに対応して、ヘッダー情報が付加された表示データを受信できる。これにより、ヘッダー情報を参照するだけで各表示ラインが黒表示ラインか否かを判断でき（例えば、走査線の本数のカウントや比較等を行わずに）、黒表示ラインの検出処理を簡素化できる。

また本実施形態では、制御回路１４０は、ヘッダー情報ＨＤＲに含まれる判定情報に基づいて、ヘッダー情報ＨＤＲに対応する表示ライン（ヘッダー情報ＨＤＲが付加された表示データの表示ライン）が黒表示ラインであると判定した場合、その表示ラインの駆動期間ＴＤＲ（ＴＺＬ）においてアンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定する。

このようにすれば、ヘッダー情報ＨＤＲに含まれる判定情報を抽出し、その抽出された判定情報に基づいて、ヘッダー情報ＨＤＲに対応する表示ラインが黒表示ラインであるか否かを判定し、黒表示ラインと判定した場合に、アンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定できる。

また本実施形態では、駆動回路１３０は、アンプ回路ＡＢ１〜ＡＢ６と、アンプ回路ＡＢ１〜ＡＢ６にデータ電圧を出力するＤ／Ａ変換回路１３３と、Ｄ／Ａ変換回路１３３に表示データを出力する第１のラッチ回路１３１と、受信された表示データをラッチして第１のラッチ回路１３１に出力する第２のラッチ回路１３２と、を含む。

スキャナー駆動方式では、第１のラッチ回路１３１や第２のラッチ回路１３２に１ライン分の表示データをラッチする必要がない。そのため、１ライン分の表示データを監視して黒表示ラインか否かを判定することができない。この点、本実施形態では外部デバイス１１０から判定情報を受信するので、黒表示ラインか否かを判定できる。

より具体的には、水平走査期間の第１〜第ｍの期間（ｍは２以上の整数）のうち第ｋの期間（ｋは１以上ｍ以下の整数）において、第１のラッチ回路１３１は、ブロックに対応するｎ画素分の第１のデータをラッチし、第２のラッチ回路１３２は、第１のデータの次の、ブロックに対応するｎ画素分（ｎは２以上の整数）の第２のデータをラッチする。なお、ｎは、１ラインの画素数よりも少ない数である。

図３において、第１のラッチ回路１３１が表示データＤＡＴＡＸとして表示データＤＡｋ（第１のデータ）を保持している期間が、第ｋの期間に対応する。この第ｋの期間では、第２のラッチ回路１３２は、表示データＤＡｋ＋１（第２のデータ）をラッチする。表示データＤＡｋ、ＤＡｋ＋１の各々は、データ線のブロックに対応する６（ｎ）画素分の表示データである。スキャナー駆動方式ではブロック毎に順次に駆動するが、その駆動順番において、表示データＤＡｋ＋１に対応した順番は、表示データＤＡｋに対応した順番の次の順番である。

このように、スキャナー駆動方式では１度に１ブロック（ｎ画素）分の表示データをラッチすればよい。しかしながら、１ブロック（ｎ画素）分の表示データしかラッチしなければ、そのラッチされた表示データから黒表示ラインか否かを判定することができない。この点、本実施形態では外部デバイス１１０から判定情報を受信するので、黒表示ラインか否かを判定できる。

また本実施形態では、駆動回路１３０は、第ｋの期間において、第１のデータに基づいてブロックに対応するｎ画素を駆動する。

具体的には、第ｋの期間では、第１のラッチ回路１３１に第１のデータ（ＤＡｋ）がラッチされ、その第１のデータに基づいてｎ画素が駆動され、次の第ｋ＋１の期間では、第１のラッチ回路１３１に第２のデータ（ＤＡｋ＋１）がラッチされ、その第２のデータに基づいて次のｎ画素が駆動される。

このように、第１のラッチ回路１３１にはｎ画素分の表示データが順次にラッチされ、そのｎ画素分の表示データにより表示ラインがｎ画素ずつ駆動されていく。このため、第１のラッチ回路１３１は、ｎ画素分の表示データを記憶するだけでよい。このようなスキャナー駆動方式においても、本実施形態では黒表示ラインか否かを判定できる。

また本実施形態では、画素回路アレイ１５０に含まれる画素回路ＰＡは、画素（図７の発光素子Ｄ１）に電流を供給するトランジスター（図７のトランジスターＱＰ１）を含む。そして制御回路１４０は、黒表示ラインの駆動期間ＴＤＲ（ＴＺＬ）において、黒表示ラインに対応する画素回路ＰＡのトランジスター（ＱＰ１）をオフする制御を行う。

具体的には、制御回路１４０は、図７のレベル設定回路ＬＳを制御することで、画素回路ＰＡのトランジスターＱＰ１のゲート電圧を、トランジスターＱＰ１をオフさせる電圧に設定する。図７に示した画素回路ＰＡの場合には、画素回路ＰＡのトランジスターＱＰ１のゲート電圧を電源電圧ＶＥＬに設定している。

このようにすれば、黒表示ラインの画素にトランジスターから電流が供給されなくなるので、その画素を黒表示（ゼロデータに対応する表示）にできる。

また本実施形態では、表示装置１００は、駆動回路１３０に階調電圧を供給する階調電圧生成回路１７０を含む。そして制御回路１４０は、黒表示ラインの駆動期間ＴＤＲ（ＴＺＬ）において、階調電圧生成回路１７０を動作オフ状態又は低消費電力状態に設定する。

階調電圧生成回路１７０の動作オフ状態は、階調電圧生成回路１７０の動作をオフした状態である。例えば階調電圧生成回路１７０に流れる電流をオフした状態である。例えば、ラダー抵抗と電源ノードの間にスイッチ素子を設け、そのスイッチ素子をオフすることで、階調電圧生成回路１７０に流れる電流をオフする。階調電圧生成回路１７０の低消費電力状態は、階調電圧生成回路１７０に流れる電流を、通常動作時に比べて低減した状態である。例えば、ラダー抵抗に流れる電流を低減させる。

このようにすれば、黒表示ラインの駆動期間において、アンプ回路の消費電流だけでなく、階調電圧生成回路の消費電流を低減できる。これにより、表示装置の消費電力を更に低減することが可能となる。

３．第２の構成例
図４は、本実施形態の表示装置の第２の構成例である。図４では、制御回路１４０が、走査線制御回路１４２を含み、ヘッダー検出回路１４５を含まない。なお、図２で説明した構成要素と同一の構成要素には、同一の符号を付し、その構成要素の説明を適宜省略する。本実施形態は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

図５は、第２の構成例において画素回路アレイ（ディスプレイ）に表示する画像の模式図である。画像は黒表示領域と非黒表示領域から構成される。黒表示領域は、その領域の画素の表示データがゼロデータである領域である。非表示領域は、その領域の画素の表示データがゼロデータとは限らない領域であり、文字や画像等が表示される領域である。黒表示領域の境界のライン（走査線）をＳＡＬ、ＳＰＬとする。それらのラインＳＡＬ、ＳＰＬのうち、垂直走査期間において先に選択される方の走査線を開始ラインＳＡＬとし、後に選択される方の走査線を終了ラインＳＰＬとする。

レジスター回路１４４には、開始ラインＳＡＬの情報と終了ラインＳＰＬの情報が記憶されている。例えば、各ラインが何本目の走査線であるかが、情報として記憶されている。この情報は、外部デバイス１１０がレジスター回路１４４に書き込む。

走査線制御回路１４２は、垂直走査期間において水平同期信号ＨＳＹＮＣの立ち下がりの回数（選択された走査線の本数）をカウントする。そして、そのカウント値と、レジスター回路１４４に記憶された開始ラインＳＡＬの情報及び終了ラインＳＰＬの情報とに基づいて、表示ライン（現在、駆動しようとしている表示ライン）が、開始ラインＳＡＬと終了ラインＳＰＬの間の表示ラインであるか否かを判定する。表示ラインが開始ラインＳＡＬと終了ラインＳＰＬの間である場合、検出信号ＺＬＤＴをアクティブにし、表示ラインが開始ラインＳＡＬと終了ラインＳＰＬの間でない場合、検出信号ＺＬＤＴを非アクティブにする。

図６は、第２の構成例における表示装置の動作タイミングチャートである。スキャナー駆動に関する基本的な動作（表示データＤＡ１〜ＤＡ１６０の入力や、その表示データＤＡ１〜ＤＡ１６０に基づく画素への書き込み等）は図３と同様であるため、説明を省略する。

図６では、図３のようなヘッダー情報ＨＤＲは表示データＤＡＴＡに付加されていない。表示ラインが開始ラインＳＡＬと終了ラインＳＰＬの間である場合、走査線制御回路１４２は所定のタイミングでハイレベル（アクティブ）の検出信号ＺＬＤＴを出力する。表示ラインが開始ラインＳＡＬと終了ラインＳＰＬの間でない場合、走査線制御回路１４２は所定のタイミングでローレベル（非アクティブ）の検出信号ＺＬＤＴを出力する。所定のタイミングは、例えば表示データＤＡ１の入力が開始されるタイミング（データイネーブル信号ＤＥが非アクティブからアクティブになるタイミング）である。

以上の第２の構成例によれば、制御回路１４０は、黒表示領域の開始ラインＳＡＬと終了ラインＳＰＬを表すコマンドを判定情報として受信する。

具体的には、黒表示領域は、垂直走査方向に連続する１又は複数の黒表示ラインで構成される領域である。図５では、画面内に１つの黒表示領域がある場合を図示しているが、画面内に複数の黒表示領域があってもよい。その場合、制御回路１４０は、各黒表示領域について開始ラインと終了ラインを表すコマンドを受信する。制御回路１４０は、受信したコマンドを解析（デコード）し、コマンドに含まれる開始ラインＳＡＬの情報と終了ラインＳＰＬの情報をレジスター回路１４４に書き込む。コマンドの受信タイミング（外部デバイス１１０からの送信タイミング）は種々想定できる。例えば、画面の一部にのみ画像や文字を表示させるアプリケーションを実行する場合、そのアプリケーションに対応したコマンドを、アプリケーションの起動時等に表示装置１００が受信する。或いは、１フレーム（１画像）毎に、表示装置１００がコマンドを受信してもよい。

このようにすれば、黒表示領域の開始ラインＳＡＬと終了ラインＳＰＬを表すコマンドを受信することで、開始ラインＳＡＬの情報と終了ラインＳＰＬの情報を取得できる。そして、その開始ラインＳＡＬの情報と終了ラインＳＰＬの情報に基づいて、黒表示ラインを検出できる。

また本実施形態では、制御回路１４０は、開始ラインＳＡＬから終了ラインＳＰＬまでの表示ラインの駆動期間（図６のＴＤＲ）においてアンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定する。

このようにすれば、黒表示領域を構成する表示ラインの駆動期間において、アンプ回路の消費電流を低減できる。これにより、表示装置の消費電力を低減することが可能となる。

４．画素回路
図７は、画素回路の詳細な構成例である。以下では、データ線ＤＬ１及び走査線ＧＬ１に接続される画素回路を例に説明するが、他の画素回路も同様の構成である。

画素回路ＰＡは、Ｐ型トランジスターＱＰ１〜ＱＰ５、キャパシターＣｐｉｘ、発光素子Ｄ１（発光ダイオード）を含む。トランジスターＱＰ２のゲートは走査線ＧＬ１に接続される。トランジスターＱＰ３、ＱＰ５のゲートには信号Ｇｃｍｐが入力され、トランジスターＱＰ４のゲートには信号Ｇｅｌが入力される。信号Ｇｃｍｐ、Ｇｅｌは、走査線駆動回路１２０から供給される。

またスイッチ素子Ｓ１ａとデータ線ＤＬ１の間にレベル設定回路ＬＳが設けられる。レベル設定回路ＬＳは図２、図４では図示が省略されている。レベル設定回路ＬＳは、Ｐ型トランジスターＱＰ６、ＱＰ７、Ｎ型トランジスターＱＮ１、キャパシターＣ１、Ｃ２、トランスファーゲートＴＧを含む。トランジスターＱＰ６のゲートには信号Ｇｉｎｉが入力され、トランジスターＱＰ７のゲートには信号Ｇｒｓｔが入力され、トランジスターＱＮ１のゲートにはＧｒｅｆが入力される。トランスファーゲートＴＧは、Ｐ型トランジスターとＮ型トランジスターで構成され、Ｐ型トランジスターのゲートには信号ＸＧｃｐｌが入力され、Ｎ型トランジスターのゲートにはＧｃｐｌが入力される。信号Ｇｒｓｔ、Ｇｒｅｆは、図２、図４の検出信号ＺＬＤＴに基づいて生成される信号であり、制御回路１４０のヘッダー検出回路１４５又は走査線制御回路１４２から供給される。信号Ｇｉｎｉ、ＸＧｃｐｌ、Ｇｃｐｌは、制御回路１４０から供給される。

以下、画素回路ＰＡが黒表示ラインの画素回路でない場合の動作を説明する。初期状態では、トランジスターＱＰ２、ＱＰ３、ＱＰ５、ＱＰ６、ＱＰ７、ＱＮ１、トランスファーゲートＴＧがオフであり、トランジスターＱＰ４がオンである。

水平走査期間が開始すると、所定のタイミングでスイッチ素子Ｓ１ａがオンになり、アンプ回路ＡＢ１からデータ電圧がキャパシターＣ１に充電され、キャパシターＣ１の一端のノードＮ１がデータ電圧となる。キャパシターＣ１の他端は電源電圧Ｖｃｔのノードが接続されている。

その後、トランスファーゲートＴＧがオンになり、キャパシターＣ１に充電されたデータ電圧が、キャパシターＣ２を介してデータ線ＤＬ１に印加される。これ以前に、トランジスターＱＰ６、ＱＮ１がオンになり、キャパシターＣ２の一端のノードＮ２が電圧Ｖｒｅｆに設定され、データ線ＤＬ１が初期化電圧Ｖｉｎｉに設定される。次に、トランジスターＱＰ４、ＱＰ６がオフになる。次に、トランジスターＱＰ５がオンになり、発光素子Ｄ１のアノードが電圧Ｖｏｒｓｔに設定され、発光素子Ｄ１がリセット状態となる。そしてトランジスターＱＰ４、ＱＰ６がオフになった後、トランジスターＱＰ２、ＱＰ３がオンになり、トランジスターＱＰ１のゲートとドレインが接続された状態となる。ここで、データ線ＤＬ１はトランジスターＱＰ１のゲートに接続された状態になっている。トランジスターＱＰ１のソースは電源電圧ＶＥＬのノードに接続されている。これにより、トランジスターＱＰ１のゲート電圧及びデータ線ＤＬ１の電圧が所定値（トランジスターＱＰ１の閾値電圧のばらつきを補償する電圧）に設定される。この所定値はトランジスターＱＰ１の閾値電圧に応じたものであり、画素毎にトランジスターＱＰ１の閾値電圧が異なれば、画素毎に異なる値が所定値として設定される。次に、トランジスターＱＰ３、ＱＰ５がオフになる。

次に、トランスファーゲートＴＧがオンになり、キャパシターＣ１に充電されたデータ電圧が、キャパシターＣ２に印加される。キャパシターＣ２の一端のノードＮ２の電圧は電圧Ｖｒｅｆからデータ電圧に変化し、この差に相当する電位変化がデータ線ＤＬ１にも生じる。具体的には、データ線ＤＬ１の電圧は、所定値（トランジスターＱＰ１の閾値電圧のばらつきを補償する電圧）から当該電位変化を重畳した電圧が設定される。データ線ＤＬ１の電圧は、キャパシターＣ１、Ｃ２、Ｃｐｉｘ（及び寄生容量）の電荷再分配によって決まり、その電圧がキャパシターＣｐｉｘによってトランジスターＱＰ１のゲートノードに保持される。キャパシターＣｐｉｘの一端はトランジスターＱＰ１のゲートに接続され、他端は電源電圧ＶＥＬのノードに接続されている。次に、トランジスターＱＰ２、トランスファーゲートＴＧがオフになる。トランジスターＱＰ１は、キャパシターＣｐｉｘにより保持されたゲート電圧に応じたドレイン電流を発光素子Ｄ１に供給する。

以下、画素回路ＰＡが黒表示ラインの画素回路である場合の動作を説明する。初期状態では、トランジスターＱＰ２、ＱＰ３、ＱＰ５、ＱＰ６、ＱＰ７、ＱＮ１、トランスファーゲートＴＧがオフであり、トランジスターＱＰ４がオンである。

水平走査期間が開始した後、検出信号ＺＬＤＴがアクティブになると、信号Ｇｒｓｔ、Ｇｒｅｆがアクティブになり、トランジスターＱＰ７、ＱＮ１がオンになる。キャパシターＣ２の一端のノードＮ２が電圧Ｖｒｅｆに設定され、キャパシターＣ２の他端に接続されるデータ線ＤＬ１が電源電圧ＶＥＬに設定される。次にトランジスターＱＰ２がオンになり、電源電圧ＶＥＬがキャパシターＣｐｉｘによってトランジスターＱＰ１のゲートノードに保持される。次に、トランジスターＱＰ２、ＱＰ７、ＱＮ１がオフになる。トランジスターＱＰ１のゲートとソースには電源電圧ＶＥＬが設定されることになり、トランジスターＱＰ１はオフになり、発光素子Ｄ１に電流が供給されなくなる。検出信号ＺＬＤＴ（制御信号ＰＳ）がアクティブである期間においては、アンプ回路ＡＢ１〜ＡＢ６は動作オフ状態又は低消費電力状態に設定されている。

なお、画素回路ＰＡが黒表示ラインの画素回路である場合の動作は上記に限定されない。例えば、変形例として以下の手法がある。即ち、水平走査期間が開始されると、所定のタイミングでスイッチ素子Ｓ１ａがオンになる。このとき、アンプ回路ＡＢ１の出力ノードＮＱ１を電圧ＶＲＨに設定しておき、キャパシターＣ１に電圧ＶＲＨを保持させる。以降、画素回路ＰＡが黒表示ラインの画素回路でない場合と同様の動作を行い、電圧ＶＲＨに対応する電圧をキャパシターＣｐｉｘに保持させる。電圧ＶＲＨは、キャパシターＣ１、Ｃ２、Ｃｐｉｘ（及び寄生容量）の電荷再分配によってデータ線ＤＬ１を電源電圧ＶＥＬ付近に設定する電圧である。即ち、トランジスターＱＰ１のゲートノードにはキャパシターＣｐｉｘにより電源電圧ＶＥＬが保持され、トランジスターＱＰ１がオフになる。

上記の変形例を用いた場合には、表示ライン毎ではなくブロック（６個の画素）毎にアンプ回路ＡＢ１〜ＡＢ６を動作オフ状態又は低消費電力状態に設定することも可能である。例えば、制御回路１４０が、ラッチ回路１３１にラッチされた表示データに基づいて、ブロックの表示データがゼロデータであるか否かを判定する判定回路を有する。そして、判定回路は、ブロックの表示データがゼロデータであると判定した場合、検出信号ＺＬＤＴをアクティブにする。

５．アンプ回路
図８は、アンプ回路の詳細な構成例である。以下ではアンプ回路ＡＢ１を例に説明するが、アンプ回路ＡＢ２〜ＡＢ６も同様の構成である。アンプ回路ＡＢ１は、スイッチ素子ＳＷ１〜ＳＷ３、電流源回路ＩＢ１、ＩＢ２、演算増幅器ＡＭＰを含む。

電流源回路ＩＢ１、ＩＢ２は、演算増幅器ＡＭＰの差動対のトランジスター或いは出力段のトランジスターにバイアス電流を流す回路である。例えば、電流源回路ＩＢ１は、ゲートにバイアス電圧が入力されるＰ型トランジスターであり、電流源回路ＩＢ２は、ゲートにバイアス電圧が入力されるＮ型トランジスターである。

スイッチ素子ＳＷ１は、電流源回路ＩＢ１と高電位側電源電圧ＶＥＬのノードとの間に設けられる。スイッチ素子ＳＷ２は、電流源回路ＩＢ２と低電位側電源電圧ＶＳＳのノードとの間に設けられる。スイッチ素子ＳＷ３は、電圧ＶＲＨのノードと演算増幅器ＡＭＰの出力ノードＮＱ１との間に設けられる。スイッチ素子ＳＷ１〜ＳＷ３は、トランジスターで構成される。

黒表示ラインが検出されて制御信号ＰＳがアクティブになると、スイッチ素子ＳＷ１、ＳＷ２がオフになり、スイッチ素子ＳＷ３がオンになり、演算増幅器ＡＭＰの出力がハイインピーダンス状態になる。スイッチ素子ＳＷ１、ＳＷ２がオフになることで、電流源回路ＩＢ１、ＩＢ２の電流経路が遮断され、演算増幅器ＡＭＰにバイアス電流が供給されなくなる。これにより、消費電力が低減される。また、スイッチ素子ＳＷ３がオンになり、演算増幅器ＡＭＰの出力がハイインピーダンス状態になることで、出力ノードＮＱ１が電圧ＶＲＨに設定される。例えば、演算増幅器ＡＭＰの出力段のトランジスターと電源ノードとの間にスイッチ素子（トランジスター）を設け、そのスイッチ素子をオフすることにより、演算増幅器ＡＭＰの出力をハイインピーダンス状態に設定する。制御信号ＰＳが非アクティブの場合には、スイッチ素子ＳＷ１、ＳＷ２はオンであり、スイッチ素子ＳＷ３はオフであり、演算増幅器ＡＭＰは信号出力状態になる。

６．電子機器
図９は、本実施形態の表示装置を含む電子機器の第１の構成例である。図９には、電子機器の一例としてヘッドマウントディスプレイの構成例を示す。

ヘッドマウントディスプレイ２００は、頭部にヘッドマウントディスプレイを装着するためのテンプル２１０と、右目用のレンズ２３１と、左眼用のレンズ２３２と、レンズ２３１及びレンズ２３２の間に設けられるブリッジ２２０と、を含む。

また、ヘッドマウントディスプレイ２００は、表示装置２４１、２４２と、レンズ２５１、２５２と、ハーフミラー２６１、２６２と、を含む。表示装置２４１、２４２の各々は、図２、図４の表示装置１００に対応する。表示装置２４１の画素回路アレイから出射した光は、レンズ２５１を介してハーフミラー２６１に入射し、ハーフミラー２６１に反射されて右眼に入射する。レンズ２３１を介してハーフミラー２６１に入射した光は、ハーフミラー２６１を通過して右眼に入射する。同様に、表示装置２４２の画素回路アレイから出射した光は、レンズ２５２を介してハーフミラー２６２に入射し、ハーフミラー２６２に反射されて左眼に入射する。レンズ２３２を介してハーフミラー２６２に入射した光は、ハーフミラー２６２を通過して左眼に入射する。このようにして、表示装置２４１、２４２が表示する表示画像が、外部の風景に重ね合わされ、シースルー状態で観察される。

なお、本実施形態の表示装置はヘッドマウントディスプレイに限らず、例えば以下のような種々の電子機器に適用可能である。

図１０は、本実施形態の表示装置を含む電子機器の第２の構成例である。電子機器３００の具体例としては、例えば携帯情報端末、車載装置（例えばメーターパネル、カーナビゲーションシステム等）、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。

電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いはゲートアレイ）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示装置１００（ディスプレイ）を含む。

操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、表示部３５０に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。処理部３１０は、インターフェース部３４０から入力された或いは記憶部３２０に記憶された表示データを処理して表示装置１００に転送する。表示装置１００は、処理部３１０から転送された表示データに基づいて画素回路アレイに画像を表示する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示装置、ヘッドマウントディスプレイ、電子機器等の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…表示装置、２０…走査線駆動回路、３０…駆動回路、３１…ラッチ回路、
３２…ラッチ回路、３３…Ｄ／Ａ変換回路、４０…制御回路、
４１…ゼロライン検出回路、４２…アンプ制御回路、５０…画素回路アレイ、
１００…表示装置、１２０…走査線駆動回路、１３０…駆動回路、
１３１…第１のラッチ回路、１３２…第２のラッチ回路、１３３…Ｄ／Ａ変換回路、
１４０…制御回路、１４１…インターフェース回路、１４２…走査線制御回路、
１４３…アンプ制御回路、１４４…レジスター回路、１４５…ヘッダー検出回路、
１５０…画素回路アレイ、１６０…選択回路、１７０…階調電圧生成回路、
１８０…電圧生成回路、２００…ヘッドマウントディスプレイ、２１０…テンプル、
２２０…ブリッジ、２３１…レンズ、２３２…レンズ、２４１…表示装置、
２４２…表示装置、２５１…レンズ、２５２…レンズ、２６１…ハーフミラー、
２６２…ハーフミラー、３００…電子機器、３１０…処理部、３２０…記憶部、
３３０…操作部、３４０…インターフェース部、３５０…表示部、
ＡＢ１〜ＡＢ６…アンプ回路、Ｄ１…発光素子（画素）、
ＤＡ１〜ＤＡ１６０…表示データ、ＤＡＴＡ…表示データ、
ＤＬ１〜ＤＬ９６０…データ線、ＧＬ１〜ＧＬ５４０…走査線、
ＨＤＲ…ヘッダー情報、ＨＳＹＮＣ…水平同期信号、ＰＡ…画素回路、
ＱＰ１…トランジスター、ＳＡＬ…開始ライン、ＳＰＬ…終了ライン、
ＴＤＲ…駆動期間、ＺＬＤＴ…検出信号

Claims (11)

1. 画素回路アレイと、
   前記画素回路アレイのデータ線群をブロック毎に順次に駆動するスキャナー駆動方式の駆動回路と、
   インターフェース回路を有し、前記駆動回路を制御する制御回路と、
   を含み、
   前記インターフェース回路は、
   外部デバイスから、各表示ラインの表示データと前記各表示ラインの判定情報とを受信し、
   前記外部デバイスは、
   前記各表示ラインの表示データに基づいて黒表示ラインを検出したとき、前記黒表示ラインを示す前記判定情報を、前記黒表示ラインとして検出された表示ラインの前記判定情報として出力し、
   前記制御回路は、
   前記黒表示ラインを示す前記判定情報が受信されたとき、前記判定情報に基づいて、前記黒表示ラインの駆動期間において、前記駆動回路が含むアンプ回路を動作オフ状態又は低消費電力状態に設定することを特徴とする表示装置。
2. 請求項１において、
   前記インターフェース回路は、
   前記各表示ラインの表示データのヘッダー情報に含まれる前記判定情報を受信することを特徴とする表示装置。
3. 請求項２において、
   前記制御回路は、
   前記ヘッダー情報に含まれる前記判定情報に基づいて、前記ヘッダー情報に対応する前記表示ラインが前記黒表示ラインであると判定した場合、当該表示ラインの駆動期間において前記アンプ回路を前記動作オフ状態又は前記低消費電力状態に設定することを特徴とする表示装置。
4. 請求項１において、
   前記インターフェース回路は、
   黒表示領域の開始ラインと終了ラインを表すコマンドを前記判定情報として受信することを特徴とする表示装置。
5. 請求項４において、
   前記制御回路は、
   前記開始ラインから前記終了ラインまでの前記表示ラインの駆動期間において前記アンプ回路を前記動作オフ状態又は前記低消費電力状態に設定することを特徴とする表示装置。
6. 請求項１乃至５のいずれかにおいて、
   前記駆動回路は、
   前記アンプ回路と、
   前記アンプ回路にデータ電圧を出力するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路に表示データを出力する第１のラッチ回路と、
   受信された表示データをラッチして前記第１のラッチ回路に出力する第２のラッチ回路と、
   を含むことを特徴とする表示装置。
7. 請求項６において、
   水平走査期間の第１〜第ｍの期間（ｍは２以上の整数）のうち第ｋの期間（ｋは１以上ｍ以下の整数）において、
   前記第１のラッチ回路は、第１ブロックに対応するｎ画素分（ｎは２以上の整数）の第１のデータをラッチし、前記第２のラッチ回路は、前記第１のデータの次の、第２ブロックに対応するｎ画素分の第２のデータをラッチすることを特徴とする表示装置。
8. 請求項７において、
   前記駆動回路は、
   前記第ｋの期間において、前記第１のデータに基づいて前記第１ブロックに対応するｎ画素を駆動することを特徴とする表示装置。
9. 請求項１乃至８のいずれかにおいて、
   前記画素回路アレイに含まれる画素回路は、画素に電流を供給するトランジスターを含み、
   前記制御回路は、
   前記黒表示ラインの駆動期間において、前記黒表示ラインに対応する前記画素回路の前記トランジスターをオフする制御を行うことを特徴とする表示装置。
10. 請求項１乃至９のいずれかにおいて、
    前記駆動回路に階調電圧を供給する階調電圧生成回路を含み、
    前記制御回路は、
    前記黒表示ラインの駆動期間において、前記階調電圧生成回路を動作オフ状態又は低消費電力状態に設定することを特徴とする表示装置。
11. 請求項１乃至１０のいずれかに記載の表示装置を含むことを特徴とする電子機器。

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