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Description
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
ム錫(ITO)などの導電性を備える金属酸化物(以下、酸化物導電体という)は、液晶
ディスプレイなどの表示装置で必要とされる透明電極材料として適用されている。
えば、In−Ga−Zn−O系酸化物などは、液晶ディスプレイなどの表示装置で必要と
される半導体材料に適用することが期待されている。特に、薄膜トランジスタ(以下、T
FTともいう)のチャネル層に適用することが期待されている。
プロセスによって作製することが可能である。そのため、表示装置などで用いられるアモ
ルファスシリコンを代替又は凌駕する材料としての期待が高まっている。
って、透光性を有するTFTを作製することができる(例えば、非特許文献1参照。)。
、当該TFTを用いて、表示装置などの駆動回路を構成することもできる(例えば、非特
許文献2参照。)。
する。
該駆動回路部は、ソース電極(ソース電極層ともいう)及びドレイン電極(ドレイン電極
層ともいう)が金属によって構成され且つ半導体層が酸化物半導体によって構成された駆
動回路用薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該表
示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層
が酸化物半導体によって構成された画素用薄膜トランジスタと、酸化物導電体によって構
成された表示部用配線とを有する半導体装置である。
スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタは半導体層のチャネル形成
領域上にチャネル保護層が設けられたチャネル保護型(チャネルストップ型)薄膜トラン
ジスタであり、一方駆動回路用薄膜トランジスタはソース電極層及びドレイン電極層との
間の領域で半導体層に接する酸化物絶縁膜が設けられたチャネルエッチ型薄膜トランジス
タである。
(例えば、容量素子など)の構造などは開示されていない。また、同一基板上に駆動回路
と、透光性を有するTFTとを作製する記載などもない。
路部、及び画素用TFTを有する表示部が作製される。そのため、当該半導体装置の製造
コストを低減することができる。
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用TFTと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用TFT及び表示部用配線が形成された領域を画素部の表示領域としてとすること
ができる。そのため、当該半導体装置の開口率を向上させることができる。
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用TFTと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用TFTのサイズに制限されることなく画素サイズを設計することができる。その
ため、当該半導体装置の表示部で表示する画像を高精細化することができる。
属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用TFT
と、金属によって構成された駆動回路用配線とを有する。つまり、当該半導体装置は、高
い電界効果移動度を示すTFTと、抵抗の低い配線とによって駆動回路が構成される。そ
のため、当該半導体装置を高速駆動が可能な半導体装置とすることができる。
れる薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する
。なお、Mは、Ga、Fe、Ni、Mn及びCoから選ばれた一の金属元素または複数の
金属元素を示す。例えばMとして、Gaの場合があることの他、GaとNiまたはGaと
Feなど、Ga以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の遷移金属
元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、In
MO3(ZnO)m(m>0)で表記される構造の酸化物半導体層のうち、MとしてGa
を含む構造の酸化物半導体をIn−Ga−Zn−O系酸化物半導体とよび、その薄膜をI
n−Ga−Zn−O系非単結晶膜とも呼ぶ。
系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn
−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−
O系、Sn−O系、Zn−O系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。酸化物半導体層に結晶化を阻害
する酸化珪素(SiOx(X>0))を含ませることで、製造プロセス中において酸化物
半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶化していてもよい
。
びGaを含有する酸化物半導体である。酸化物半導体層をI型(真性)とするため、脱水
化または脱水素化は有効である。
酸化物半導体層の加熱処理を行うことで、酸化物半導体層を酸素欠乏型として低抵抗化、
即ちN型化(N−化など)し、その後、酸化物半導体層に接するように酸化物絶縁膜の形
成を行うことにより、酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちI型
化させることが好ましい。これにより、電気特性が良好で信頼性のよい薄膜トランジスタ
を有する半導体装置を作製し、提供することが可能となる。
ゴン、ヘリウムなど)の不活性気体雰囲気下、或いは減圧下での350℃以上、好ましく
は400℃以上基板の歪み点未満の加熱処理を行う。この加熱処理によって、酸化物半導
体層は脱水化または脱水素化され酸化物半導体層の含有水分などの水素を含む不純物を低
減させる。
層に対して昇温脱離ガス分光法(Thermal Desorption Spectr
oscopy、以下TDS)で450℃まで測定を行っても水の2つのピーク、少なくと
も300℃付近に現れる1つのピークが検出されない程度の熱処理条件とするのが好まし
い。この条件下で脱水化または脱水素化のための加熱処理が行われた酸化物半導体層を用
いた薄膜トランジスタに対してTDSで450℃まで測定を行っても、少なくとも300
℃付近に現れる水のピークは検出されない。
に冷却し、酸化物半導体層が水または水素に接触することを防ぐ。脱水化または脱水素化
のための加熱処理を行い、酸化物半導体層を低抵抗化、即ちN型化(N−化など)させた
後、高抵抗化させてI型とした酸化物半導体層を用いて薄膜トランジスタを作製すると、
薄膜トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのス
イッチング素子を実現できる。薄膜トランジスタのゲート電圧が0Vにできるだけ近い正
のしきい値電圧でチャネルが形成されることが表示装置には望ましい。なお、薄膜トラン
ジスタのしきい値電圧値がマイナスであると、ゲート電圧が0Vでもソース電極とドレイ
ン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。アクティブマトリクス型
の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この
電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しき
い値電圧(Vth)が重要である。電界効果移動度が高くともしきい値電圧値が高い、或
いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい
値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧
が低い状態ではTFTとしてのスイッチング機能を果たすことができず、負荷となる恐れ
がある。nチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじ
めてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧
を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形
成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては
不向きである。
えば、脱水化または脱水素化のための加熱処理を行った同じ炉で大気に触れさせることな
く、炉の中を高純度の酸素ガスまたはN2Oガス、超乾燥エア(露点が−40℃以下、好
ましくは−60℃以下)で満たして冷却を行ってもよい。
を低減させた後、水分を含まない雰囲気(露点が−40℃以下、好ましくは−60℃以下
)下で徐冷(または冷却)した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を
向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
或いは減圧下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書で
は、この加熱処理によってH2として脱離させることのみではなく、H、OHなどを脱離
させることを含めて脱水化または脱水素化と便宜上呼ぶこととする。
の加熱処理を行った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化
、即ちN型化(N−化など)する。その結果、ドレイン電極層と重なる領域に酸素欠乏型
である高抵抗ドレイン領域(HRD領域とも呼ぶ)が形成される。
であり、少なくともチャネル形成領域のキャリア濃度(1×1017/cm3未満)より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてHall効果測定から求
めたキャリア濃度の値を指す。
RN領域とも呼ぶ)を形成してもよい。具体的には、低抵抗ドレイン領域のキャリア濃度
は、高抵抗ドレイン領域(HRD領域)よりも大きく、例えば1×1020/cm3以上
1×1021/cm3以下の範囲内である。
を酸素過剰な状態とすることで、高抵抗化、即ちI型化させてチャネル形成領域を形成す
る。なお、脱水化または脱水素化のための加熱処理をした酸化物半導体層を酸素過剰な状
態とする処理としては、脱水化または脱水素化のための加熱処理をした酸化物半導体層に
接する酸化物絶縁膜をスパッタ法で成膜する、または脱水化または脱水素化のための加熱
処理をした酸化物半導体層に接するように酸化物絶縁膜を成膜し、さらに加熱処理を行う
、または脱水化または脱水素化のための加熱処理をした酸化物半導体層に対して酸素を含
む雰囲気で加熱処理を行う、または脱水化または脱水素化のための加熱処理をした酸化物
半導体層を不活性ガス雰囲気下で加熱し、その後、酸素雰囲気下で冷却処理を行う、また
は脱水化または脱水素化のための加熱処理をした酸化物半導体層を不活性ガス雰囲気下で
加熱し、その後、超乾燥エア(露点が−40℃以下、好ましくは−60℃以下)で冷却す
る処理を行う、などが挙げられる。
ゲート電極(ゲート電極層ともいう)と重なる部分)をチャネル形成領域とするため、選
択的に酸素過剰な状態とすることで、高抵抗化、即ちI型化させることもできる。脱水化
または脱水素化のための加熱処理をした酸化物半導体層上に接してTiなどの金属電極か
らなるソース電極層やドレイン電極層を形成し、ソース電極層やドレイン電極層に重なら
ない領域を選択的に酸素過剰な状態としてチャネル形成領域を形成することができる。選
択的に酸素過剰な状態とする場合、ソース電極層に重なる第1の高抵抗ドレイン領域と、
ドレイン電極層に重なる第2の高抵抗ドレイン領域とが形成され、第1の高抵抗ドレイン
領域と第2の高抵抗ドレイン領域との間の領域がチャネル形成領域となる。即ち、チャネ
ル形成領域がソース電極層及びドレイン電極層の間にと自己整合的に形成される。
し、提供することが可能となる。
レイン領域を形成することにより、駆動回路を形成した際の信頼性の向上を図ることがで
きる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ド
レイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とす
ることができる。そのため、ドレイン電極層を高電源電位VDDを供給する配線に接続し
て動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗
ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上
させた構成とすることができる。
低抵抗ドレイン領域(LRN領域とも呼ぶ)を形成してもよく、低抵抗ドレイン領域(L
RN領域とも呼ぶ)を形成することによって、よりトランジスタの耐圧を向上させた構成
とすることができる。
レイン領域を形成することにより、駆動回路を形成した際のチャネル形成領域でのリーク
電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ド
レイン電極層とソース電極層との間に流れるトランジスタのリーク電流の経路として、ド
レイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極
層側の高抵抗ドレイン領域、ソース電極層の順となる。このときチャネル形成領域では、
ドレイン電極層側の高抵抗ドレイン領域よりチャネル形成領域に流れるリーク電流を、ト
ランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中さ
せることができ、バックチャネル部(ゲート電極層から離れているチャネル形成領域の表
面の一部)でのリーク電流を低減することができる。
の高抵抗ドレイン領域をゲート電極層の一部とゲート絶縁層を介して重なるように形成す
ることで、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる
。
有する構成とすることで、ショットキー接合と比べて熱的にも安定動作を有せしめる。低
抵抗ドレイン領域は、酸化物半導体層よりも抵抗が低く、且つソース電極層及びドレイン
電極層よりも抵抗が高い酸化物導電層を用いるため、酸化物半導体層とソース電極層又は
ドレイン電極層とのコンタクト抵抗を低減させることができる。
る画素部と第2の薄膜トランジスタを有する駆動回路を有し、第1の薄膜トランジスタは
、基板上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に膜厚の
薄い領域を周縁に有する酸化物半導体層と、酸化物半導体層の一部と接する酸化物絶縁層
と、酸化物絶縁層及び酸化物半導体層上にソース電極層及びドレイン電極層と、ソース電
極層又はドレイン電極層と電気的に接続する画素電極層とを有し、第1の薄膜トランジス
タのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、酸
化物絶縁層、及び画素電極層は透光性を有し、第2の薄膜トランジスタのソース電極層及
びドレイン電極層は、保護絶縁層で覆われ、第1の薄膜トランジスタのソース電極層及び
ドレイン電極層と材料が異なり、第1の薄膜トランジスタのソース電極層及びドレイン電
極層よりも低抵抗の導電材料からなる半導体装置である。
電極層及びドレイン電極層との間には、第1の薄膜トランジスタのソース電極層、ドレイ
ン電極層と同じ材料からなる低抵抗ドレイン領域を有していても良い。
電極層及びドレイン電極層との間には、低抵抗ドレイン領域を有し、酸化物半導体層の端
部は、低抵抗ドレイン領域の端面よりも突出し、第2の薄膜トランジスタのチャネル形成
領域の膜厚と同じ厚さであってもよい。
なくとも一が、ソース電極層またはドレイン電極層と重なる位置に、チャネル形成領域よ
りも低抵抗である高抵抗ドレイン領域を有していても良い。
電極層は、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を主成分とする膜
、若しくはそれらを組み合わせた積層膜からなることが好ましい。
極層、及び画素電極層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウ
ム酸化亜鉛合金、または酸化亜鉛からなることが好ましい。
線及び該容量配線と重なる容量電極を有し、容量配線及び容量電極は透光性をしていても
良い。
電極層またはドレイン電極層と重なる領域よりも膜厚の薄いチャネル形成領域を有し、チ
ャネル形成領域上に保護絶縁層を介して導電層を有していても良い。
ゲート電極層を形成し、第1のゲート電極層及び第2のゲート電極層上にゲート絶縁層を
形成し、ゲート絶縁層上に酸化物半導体膜を形成し、酸化物半導体膜を脱水化または脱水
素化のための加熱処理をした後、酸化物半導体膜が水や水素に接触することを防ぐために
大気に触れることなく、第1の酸化物半導体層、第2の酸化物半導体層、第2の酸化物半
導体層上に第1及び第2の低抵抗ドレイン領域を形成し、該第1及び第2の低抵抗ドレイ
ン領域上に第2のソース電極層及び第2のドレイン電極層をそれぞれ形成し、第2の酸化
物半導体層の一部と接し、且つ、第2のソース電極層及び前記第2のドレイン電極層の上
面及び側面と接する第2の酸化物絶縁層と、第1の酸化物半導体層の第1のゲート電極層
と重なる領域に第1の酸化物絶縁層を形成し、第1の酸化物半導体層及び第1の酸化物絶
縁層上に第1のソース電極層及び第1のドレイン電極層を形成し、第1の酸化物絶縁層、
第1のソース電極層、第1のドレイン電極層、及び第2の酸化物絶縁層上に保護絶縁層を
形成し、保護絶縁層上に第1のドレイン電極層または第1のソース電極層と電気的に接続
する画素電極層と、第2の酸化物半導体層と重なる導電層とを形成する半導体装置の作製
方法である。
レイン電極層と重なる領域よりも膜厚の薄い領域を有してもよい。また、第2の薄膜トラ
ンジスタの酸化物半導体層は、ソース電極層またはドレイン電極層と重なる領域よりも膜
厚の薄いチャネル形成領域を有し、該チャネル形成領域上に第2の酸化物絶縁層を介して
導電層を有する構造でもよい。
有する絶縁材料を用いることができる。
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
。
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線(ソ
ース配線層ともいう)、或いはドレイン配線(ドレイン配線層ともいう)を接続させる箇
所を有している。また、発光素子を用いた発光表示装置の駆動回路においては、薄膜トラ
ンジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続
させる箇所を有している。
ことができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体
装置を提供することができる。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
半導体装置及び半導体装置の作製方法を図1乃至図3を用いて説明する。図1(B)及び
(C)には同一基板上に作製された異なる構造の2つの薄膜トランジスタの断面構造の一
例を示す。図1に示す薄膜トランジスタ460は、チャネルエッチ型と呼ばれるボトムゲ
ート構造の一つであり、薄膜トランジスタ470はチャネル保護型(チャネルストップ型
ともいう)と呼ばれるボトムゲート構造の一つである。薄膜トランジスタ460及び薄膜
トランジスタ470は逆スタガ型薄膜トランジスタともいう。
2)は画素部に配置される薄膜トランジスタ470の平面図である。また、図1(B)は
図1(A1)の線G1−G2及び図1(A2)の線H1−H2における断面図である。ま
た、図1(C)は、図1(A1)の線G3−G4及び図1(A2)の線H3−H4におけ
る断面図である。
あり、絶縁表面を有する基板450上に、ゲート電極層461、第1のゲート絶縁層45
2a、第2のゲート絶縁層452b、少なくともチャネル形成領域463、第1の高抵抗
ドレイン領域464a、及び第2の高抵抗ドレイン領域464bを有する酸化物半導体層
462、第1の低抵抗ドレイン領域408a、第2の低抵抗ドレイン領域408b、ソー
ス電極層465a、及びドレイン電極層465bを含む。また、薄膜トランジスタ460
を覆い、チャネル形成領域463に接する酸化物絶縁層466が設けられている。
自己整合的に形成されている。また、第2の低抵抗ドレイン領域408bの下面に接して
第2の高抵抗ドレイン領域464bが自己整合的に形成されている。また、チャネル形成
領域463は、酸化物絶縁層466と接し、且つ第1の高抵抗ドレイン領域464a及び
第2の高抵抗ドレイン領域464bに比べ膜厚が薄くなっており、第1の高抵抗ドレイン
領域464a、及び第2の高抵抗ドレイン領域464bよりも高抵抗の領域(I型領域)
とする。
ドレイン電極層465bに金属材料を用いることが好ましい。
において、インバータ回路、NAND回路、NOR回路、ラッチ回路といった論理ゲート
を構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、電圧制御発振器(VC
O)といったアナログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間
に正極性のみ、もしくは負極性のみが印加される。従って、耐圧が要求される第2の高抵
抗ドレイン領域464bの幅を第1の高抵抗ドレイン領域464aの幅よりも広く設計し
てもよい。また、第1の高抵抗ドレイン領域464a、及び第2の高抵抗ドレイン領域4
64bがゲート電極層と重なる幅を広くしてもよい。
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
ト電極層461と電気的に接続し、同電位とすることで、ゲート電極層461と導電層4
67の間に配置された酸化物半導体層462に上下からゲート電圧を印加することができ
る。また、ゲート電極層461と導電層467を異なる電位、例えば固定電位、GND、
0Vとする場合には、TFTの電気特性、例えばしきい値電圧などを制御することができ
る。すなわち、ゲート電極層461を第1のゲート電極層として機能させ、導電層467
を第2のゲート電極層として機能させることで、薄膜トランジスタ460を4端子の薄膜
トランジスタとして用いることができる。
54とを積層する。
aまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や
、水素イオンや、OH−などの不純物が侵入することをブロックする。特に、保護絶縁層
453と接する第1のゲート絶縁層452aまたは下地となる絶縁膜を窒化珪素膜とする
と有効である。
タであり、絶縁表面を有する基板450上に、ゲート電極層471、第1のゲート絶縁層
452a、第2のゲート絶縁層452b、チャネル形成領域を含む酸化物半導体層472
、ソース電極層475a、及びドレイン電極層475bを含む。また、薄膜トランジスタ
470を覆い、チャネル保護層476、ソース電極層475a、及びドレイン電極層47
5bに接して保護絶縁層453、及び平坦化絶縁層454が積層して設けられている。平
坦化絶縁層454上にはドレイン電極層475bと接する画素電極層477が設けられて
おり、薄膜トランジスタ470と電気的に接続している。なお、駆動回路用の薄膜トラン
ジスタ460の第1の低抵抗ドレイン領域408a、第2の低抵抗ドレイン領域408b
の材料と、画素用の薄膜トランジスタのソース電極層475a、及びドレイン電極層47
5bの材料は同じであるのが好ましい。
動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性に
反転する。画素電極層に接続するTFTは、一対の電極が交互にソース電極層とドレイン
電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一方の電極を
ソース電極層と呼び、もう一方の電極をドレイン電極層と呼ぶが、実際には、交流駆動の
際に一方の電極が交互にソース電極層とドレイン電極層として機能する。また、リーク電
流の低減を図るため、画素に配置する薄膜トランジスタ470のゲート電極層471の幅
を駆動回路の薄膜トランジスタ460のゲート電極層461の幅よりも狭くしてもよい。
また、リーク電流の低減を図るため、画素に配置する薄膜トランジスタ470のゲート電
極層471がソース電極層475aまたはドレイン電極層475bと重ならないように設
計してもよい。
タを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造
の薄膜トランジスタも形成することができる。
または脱水素化のための加熱処理)が行われる。脱水化または脱水素化のための加熱処理
及び徐冷を行った後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半
導体層のキャリア濃度を低減することが、薄膜トランジスタ470の電気特性の向上及び
信頼性の向上に繋がる。
下方に形成し、一部重なっている。また、酸化物半導体層472は、ゲート電極層471
と第1のゲート絶縁層452a及び第2のゲート絶縁層452bを介して重なっている。
画素に配置される薄膜トランジスタ470のチャネル形成領域は、酸化物半導体層472
のうち、ソース電極層475aの側面と、該側面と向かい合うドレイン電極層475bの
側面とで挟まれる領域、即ち、第2のゲート絶縁層452bと接し、且つゲート電極層4
71と重なる領域である。
る表示装置を実現するためにソース電極層475a、及びドレイン電極層475bは、透
光性を有する導電膜を用いる。
の電極層(容量電極など)や、その他の配線層(容量配線層など)に可視光に対して透光
性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第1のゲート絶
縁層452a、第2のゲート絶縁層452b、チャネル保護層476も可視光に対して透
光性を有する膜を用いることが好ましい。
し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、ゲート電極層、ソース
電極層、ドレイン電極層、画素電極層、またはその他の電極層や、その他の配線層に適用
する金属酸化物として、可視光に対して半透明の導電膜を用いてもよい。可視光に対して
半透明とは可視光の透過率が50〜75%であることを指す。
ンジスタ460及び薄膜トランジスタ470の作製工程を説明する。
トリソグラフィ工程によりゲート電極層461、471を形成する。また、画素部にはゲ
ート電極層461、471と同じ材料、同じ第1のフォトリソグラフィ工程により容量配
線を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも
容量配線(容量配線層ともいう)を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板450にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板を用いることができる。
、歪み点が730℃以上のものを用いると良い。また、基板450としてガラス基板を用
いる場合には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウ
ムホウケイ酸ガラスなどのガラス材料が用いられている。なお、ホウ酸と比較して酸化バ
リウム(BaO)を多く含ませることで、より実用的な耐熱ガラスが得られる。このため
、B2O3よりBaOを多く含むガラス基板を用いることが好ましい。
縁体でなる基板を基板450として用いても良い。他にも、結晶化ガラスなどを用いるこ
とができる。
い。下地膜は、基板450からの不純物元素の拡散を防止する機能があり、窒化珪素膜、
酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積
層構造により形成することができる。
In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−G
a−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al
−Zn−O系、In−O系、Sn−O系、Zn−O系の金属酸化物を適用することができ
、膜厚は50nm以上300nm以下の範囲内で適宜選択する。ゲート電極層461、4
71に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法(電子ビーム蒸着法など
)や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタ法を
用いる場合、SiO2を2重量%以上10重量%以下含むターゲットを用いて成膜を行い
、透光性を有する導電膜に結晶化を阻害するSiOx(X>0)を含ませ、後の工程で行
う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好
ましい。
珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる
。例えば、成膜ガスとして、SiH4、酸素及び窒素を用いてプラズマCVD法により酸
化窒化珪素層を形成すればよい。
膜厚50nm以上300nm以下の第2のゲート絶縁層452bの積層のゲート絶縁層と
する。第1のゲート絶縁層452aとしては膜厚100nmの窒化珪素膜または窒化酸化
珪素膜を用いる。また、第2のゲート絶縁層452bとしては、膜厚100nmの酸化珪
素膜を用いる。
体膜480を形成する(図2(A))。酸化物半導体膜の形成後に脱水化または脱水素化
のための加熱処理を行っても酸化物半導体層を非晶質な状態とするため、膜厚を50nm
以下と薄くすることが好ましい。酸化物半導体層の膜厚を薄くすることで酸化物半導体層
の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
マを発生させる逆スパッタを行い、第2のゲート絶縁層452bの表面に付着しているゴ
ミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アル
ゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して
表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いてもよい。
−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−
Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、S
n−O系、Zn−O系の酸化物半導体膜を用いる。本実施の形態では、In−Ga−Zn
−O系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体
膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(代表的には
アルゴン)及び酸素雰囲気下においてスパッタ法により形成することができる。また、ス
パッタ法を用いる場合、SiO2を2重量%以上10重量%以下含むターゲットを用いて
成膜を行い、酸化物半導体膜に結晶化を阻害するSiOx(X>0)を含ませ、後の工程
で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制すること
が好ましい。
行う第1の加熱処理の温度は、350℃以上基板の歪み点未満、好ましくは400℃以上
基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、
酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることな
く、酸化物半導体層への水や水素の再混入を防ぐため、大気に触れることなく徐冷し、酸
化物半導体層481を得る(図2(B))。本実施の形態では、酸化物半導体層の脱水化
または脱水素化を行う加熱温度Tから、再び水が入らないような十分な温度まで同じ炉を
用い、具体的には加熱温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。ま
た、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減
圧下において脱水化または脱水素化のための加熱処理を行う。
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上
、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ま
しくは0.1ppm以下)とすることが好ましい。
晶膜または多結晶膜となる場合もある。
行うこともできる。
アルゴン等)下、酸素雰囲気、或いは減圧下において加熱処理(400℃以上基板の歪み
点未満)を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
層、及び導電層を形成する。
ク放電イオンプレーティング法や、スプレー法を用いる。低抵抗ドレイン領域の材料とし
ては、酸化物導電材料を用いることができ、例えばIn−Sn−Zn−O系、In−Al
−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−
O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O
系、Zn−O系の金属酸化物を適用することができる。なお、低抵抗ドレイン領域として
用いる酸化物導電材料は、酸化物半導体層483よりも抵抗が低く、導電層484よりも
抵抗が高い材料を適宜選択して用いることができる。また、スパッタ法を用いる場合、S
iO2を2重量%以上10重量%以下含むターゲットを用いて成膜を行い、透光性を有す
る導電膜に結晶化を阻害するSiOx(X>0)を含ませ、後の工程で行う脱水化または
脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等がある
。
された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上
にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、導電層として単
層、または2層構造、または4層以上の積層構造としてもよい。
マスク482a及び482bを形成する。なお、レジストマスク482aおよびレジスト
マスク482bをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ある。換言すると、厚さの異なる複数の領域(ここでは、2つの領域)からなるレジスト
マスクともいうことができる。レジストマスク482aにおいて、厚い領域をレジストマ
スク482aの凸部と呼び、薄い領域をレジストマスク482aの凹部と呼ぶこととする
。
分には凸部が形成され、ソース電極層及びドレイン電極層に挟まれ、後のチャネル形成領
域となる部分には凹部が形成される。
マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領
域、半露光領域及び未露光領域の3段階の光量で露光を行うものをいう。多階調マスクを
用いることで、一度の露光及び現像工程によって、複数(代表的には2種類)の厚さを有
するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、
フォトマスクの枚数を削減することができる。
スク482aを形成することができる。ただし、これに限定されず、多階調マスクを用い
ることなくレジストマスク482aを形成してもよい。
ドレイン領域、及び酸化物半導体層481を選択的かつ同時にエッチングを行い、島状の
酸化物半導体層である酸化物半導体層483、485と、低抵抗ドレイン領域406、4
07と、導電層484、486を形成する(図2(C))。導電層として、チタン膜、ア
ルミニウム膜及びチタン膜の積層導電膜を用いた場合は、塩素ガスを用いたドライエッチ
ング法でエッチングすることが出来る。
スク487a、487b及び487cを形成する。レジストマスクを後退(縮小)させる
には、酸素プラズマによるアッシング等を行えばよい。レジストマスクを後退(縮小)さ
せることにより、レジストマスク487aとレジストマスク487bに挟まれた部分の導
電層484が露出する。
4及び当該領域と接する低抵抗ドレイン領域406を、レジストマスク487a及びレジ
ストマスク487bを用いて選択的にエッチングすることにより、ソース電極層465a
及びドレイン電極層465b、第1の低抵抗ドレイン領域408a及び第2の低抵抗ドレ
イン領域408bを形成する(図2(D))。なお、この時、酸化物半導体層は一部のみ
がエッチングされ、溝部(凹部)を有する酸化物半導体層488となる。
たレジストマスク487a及びレジストマスク487bを用いたエッチングにより、酸化
物半導体層483、485の周縁に膜厚の薄い領域が形成される。すなわち、酸化物半導
体層488の端部は、第1及び第2の低抵抗ドレイン領域408a、408bの端部より
も突出し、酸化物半導体層489の端部は、低抵抗ドレイン領域409の端部よりも突出
している。なお、酸化物半導体層483の周縁部と、後にチャネル形成領域となる酸化物
半導体層488の溝部(凹部)とは、同じ膜厚を有している。
フィ工程によりレジストマスク491を形成し、選択的にエッチングを行って画素部の酸
化物半導体層489上に形成された低抵抗ドレイン領域409及び導電層490を除去す
る(図2(E))。
域409及び導電層490を選択的に除去するため、エッチングの際に、酸化物半導体層
489も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。また、
レジストマスク491をインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
酸化物半導体層489の上面及び側面に接する保護絶縁膜となる酸化物絶縁膜492を形
成する。
物絶縁膜492に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁膜492として膜厚300nmの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300℃以下とすればよ
く、本実施の形態では100℃とする。酸化珪素膜のスパッタリング法による成膜は、希
ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガス(代表的にはアルゴ
ン)及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ター
ゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、
酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。
低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜492は、水分や、水素イオ
ンや、OH−などの不純物を含まず、これらが外部から侵入することをブロックする無機
絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸
化窒化アルミニウム膜などを用いる。
00℃以上400℃以下、例えば250℃以上350℃以下)を行う(図3(A))。例
えば、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理を行う
と、酸化物半導体層488の溝部、酸化物半導体層489の上面及び側面が酸化物絶縁膜
492と接した状態で加熱される。
のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な
状態とする。その結果、ゲート電極層461と重なるチャネル形成領域463は、I型と
なり、ソース電極層465aに重なる第1の高抵抗ドレイン領域464aと、ドレイン電
極層465bに重なる第2の高抵抗ドレイン領域464bとが自己整合的に形成される。
また、ゲート電極層471と重なる酸化物半導体層472は、全体がI型となる。
において第2の高抵抗ドレイン領域464b(または第1の高抵抗ドレイン領域464a
)を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができる。具
体的には、第2の高抵抗ドレイン領域464bを形成することで、ドレイン電極層から第
2の高抵抗ドレイン領域464b、チャネル形成領域にかけて、導電性を段階的に変化さ
せうるような構造とすることができる。そのため、ドレイン電極層465bに高電源電位
VDDを供給する配線に接続して動作させる場合、ゲート電極層461とドレイン電極層
465bとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高
電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
において第2の高抵抗ドレイン領域464b(または第1の高抵抗ドレイン領域464a
)を形成することにより、駆動回路を形成した際のチャネル形成領域463でのリーク電
流の低減を図ることができる。
第2の低抵抗ドレイン領域408b(及び第1の低抵抗ドレイン領域408a)を有する
構成とすることで、ショットキー接合と比べて熱的にも安定動作を有せしめる。第1の低
抵抗ドレイン領域408a及び第2の低抵抗ドレイン領域408bは、酸化物半導体層よ
りも抵抗が低く、且つドレイン電極層465b(及びソース電極層465a)よりも抵抗
が高いため、酸化物半導体層とドレイン又はソース電極層とのコンタクト抵抗を低減させ
ることができる。
し、酸化物絶縁膜492を選択的にエッチングして画素部の酸化物半導体層472のチャ
ネル形成領域上に酸化物絶縁層(チャネル保護層)476を形成する(図3(B))。チ
ャネル保護層476を設けることによって、酸化物半導体層472のチャネル形成領域に
対する工程時におけるダメージ(エッチング時のプラズマやエッチング剤による膜減りな
ど)を防ぐことができる。従って薄膜トランジスタの信頼性を向上させることができる。
なお、本実施の形態のように、ゲート絶縁層452bとして酸化物絶縁層を用いる場合、
酸化物絶縁膜492のエッチング工程により、ゲート絶縁層452bの一部もエッチング
されて膜厚が薄くなる(膜減りする)場合がある。ゲート絶縁層452bとして酸化物絶
縁膜492よりエッチングレートの小さい窒化絶縁膜を用いる場合は、ゲート絶縁層45
2bが一部エッチングされるのを防ぐことができる。
を形成することもできる。大気に触れさせることなく連続的に処理することで、界面が、
水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されること
なく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減す
ることができる。
トマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを
低減できる。
護層476上に、透光性を有する導電膜を形成した後、第5のフォトリソグラフィ工程に
よりソース電極層475a、及びドレイン電極層475bを形成する(図3(C))。透
光性を有する導電膜の成膜方法は、スパッタ法や真空蒸着法(電子ビーム蒸着法など)や
、アーク放電イオンプレーティング法や、スプレー法を用いる。導電膜の材料としては、
可視光に対して透光性を有する導電材料、例えばIn−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系
、Zn−O系の金属酸化物を適用することができ、膜厚は50nm以上300nm以下の
範囲内で適宜選択する。また、スパッタ法を用いる場合、SiO2を2重量%以上10重
量%以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害する
SiOx(X>0)を含ませることが好ましい。
スクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成す
るとフォトマスクを使用しないため、製造コストを低減できる
イン電極層475b上に保護絶縁層453を形成する(図3(D))。本実施の形態では
、RFスパッタ法を用いて窒化珪素膜を形成する。RFスパッタ法は、量産性がよいため
、保護絶縁層453の成膜方法として好ましい。保護絶縁層453は、水分や、水素イオ
ンや、OH−などの不純物を含まず、これらが外部から侵入することをブロックする無機
絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウ
ムなどを用いる。勿論、保護絶縁層453は透光性を有する絶縁膜である。
aまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍からの水
分や、水素イオンや、OH−などの不純物が侵入することをブロックする。特に、保護絶
縁層453と接する第1のゲート絶縁層452aまたは下地となる絶縁膜を窒化珪素膜と
すると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素
膜を設けると、表示装置の信頼性が向上する。
ては、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂
等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電
率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リン
ボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁層454を形成してもよい。
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
G法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリ
ーン印刷、オフセット印刷等)などの方法や、ドクターナイフ、ロールコーター、カーテ
ンコーター、ナイフコーター等の器具を用いることができる。
54及び保護絶縁層453のエッチングによりドレイン電極層475bに達するコンタク
トホール494を形成する。また、ここでのエッチングによりゲート電極層461、47
1に達するコンタクトホールも形成する。また、ドレイン電極層475bに達するコンタ
クトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジ
ストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コスト
を低減できる。
る導電膜の材料としては、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金
(In2O3―SnO2、ITOと略記する)などをスパッタ法や真空蒸着法などを用い
て形成する。透光性を有する導電膜の他の材料として、窒素を含ませたAl−Zn−O系
非単結晶膜、即ちAl−Zn−O−N系非単結晶膜や、窒素を含ませたZn−O系非単結
晶膜、即ちZn−O−N系非単結晶膜や、窒素を含ませたSn−Zn−O系非単結晶膜、
即ちSn−Zn−O−N系非単結晶膜を用いてもよい。なお、Al−Zn−O−N系非単
結晶膜の亜鉛の組成比(原子%)は、47原子%以下とし、非単結晶膜中のアルミニウム
の組成比(原子%)より大きく、非単結晶膜中のアルミニウムの組成比(原子%)は、非
単結晶膜中の窒素の組成比(原子%)より大きい。このような材料のエッチング処理は塩
酸系の溶液により行う。しかし、特にITOのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In2O3―ZnO)を
用いても良い。
(EPMA:Electron Probe X−ray MicroAnalyzer
)を用いた分析により評価するものとする。
り不要な部分を除去して画素電極層477及び導電層467を形成する(図3(E)参照
。)。
膜トランジスタ470をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ460は、第1の高抵抗ドレイン領域464a、第2
の高抵抗ドレイン領域464b、及びチャネル形成領域463を含む酸化物半導体層を含
むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ470は、全体
がI型化した酸化物半導体層472を含むチャネル保護型薄膜トランジスタを含むチャネ
ル保護(チャネルストップ)型薄膜トランジスタである。
と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トランジ
スタ470と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、
画素部の周辺に薄膜トランジスタ460を有する駆動回路を配置することによりアクティ
ブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書で
は便宜上このような基板をアクティブマトリクス基板と呼ぶ。
タクトホールを介して容量電極と電気的に接続する。なお、容量電極は、ソース電極47
5a及びドレイン電極層475bと同じ材料、同じ工程で形成することができる。
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT
試験という)において、BT試験前後における薄膜トランジスタ460のしきい値電圧の
変化量を低減することができる。また、導電層467は、電位がゲート電極層461と同
じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる
。また、導電層467の電位がGND、0V、或いはフローティング状態であってもよい
。
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
本実施の形態では、実施の形態1と異なる半導体装置及び半導体装置の作製方法を図4を
用いて説明する。具体的には、図1で示した半導体装置において、駆動回路に配置される
薄膜トランジスタ及び画素部に配置される薄膜トランジスタの双方が、少なくともチャネ
ル形成領域、第1の高抵抗ドレイン領域及び第2の高抵抗ドレイン領域を有する酸化物半
導体層を活性層とする構造である半導体装置に関して説明する。なお、本実施の形態にお
いて駆動回路に配置される薄膜トランジスタは、実施の形態1で示した薄膜トランジスタ
460と同様の構造であり、同様の工程によって作製することが可能である。本実施の形
態において実施の形態1と同一部分または同様な機能を有する部分、及び工程は、実施の
形態1と同様に行うことができ、繰り返しの説明は省略する。
52a、第2のゲート絶縁層452bが形成され、駆動回路部においてはチャネル形成領
域463、第1の高抵抗ドレイン領域464a、第2の高抵抗ドレイン領域464bを含
む酸化物半導体層、第1の低抵抗ドレイン領域408a、第2の低抵抗ドレイン領域40
8b、ソース電極層465a、ドレイン電極層465b、酸化物絶縁層466が形成され
、画素部においては酸化物半導体層472、チャネル保護層476が形成されている(図
4(A))。酸化物半導体層472は高抵抗化されたI型である。
導体層472の周縁には膜厚の薄い領域が形成される。すなわち、薄膜トランジスタ46
0の酸化物半導体層の端部は、第1の低抵抗ドレイン領域408a、第2の低抵抗ドレイ
ン領域408bの端部よりも突出している。なお、薄膜トランジスタ460の酸化物半導
体層の周縁部と、後にチャネル形成領域となる該酸化物半導体層の溝部(凹部)とは、同
じ膜厚を有している。
などの不活性ガス雰囲気下、又は減圧下で加熱処理を行う。高抵抗化された(I型化され
た)酸化物半導体層472の一部が露出している状態で、窒素などの不活性ガス雰囲気下
、又は減圧下で加熱処理を行うと、酸化物半導体層472において露出している高抵抗化
された(I型化された)領域が低抵抗化して高抵抗ドレイン領域とすることができる。
熱処理は、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行
えばよい。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。
72に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、加熱温
度Tから、加熱温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。また、窒
素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等雰囲気下或いは減圧下において脱
水化または脱水素化を行う。なお、加熱処理においては、窒素、またはヘリウム、ネオン
、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度
を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
によって、酸化物半導体層472の露出領域は低抵抗化し、第1の高抵抗ドレイン領域4
74a、第2の高抵抗ドレイン領域474bが形成される。なお、酸化物半導体層472
においてチャネル保護層476によって覆われている領域は高抵抗化された領域のままで
あり、I型のチャネル形成領域473となる。よって、第1の高抵抗ドレイン領域474
a、第2の高抵抗ドレイン領域474b、及びチャネル形成領域473を含む酸化物半導
体層495が形成される(図4(B)参照。)
形成した後、第5のフォトリソグラフィ工程によりソース電極層475a、及びドレイン
電極層475bを形成する(図4(C))。
ネル保護層476上に保護絶縁層453、平坦化絶縁層454を積層して形成する。
54、及び保護絶縁層453のエッチングによりドレイン電極層475bに達するコンタ
クトホール494を形成する(図4(D))。
り不要な部分を除去して画素電極層477及び導電層467を形成する(図4(E))。
膜トランジスタ498をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路に配置された薄膜トランジスタ460は、第1の高抵抗ドレイン領域464
a、第2の高抵抗ドレイン領域464b、及びチャネル形成領域463を含む酸化物半導
体層を含むチャネルエッチ型薄膜トランジスタであり、画素部に配置された薄膜トランジ
スタ498も、第1の高抵抗ドレイン領域474a、第2の高抵抗ドレイン領域474b
、及びチャネル形成領域473を含む酸化物半導体層495を含むチャネル保護型薄膜ト
ランジスタである。よって、薄膜トランジスタ460、498は、高電界が印加されても
高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧
を向上させた構成となっている。
5a)と酸化物半導体層との間に第2の低抵抗ドレイン領域408b(及び第1の低抵抗
ドレイン領域408a)を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第1の低抵抗ドレイン領域408a及び第2の低抵抗ドレイン領
域408bは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層465b(及びソ
ース電極層465a)よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ498と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ460を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT
試験という)において、BT試験前後における薄膜トランジスタ460のしきい値電圧の
変化量を低減することができる。また、導電層467は、電位がゲート電極層461と同
じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる
。また、導電層467の電位がGND、0V、或いはフローティング状態であってもよい
。
本実施の形態では、実施の形態1、2と異なる半導体装置及び半導体装置の作製方法を図
5を用いて説明する。具体的には、図1で示した半導体装置において、駆動回路に配置さ
れる薄膜トランジスタ及び画素部に配置される薄膜トランジスタの双方が、ゲート電極層
と重なるチャネル形成領域の全体がI型である酸化物半導体層を活性層とする構造である
半導体装置に関して説明する。なお、本実施の形態において実施の形態1と同一部分また
は同様な機能を有する部分、及び工程は、実施の形態1と同様に行うことができ、繰り返
しの説明は省略する。
の形態1に従って、絶縁表面を有する基板450上に透光性を有する導電膜を形成した後
、第1のフォトリソグラフィ工程によりゲート電極層461、471を形成する。
縁層452bの積層を形成する。次いで、第2のゲート絶縁層452b上に、膜厚2nm
以上200nm以下の酸化物半導体膜480を形成する(図5(A))。なお、ここまで
の工程は、実施の形態1と同一であり、図5(A)は図2(A)と対応している。
は脱水素化を行う。脱水化または脱水素化を行う第1の加熱処理の温度は、350℃以上
基板の歪み点未満、好ましくは400℃以上とする。ここでは、加熱処理装置の一つであ
る電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行っ
た後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導
体膜を酸素欠乏型として低抵抗化、即ちN型化(N−化など)させる。その後、同じ炉に
高純度の酸素ガスまたは高純度のN2Oガス、または、超乾燥エア(露点が−40℃以下
、好ましくは−60℃以下)を導入して冷却を行う。酸素ガスまたはN2Oガスに、水、
水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたは
N2Oガスの純度を、6N(99.9999%)以上、好ましくは7N(99.9999
9%)以上、(即ち酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましく
は0.1ppm以下)とすることが好ましい。
しくは200℃以上300℃以下の温度で酸素ガス雰囲気下、またはN2Oガス雰囲気下
、または超乾燥エア(露点が−40℃以下、好ましくは−60℃以下)雰囲気下での加熱
処理を行ってもよい。
、高抵抗化、即ちI型化させる(図5(B))。
化物半導体層497、472に加工する。
化を行い、不活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程により島状の酸化
物半導体層である酸化物半導体層497、472に加工し、その後で200℃以上400
℃以下、好ましくは200℃以上300℃以下の温度で酸素ガス雰囲気下、又はN2Oガ
ス雰囲気下または超乾燥エア(露点が−40℃以下、好ましくは−60℃以下)雰囲気下
での加熱処理を行ってもよい。
アルゴン等)下、酸素雰囲気、或いは減圧下において加熱処理(400℃以上基板の歪み
点未満)を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層として
もよい。
状態で、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、高抵抗化された(
I型化された)酸化物半導体層497、472が低抵抗化して高抵抗ドレイン領域となっ
てしまうため、酸化物半導体層497、472が露出している状態で行う加熱処理は酸素
ガス、N2Oガス雰囲気下、又は超乾燥エア(露点が−40℃以下、好ましくは−60℃
以下)で行う。
示したが、特に限定されず、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層
に加工した後の酸化物半導体膜に行うこともできる。
、周辺駆動回路部においては、酸化物半導体層497の一部のみをエッチングして、溝部
(凹部)を有する酸化物半導体層497を形成し、第1の低抵抗ドレイン領域408a、
第2の低抵抗ドレイン領域408b、導電層であるソース電極層465a、ドレイン電極
層465b、酸化物半導体層497に接する酸化物絶縁層466を形成して、駆動回路用
の薄膜トランジスタ499を作製する。一方、画素部においては、酸化物半導体層472
のチャネル形成領域上にチャネル保護層476を形成し、透光性を有する導電層であるソ
ース電極層475a、ドレイン電極層475bを形成し、画素用の薄膜トランジスタ47
0を作製する。
、酸化物半導体層483の端部は、第1の低抵抗ドレイン領域408a、第2の低抵抗ド
レイン領域408bの端部よりも突出している。なお、酸化物半導体層483の周縁部と
、後にチャネル形成領域となる酸化物半導体層483の溝部(凹部)とは、同じ膜厚を有
している。
00℃以上400℃以下、例えば250℃以上350℃以下)を行う。例えば、窒素雰囲
気下で250℃、1時間の第2の加熱処理を行う。
476及びソース電極層475a、ドレイン電極層475bに接して保護絶縁層453、
及び平坦化絶縁層454を積層して形成する。保護絶縁層453、及び平坦化絶縁層45
4にドレイン電極層475bに達するコンタクトホールを形成し、コンタクトホール及び
平坦化絶縁層454上に透光性を有する導電膜を成膜する。透光性を有する導電膜を選択
的にエッチングして薄膜トランジスタ470と電気的に接続する画素電極層477、及び
導電層467を形成する(図5(C))。
膜トランジスタ470をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ499は、全体がI型化した酸化物半導体層497を
含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ470も、全
体がI型化した酸化物半導体層472を含むチャネル保護型薄膜トランジスタである。
5a)と酸化物半導体層との間に第2の低抵抗ドレイン領域408b(及び第1の低抵抗
ドレイン領域408a)を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第1の低抵抗ドレイン領域408a及び第2の低抵抗ドレイン領
域408bは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層465b(及びソ
ース電極層465a)よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ470と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ499を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT
試験という)において、BT試験前後における薄膜トランジスタ499のしきい値電圧の
変化量を低減することができる。また、導電層467は、電位がゲート電極層461と同
じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる
。また、導電層467の電位がGND、0V、或いはフローティング状態であってもよい
。
本実施の形態では、実施の形態1乃至3と異なる半導体装置及び半導体装置の作製方法を
図6を用いて説明する。具体的には、図1で示した半導体装置において、駆動回路に配置
される薄膜トランジスタは、ゲート電極層と重なるチャネル形成領域の全体がI型である
酸化物半導体層を活性層とし、画素部に配置される薄膜トランジスタは、少なくともチャ
ネル形成領域、第1の高抵抗ドレイン領域及び第2の高抵抗ドレイン領域を有する酸化物
半導体層を活性層とする構造である半導体装置に関して説明する。なお、本実施の形態に
おいて、実施の形態1と同一部分または同様な機能を有する部分、及び工程は、実施の形
態1と同様に行うことができ、繰り返しの説明は省略する。
A)は、図5(B)の工程と同一である。
52a、第2のゲート絶縁層452bが形成され、第2のゲート絶縁層452b上に酸化
物半導体膜496が形成されている(図6(A))。酸化物半導体膜496は高抵抗化さ
れたI型である。
ある酸化物半導体層497、472に加工する。
、周辺駆動回路部においては、酸化物半導体層497の一部のみをエッチングして、溝部
(凹部)を有する酸化物半導体層497を形成し、第1の低抵抗ドレイン領域408a、
第2の低抵抗ドレイン領域408b、導電層であるソース電極層465a、ドレイン電極
層465b、酸化物半導体層497に接する酸化物絶縁層466を形成して、駆動回路用
の薄膜トランジスタ499を作製する。一方、画素部においては、酸化物半導体層472
のチャネル形成領域上にチャネル保護層476を形成する(図6(B))。
、酸化物半導体層483の端部は、第1の低抵抗ドレイン領域408a、第2の低抵抗ド
レイン領域408bの端部よりも突出している。なお、酸化物半導体層483の周縁部と
、後にチャネル形成領域となる酸化物半導体層483の溝部(凹部)とは、同じ膜厚を有
している。
している状態で、窒素などの不活性ガス雰囲気下、又は減圧下で加熱処理を行う。高抵抗
化された(I型化された)酸化物半導体層472が露出している状態で、窒素などの不活
性ガス雰囲気下、又は減圧下で加熱処理を行うと、酸化物半導体層472において露出し
ている高抵抗化された(I型化された)領域が低抵抗化して高抵抗ドレイン領域とするこ
とができる。
熱処理は、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行
えばよい。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。
72に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、加熱温
度Tから、加熱温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。また、窒
素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等)下或いは減圧下において脱水化
または脱水素化を行う。なお、加熱処理においては、窒素、またはヘリウム、ネオン、ア
ルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置
に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.
9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1
ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
加熱処理によって、酸化物半導体層472の露出領域は低抵抗化し、第1の高抵抗ドレイ
ン領域474a、第2の高抵抗ドレイン領域474bが形成される。なお、酸化物半導体
層472においてチャネル保護層476によって覆われている領域は高抵抗化された領域
のままであり、I型のチャネル形成領域473となる。よって、第1の高抵抗ドレイン領
域474a、第2の高抵抗ドレイン領域474b、及びチャネル形成領域473を含む酸
化物半導体層495が形成される(図6(C))。
形成した後、第5のフォトリソグラフィ工程によりソース電極層475a、及びドレイン
電極層475bを形成する。
ネル保護層476上に保護絶縁層453、平坦化絶縁層454を積層して形成する。
54、及び保護絶縁層453のエッチングによりドレイン電極層475bに達するコンタ
クトホール494を形成する。
り不要な部分を除去して画素電極層477及び導電層467を形成する(図6(D))。
膜トランジスタ498をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ499は、全体がI型化した酸化物半導体層497を
含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ498は、第
1の高抵抗ドレイン領域474a、第2の高抵抗ドレイン領域474b、及びチャネル形
成領域473を含む酸化物半導体層472を含むチャネル保護型薄膜トランジスタである
。薄膜トランジスタ498は、高電界が印加されても高抵抗ドレイン領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
5a)と酸化物半導体層との間に第2の低抵抗ドレイン領域408b(及び第1の低抵抗
ドレイン領域408a)を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第1の低抵抗ドレイン領域408a及び第2の低抵抗ドレイン領
域408bは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層465b(及びソ
ース電極層465a)よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ498と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ499を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験(以下、BT
試験という)において、BT試験前後における薄膜トランジスタ499のしきい値電圧の
変化量を低減することができる。また、導電層467は、電位がゲート電極層461と同
じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる
。また、導電層467の電位がGND、0V、或いはフローティング状態であってもよい
。
本実施の形態では、実施の形態1に示したアクティブマトリクス基板を用いて、アクティ
ブマトリクス型の液晶表示装置を作製する一例を示す。なお、本実施の形態は実施の形態
2乃至4で示したアクティブマトリクス基板にも適用することができる。
タを図示したが、本実施の形態では、それら薄膜トランジスタに加え、保持容量、ゲート
配線、ソース配線の端子部も図示して説明する。容量、ゲート配線、ソース配線の端子部
は、実施の形態1に示す作製工程と同じ工程で形成することができ、フォトマスク枚数の
増加や、工程数の増加することなく作製することができる。また、画素部の表示領域とな
る部分においては、ゲート配線、ソース配線、及び容量配線層は全て透光性を有する導電
膜で形成されており、高い開口率を実現している。また、表示領域でない部分のソース配
線層は、配線抵抗を低抵抗とするため金属配線を用いることができる。
型の薄膜トランジスタであり、画素電極層227と電気的に接続する薄膜トランジスタ2
20は、画素部に設けられるチャネル保護型の薄膜トランジスタである。
形態1の薄膜トランジスタ470と同じ構造を用いる。
される容量配線層230は、誘電体となる第1のゲート絶縁層202a、第2のゲート絶
縁層202bを介して容量電極231と重なり、保持容量を形成する。なお、容量電極2
31は、薄膜トランジスタ220のソース電極層またはドレイン電極層と同じ透光性を有
する材料、及び同じ工程で形成される。従って、薄膜トランジスタ220が透光性を有し
ていることに加え、それぞれの保持容量も透光性を有するため、開口率を向上させること
ができる。
以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高
精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また
、薄膜トランジスタ220及び保持容量の構成部材に透光性を有する膜を用いることで、
広視野角を実現するため、1画素を複数のサブピクセルに分割しても高い開口率を実現す
ることができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとるこ
とができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に2〜
4個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有している
ことに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができ
る。
27と電気的に接続される。
例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配線
層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、保護絶縁層、及び
第1のゲート絶縁層及び第2のゲート絶縁層を介して重ねて保持容量を形成してもよい。
のである。また、端子部においては、ゲート配線と同電位の第1の端子電極、ソース配線
と同電位の第2の端子電極、容量配線層と同電位の第3の端子電極などが複数並べられて
配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければ良いものとし、実
施者が適宣決定すれば良い。
性を有する材料で形成することができる。第1の端子電極は、ゲート配線に達するコンタ
クトホールを介してゲート配線と電気的に接続される。ゲート配線に達するコンタクトホ
ールは、薄膜トランジスタ220のドレイン電極層と、画素電極層227とを電気的に接
続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層204、保護絶
縁層203、酸化物絶縁層216、第2のゲート絶縁層202b、及び第1のゲート絶縁
層202aを選択的にエッチングして形成する。
けられた導電層217と電気的に接続させる構造としてもよい。その場合には、薄膜トラ
ンジスタ220のドレイン電極層と、画素電極層227とを電気的に接続するためのコン
タクトホールと同じフォトマスクを用い、平坦化絶縁層204、保護絶縁層203、酸化
物絶縁層216、第2のゲート絶縁層202b、及び第1のゲート絶縁層202aを選択
的にエッチングしてコンタクトホールを形成する。このコンタクトホールを介して導電層
217と駆動回路の薄膜トランジスタ210のゲート電極層とを電気的に接続する。
27と同じ透光性を有する材料で形成することができる。ソース配線234cは薄膜トラ
ンジスタ210のソース電極又ドレイン電極層と同一の工程で作製することができ、ソー
ス配線234cと基板との間には、酸化物半導体層234aと低抵抗ドレイン領域234
bが積層されている。また、第2の端子電極235は、ソース配線234cに達するコン
タクトホールを介してソース配線と電気的に接続される。ソース配線は金属配線であり、
薄膜トランジスタ210のソース電極層と同じ材料、同じ工程で形成され、同電位である
。
有する材料で形成することができる。また、容量配線層230に達するコンタクトホール
は、容量電極231が画素電極層227と電気的に接続するためのコンタクトホールと同
じフォトマスク、同じ工程で形成することができる。
ス基板と、対向電極(対向電極層ともいう)が設けられた対向基板との間に液晶層を設け
、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向
電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気
的に接続する第4の端子電極を端子部に設ける。この第4の端子電極は、共通電極を固定
電位、例えばGND、0Vなどに設定するための端子である。第4の端子電極は、画素電
極層227と同じ透光性を有する材料で形成することができる。
とを電気的に接続する構成は特に限定されず、例えば、薄膜トランジスタ220のソース
電極層と薄膜トランジスタ210のソース電極層を接続する接続電極を画素電極層227
と同じ工程で形成してもよい。また、表示領域でない部分において、薄膜トランジスタ2
20のソース電極層と薄膜トランジスタ210のソース電極層を接触して重ねる構成とし
てもよい。
態は、10インチ以下の小型の液晶表示パネルの例であるため、駆動回路のゲート配線層
232は、薄膜トランジスタ220のゲート電極層と同じ透光性を有する材料を用いてい
る。
層や、その他の配線層に同じ材料を用いれば共通のスパッタターゲットや共通の製造装置
を用いることができ、その材料コスト及びエッチング時に使用するエッチャント(または
エッチングガス)に要するコストを低減することができ、結果として製造コストを削減す
ることができる。
場合、レジストマスクを形成する工程を省略することができる。
A)と平坦化絶縁層204が存在しない点以外は同じであるため、同じ箇所には同じ符号
を用い、同じ箇所の詳細な説明は省略する。図7(B)では、保護絶縁層203上に接し
て画素電極層227、導電層217、及び第2の端子電極235を形成する。
本実施の形態では、液晶表示パネルのサイズが10インチを超え、60インチ、さらには
120インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため
、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
省略する。
ゲート電極層と同じ透光性を有する配線と接して形成する例である。なお、金属配線を形
成するため、実施の形態1に比べ、フォトマスクの数は増える。
る耐熱性導電性材料膜(膜厚100nm以上500nm以下)を形成する。
形成する。ここでは導電膜を窒化タンタル膜とタングステン膜との積層としたが、特に限
定されず、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金、または上述した元素を成分とする
窒化物で形成する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二層
以上の積層を用いることができる。
の金属配線層237を形成する。タングステン膜及び窒化タンタル膜のエッチングにはI
CP(Inductively Coupled Plasma:誘導結合型プラズマ)
エッチング法を用いると良い。ICPエッチング法を用い、エッチング条件(コイル型の
電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適
宜調節することによって所望のテーパー形状に膜をエッチングすることができる。第1の
金属配線層236と第2の金属配線層237をテーパー形状とすることで上に接して形成
する透光性を有する導電膜の成膜不良を低減することができる。
ト配線層238、薄膜トランジスタ210のゲート電極層、薄膜トランジスタ220のゲ
ート電極層を形成する。透光性を有する導電膜は、実施の形態1に記載の可視光に対して
透光性を有する導電材料を用いる。
属配線層236または第2の金属配線層237に接する界面で、後の熱処理などによって
酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第2の金属配線層237は第1
の金属配線層236の酸化を防ぐ窒化金属膜を用いることが好ましい。
の工程は、実施の形態1に従ってアクティブマトリクス基板を作製する。
部の平坦化絶縁層を選択的に除去する例を示す。端子部においては、平坦化絶縁層が存在
しないほうが、FPCとの良好な接続を行う上で好ましい。
8(A)では、第2の金属配線層237の一部と重なるゲート配線層238を示したが、
第1の金属配線層236及び第2の金属配線層237の全部を覆うゲート配線層としても
よい。即ち、第1の金属配線層236及び第2の金属配線層237は、ゲート配線層23
8を低抵抗化するための補助配線と呼ぶことができる。
形成され、第2の金属配線層237と電気的に接続する。端子部から引き回す配線も金属
配線で形成する。
金属配線、即ち、第1の金属配線層236及び第2の金属配線層237を補助配線として
用いることもできる。
A)と駆動回路の薄膜トランジスタのゲート電極層の材料が異なる点以外は同じであるた
め、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。
第2の金属配線層241が積層されたゲート電極層とする。なお、第1の金属配線層24
2は、第1の金属配線層236と同じ材料、同じ工程で形成することができる。また、第
2の金属配線層241は、第2の金属配線層237と同じ材料、同じ工程で形成すること
ができる。
層242の酸化を防ぐための第2の金属配線層241が窒化金属膜であることが好ましい
。
10インチを超え、60インチ、さらには120インチとする場合であっても表示画像の
高精細化を図り、高い開口率を実現することができる。
本実施の形態では、保持容量の構成について、実施の形態5と異なる例を図9(A)及び
図9(B)に示す。図9(A)は、図7(A)と保持容量の構成が異なる点以外は同じで
あるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図9
(A)では画素に配置される薄膜トランジスタ220と保持容量の断面構造を示す。
4とし、画素電極層227と、該画素電極層227と重なる容量配線層250とで保持容
量を形成する例である。容量配線層250は、画素に配置される薄膜トランジスタ220
のソース電極層と同じ透光性を有する材料、及び同じ工程で形成されるため、薄膜トラン
ジスタ220のソース配線層と重ならないようにレイアウトされる。
体として透光性を有する。
7(A)と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用
い、同じ箇所の詳細な説明は省略する。
し、容量配線層230と、該容量配線層230と重なる、酸化物半導体層251と容量電
極231との積層で保持容量を形成する例である。また、容量電極231は酸化物半導体
層251上に接して積層されており、保持容量の一方の電極として機能する。なお、容量
電極231は、薄膜トランジスタ220のソース電極層またはドレイン電極層と同じ透光
性を有する材料、同じ工程で形成する。また、容量配線層230は、薄膜トランジスタ2
20のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるため、薄膜トラン
ジスタ220のゲート配線層と重ならないようにレイアウトされる。
体として透光性を有する。
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
施の形態1乃至4に示す薄膜トランジスタはnチャネル型TFTであるため、駆動回路の
うち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。
基板5300上には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆
動回路5303、信号線駆動回路5304を有する。画素部5301には、複数の信号線
が信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路
5302、及び第2の走査線駆動回路5303から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板5300はFPC(Flexible Printed Ci
rcuit)等の接続部を介して、タイミング制御回路5305(コントローラ、制御I
Cともいう)に接続されている。
号線駆動回路5304は、画素部5301と同じ基板5300上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板5300外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
て、第1の走査線駆動回路用スタート信号(GSP1)(スタート信号はスタートパルス
ともいう)、走査線駆動回路用クロック信号(GCK1)を供給する。また、タイミング
制御回路5305は、第2の走査線駆動回路5303に対し、一例として、第2の走査線
駆動回路用スタート信号(GSP2)、走査線駆動回路用クロック信号(GCK2)を供
給する。信号線駆動回路5304に、信号線駆動回路用スタート信号(SSP)、信号線
駆動回路用クロック信号(SCK)、ビデオ信号用データ(DATA)(単にビデオ信号
ともいう)、ラッチ信号(LAT)を供給するものとする。なお各クロック信号は、周期
のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号(CKB)とと
もに供給されるものであってもよい。なお、第1の走査線駆動回路5302と第2の走査
線駆動回路5303との一方を省略することが可能である。
素部5301と同じ基板5300に形成し、信号線駆動回路5304を画素部5301と
は別の基板に形成する構成について示している。
5(A)、図15(B)ではnチャネル型TFTで構成する信号線駆動回路の構成、動作
について一例を示し説明する。
スイッチング回路5602は、スイッチング回路5602_1〜5602_N(Nは自然
数)という複数の回路を有する。スイッチング回路5602_1〜5602_Nは、各々
、薄膜トランジスタ5603_1〜5603_k(kは自然数)という複数のトランジス
タを有する。薄膜トランジスタ5603_1〜5603_kが、Nチャネル型TFTであ
る例を説明する。
。薄膜トランジスタ5603_1〜5603_kの第1端子は、各々、配線5604_1
〜5604_kと接続される。薄膜トランジスタ5603_1〜5603_kの第2端子
は、各々、信号線S1〜Skと接続される。薄膜トランジスタ5603_1〜5603_
kのゲートは、配線5605_1と接続される。
、高電源電位レベル、ともいう)の信号を出力し、スイッチング回路5602_1〜56
02_Nを順番に選択する機能を有する。
との導通状態(第1端子と第2端子との間の導通)を制御する機能、即ち配線5604_
1〜5604_kの電位を信号線S1〜Skに供給するか否かを制御する機能を有する。
このように、スイッチング回路5602_1は、セレクタとしての機能を有する。また薄
膜トランジスタ5603_1〜5603_kは、各々、配線5604_1〜5604_k
と信号線S1〜Skとの導通状態を制御する機能、即ち配線5604_1〜5604_k
の電位を信号線S1〜Skに供給する機能を有する。このように、薄膜トランジスタ56
03_1〜5603_kは、各々、スイッチとしての機能を有する。
入力される。ビデオ信号用データ(DATA)は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
トを参照して説明する。図15(B)には、信号Sout_1〜Sout_N、及び信号
Vdata_1〜Vdata_kの一例を示す。信号Sout_1〜Sout_Nは、各
々、シフトレジスタ5601の出力信号の一例であり、信号Vdata_1〜Vdata
_kは、各々、配線5604_1〜5604_kに入力される信号の一例である。なお、
信号線駆動回路の1動作期間は、表示装置における1ゲート選択期間に対応する。1ゲー
ト選択期間は、一例として、期間T1〜期間TNに分割される。期間T1〜TNは、各々
、選択された行に属する画素にビデオ信号用データ(DATA)を書き込むための期間で
ある。
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
5_1〜5605_Nに順番に出力する。例えば、期間T1において、シフトレジスタ5
601は、ハイレベルの信号を配線5605_1に出力する。すると、薄膜トランジスタ
5603_1〜5603_kはオンになるので、配線5604_1〜5604_kと、信
号線S1〜Skとが導通状態になる。このとき、配線5604_1〜5604_kには、
Data(S1)〜Data(Sk)が入力される。Data(S1)〜Data(Sk
)は、各々、薄膜トランジスタ5603_1〜5603_kを介して、選択される行に属
する画素のうち、1列目〜k列目の画素に書き込まれる。こうして、期間T1〜TNにお
いて、選択された行に属する画素に、k列ずつ順番にビデオ信号用データ(DATA)が
書き込まれる。
によって、ビデオ信号用データ(DATA)の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
至4に示す薄膜トランジスタで構成される回路を用いることが可能である。
いて図16及び図17を用いて説明する。
ッファ等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号
(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、1ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
Nは3以上の自然数)を有している(図16(A)参照)。図16(A)に示すシフトレ
ジスタの第1のパルス出力回路10_1乃至第Nのパルス出力回路10_Nには、第1の
配線11より第1のクロック信号CK1、第2の配線12より第2のクロック信号CK2
、第3の配線13より第3のクロック信号CK3、第4の配線14より第4のクロック信
号CK4が供給される。また第1のパルス出力回路10_1では、第5の配線15からの
スタートパルスSP1(第1のスタートパルス)が入力される。また2段目以降の第nの
パルス出力回路10_n(nは、2以上N以下の自然数)では、一段前段のパルス出力回
路からの信号(前段信号OUT(n−1)という)が入力される。また第1のパルス出力
回路10_1では、2段後段の第3のパルス出力回路10_3からの信号が入力される。
同様に、2段目以降の第nのパルス出力回路10_nでは、2段後段の第(n+2)のパ
ルス出力回路10_(n+2)からの信号(後段信号OUT(n+2)という)が入力さ
れる。従って、各段のパルス出力回路からは、後段及び/または前段のパルス出力回路に
入力するための第1の出力信号(OUT(1)(SR)〜OUT(N)(SR))、別の
回路等に入力される第2の出力信号(OUT(1)〜OUT(N))が出力される。なお
、図16(A)に示すように、シフトレジスタの最終段の2つの段には、後段信号OUT
(n+2)が入力されないため、一例としては、別途第2のスタートパルスSP2、第3
のスタートパルスSP3をそれぞれ入力する構成とすればよい。
レベル、ともいう)を繰り返す信号である。ここで、第1のクロック信号(CK1)〜第
4のクロック信号(CK4)は、順に1/4周期分遅延している。本実施の形態では、第
1のクロック信号(CK1)〜第4のクロック信号(CK4)を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、GCK
、SCKということもあるが、ここではCKとして説明を行う。
端子21、第2の入力端子22及び第3の入力端子23は、第1の配線11〜第4の配線
14のいずれかと電気的に接続されている。例えば、図16(A)において、第1のパル
ス出力回路10_1は、第1の入力端子21が第1の配線11と電気的に接続され、第2
の入力端子22が第2の配線12と電気的に接続され、第3の入力端子23が第3の配線
13と電気的に接続されている。また、第2のパルス出力回路10_2は、第1の入力端
子21が第2の配線12と電気的に接続され、第2の入力端子22が第3の配線13と電
気的に接続され、第3の入力端子23が第4の配線14と電気的に接続されている。
子21、第2の入力端子22、第3の入力端子23、第4の入力端子24、第5の入力端
子25、第1の出力端子26、第2の出力端子27を有しているとする(図16(B)参
照)。第1のパルス出力回路10_1において、第1の入力端子21に第1のクロック信
号CK1が入力され、第2の入力端子22に第2のクロック信号CK2が入力され、第3
の入力端子23に第3のクロック信号CK3が入力され、第4の入力端子24にスタート
パルスが入力され、第5の入力端子25に後段信号OUT(3)が入力され、第1の出力
端子26より第1の出力信号OUT(1)(SR)が出力され、第2の出力端子27より
第2の出力信号OUT(1)が出力されていることとなる。
ランジスタ(TFT:Thin Film Transistorともいう)の他に、上
記実施の形態で説明した4端子の薄膜トランジスタを用いることができる。なお、本明細
書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導
体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上
方のゲート電極とも呼ぶ。
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。4端子の薄膜トランジスタの
しきい値電圧は、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲ
ート電極を設け、上方及び/または下方のゲート電極の電位を制御することにより所望の
値に制御することができる。
(C)で説明する。
43を有している(図16(D)参照)。また、上述した第1の入力端子21〜第5の入
力端子25、及び第1の出力端子26、第2の出力端子27に加え、第1の高電源電位V
DDが供給される電源線51、第2の高電源電位VCCが供給される電源線52、低電源
電位VSSが供給される電源線53から、第1のトランジスタ31〜第13のトランジス
タ43に信号、または電源電位が供給される。ここで図16(C)における各電源線の電
源電位の大小関係は、第1の電源電位VDDは第2の電源電位VCC以上の電位とし、第
2の電源電位VCCは第3の電源電位VSSより大きい電位とする。なお、第1のクロッ
ク信号(CK1)〜第4のクロック信号(CK4)は、一定の間隔でHレベルとLレベル
を繰り返す信号であるが、HレベルのときVDD、LレベルのときVSSであるとする。
なお電源線51の電位VDDを、電源線52の電位VCCより高くすることにより、動作
に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えること
ができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお
、第1のトランジスタ31〜第13のトランジスタ43のうち、第1のトランジスタ31
、第6のトランジスタ36乃至第9のトランジスタ39には、4端子の薄膜トランジスタ
を用いることが好ましい。第1のトランジスタ31、第6のトランジスタ36乃至第9の
トランジスタ39の動作は、ソースまたはドレインとなる電極の一方が接続されたノード
の電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであ
り、ゲート電極に入力される制御信号に対する応答が速い(オン電流の立ち上がりが急峻
)ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。その
ため、4端子の薄膜トランジスタを用いることによりしきい値電圧を制御することができ
、誤動作がより低減できるパルス出力回路とすることができる。
続され、第2端子が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電極
(下方のゲート電極及び上方のゲート電極)が第4の入力端子24に電気的に接続されて
いる。第2のトランジスタ32は、第1端子が電源線53に電気的に接続され、第2端子
が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電極が第4のトランジ
スタ34のゲート電極に電気的に接続されている。第3のトランジスタ33は、第1端子
が第1の入力端子21に電気的に接続され、第2端子が第1の出力端子26に電気的に接
続されている。第4のトランジスタ34は、第1端子が電源線53に電気的に接続され、
第2端子が第1の出力端子26に電気的に接続されている。第5のトランジスタ35は、
第1端子が電源線53に電気的に接続され、第2端子が第2のトランジスタ32のゲート
電極及び第4のトランジスタ34のゲート電極に電気的に接続され、ゲート電極が第4の
入力端子24に電気的に接続されている。第6のトランジスタ36は、第1端子が電源線
52に電気的に接続され、第2端子が第2のトランジスタ32のゲート電極及び第4のト
ランジスタ34のゲート電極に電気的に接続され、ゲート電極(下方のゲート電極及び上
方のゲート電極)が第5の入力端子25に電気的に接続されている。第7のトランジスタ
37は、第1端子が電源線52に電気的に接続され、第2端子が第8のトランジスタ38
の第2端子に電気的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極)
が第3の入力端子23に電気的に接続されている。第8のトランジスタ38は、第1端子
が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電気
的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極)が第2の入力端子
22に電気的に接続されている。第9のトランジスタ39は、第1端子が第1のトランジ
スタ31の第2端子及び第2のトランジスタ32の第2端子に電気的に接続され、第2端
子が第3のトランジスタ33のゲート電極及び第10のトランジスタ40のゲート電極に
電気的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極)が電源線51
に電気的に接続されている。第10のトランジスタ40は、第1端子が第1の入力端子2
1に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され、ゲート電極
が第9のトランジスタ39の第2端子に電気的に接続されている。第11のトランジスタ
41は、第1端子が電源線53に電気的に接続され、第2端子が第2の出力端子27に電
気的に接続され、ゲート電極が第2のトランジスタ32のゲート電極及び第4のトランジ
スタ34のゲート電極に電気的に接続されている。第12のトランジスタ42は、第1端
子が電源線53に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され
、ゲート電極が第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲー
ト電極)に電気的に接続されている。第13のトランジスタ43は、第1端子が電源線5
3に電気的に接続され、第2端子が第1の出力端子26に電気的に接続され、ゲート電極
が第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲート電極)に電
気的に接続されている。
0のゲート電極、及び第9のトランジスタ39の第2端子の接続箇所をノードAとする。
また、第2のトランジスタ32のゲート電極、第4のトランジスタ34のゲート電極、第
5のトランジスタ35の第2端子、第6のトランジスタ36の第2端子、第8のトランジ
スタ38の第1端子、及び第11のトランジスタ41のゲート電極の接続箇所をノードB
とする。
1に適用した場合に、第1の入力端子21乃至第5の入力端子25と第1の出力端子26
及び第2の出力端子27に入力または出力される信号を示している。
子22に第2のクロック信号CK2が入力され、第3の入力端子23に第3のクロック信
号CK3が入力され、第4の入力端子24にスタートパルス(SP1)が入力され、第5
の入力端子25に後段信号OUT(3)が入力され、第1の出力端子26より第1の出力
信号OUT(1)(SR)が出力され、第2の出力端子27より第2の出力信号OUT(
1)が出力される。
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第1
端子、第2端子と表記する場合がある。
ストラップ動作を行うための、容量素子を別途設けても良い。またノードBの電位を保持
するため、一方の電極をノードBに電気的に接続した容量素子を別途設けてもよい。
グチャートについて図17(B)に示す。なおシフトレジスタが走査線駆動回路である場
合、図17(B)中の期間61は垂直帰線期間であり、期間62はゲート選択期間に相当
する。
のトランジスタ39を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
ートストラップ動作によりノードAの電位が上昇すると、第1のトランジスタ31の第2
端子であるソースの電位が上昇していき、第1の電源電位VDDより大きくなる。そして
、第1のトランジスタ31のソースが第1端子側、即ち電源線51側に切り替わる。その
ため、第1のトランジスタ31においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第2の電源電位VCCが印加される第9
のトランジスタ39を設けておくことにより、ブートストラップ動作によりノードAの電
位は上昇するものの、第1のトランジスタ31の第2端子の電位の上昇を生じないように
することができる。つまり、第9のトランジスタ39を設けることにより、第1のトラン
ジスタ31のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第1のトランジスタ31の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第1のトランジスタ31の劣化を抑制することができる。
端子と第3のトランジスタ33のゲートとの間に第1端子と第2端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第9のトラン
ジスタ39を省略してもよく、トランジスタ数を削減することが利点がある。
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、
アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されるこ
とによるトランジスタの劣化の程度が小さい。そのため、第2の電源電位VCCを供給す
る電源線に、第1の電源電位VDDを供給しても同様の動作が得られ、且つ回路間を引き
回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
に第3の入力端子23によって供給されるクロック信号CK3、第8のトランジスタ38
のゲート電極(下方のゲート電極及び上方のゲート電極)に第2の入力端子22によって
供給されるクロック信号CK2は、第7のトランジスタ37のゲート電極(下方のゲート
電極及び上方のゲート電極)に第2の入力端子22によって供給されるクロック信号CK
2、第8のトランジスタ38のゲート電極(下方のゲート電極及び上方のゲート電極)に
第3の入力端子23によって供給されるクロック信号CK3となるように、結線関係を入
れ替えても同様の作用を奏する。この時、図17(A)に示すシフトレジスタにおいて、
第7のトランジスタ37及び第8のトランジスタ38が共にオンの状態から、第7のトラ
ンジスタ37がオフ、第8のトランジスタ38がオンの状態、次いで第7のトランジスタ
37がオフ、第8のトランジスタ38がオフの状態とすることによって、第2の入力端子
22及び第3の入力端子23の電位が低下することで生じる、ノードBの電位の低下が第
7のトランジスタ37のゲート電極の電位の低下、及び第8のトランジスタ38のゲート
電極の電位の低下に起因して2回生じることとなる。一方、図17(A)に示すシフトレ
ジスタを図17(B)の期間のように、第7のトランジスタ37及び第8のトランジスタ
38が共にオンの状態から、第7のトランジスタ37がオン、第8のトランジスタ38が
オフの状態、次いで、第7のトランジスタ37がオフ、第8のトランジスタ38がオフの
状態とすることによって、第2の入力端子22及び第3の入力端子23の電位が低下する
ことで生じるノードBの電位の低下を、第8のトランジスタ38のゲート電極の電位の低
下による一回に低減することができる。そのため、第7のトランジスタ37のゲート電極
(下方のゲート電極及び上方のゲート電極)に第3の入力端子23からクロック信号CK
3が供給され、第8のトランジスタ38のゲート電極(下方のゲート電極及び上方のゲー
ト電極)に第2の入力端子22からクロック信号CK2が供給される結線関係とすること
が好適である。なぜなら、ノードBの電位の変動回数が低減され、またノイズを低減する
ことが出来るからである。
間に、ノードBに定期的にHレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
本発明の一態様によって薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さら
には駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製すること
ができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ
基板上に一体形成し、システムオンパネルを形成することができる。
素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electr
o Luminescence)素子、有機EL素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
を含むIC等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板は、電流を表示素子に
供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素
電極(画素電極層ともいう)のみが形成された状態であっても良いし、画素電極となる導
電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良い
し、あらゆる形態があてはまる。
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回
路)が直接実装されたモジュールも全て表示装置に含むものとする。
説明する。図10(A1)(A2)は、薄膜トランジスタ4010、4011、及び液晶
素子4013を、第1の基板4001と第2の基板4006との間にシール材4005に
よって封止した、パネルの平面図であり、図10(B)は、図10(A1)(A2)のM
−Nにおける断面図に相当する。
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール
材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図10(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図10(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。
薄膜トランジスタを複数有しており、図10(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には絶縁層4041、保護絶
縁層4020、絶縁層4021が設けられている。また、薄膜トランジスタ4010は、
チャネル保護層4042を有している。
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ4011としては、実施の形態1乃至4で示した薄膜トランジスタ460、499、
画素用の薄膜トランジスタ4010としては、薄膜トランジスタ470、498を組み合
わせて用いることができる。本実施の形態において、薄膜トランジスタ4010、401
1はnチャネル型薄膜トランジスタである。
チャネル形成領域と重なる位置に導電層4040が設けられている。導電層4040を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後にお
ける薄膜トランジスタ4011のしきい値電圧の変化量を低減することができる。また、
導電層4040は、電位が薄膜トランジスタ4011のゲート電極層と同じでもよいし、
異なっていても良く、第2のゲート電極層として機能させることもできる。また、導電層
4040の電位がGND、0V、或いはフローティング状態であってもよい。
気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板40
06上に形成されている。画素電極層4030と対向電極層4031と液晶層4008と
が重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向
電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、
絶縁層4032、4033を介して液晶層4008を挟持している。
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、FRP(Fiberglass−Reinforced Plastics)板、PV
F(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。
であり、画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御
するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層
4031は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に
接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電
極層4031と共通電位線とを電気的に接続することができる。なお、導電性粒子はシー
ル材4005に含有させる。
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は比較的狭い温度範囲内で発現するため、温度範囲を改
善するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008
に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1mse
c以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
フィルタ)、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側
に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板
及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラ
ックマトリクスとして機能する遮光膜を設けてもよい。
。ここでは、保護絶縁層4020として、RFスパッタ法により窒化珪素膜を形成する。
なお、保護絶縁層4020は、実施の形態1で示した保護絶縁層453と同様な材料及び
方法で形成してもよい。
形態1で示した平坦化絶縁層454と同様な材料及び方法で形成すればよく、アクリル樹
脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を
有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low
−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)
等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させること
で、絶縁層4021を形成してもよい。
としてもよい。保護絶縁層4020とゲート絶縁層とに窒化物絶縁膜を用いて、図10に
示すように少なくともアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層
4020とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスで
は、外部からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置とし
てデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイス
の長期信頼性を向上することができる。
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)などの方法や、ドクターナイフ、ロールコーター、カーテンコ
ーター、ナイフコーター等の器具を用いることができる。絶縁層4021の焼成工程と半
導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
ともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率
が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が0.1Ω・cm以下であることが好ましい。
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
002に与えられる各種信号及び電位は、FPC4018から供給されている。
ら形成され、端子電極4016は、薄膜トランジスタ4011のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
て電気的に接続されている。
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
導体装置として液晶表示モジュールを構成する一例を示している。
ール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む
表示素子2604、着色層2605が設けられ表示領域を形成している。着色層2605
はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。TFT基板2600と対向基板2601の
外側には偏光板2606、偏光板2607、拡散板2613が配設されている。光源は冷
陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配
線基板2609によりTFT基板2600の配線回路部2608と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
n−Plane−Switching)モード、FFS(Fringe Field S
witching)モード、MVA(Multi−domain Vertical A
lignment)モード、PVA(Patterned Vertical Alig
nment)モード、ASM(Axially Symmetric aligned
Micro−cell)モード、OCB(Optically Compensated
Birefringence)モード、FLC(Ferroelectric Liq
uid Crystal)モード、AFLC(AntiFerroelectric L
iquid Crystal)モードなどを用いることができる。
る。
である。
半導体装置の一形態として電子ペーパーの例を示す。
ーに用いてもよい。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を
含む)とする。
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板が必要ない。
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態1乃至4の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
装置に用いられる薄膜トランジスタ581としては、実施の形態1で示す薄膜トランジス
タと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また
、実施の形態2乃至4で示す薄膜トランジスタも本実施の薄膜トランジスタ581として
適用することもできる。
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
タであり、半導体層と接する絶縁膜583に覆われている。薄膜トランジスタ581のソ
ース電極層又はドレイン電極層は第1の電極層587と、絶縁膜583及び絶縁層585
に形成する開口で接しており電気的に接続している。第1の電極層587と、基板596
上に形成された第2の電極層588との間には、黒色領域590a及び白色領域590b
を有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設けられ
ており、球形粒子589の周囲は樹脂等の充填材595で充填されている。第1の電極層
587が画素電極に相当し、第2の電極層588が共通電極に相当する。第2の電極層5
88は、薄膜トランジスタ581と同一基板上に設けられる共通電位線と電気的に接続さ
れる。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第2の電極層
588と共通電位線とを電気的に接続することができる。
。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径1
0μm〜200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との
間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与え
られると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することが
できる。この原理を応用した表示素子が電気泳動表示素子であり、電気泳動表示素子を用
いたデバイスは一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素
子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い
場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合で
あっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付
き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた
場合であっても、表示された像を保存しておくことが可能となる。
。
である。
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
す図である。
は酸化物半導体層をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素
に2つ用いる例を示す。
402、発光素子6404及び容量素子6403を有している。スイッチング用トランジ
スタ6401はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン
電極の一方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他
方)が発光素子駆動用トランジスタ6402のゲートに接続されている。発光素子駆動用
トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され
、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素
電極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。
共通電極6408は、同一基板上に形成される共通電位線と電気的に接続される。
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加
して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位
と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
省略することも可能である。発光素子駆動用トランジスタ6402のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
トには、発光素子駆動用トランジスタ6402が十分にオンするか、オフするかの二つの
状態となるようなビデオ信号を入力する。つまり、発光素子駆動用トランジスタ6402
は線形領域で動作させる。発光素子駆動用トランジスタ6402は線形領域で動作させる
ため、電源線6407の電圧よりも高い電圧を発光素子駆動用トランジスタ6402のゲ
ートにかける。なお、信号線6405には、(電源線電圧+発光素子駆動用トランジスタ
6402のVth)以上の電圧をかける。
らせることで、図12と同じ画素構成を用いることができる。
6404の順方向電圧+発光素子駆動用トランジスタ6402のVth以上の電圧をかけ
る。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少
なくとも順方向しきい値電圧よりも大きい。なお、発光素子駆動用トランジスタ6402
が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流
すことができる。発光素子駆動用トランジスタ6402を飽和領域で動作させるため、電
源線6407の電位は、発光素子駆動用トランジスタ6402のゲート電位よりも高くす
る。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
FTがn型の場合を例に挙げて、画素の断面構造について説明する。図13(A)(B)
(C)の半導体装置に用いられる発光素子駆動用TFTであるTFT7001、7011
、7021は、実施の形態1で示す画素に配置される薄膜トランジスタと同様に作製でき
、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態2乃至
4で示す画素に配置される薄膜トランジスタをTFT7001、7011、7021とし
て適用することもできる。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
2から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図13(A
)では、発光素子7002の陰極7003と発光素子駆動用TFTであるTFT7001
が電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層
されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様
々の材料を用いることができる。例えば、Ca、Al、MgAg、AlLi等が望ましい
。そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように
構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電
子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれ
らの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料
を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い
。
7009を設ける。隔壁7009は、ポリイミド、アクリル樹脂、ポリアミド、エポキシ
樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁70
09は、特に感光性の樹脂材料を用い、隔壁7009の側面が連続した曲率を持って形成
される傾斜面となるように形成することが好ましい。隔壁7009として感光性の樹脂材
料を用いる場合、レジストマスクを形成する工程を省略することができる。
相当する。図13(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出す
る場合の、画素の断面図を示す。図13(B)では、発光素子駆動用TFT7011と電
気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013
が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されてい
る。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮
蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図13(A)の
場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。
ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例
えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができる
。そして発光層7014は、図13(A)と同様に、単数の層で構成されていても、複数
の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する
必要はないが、図13(A)と同様に、透光性を有する導電性材料を用いて形成すること
ができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが
、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
隔壁7019を設ける。隔壁7019は、ポリイミド、アクリル樹脂、ポリアミド、エポ
キシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁
7019は、特に感光性の樹脂材料を用い、隔壁7019の側面が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁7019として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
に相当する。図13(B)に示した画素の場合、発光素子7012から発せられる光は、
矢印で示すように陰極7013側に射出する。
では、発光素子駆動用TFT7021と電気的に接続された透光性を有する導電膜702
7上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7
024、陽極7025が順に積層されている。陰極7023は、図13(A)の場合と同
様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしそ
の膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極702
3として用いることができる。そして発光層7024は、図13(A)と同様に、単数の
層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
陽極7025は、図13(A)と同様に、光を透過する透光性を有する導電性材料を用い
て形成することができる。
隔壁7029を設ける。隔壁7029は、ポリイミド、アクリル樹脂、ポリアミド、エポ
キシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁
7029は、特に感光性の樹脂材料を用い、隔壁7029の側面が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁7029として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
22に相当する。図13(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
L素子を設けることも可能である。
が電気的に接続されている例を示したが、発光素子駆動用TFTと発光素子との間に電流
制御用TFTが接続されている構成であってもよい。
技術的思想に基づく各種の変形が可能である。
断面について、図11を用いて説明する。図11(A)は、第1の基板上に形成された薄
膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネル
の平面図であり、図11(B)は、図11(A)のH−Iにおける断面図に相当する。
3b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505
が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び
走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よ
って画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路45
04a、4504bは、第1の基板4501とシール材4505と第2の基板4506と
によって、充填材4507と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィル
ム等)やカバー材でパッケージング(封入)することが好ましい。
503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有し
ており、図11(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信
号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路に配置される薄膜
トランジスタ4509としては、実施の形態1乃至4で示した薄膜トランジスタ460、
499、画素に配置される薄膜トランジスタ4510としては、薄膜トランジスタ470
、498を組み合わせて用いることができる。本実施の形態において、薄膜トランジスタ
4509、4510はnチャネル型薄膜トランジスタである。
ャネル形成領域と重なる位置に導電層4540が設けられている。導電層4540を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後におけ
る薄膜トランジスタ4509のしきい値電圧の変化量を低減することができる。また、導
電層4540は、電位が薄膜トランジスタ4509のゲート電極層と同じでもよいし、異
なっていても良く、第2のゲート電極層として機能させることもできる。また、導電層4
540の電位がGND、0V、或いはフローティング状態であってもよい。
ここでは、絶縁層4543として、RFスパッタ法により窒化珪素膜を形成する。なお、
絶縁層4543は実施の形態1で示した保護絶縁層453と同様な材料及び方法で形成し
てもよい。
形態1で示した平坦化絶縁層454と同様な材料及び方法で形成すればよい。ここでは、
絶縁層4544としてアクリルを用いる。
としてもよい。絶縁層4543とゲート絶縁層とに窒化物絶縁膜を用いて、図11に示す
ように少なくともアクティブマトリクス基板の画素部の周縁を囲むように絶縁層4543
とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスでは、外部
からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置としてデバイ
スが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信
頼性を向上することができる。
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、示した構成に限定されない。発光
素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変え
ることができる。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
されていてもどちらでも良い。
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518
bから供給されている。
から形成され、端子電極4516は、薄膜トランジスタ4509が有するソース電極層及
びドレイン電極層と同じ導電膜から形成されている。
して電気的に接続されている。
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル樹
脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)または
EVA(エチレンとビニルアセテートとの共重合体)を用いることができる。例えば充填
材として窒素を用いればよい。
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図11の構成に限定されない。
ることができる。
である。
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図20に示す。
および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は
、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うこと
ができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
込まれている。表示部2705および表示部2707は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部(図20では表示部2705)に文章を表示し、左側の表示部
(図20では表示部2707)に画像を表示することができる。
701において、電源2721、操作キー2723、スピーカ2725などを備えている
。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSB
ケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成とし
てもよい。
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
である。
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用すること
ができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン
受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともい
う)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。
、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表
示することが可能である。また、ここでは、スタンド9605により筐体9601を支持
した構成を示している。
コン操作機9610により行うことができる。リモコン操作機9610が備える操作キー
9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示され
る映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機
9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
トフレーム9700は、筐体9701に表示部9703が組み込まれている。表示部97
03は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画
像データを表示させることで、通常の写真立てと同様に機能させることができる。
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム9700
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部9703に表示させることができ
る。
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
れており、連結部9893により、開閉可能に連結されている。筐体9881には表示部
9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図
22(A)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部988
6、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9
888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図22(A)に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図22(A)に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
9900は、筐体9901に表示部9903が組み込まれている。また、スロットマシン
9900は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口
、スピーカなどを備えている。もちろん、スロットマシン9900の構成は上述のものに
限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その
他付属設備が適宜設けられた構成とすることができる。
するヒンジユニットを閉状態として表示部9303を有する上部筐体9301と、キーボ
ード9304を有する下部筐体9302とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部9303を見て入力操作を行うことができる。
イス9306を有する。また、表示部9303をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体9302はCPUやハー
ドディスク等の演算機能部を有している。また、下部筐体9302は他の機器、例えばU
SBの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート9305を有して
いる。
07を有しており、広い表示画面を実現することができる。また、収納可能な表示部93
07の画面の向きを使用者は調節できる。また、収納可能な表示部9307をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
放送を受信して映像を表示部または表示部に表示することができる。また、上部筐体93
01と下部筐体9302とを接続するヒンジユニットを閉状態としたまま、表示部930
7をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見る
こともできる。この場合には、ヒンジユニットを開状態として表示部9303を表示させ
ず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力と
することができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用であ
る。
話の一例を示す斜視図である。
体を腕に装着するためのバンド部9204、腕に対するバンド部9204の固定状態を調
節する調節部9205、表示部9201、スピーカ9207、及びマイク9208から構
成されている。
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
スイッチ9203の操作、またはマイク9208への音声入力により行われる。なお、図
23(B)では、表示部9201に表示された表示ボタン9202を図示しており、指な
どで触れることにより入力を行うことができる。
段を有するカメラ部9206を有する。なお、特にカメラ部は設けなくともよい。
レビ放送を受信して映像を表示部9201に表示することができ、さらにメモリーなどの
記憶装置などを備えた構成として、テレビ放送をメモリーに録画できる。また、図23(
B)に示す携帯電話は、GPSなどの位置情報を収集できる機能を有していてもよい。
ネルなどの映像表示装置を用いる。図23(B)に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量が限られており、表示部9201に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
ず、携行できる形状を有しているものであればよい。
である。
本実施の形態では、半導体装置の一形態として、実施の形態1乃至4で示す薄膜トランジ
スタを有する表示装置の例を図24乃至図37を用いて説明する。本実施の形態は、表示
素子として液晶素子を用いた液晶表示装置の例を図24乃至図37を用いて説明する。図
24乃至図37の液晶表示装置に用いられるTFT628、629は、実施の形態1乃至
4で示す薄膜トランジスタを適用することができ、実施の形態1乃至4で示す工程で同様
に作製できる電気特性及び信頼性の高い薄膜トランジスタである。TFT628はチャネ
ル保護層608を、TFT629はチャネル保護層611をそれぞれ有し、酸化物半導体
層をチャネル形成領域とする逆スタガ薄膜トランジスタである。
。VA型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。VA型の
液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を
向く方式である。本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピク
セル)に分け、それぞれ別の方向に液晶分子を倒すよう工夫されている。これをマルチド
メイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考
慮された液晶表示装置について説明する。
電極が形成される基板側の平面図であり、図中に示す切断線E−Fに対応する断面構造を
図24に表している。また、図26は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
成された基板600と、対向電極層640等が形成される対向基板601とが重ね合わせ
られ、液晶が注入された状態を示している。
に突起644が形成されている。画素電極層624上には配向膜648が形成され、同様
に対向電極層640及び突起644上にも配向膜646が形成されている。基板600と
対向基板601の間に液晶層650が形成されている。
30が形成される。画素電極層624は、TFT628、配線616、及び保持容量部6
30を覆う絶縁膜620、絶縁膜620を覆う絶縁膜622をそれぞれ貫通するコンタク
トホール623で、配線618と接続する。TFT628は実施の形態1乃至4で示す薄
膜トランジスタを適宜用いることができる。また、保持容量部630は、TFT628の
ゲート配線602と同時に形成した第1の容量配線604と、ゲート絶縁膜606と、配
線616、618と同時に形成した第2の容量配線617で構成される。
成されている。
を用いて形成する。画素電極層624にはスリット625を設ける。スリット625は液
晶の配向を制御するためのものである。
それぞれTFT628、画素電極層624及び保持容量部630と同様に形成することが
できる。TFT628とTFT629は共に配線616と接続している。この液晶表示パ
ネルの画素(ピクセル)は、画素電極層624と画素電極層626により構成されている
。画素電極層624と画素電極層626はサブピクセルである。
いる。対向電極層640は、画素電極層624と同様の材料を用いて形成することが好ま
しい。対向電極層640上には液晶の配向を制御する突起644が形成されている。
線602、配線616と接続している。この場合、容量配線604と容量配線605の電
位を異ならせることで、液晶素子651と液晶素子652の動作を異ならせることができ
る。すなわち、容量配線604と容量配線605の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
は電界の歪み(斜め電界)が発生する。このスリット625と、対向基板601側の突起
644とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶表示パネルの視野角を広げている。
る。
の平面図であり、図中に示す切断線Y−Zに対応する断面構造を図28に表している。以
下の説明ではこの両図を参照して説明する。
続されている。各TFTは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
ル623において、配線618でTFT628と接続している。また、画素電極層626
は、絶縁膜620及び絶縁膜622をそれぞれ貫通するコンタクトホール627において
、配線619でTFT629と接続している。TFT628のゲート配線602と、TF
T629のゲート配線603には、異なるゲート信号を与えることができるように分離さ
れている。一方、データ線として機能する配線616は、TFT628とTFT629で
共通に用いられている。TFT628とTFT629は実施の形態1乃至4で示す薄膜ト
ランジスタを適宜用いることができる。また、容量配線690が設けられている。なお、
ゲート配線602、ゲート配線603及び容量配線690上にはゲート絶縁膜606が形
成されている。
624の外側を囲むように画素電極層626が形成されている。画素電極層624と画素
電極層626に印加する電圧のタイミングを、TFT628及びTFT629により異な
らせることで、液晶の配向を制御している。この画素構造の等価回路を図31に示す。T
FT628はゲート配線602と接続し、TFT629はゲート配線603と接続してい
る。また、TFT628とTFT629は、共に配線616と接続している。ゲート配線
602とゲート配線603に異なるゲート信号を与えることで、液晶素子651と液晶素
子652の動作を異ならせることができる。すなわち、TFT628とTFT629の動
作を個別に制御することにより、液晶素子651と液晶素子652の液晶の配向を精密に
制御して視野角を広げることができる。
636と対向電極層640の間には平坦化膜637が形成され、液晶の配向乱れを防いで
いる。図30に対向基板側の平面構造を示す。対向電極層640は異なる画素間で共通化
されている電極であるが、スリット641が形成されている。このスリット641と、画
素電極層624及び画素電極層626側のスリット625とを交互に咬み合うように配置
することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これに
より、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
層640上にも配向膜646が形成されている。基板600と対向基板601の間に液晶
層650が形成されている。また、画素電極層624と液晶層650と対向電極層640
が重なり合うことで、第1の液晶素子が形成されている。また、画素電極層626と液晶
層650と対向電極層640が重なり合うことで、第2の液晶素子が形成されている。図
28乃至図31で示す表示パネルの画素構造は、一画素に第1の液晶素子と第2の液晶素
子が設けられたマルチドメイン構造となっている。
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約180度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
成された基板600と、対向基板601を重ね合わせ、液晶を注入した状態を示している
。対向基板601には、着色膜636、平坦化膜637などが形成されている。なお、対
向基板601側に対向電極層は設けられていない。また、基板600と対向基板601の
間に配向膜646及び配向膜648を介して液晶層650が形成されている。
FT628が形成される。容量配線604はTFT628のゲート配線602と同時に形
成することができる。TFT628としては、実施の形態1乃至5で示した薄膜トランジ
スタを適用することができる。電極層607は、実施の形態1乃至4で示す画素電極層4
27と同様の材料を用いることができる。また、電極層607は略画素の形状に区画化し
た形状で形成する。なお、電極層607及び容量配線604上にはゲート絶縁膜606が
形成される。
6は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、TFT628のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線618はソース及びドレインの他方の電極となり、画素電極層
624と接続する配線である。
縁膜620に形成されるコンタクトホール623において、配線618に接続する画素電
極層624が形成される。画素電極層624は実施の形態1で示した画素電極層427と
同様の材料を用いて形成する。
される。なお、保持容量は電極層607と画素電極層624の間で形成している。
面構造を図32に表している。画素電極層624にはスリット625が設けられる。スリ
ット625は液晶の配向を制御するためのものである。この場合、電界は電極層607と
画素電極層624の間で発生する。電極層607と画素電極層624の間にはゲート絶縁
膜606が形成されているが、ゲート絶縁膜606の厚さは50〜200nmであり、2
〜10μmである液晶層の厚さと比較して十分薄いので、実質的に基板600と平行な方
向(水平方向)に電界が発生する。この電界により液晶の配向が制御される。この基板と
略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの
状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広
がることとなる。また、電極層607と画素電極層624は共に透光性の電極であるので
、開口率を向上させることができる。
あり、図中に示す切断線V−Wに対応する断面構造を図34に表している。以下の説明で
はこの両図を参照して説明する。
対向基板601を重ね合わせ、液晶を注入した状態を示している。対向基板601には、
着色膜636、平坦化膜637などが形成されている。なお、対向基板601側に対向電
極層は設けられていない。基板600と対向基板601の間に配向膜646及び配向膜6
48を介して液晶層650が形成されている。
9はTFT628のゲート配線602と同時に形成することができる。TFT628とし
ては、実施の形態1乃至4で示した薄膜トランジスタを適用することができる。
6は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、TFT628のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線618はソース及びドレインの他方の電極となり、画素電極層
624と接続する配線である。
縁膜620に形成されるコンタクトホール623において、配線618に接続する画素電
極層624が形成される。画素電極層624は実施の形態1乃至4で示した画素電極と同
様の材料を用いて形成する。なお、図35に示すように、画素電極層624は、共通電位
線609と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素
電極層624の櫛歯の部分が共通電位線609と同時に形成した櫛形の電極と交互に咬み
合うように形成される。
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
される。保持容量は共通電位線609と容量電極615の間にゲート絶縁膜606を設け
、それにより形成している。容量電極615と画素電極層624はコンタクトホール63
3を介して接続されている。
り、図中に示す切断線K−Lに対応する断面構造を図36に表している。以下の説明では
この両図を参照して説明する。
と接続している。データ線として機能する配線616は、TFT628と接続している。
TFT628は実施の形態1乃至4に示すTFTのいずれかを適用することができる。
ている。配線604はTFT628のゲート配線602と同時に形成することができる。
ゲート配線602及び容量配線604上には、ゲート絶縁膜606が形成される。保持容
量は、容量配線604と容量電極615の間にゲート絶縁膜606を介して形成している
。容量電極615と画素電極層624はコンタクトホール633を介して接続されている
。
636と対向電極層640の間には平坦化膜637が形成され、液晶の配向乱れを防いで
いる。液晶層650は画素電極層624と対向電極層640の間に配向膜648及び配向
膜646を介して形成されている。
成されている。
トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板601
の対向電極層640が形成されている面とは逆の面に、偏光板を貼り合わせておく。
の液晶表示装置は、開口率が高い液晶表示装置である。
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁膜で囲む例を図38に示す
。図38は、酸化物絶縁層466の上面形状及び端部の位置が図1と異なる点、ゲート絶
縁層の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の
詳細な説明は省略する。
あり、絶縁表面を有する基板450上に、ゲート電極層461、窒化物絶縁膜からなるゲ
ート絶縁層402、少なくともチャネル形成領域463、第1の高抵抗ドレイン領域46
4a、及び第2の高抵抗ドレイン領域464bを有する酸化物半導体層462、第1の低
抵抗ドレイン領域408a、第2の低抵抗ドレイン領域408b、ソース電極層465a
、及びドレイン電極層465bを含む。また、薄膜トランジスタ460を覆い、チャネル
形成領域463に接する酸化物絶縁層466が設けられている。
6をフォトリソグラフィ工程で形成する際に薄膜トランジスタ460の外側のゲート絶縁
層402が露出するように加工する。少なくとも酸化物絶縁層466の上面形状は、酸化
物半導体層の上面形状よりも広く、薄膜トランジスタ460を覆う上面形状とすることが
好ましい。
453を形成する。
1の高抵抗ドレイン領域464aが自己整合的に形成されている。また、第2の低抵抗ド
レイン領域408bの下面に接して第2の高抵抗ドレイン領域464bが自己整合的に形
成されている。また、チャネル形成領域463は、酸化物絶縁層466と接し、且つ膜厚
が第1の高抵抗ドレイン領域464a及び第2の高抵抗ドレイン領域464bより薄くな
っており、第1の高抵抗ドレイン領域464a及び第2の高抵抗ドレイン領域464bよ
りも高抵抗の領域(I型領域)とする。
ドレイン領域464bの下面に接して窒化物絶縁膜からなるゲート絶縁層402が形成さ
れている。
珪素膜、窒化アルミニウム膜、酸化窒化アルミニウム膜などの水分や、水素イオンや、O
H−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を
用いる。
面、及び側面を囲むようにRFスパッタ法を用い、膜厚100nmの窒化珪素膜を設ける
。また、保護絶縁層453を窒化物絶縁膜からなるゲート絶縁層402と接する構成とす
る。
プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、半導体装置、例え
ば液晶表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐ
ことができデバイスの信頼性を向上することができる。
、酸化物半導体層472の上面、及び側面を囲むようにRFスパッタ法で形成された膜厚
100nmの窒化珪素膜を用いる。また、保護絶縁層453を窒化物絶縁膜からなるゲー
ト絶縁層402と接する構成とする。
に限定されず、複数の薄膜トランジスタを窒化物絶縁膜で囲む構成としてもよいし、画素
部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成としてもよい。少なくと
もアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層453とゲート絶縁
層402とが接する領域を設ける構成とすればよい。
451 ゲート電極層
453 保護絶縁層
454 平坦化絶縁層
456 画素電極層
460 薄膜トランジスタ
461 ゲート電極層
462 酸化物半導体層
463 チャネル形成領域
464a 高抵抗ドレイン領域
464b 高抵抗ドレイン領域
465a ソース電極層
465b ドレイン電極層
466 酸化物絶縁層
467 導電層
470 薄膜トランジスタ
471 ゲート電極層
472 酸化物半導体層
473 チャネル形成領域
474a 高抵抗ドレイン領域
474b 高抵抗ドレイン領域
475a ソース電極層
475b ドレイン電極層
476 酸化物絶縁層(チャネル保護層)
477 画素電極層
Claims (2)
- 第1の導電層と、第2の導電層と、第3の導電層と、半導体層と、絶縁層と、第1の電極と、第2の電極と、液晶層、を有し、
前記第1の導電層は、トランジスタのゲート電極として機能する領域と、ゲート配線として機能する領域と、を有し、
前記第2の導電層は、前記第1の導電層と同層に配置され、前記第2の電極と電気的に接続され、配線として機能し、
前記第3の導電層は、前記半導体層と電気的に接続され、前記トランジスタのソース電極又はドレイン電極として機能し、
前記半導体層は、酸化物半導体でなり、前記トランジスタのチャネル形成領域を有し、
前記絶縁層は、前記チャネル形成領域と重なりを有するように前記半導体層上に接して配置され、
前記第1の電極は、前記第3の導電層と電気的に接続され、複数のスリットを有し、画素電極として機能し、
前記第2の電極は、前記第1の電極の下方の平坦な面上に接して配置され、
前記液晶層は、前記第1の電極と前記第2の電極との間の電界によって配向が制御され、
平面視において、前記第1の導電層は第1の方向に延びて配置され、
平面視において、前記第2の導電層は前記第1の方向に延びて配置され、
平面視において、前記第1の導電層は、第1の領域と、第2の領域と、を有し、
平面視において、前記第1の導電層は、前記第1の領域における前記第1の方向と交差する第2の方向の幅が、前記第2の領域における前記第2の方向の幅よりも大きく、
平面視において、前記半導体層の全体は、前記第1の領域上に配置され、
平面視において、前記半導体層は、第3の領域と、第4の領域と、を有し
平面視において、前記第4の領域は、前記半導体層の端部を含み、
前記半導体層は、前記第4の領域における膜厚が、前記第3の領域における膜厚よりも小さく、
前記半導体層は、単層であり、前記絶縁層と接する領域は前記絶縁層と接しない領域に比べて抵抗が高い、表示装置。 - 第1の導電層と、第2の導電層と、第3の導電層と、半導体層と、絶縁層と、第1の電極と、第2の電極と、液晶層、を有し、
前記第1の導電層は、トランジスタのゲート電極として機能する領域と、ゲート配線として機能する領域と、を有し、
前記第2の導電層は、前記第1の導電層と同層に配置され、前記第2の電極と電気的に接続され、配線として機能し、
前記第3の導電層は、前記半導体層と電気的に接続され、前記トランジスタのソース電極又はドレイン電極として機能し、
前記半導体層は、酸化物半導体でなり、前記トランジスタのチャネル形成領域を有し、
前記絶縁層は、前記チャネル形成領域と重なりを有するように前記半導体層上に接して配置され、
前記第1の電極は、前記第3の導電層と電気的に接続され、複数のスリットを有し、画素電極として機能し、
前記第2の電極は、前記第1の電極の下方の平坦な面上に接して配置され、
前記液晶層は、前記第1の電極と前記第2の電極との間の電界によって配向が制御され、
平面視において、前記第1の導電層は第1の方向に延びて配置され、
平面視において、前記第2の導電層は前記第1の方向に延びて配置され、
平面視において、前記第1の導電層は、第1の領域と、第2の領域と、を有し、
平面視において、前記第1の導電層は、前記第1の領域における前記第1の方向と交差する第2の方向の幅が、前記第2の領域における前記第2の方向の幅よりも大きく、
平面視において、前記半導体層は、前記第1の領域上に配置され、
平面視において、前記半導体層は、第3の領域と、第4の領域と、を有し
平面視において、前記第4の領域は、前記半導体層の端部を含み、
前記半導体層は、前記第4の領域における膜厚が、前記第3の領域における膜厚よりも小さく、
前記半導体層は、単層であり、前記絶縁層と接する領域は前記絶縁層と接しない領域に比べて抵抗が高い、表示装置。
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