JP2002368229A - 半導体装置、及びその製造方法、並びに放射線検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 オフ電流の増加がなく、転送効率の優れた薄
膜トランジスタを有する半導体装置、及びその製造方
法、並びにそれを用いた放射線検出装置を提供するこ
と。 【解決手段】 ボトムゲート型の薄膜トランジスタを有
する半導体装置においてソース・ドレイン電極６の下部
にある半導体層４の層厚ｔ２をソース・ドレイン電極６
間のギャップ部にある半導体層４の層厚ｔ１よりも薄く
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング素子
として用いられる薄膜トランジスタを有する半導体装
置、及びその製造方法、並びに放射線検出装置に関し、
特に、光電変換素子と薄膜トランジスタとを含む画素を
有する光電変換用の半導体装置、及びその製造方法、並
びに放射線検出装置に関するものである。

【０００２】

【従来の技術】近年、薄膜トランジスタを使用したモジ
ュールは様々な分野に渡って使用されている。例えば、
基板の絶縁性表面上に薄膜トランジスタをスイッチング
素子として使用する液晶表示素子や有機ＥＬディスプレ
イ、あるいは基板の絶縁性表面上に薄膜トランジスタを
スイッチング素子として使用する大画面フラットパネル
センサ等に用いられている。大画面フラットパネルセン
サはセンサ上部に、シンチレータや蛍光体と呼ばれる層
を形成する事によりＸ線のような放射線の検出装置とし
て使用されている。

【０００３】これらの薄膜トランジスタを用いた半導体
装置のモジュールは、現在基板の大判化が進む一方で、
逆に、携帯端末・携帯電話等に表示装置として使用する
ため小型且つ高精細化という動きも活発化している。こ
のような中で、薄膜トランジスタの性能を向上させるべ
く、薄膜トランジスタの転送効率を向上させるととも
に、薄膜トランジスタを小さくすることにより画素の開
口率を向上させることが望まれている。これは、フラッ
トパネルセンサについても同様であり、フラットパネル
センサにおいては更に、高速駆動化を達成しつつセンサ
の感度を維持する必要がある。

【０００４】現在、薄膜トランジスタとしては、絶縁基
板上にゲート電極が形成され、その上方に半導体層が形
成されたボトムゲート型薄膜トランジスタが多く使われ
ている。ボトムゲート型薄膜トランジスタとしては、大
別して以下に示す２つが挙げられる。

【０００５】１つは、図９に示すギャップエッチ型、チ
ャンネルエッチ型などと呼ばれる型式の薄膜トランジス
タであり、絶縁基板１上にゲート電極２を形成した後、
絶縁膜３、半導体層４、半導体ドーピング層５をＣＶＤ
により連続成膜し、薄膜トランジスタのギャップ部の半
導体ドーピング層５をエッチングして形成するものであ
る。このギャップエッチ型の薄膜トランジスタにおいて
は、半導体層４を薄く作る為に、ギャップエッチング時
のエッチング分布の改良や半導体層成膜時の層厚の均一
化が必要となってくる。

【０００６】もう１つは、図１０に示すような、エッチ
ストッパー型、或いはチャンネルパシベーション型など
と呼ばれる型式の薄膜トランジスタである。これは、絶
縁基板１上にゲート電極２を形成した後、絶縁膜３、半
導体層４、絶縁膜などのチャンネル保護膜８をＣＶＤに
より連続成膜した後、薄膜トランジスタのギャップ部に
当たるチャンネル保護膜８のみを残してエッチングし、
半導体ドーピング層５の成膜を行うものである。

【０００７】その後、薄膜トランジスタのギャップ部の
半導体ドーピング層５をエッチングして、薄膜トランジ
スタを形成している。このエッチングストッパー型の薄
膜トランジスタにおいてはギャップエッチング時のエッ
チング分布に依存せずに半導体層を形成できるが、絶縁
膜８をエッチングする際のコントロールが重要となって
おり、このエッチングレートの安定化やエッチング分布
の改善等により薄膜トランジスタの高速化を達成してい
る。

【０００８】ところで、窒化シリコン膜等の絶縁膜によ
るエッチストッパー型薄膜トランジスタにおいては、半
導体層の層厚を薄くし、高性能な薄膜トランジスタを作
る事は可能であるが、反面プロセスが多工程化し、タク
トタイムが長くなることが、指摘されている。

【０００９】一方、ギャップエッチ型薄膜トランジスタ
においては、製造プロセスは比較的シンプルであるが、
半導体ドーピング層の成膜により、ドーパントが半導体
層表面から所定の深さまで、意図せずに注入されてしま
うために、半導体層の層厚を薄くすることが難しいこと
が指摘されている。また、半導体層の層厚が厚いと動作
が遅くなる。

【００１０】そして、いずれの型式の薄膜トランジスタ
においても、チャンネルとなる半導体層として極めて薄
い半導体薄膜では、製造上、膜質を十分に向上させるこ
とが難しいと考えられている。

【００１１】

【発明が解決しようとする課題】いずれにしても、チャ
ンネルとなる半導体層として質の良い薄膜を用いて、高
速動作が可能な薄膜トランジスタが望まれている。

【００１２】本発明の目的は、高速動作が可能な薄膜ト
ランジスタを有する半導体装置及びその製造方法、並び
にそれを用いた放射線検出装置を提供することにある。

【００１３】本発明の別の目的は、オフ電流の増加がな
く、転送効率の優れた薄膜トランジスタを有する半導体
装置及びその製造方法、並びにそれを用いた放射線検出
装置を提供することにある。

【００１４】本発明の更に別の目的は、光電変換素子と
ともに集積化した際に、光電変換素子の感度の低下を防
ぐことができる、安価な薄膜トランジスタを有する半導
体装置及びその製造方法、並びにそれを用いた放射線検
出装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明の骨子は、基板の
絶縁性表面上に設けられたゲート電極と、前記ゲート電
極上にゲート絶縁層を介して設けられた半導体層と、前
記半導体層に隣接する一対の半導体ドーピング層と、該
半導体ドーピング層に隣接する一対の導電体からなるソ
ース・ドレイン電極とを有するボトムゲート型の薄膜ト
ランジスタを備えた半導体装置において、前記ソース・
ドレイン電極の下部にある前記半導体層の層厚が、前記
ソース・ドレイン電極間のギャップ部にある前記半導体
層の層厚よりも薄いことを特徴とする。

【００１６】本発明においては、前記ソース・ドレイン
電極の下部にある前記半導体層の層厚は３０ｎｍ〜３０
０ｎｍの範囲から選択されたものであり、前記ギャップ
部にある前記半導体層の層厚は６０ｎｍ〜１５００ｎｍ
の範囲から選択されたものであるとよい。

【００１７】また、前記ソース・ドレイン電極の下部に
ある前記半導体層の層厚は０ｎｍであってもよい。

【００１８】前記ギャップ部の表面は、そのパシベーシ
ョンのために、前記ソース・ドレイン電極を覆う保護膜
により覆われているとよい。また、前記ギャップ部の表
面は、チャンネル保護膜によって覆われ、該チャネル保
護膜の端部が前記ソース・ドレイン電極によって覆われ
ているとよい。

【００１９】前記半導体ドーピング層は、エッチングに
より薄層化された前記半導体層上に形成されているとよ
い。

【００２０】そして、本発明においては、前記基板の絶
縁性表面上に、更に、光電変換素子が設けられていると
よい。

【００２１】前記光電変換素子は、前記薄膜トランジス
タの前記ギャップ部にある前記半導体層と同じ材料で且
つ同じ層厚の半導体層を有しているとよい。更に、前記
光電変換素子は、前記薄膜トランジスタの前記ギャップ
部にある前記半導体層と同じ材料で且つ同じ層厚の半導
体層と、前記半導体ドーピング層と同じ材料で且つ同じ
層厚の半導体ドーピング層と、前記ゲート絶縁層と同じ
材料で且つ同じ層厚の絶縁層と、を有しているとよい。

【００２２】本発明の別の骨子は、基板の絶縁性表面上
に設けられたゲート電極と、前記ゲート電極上にゲート
絶縁層を介して設けられた半導体層と、前記半導体層に
隣接する一対の半導体ドーピング層と、該半導体ドーピ
ング層に隣接する一対の導電体からなるソース・ドレイ
ン電極とを有するボトムゲート型の薄膜トランジスタを
備えた半導体装置の製造方法において、 前記半導体層を形成する工程、 前記ソース・ドレイン電極間のギャップ部となる前記半
導体層の表面をエッチングマスクで覆った状態で、前記
ソース・ドレイン電極を形成すべき部分となる前記半導
体層の一部もしくは全てをエッチングして除去する除去
工程、 前記エッチングして除去された部分に前記半導体ドーピ
ング層を形成する工程、 前記半導体ドーピング層の上に、前記ソース・ドレイン
電極を形成する工程、を含むことを特徴とする。

【００２３】上記製造方法において、前記除去工程の後
に、エッチングマスクを除去し、その後、前記半導体ド
ーピング層を形成する前に、前記エッチングして除去さ
れた部分に、（ａ）アンモニアまたは塩化水素と過酸化
水素とを含む溶液による表面処理、（ｂ）キレート剤に
よる表面処理、（ｃ）酸素プラズマを利用した表面処
理、から選択される少なくともいずれか一種を行うとよ
い。

【００２４】又、前記除去工程の後に、エッチングマス
クを除去し、その後、前記半導体ドーピング層を形成す
る前に、前記エッチングして除去された部分を有機物を
除去するための表面処理を行い、そして、弗化水素を含
む溶液にて表面処理を行うことも好ましいものである。

【００２５】また、前記除去工程の後に、エッチングマ
スクを除去し、その後、前記半導体ドーピング層を形成
する前に、前記半導体ドーピング層を成膜する装置の中
で水素プラズマを利用した表面処理を行うとよい。これ
らは、ソース・ドレイン電極のオーミック接触を向上さ
せるために役立つ。

【００２６】上記製造方法においては、前記水素プラズ
マを利用した表面処理時のプラズマの放電電力が前記半
導体層を形成する時のそれと同じか又はそれより小さい
とよい。更には、前記水素プラズマを利用した表面処理
時のプラズマの放電電力が前記半導体ドーピング層を形
成する時のそれと同じか又はそれより小さいとよい。こ
れらは、半導体層の変質を防止するために有効である。

【００２７】上記製造方法においては、光電変換素子と
薄膜トランジスタとなる部分の半導体層の表面を保護膜
で覆った状態で、ソース・ドレイン電極を形成すべき部
分となる半導体層の表面をエッチングし、更に、光電変
換素子の半導体層の表面を覆う保護膜をエッチングする
とともに、ソース・ドレイン電極を形成すべき部分とな
る半導体層の表面を更に深くエッチングするとよい。

【００２８】本発明の放射線検出装置は、上述した半導
体装置と、その半導体装置からの画像信号を処理して外
部に送信するための制御装置と、を具備することを特徴
とする。

【００２９】放射線検出装置は、さらに画像を表示する
表示装置を具備するとよい。

【００３０】（作用）上述した目的を達成するための、
高性能な薄膜トランジスタとして要求される事は以下の
二点であることが判明した。 （１）ソース・ドレイン下部の半導体層を薄くする。 （２）ソース・ドレイン間のギャップ部における半導体
層の層厚を厚くする。

【００３１】例えば、ギャップエッチ型の薄膜トランジ
スタの場合、ギャップ部の半導体ドーピング層のエッチ
ング時に、下地の半導体層のドーパントが注入された表
層部をエッチングしても、やはり２０ｎｍ〜１００ｎ
ｍ、時には２０ｎｍ〜１５０ｎｍ程度のダメージ層が半
導体層に形成されてしまい、薄膜トランジスタの閾値電
圧Ｖｔｈのシフト等によると考えられるオフ電流の増加
やダメージ層によるオン抵抗の増加を引き起こすことが
あった。このため、半導体層の膜厚を小さくしようとす
ればするほどオフ電流の増加につながり、転送効率の優
れた薄膜トランジスタを作製する事が困難になる。

【００３２】また、エッチストッパー型の場合、比較
的、半導体層を薄くすることができるが、例えば半導体
層が薄くなるほど、チャンネルとなる半導体層としての
特性が十分なものとなり難い。

【００３３】ここで、ギャップエッチ型の薄膜トランジ
スタの場合にはソース・ドレイン間のギャップ部におけ
る半導体層の層厚を厚くした時に、半導体層のバルク抵
抗の減少による薄膜トランジスタのオフ電流の増加が懸
念される。しかし、薄膜トランジスタのオフ電流は、ギ
ャップエッチングの時の、エッチング部界面のリークで
決まっていることが確認できたので、ソース・ドレイン
間のギャップ部における半導体層の層厚を厚くしても、
オフ電流を不本意に増加させることはない。

【００３４】又、エッチストッパー型の場合には、こう
したリーク電流はより抑制される。

【００３５】更に、薄膜トランジスタ自体を光電変換素
子として用いる場合や、光電変換素子とともに集積化さ
れる場合には、製造プロセス上、光を十分に受容できる
厚さの半導体膜を、一旦、成膜することが望まれる。

【００３６】以上の理由によって、本発明においては、
上記（２）の構成を採用する。

【００３７】一方、ソース・ドレイン電極の近傍では、
相対的に、半導体層を薄くすることによって、ソース・
ドレイン近傍の半導体層の抵抗を下げ、オン抵抗を小さ
くすることができる。

【００３８】これにより、本発明においては、上記
（１）の構成を採用する。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４０】（実施形態１）図１は本発明の薄膜トラン
ジスタの一実施形態の構成を示す断面図である。図１に
おいて、１は絶縁基板であり、この絶縁基板１上にゲー
ト電極２、絶縁膜３、半導体層４、半導体ドーピング層
５、ソース・ドレイン電極６、保護膜７を形成してい
る。半導体層のギャップ部の表面は、ソース・ドレイン
電極６を覆う保護膜７により覆われ、不動態化されてい
る。

【００４１】本実施形態においては、ソース・ドレイン
間のギャップ部のみ半導体層の層厚を厚くする事により
ギャップ部のエッチング時のダメージ層の影響を下げ、
且つ、オーミックコンタクト層からのドーパントの拡散
層の影響を除去し、Ｖｔｈシフトあるいはオフ電流の増
加を防止している。また、接合を取るソース・ドレイン
電極の下の半導体層を薄くすることにより、ソース・ド
レイン抵抗を下げ、オン抵抗の小さい、高性能の薄膜ト
ランジスタを実現する。

【００４２】本発明に用いられる絶縁基板１としては、
薄膜トランジスタが形成される絶縁性表面を提供する基
板が用いられ、具体的には、ガラス、石英、アルミナな
どの絶縁体や、半導体や導電体の表面に酸化シリコンな
どの絶縁膜を形成したものを含む。

【００４３】本発明に用いられるゲート電極２は、Ａ
ｌ、Ｃｒ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｕ、Ｎｉ 、など
の金属、或いはＡｌＣｒ、ＡｌＴｉ、ＡｌＰｄ、ＡｌＣ
ｕ、ＡｌＮｄ等の前記金属の合金、酸化錫、酸化インジ
ウム、酸化インジウム錫、不純物がドープされた多結晶
シリコン、などの導電性材料にて構成できる。又、複数
種の導電性材料を積層したものでもよい。

【００４４】本発明に用いられる絶縁膜３は、ゲート絶
縁膜として機能するものであればよく、酸化シリコン、
窒化シリコン、酸化窒化シリコン、酸化アルミニウム、
酸化タンタルなどの絶縁性酸化物や絶縁性窒化物にて構
成できる。又、複数種の絶縁膜を積層したものでもよ
い。

【００４５】本発明に用いられる半導体層４としては、
ゲート電圧の印加による電界効果によって、キャリアを
流すチャンネルを提供できるものであればよく、非晶質
シリコン、微結晶シリコン、微結晶を含む非晶質シリコ
ン、多結晶シリコンなどの非単結晶半導体材料が好まし
く用いられる。とりわけ、非晶質シリコン、微結晶シリ
コン、微結晶を含む非晶質シリコンが望ましいものであ
る。

【００４６】本発明に用いられる半導体ドーピング層５
としては、薄膜半導体の導電型を決めるドーパントが添
加された半導体層が好ましく用いられ、ボロンのような
ＩＩＩ族元素又はリンのようなＶ族元素が添加された非
晶質シリコン、微結晶シリコン、微結晶を含む非晶質シ
リコン、多結晶シリコンなどの非単結晶半導体材料が好
ましく用いられる。とりわけ、リンがドープされた非晶
質シリコン、微結晶シリコン、微結晶を含む非晶質シリ
コンが望ましいものである。

【００４７】本発明に用いられるソース・ドレイン電極
６は、前述したゲート電極の材料と同じ材料から適宜選
択される材料にて構成できる。

【００４８】必要に応じて用いられる保護膜７として
は、前述した絶縁膜３の材料と同じ材料から適宜選択さ
れる材料にて構成でき、更には、ポリイミド樹脂、エポ
キシ樹脂などの有機絶縁体を用いることもできる。

【００４９】このように絶縁基板１上にゲート電極２、
絶縁膜３、半導体層４、半導体ドーピング層５、ソース
・ドレイン電極６が積層されたボトムゲート型の薄膜ト
ランジスタにおいて、ソース・ドレイン電極６の下部の
半導体層４の層厚ｔ２がソース・ドレイン間のギャップ
部の半導体層４の層厚ｔ１よりも薄くなっている。

【００５０】以上説明したように本発明の実施形態によ
れば、ボトムゲート型の薄膜トランジスタにおいて、ソ
ース・ドレイン間のギャップ部の半導体層の層厚を厚く
することにより半導体ドーピング層の成膜後にドーパン
トが半導体層へ注入されても、ギャップ部の薄膜トラン
ジスタのオフ時の空乏層を確保でき、その結果、薄膜ト
ランジスタのオフ電流の増加を防止することができる。
また、ソース・ドレイン間の下部の半導体層を薄く作る
事により、転送効率の優れた薄膜トランジスタを実現す
る事ができる。

【００５１】以下に、この薄膜トランジスタの製造方法
について説明する。ガラスや酸化シリコン膜が被覆され
たシリコン基板等、絶縁性表面を有する絶縁基板１を用
意する。

【００５２】この絶縁基板１の絶縁性表面上にゲート電
極２としてＡｌ、Ｃｒ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、ＡｌＴ
ｉ、ＡｌＮｄ等の導電性材料の少なくとも１層で形成さ
れた膜をスパッタリング法によりゲート電極２の層厚が
７０ｎｍ〜5００ｎｍ、より好ましくは７０ｎｍ〜２０
０ｎｍとなるように成膜する。ゲート電極２のパターニ
ングにはフォトリソグラフィー法を用いる。具体的に
は、フォトレジストを塗布し、ゲート電極のパターンに
露光し、現像した後、それをマスクとして導電性材料の
膜をウェットエッチングする。

【００５３】絶縁膜３として、酸化シリコン膜もしくは
窒化シリコン膜をＣＶＤ法により成膜し、その上部に半
導体層４としてノンドープの水素化非晶質シリコン等の
非単結晶半導体層（ｉ層）を形成する。この時、絶縁膜
３と半導体層４とは、真空を破らずに連続して成膜す
る。この時の絶縁膜３の膜厚は１５０ｎｍ〜４００ｎ
ｍ、より好ましくは２００ｎｍ〜３５０ｎｍで、半導体
層４の層厚は１００ｎｍ〜１５０ｎｍである。

【００５４】ここで、ｉ層のソース・ドレインの下部を
ギャップ部より薄くするために、ソース・ドレインの下
部のみエッチングを行う。詳しくは、ソース・ドレイン
のギャップ部にレジストを形成し、ソース・ドレインの
下部はレジストを除去するように露光装置によりレジス
トのパターニングを行う。レジストのパターニング後、
ドライエッチング装置によりｉ層のレジストの形成され
てない箇所をエッチングする。

【００５５】この時のエッチング方法としては、アノー
ドカップリングのプラズマエッチング装置、又は、基板
側にＲＦバイアス電圧を印加する装置等を用いて行うリ
アクティブイオンエッチング、もしくは反応室とは離れ
たところでガスの活性腫を生成する装置等を用いたケミ
カルドライエッチングを用いることができる。このエッ
チング後、ソース・ドレイン電極の下部の半導体層４の
層厚が３０ｎｍ〜７０ｎｍとなるようにコントロールし
ており、ソース・ドレイン間のギャップ部の半導体層４
の層厚は最初の成膜時の層厚である１００ｎｍ〜１５０
ｎｍである。

【００５６】また、エッチング後にレジスト剥離を行っ
た後、絶縁基板に対しアンモニアと過酸化水素水の混合
溶液もしくは塩酸と過酸化水素水の混合溶液で処理を行
い、表面に付着した有機膜を除去する。また、キレート
剤を含有した溶液で表面処理を行ってもよい。更に、こ
れらの薬液処理の代わりに少なくとも酸素を含む雰囲気
中で行うプラズマ処理を用いても同等の効果が得られる
事が確認できている。この処理の後、弗化水素酸約１体
積％と水約９９体積％で構成される薬液処理を行い、過
酸化水素により酸化したｉ層の表面酸化膜の除去を行
う。この際に、弗化水素酸に酢酸を添加しても良い。ま
た、弗化水素と弗化アンモニウムの水溶液を用いてもよ
い。

【００５７】半導体ドーピング層５を絶縁膜３、半導体
層４と同じくＣＶＤ法により成膜する。具体的には、シ
ランガスに水素を希釈したホスフィンを入れたガスを用
いたプラズマCVD法により、リンをドーピングした非晶
質シリコン或いは微結晶シリコンのような非単結晶半導
体のドーピング層を形成する。また、成膜前に成膜室の
中で水素プラズマ処理を、ドーピング半導体層５の成膜
時と同じ圧力、同じか又はそれより小さい成膜電力で、
行う事により、半導体層４の表面を水素化し、半導体ド
ーピング層５と半導体層４の界面のコンタクトをより良
好なものとしている。

【００５８】半導体ドーピング層５の層厚は２０ｎｍ〜
７０ｎｍである。半導体ドーピング層の成膜後に、半導
体ドーピング層５より低抵抗の導電材料からなるソース
・ドレイン電極６及び配線となる導電材料の膜を形成す
る。この導電材料としては、Ａｌ、Ｃｒ、Ｗ、Ｍｏ、Ｔ
ｉ、Ｔａ、ＡｌＴｉ、ＡｌＮｄ、ＳｎＯ，ＩＴＯ等の金
属や導電性金属酸化物等が用いられるが、ここではＡｌ
のスパッタリング法により層厚が１０００ｎｍ程度のＡ
ｌ膜を用いるとよい。

【００５９】ゲート電極と同様に、ソース・ドレイン電
極６及び配線のパターニングはフォトリソグラフィー法
により行い、エッチングはウェットエッチングで行う。
そして、ソース・ドレイン電極６及び配線形成後、同一
のレジストを用いてドーピング半導体層５のエッチング
を行う。エッチングにはアノードカップリングプラズマ
エッチングもしくはケミカルドライエッチングがエッチ
ング部のプラズマダメージが少なく適しているが、リア
クティブエッチングでも良い。また、薄膜トランジスタ
を形成できた段階で、保護膜７をＣＶＤ法により成膜す
る。保護膜７には窒化シリコン膜を用いている。層厚は
薄膜トランジスタが形成されたパターンの段差による
が、およそ５００ｎｍ〜２０００ｎｍの範囲とする。

【００６０】このように本実施形態では、ソース・ドレ
イン電極６の下部の半導体層４の膜厚を３０ｎｍ〜７０
ｎｍと薄く形成することにより、薄膜トランジスタの半
導体層の層厚成分による直列抵抗を低減でき、オン抵抗
を大きく下げ、転送効率を向上させることが可能であ
る。同時に、ソース・ドレイン間のギャップ部に関して
は、半導体層４の層厚を１００ｎｍ〜１５０ｎｍと厚く
することによりドーピング半導体層５の成膜後にドーパ
ントが半導体層に注入されても、層厚が厚くなっている
ために、空乏層を確保でき、確保された空乏層によりオ
フ電流を防止することができる。

【００６１】その結果、転送効率に優れ、特性の良い薄
膜トランジスタを実現する事が出来る。また、ギャップ
エッチング時に形成される表面ダメージによるオフ電流
の増加を防止することができる。更に、窒化シリコン膜
もしくは酸化シリコン膜によるエッチングストッパー型
の薄膜トランジスタと比較すると、エッチングストッパ
ーとなる膜を別途成膜する必要が無いため、タクトタイ
ムの向上が期待できる。

【００６２】（実施形態２）本発明の別の実施形態によ
る半導体装置について説明する。

【００６３】図２は図１に示したものと同様構成を有す
る薄膜トランジスタを用いた場合のフラットパネルセン
サ（光電変換装置）の一実施形態の構成を示す断面図で
ある。図２において、センサ部（光電変換素子）１１と
薄膜トランジスタ部１２は絶縁基板１上に並んで配置さ
れており、少なくともこの対で一つの画素を構成してい
る。

【００６４】センサ部１１はＰＩＮ型センサでも構成は
できるが、図２では薄膜トランジスタ部１２と同じ膜で
形成できるＭＩＳ型センサで構成することにより、プロ
セスの簡略化を達成している。

【００６５】薄膜トランジスタ部１２としては絶縁基板
１上にゲート電極２、絶縁膜３、半導体層４、半導体ド
ーピング層５、ソース・ドレイン電極６、保護膜７を形
成することで構成しており、図１に示した薄膜トランジ
スタと同じように構成できる。同じ符号を付したところ
は、同じ材料で且つ同じ工程で形成される。半導体層４
は、センサ部１１、薄膜トランジスタ部１２ともに同じ
成膜工程で成膜された半導体膜を用いて形成され、この
うち薄膜トランジスタ部のソース・ドレイン電極６の下
部のみが、エッチングなどにより薄層化されている。

【００６６】更に、下部のセンサ電極９は、ゲート電極
２と同じ材料で且つ同じ工程で形成でき、上部の電極配
線１０はソース・ドレイン電極6と同じ材料で且つ同じ
工程で形成できる。

【００６７】薄膜トランジスタのギャップ部における半
導体層４の層厚と、センサ部における半導体層４の層厚
とは、等しいか、半導体ドーピング層のエッチング除去
の際のオーバーエッチング分程度異なる。

【００６８】符号１８は、必要に応じて設けられる層で
あり、ここではＸ線のような放射線を受容して、可視光
などの波長の異なる光を発生する、蛍光体或いはシンチ
レータと呼ばれる材料からなる。このような層１８を用
いるとフラットパネルセンサを放射線検出装置として利
用することができる。

【００６９】図３は図２のフラットパネルセンサ（光電
変換装置）及びその駆動回路を含む回路構成を示す図で
ある。図中のセンサ部１１、薄膜トランジスタ部１２は
図２と対応している。図３において、まず、センサ部１
１と薄膜トランジスタ部１２は対として２次元に配置さ
れている。発生した光はＭＩＳ型のセンサ部１１に取り
込まれ、エレクトロンもしくはホールが蓄積される。そ
の後、薄膜トランジスタ部１２をゲートドライバー回路
部１７で駆動することで、ゲート線１３を通じて制御
し、蓄積されたエレクトロンもしくはホールは信号線１
４を通じて信号処理回路部１５へ転送される。その後、
共通電極ドライバー回路部１６の駆動によりＭＩＳ型の
センサ部１１に蓄積されたエレクトロンもしくはホール
を共通電極配線１０を介して除去する構成を採ってい
る。

【００７０】符号２１は、信号処理回路部１５、共通電
極ドライバー回路部１６、ゲートドライバー回路部１７
の駆動を制御し、得られた画像信号を処理して、外部に
送信するための制御装置（CONTROLLER）である。２２は
制御装置２１から送信された画像信号などのデータを受
けて、表示装置（DP）２３に画像信号を再生して表示す
るためのコンピュータ（PC）である。

【００７１】本実施形態では、薄膜トランジスタ部１２
のソース・ドレインの下部の半導体層のみ層厚を薄くす
ることにより、転送効率に優れ、オフ電流の小さな高性
能の薄膜トランジスタを作る事が出来る。この結果、薄
膜トランジスタ部１２を小さく作り、センサ部１１の開
口率を向上させ、高感度なフラットパネルセンサを実現
できる。また、光蓄積を行うセンサ部１１の半導体層の
厚さを薄膜トランジスタのソース・ドレイン間のギャッ
プ部と同じ、或いは、これより厚く成膜することによ
り、光吸収率を向上でき、高感度の放射線センサを実現
出来る。

【００７２】次に、図４Ａ〜図４Ｅを参照してフラット
パネルセンサの製造工程について説明する。

【００７３】ガラスや酸化シリコン膜が被覆されたシリ
コン基板等、絶縁性表面を有する絶縁基板１を用意す
る。

【００７４】この絶縁基板１の絶縁性表面上にゲート電
極２としてＡｌ、Ｃｒ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、ＡｌＴ
ｉ、ＡｌＮｄ等の導電性材料の少なくとも１層で形成さ
れた膜をスパッタリング法によりゲート電極２の層厚が
７０ｎｍ〜５００ｎｍ、より好ましくは７０ｎｍ〜２０
０ｎｍとなるように形成する。

【００７５】また、エッチングにはウェットエッチング
を用いている。この際に、薄膜トランジスタ部１２と対
になるセンサ部１１のセンサ電極９も同時に成膜しパタ
ーニングしている。

【００７６】絶縁膜３は酸化シリコン膜もしくは窒化シ
リコン膜をＣＶＤ法により成膜しており、その上部に成
膜される半導体層４はノンドープの水素化非晶質シリコ
ンからなるｉ層で、絶縁膜３の成膜に続いて、真空を破
らずに、連続的に成膜を行っている。絶縁膜３の層厚は
１５０ｎｍ〜４００ｎｍ、より好ましくは２００ｎｍ〜
３５０ｎｍ、半導体層４の層厚は３００ｎｍ〜１５００
ｎｍ、より好ましくは６００ｎｍ〜１５００ｎｍであ
る。なお、この場合、薄膜トランジスタ部１２と対とな
るＭＩＳ型センサ部１１の絶縁膜３、半導体層４も同時
に成膜している（図４Ａ参照）。

【００７７】このように非常に層厚を厚く形成するの
は、薄膜トランジスタ部１２と対になるセンサ部１１の
半導体層４の光吸収率を向上するためである。また、ソ
ース・ドレインの下部のｉ層をギャップ部より薄くする
ために、ソース・ドレインとなる部分S,Dのみエッチン
グを行っている。この時、ギャップ部Cを覆うようにレ
ジスト（不図示）を形成し、ソース・ドレイン部S,Dは
レジストを除去するように露光装置によりレジストのパ
ターニングを行っている。

【００７８】次に、レジストのパターニング後、ドライ
エッチング装置によりレジストで覆われていないｉ層表
面をエッチングする。エッチングはアノードカップリン
グプラズマエッチング装置を用いたドライエッチングで
も、リアクティブイオンエッチングもしくはケミカルド
ライエッチングでも良い。このエッチング後にソース・
ドレイン電極６の下部となる半導体層４の層厚ｔ２は、
プロセスマージンを含め５０ｎｍ〜３００ｎｍとなるよ
うにコントロールしており、ギャップ部Ｃの半導体層４
の層厚ｔ１は最初の成膜時の層厚である３００ｎｍ〜１
５００ｎｍ、より好ましくは６００ｎｍ〜１５００ｎｍ
である。また、センサ部１１の半導体層はギャップ部Ｃ
と同様に，レジストで覆い、エッチングしないので、そ
の層厚は、最初の成膜時の層厚ｔ１である３００ｎｍ〜
１５００ｎｍ、より好ましくは６００ｎｍ〜１５００ｎ
ｍである（図４Ｂ参照）。

【００７９】次いで、不図示のレジストを剥離し、その
後、絶縁基板にキレート剤を含む溶液で処理を行い、表
面の金属パーティクルを除去する。また、表面についた
有機膜も有機膜内部に含まれた金属パーティクルをキレ
ート剤により除去する事により同時に剥がれ落ちる。な
お、キレート剤を含む溶液に限ることなく、前述の薄膜
トランジスタの実施形態の場合と同様にアンモニアと過
酸化水素水の混合溶液、塩酸と過酸化水素水の混合溶液
等を用いてもよい。この処理の後、弗化水素酸約１体積
％と弗化アンモニウム約４０体積％からなる水溶液によ
り表面処理を行い、表面の自然酸化膜の除去を行う。

【００８０】この際に、弗化水素酸と弗化アンモニウム
からなる水溶液に酢酸を添加しても良い。また、前述の
実施形態の場合と同様に弗化水素酸と水の溶液を用いて
もよいし、酢酸を添加してもよい。更に、この薬液処理
の代わりに少なくとも酸素を含む雰囲気中でプラズマ処
理を行ってもよい。

【００８１】半導体ドーピング層５の成膜は絶縁膜３、
半導体層４と同じくＣＶＤ法により行う。成膜はシラン
ガスに水素を希釈したホスフィンを入れることによりリ
ンをドーピングしている。また、成膜前に、半導体層４
の成膜時と同じ成膜圧力で且つ同じかそれよりも小さい
電力で水素プラズマ処理を行う。より好ましくは、半導
体ドーピング層５の成膜時の成膜圧力及び、成膜電力よ
りも小さい電力（又は同じ電力）で約５〜１５分行い、
表面を水素化することが好ましい。こうした後、ホスフ
ィンを含むプラズマ処理を３０秒行うことにより、界面
のオーミックコンタクトを良好なものとしている。半導
体ドーピング層５の層厚は２０ｎｍ〜１００ｎｍ、より
好ましくは３５ｎｍ〜１００ｎｍである。

【００８２】半導体ドーピング層５は、薄膜トランジス
タのソース・ドレイン電極のオーミックコンタクト層と
して使用しているだけでなく、ＭＩＳ型センサ部１１の
透明電極としても使用しているため、層厚を厚くし抵抗
を下げることが望ましい。半導体ドーピング層５の成膜
後にソース・ドレイン電極６及び配線となるＡｌをスパ
ッタリング法により形成する。Ａｌの層厚は、例えば１
０００ｎｍ程度である（図４Ｃ参照）。

【００８３】ソース・ドレイン電極６及び配線のパター
ニングはフォトリソグラフィー法により行い、エッチン
グはウェットエッチングで行っている（図４Ｄ参照）。

【００８４】ソース・ドレイン電極６間のギャップ部に
ある半導体ドーピング層５をソース・ドレイン電極６及
び配線形成後、同一のレジストを用いてエッチング除去
する。

【００８５】このエッチングにはアノードカップリング
プラズマエッチングもしくはドライエッチングがエッチ
ング部のプラズマダメージが少なく適しているが、リア
クティブエッチングでも良い。次いで、センサ部１１の
共通電極配線１０をフォトリソグラフィー法によりパタ
ーニングする（図４Ｅ参照）。

【００８６】こうして、薄膜トランジスタと光電変換素
子とをフォトリソグラフィー用のマスクが一枚増えるだ
けの略同一の工程で、製造することができる。

【００８７】薄膜トランジスタが形成できた段階で、必
要に応じて、図２に示したような保護膜７をＣＶＤ法に
より成膜する。保護膜７には窒化シリコン膜を用いると
よい。層厚は薄膜トランジスタが形成されたパターンの
段差によるが、およそ５００ｎｍ〜２０００ｎｍの範囲
にするとよい。

【００８８】また、放射線検出装置を製造する場合に
は、図２に示したように、保護膜７上に蛍光体層１８を
形成し、放射線（Ｘ線、α線、β線、γ線等）が***さ
れた際に、この蛍光体層１８により光変換を行い、下部
に配置されたＭＩＳ型センサ部１１により検知するよう
に構成するとよい。蛍光体層１８にはＧＯＳ（Ｇａｄｏ
ｌｉｎｉｕｍ Ｏｘｙｓｕｌｐｈｉｄｅ Ｐｈｏｓｐｈ
ｏｒ Ｓｃｒｅｅｎ）や沃化セシウムを用いるとよい。

【００８９】本実施形態では、薄膜トランジスタのソー
ス・ドレイン電極６の下部の半導体層４の層厚を５０ｎ
ｍ〜３００ｎｍと薄く形成することにより、薄膜トラン
ジスタの半導体層の層厚成分による直列抵抗を低減し、
オン抵抗を大きく下げ、転送効率を向上させている。同
時に、ギャップ部に関しては半導体層４の層厚を３００
ｎｍ〜１５００ｎｍ、より好ましくは６００ｎｍ〜１５
００ｎｍと厚くすることにより、オフ電流の増大を防止
できる。その結果、転送効率に優れた特性の良い薄膜ト
ランジスタを実現する事が出来る。

【００９０】また、ギャップエッチング時に形成される
表面ダメージによるオフ電流の増加を防止できる。更
に、センサ部は全体をエッチングする薄膜化を行わず、
ソース・ドレイン間のギャップ部と同じ層厚、又はそれ
より僅かに厚い半導体層４で構成しているため、センサ
部における光吸収率が確保され、高感度のＭＩＳ型半導
体センサを実現できる。更に、ＭＩＳ型センサ部１１を
構成する薄膜全てが、薄膜トランジスタを形成する膜と
同時に成膜している事により大幅に製造プロセスを簡略
化できる。

【００９１】なお、以上の実施形態では、主として薄膜
トランジスタを光電変換装置に用いた場合を例として説
明したが、本発明の薄膜トランジスタは光電変換装置以
外にも、例えば液晶表示装置や有機ＥＬディスプレイ等
薄膜トランジスタを使用する全ての半導体装置に好適に
用いることができる。

【００９２】本発明の薄膜トランジスタを液晶表示装置
に用いることにより、応答速度を向上でき、薄膜トラン
ジスタを小さく作る事によりセルの開口率を上げて表示
画像を明るくできる。更に、本発明の薄膜トランジスタ
を光電変換装置に用いることにより、駆動速度を向上で
き、また、開口率を上げる事によりセンサ感度を向上す
ることができる。

【００９３】（実施形態３）図５は、本発明の薄膜トラ
ンジスタの一実施形態の構成を示す断面図である。図５
において、１は絶縁基板であり、この絶縁基板１上にゲ
ート電極２、絶縁膜３、半導体層４、チャンネル保護膜
８、半導体ドーピング層５、ソース・ドレイン電極６が
形成されている。

【００９４】このように絶縁基板１上にゲート電極２、
絶縁膜３、半導体層４を形成し、チャンネル保護膜８を
形成した後に、半導体ドーピング層５、ソース・ドレイ
ン電極６を積層しているので、前記ギャップ部の表面
は、チャンネル保護膜によって覆われ、該チャネル保護
膜の端部が前記ソース・ドレイン電極によって覆われて
いる、チャンネルストッパー型の薄膜トランジスタ構成
になっている。

【００９５】本発明は、このようなチャンネルストッパ
ー型の薄膜トランジスタにおいても、ソース・ドレイン
電極６の下部の半導体層４の層厚ｔ２を、ソース・ドレ
イン間のギャップ部の半導体層４の層厚ｔ１よりも薄く
することにより、以下の効果が期待できる。

【００９６】ソース・ドレイン間のギャップ部の半導体
層が厚いので、良質の半導体膜を用いることができる。
また、半導体ドーピング層５からギャップ部へのドーパ
ントの拡散が抑止されているので、閾値電圧のシフトあ
るいはオフ電流の増加を防止できる。また、ソース・ド
レイン部下の半導体層が薄いので、ソース・ドレイン部
下の抵抗を下げ、オン抵抗も小さくなる。

【００９７】図６Ａ〜図６Ｃを参照して、図５に示した
薄膜トランジスタを製造するための製造工程を説明す
る。

【００９８】絶縁基板１を用意する。この絶縁基板１の
絶縁性表面上に層厚が７０ｎｍ〜５００ｎｍ、より好ま
しくは７０ｎｍ〜２００ｎｍのゲート電極２を形成す
る。

【００９９】そして、クラスタ式のマルチチャンバを有
するプラズマCVD装置を用いて、３つの反応チャンパ又
は１つの共通チャンバの中で、絶縁膜３、半導体層４、
チェンネル保護膜８を、真空を破らずに連続して成膜す
る。

【０１００】この時の絶縁膜３の層厚は１５０ｎｍ〜４
００ｎｍ、より好ましくは２００ｎｍ〜３５０ｎｍで、
半導体層４の層厚ｔ１は６０ｎｍ〜１５０ｎｍで、チャ
ンネル保護膜８の層厚は３０ｎｍ〜３００ｎｍである
（図６Ａ参照）。

【０１０１】次に、ギャップ部となる半導体層４上にチ
ャンネル保護膜８が残るようにチェンネル保護膜８をパ
ターニングして、続いて、ソース・ドレインの下部の層
厚をギャップ部より薄くするために、半導体層４のソー
ス・ドレイン部S,Dのエッチングを行う。詳しくは、ギ
ャップ部C上のチャンネル保護膜８上に不図示のレジス
トを形成し、ソース・ドレイン部S,Dはレジストが除去
されるように露光装置によりレジストのパターニングを
行い、レジストのパターニング後、ドライエッチング装
置により、チャンネル保護膜８と半導体層４のうちレジ
ストで覆われていない箇所をエッチングする。こうし
て、ソース・ドレイン電極の下部の半導体層４の層厚ｔ
２を３０ｎｍ〜７０ｎｍ程度にする。

【０１０２】場合によっては、ソース・ドレイン電極の
下部となる半導体層４を全てエッチングして、層厚ｔ２
をゼロにしてもよい。一方、ギャップ部の半導体層４の
層厚ｔ１は最初の成膜時の層厚である６０ｎｍ〜１５０
ｎｍである（図６Ｂ参照）。

【０１０３】また、エッチング後にレジスト剥離を行っ
た後、キレート剤を含有した溶液などで表面処理又は酸
素を含む雰囲気中で行うプラズマ処理を用い、この処理
の後、弗化水素酸で表面酸化膜の除去を行う。

【０１０４】次に、図６Ｂの構造体に必要に応じて水素
プラズマ処理を施した後、層厚が２０ｎｍ〜７０ｎｍの
半導体ドーピング層５を、チャンネル保護膜８を覆うよ
うに堆積させ、続いて、ソース・ドレイン電極となる導
電体を堆積させる（図６Ｃ参照）。

【０１０５】そして、ソース・ドレイン電極６のパター
ニングを行い、続いて、ソース・ドレイン電極６の形成
時と同じレジストを用いて半導体ドーピング層５のエッ
チングを行う。この時、チャンネル保護膜８が、半導体
ドーピング層５のエッチングの際のエッチストップ層と
なるために、ギャップ部Ｃの半導体層４をエッチングす
ることがない。

【０１０６】こうして、図５に示したような薄膜トラン
ジスタが得られる。

【０１０７】（実施形態４）図７Ａ〜図７Ｅを参照し
て、本発明の実施形態による半導体装置を製造するため
の製造工程を説明する。

【０１０８】絶縁基板１を用意する。この絶縁基板１の
絶縁性表面上に層厚が７０ｎｍ〜２００ｎｍのゲート電
極２を形成する。この際、同時にゲート電極２と同じ材
料を用いてセンサ部１１のセンサ電極９をパターニング
する。

【０１０９】そして、クラスタ式のマルチチャンバを有
するプラズマCVD装置を用いて、絶縁膜３、半導体層
４、チェンネル保護膜８を、真空を破らずに連続して成
膜する。

【０１１０】この時の絶縁膜３の層厚は１５０ｎｍ〜４
００ｎｍ、より好ましくは２００ｎｍ〜３５０ｎｍで、
半導体層４の層厚ｔ１は３００ｎｍ〜１５００ｎｍ、よ
り好ましくは６００ｎｍ〜１５００ｎｍで、チャンネル
保護膜８の層厚は３０ｎｍ〜３００ｎｍである（図７Ａ
参照）。

【０１１１】次に、ギャップ部Ｃ上及びセンサ部１１上
のチャンネル保護膜８上に不図示のレジストを形成し、
ソース・ドレイン部S,Dはレジストを除去するように露
光装置によりレジストのパターニングを行った後、ドラ
イエッチング装置により、レジストで覆われていない箇
所のチャンネル保護膜８をエッチングし、更にレジスト
で覆われていない半導体層４の箇所をエッチングする。
こうして、ソース・ドレイン電極の下部となる半導体層
４の層厚ｔ２を５０ｎｍ〜３００ｎｍ程度に薄くする。
そして、チャンネル保護膜８、半導体層４の不要部位を
除去して、薄膜トランジスタとセンサ部のアイソレーシ
ョンとコンタクトホール（不図示）の形成を行う。

【０１１２】場合によっては、ソース・ドレイン部S,D
の半導体層４を全てエッチングして、層厚ｔ２をゼロに
してもよい。一方、ギャップ部の半導体層４の層厚ｔ１
は最初の成膜時の層厚である３００ｎｍ〜１５００ｎ
ｍ、より好ましくは６００ｎｍ〜１５００ｎｍである
（図７Ｂ参照）。

【０１１３】次に、センサ部１１上にあるチャンネル保
護膜８を除去する（図７Ｃ参照）。そして、レジスト剥
離を行った後、キレート剤を含有した溶液などで表面処
理又は酸素を含む雰囲気中で行うプラズマ処理を用い、
この処理の後、弗化水素酸で表面酸化膜の除去を行う。

【０１１４】次に、図７Ｃの構造体に必要に応じて水素
プラズマ処理を施した後、層厚が２０ｎｍ〜１００ｎ
ｍ、より好ましくは３５ｎｍ〜１００ｎｍの半導体ドー
ピング層５を、ギャップ部のチャンネル保護膜８を覆う
ように堆積させ（図７Ｄ参照）、続いて、ソース・ドレ
イン電極となる導電体を堆積させる。

【０１１５】そして、ソース・ドレイン電極６のパター
ニングを行い、続いて、ソース・ドレイン電極６の形成
時と同じレジストを用いて半導体ドーピング層５のエッ
チングを行う。

【０１１６】更に、センサ部上の導電体をパターニング
して、センサ部の配線電極１０を形成する。

【０１１７】こうして、図７Ｅに示したような薄膜トラ
ンジスタが得られる。

【０１１８】（実施形態５）図８Ａ〜図８Ｅを参照し
て、本発明の半導体装置を製造するための製造工程を説
明する。

【０１１９】絶縁基板１を用意する。この絶縁基板１の
絶縁性表面上に層厚が７０ｎｍ〜５００ｎｍ、より好ま
しくは７０ｎｍ〜２００ｎｍのゲート電極２を形成す
る。この際、同時にゲート電極２と同じ材料を用いてセ
ンサ部１１のセンサ電極９をパターニングする。

【０１２０】そして、クラスタ式のマルチチャンバを有
するプラズマCVD装置を用いて、絶縁膜３、半導体層
４、チェンネル保護膜８を、真空を破らずに連続して成
膜する。

【０１２１】この時の絶縁膜３の層厚は１５０ｎｍ〜４
００ｎｍ、より好ましくは２００ｎｍ〜３５０ｎｍで、
半導体層４の層厚ｔ１は３００ｎｍ〜１５００ｎｍ、よ
り好ましくは６００ｎｍ〜１５００ｎｍで、チャンネル
保護膜８の層厚は３０ｎｍ〜３００ｎｍである（図８Ａ
参照）。

【０１２２】次に、不図示のポジ型レジストを塗布した
後、ハーフトーンマスクを用いて、薄膜トランジスタ部
１２のソース・ドレイン部S,Dのレジストを完全露光
し、センサ部１１のレジストをその半分以下の光量でハ
ーフ露光する。このレジストを現像し、ギャップ部Ｃ上
にはレジストを残し、センサ部１１上には約半分程度の
厚みのレジストを残す。

【０１２３】そして、ドライエッチング装置により、ギ
ャップ部Ｃにはレジストが残るが、センサ部上にはレジ
ストが無くなるまで、少なくともチャンネル保護膜８を
エッチングし、更に必要に応じてその下の半導体層４も
エッチングする。こうすると、ソース・ドレイン部S,D
では、少なくとも保護膜８が、また、必要に応じて、そ
の下の半導体層４がエッチングされるので、例えば半導
体層４は、その層厚がｔ１〜ｔ３になる（図８Ｂ参
照）。

【０１２４】更に、少なくともセンサ部１１上の保護膜
８が無くなるまで該保護膜８のエッチングを行うととも
に、ソース・ドレイン部S,Dの半導体層４をエッチング
して、層厚ｔ２を５０ｎｍ〜３００ｎｍ程度にする。

【０１２５】そして、チャンネル保護膜８及び半導体層
４の不要部位を除去して、薄膜トランジスタとセンサ部
のアイソレーションとコンタクトホール（不図示）の形
成を行う（図８Ｃ参照）。

【０１２６】場合によっては、ソース・ドレイン電極の
下部となる半導体層４を全てエッチングして、層厚ｔ２
をゼロにしてもよい。一方、ギャップ部の半導体層４の
層厚ｔ１は最初の成膜時の層厚である。

【０１２７】そして、レジスト剥離を行った後、キレー
ト剤を含有した溶液などで表面処理又は酸素を含む雰囲
気中で行うプラズマ処理を用い、この処理の後、弗化水
素酸で表面酸化膜の除去を行う。

【０１２８】次に、図８Ｃの構造体に必要に応じて水素
プラズマ処理を施した後、層厚が２０ｎｍ〜１００ｎ
ｍ、より好ましくは３５ｎｍ〜１００ｎｍの半導体ドー
ピング層５を、ギャップ部のチャンネル保護膜８を覆う
ように堆積させ（図８Ｄ参照）、続いて、ソース・ドレ
イン電極となる導電体を堆積させる。

【０１２９】そして、ソース・ドレイン電極６のパター
ニングを行い、続いて、ソース・ドレイン電極６の形成
時と同じレジストを用いて半導体ドーピング層５のエッ
チングを行う。

【０１３０】更に、センサ部上の導電体をパターニング
して、センサ部の配線電極１０を形成する。

【０１３１】こうして、図８Ｅに示したような薄膜トラ
ンジスタが得られる。

【０１３２】以上説明した実施形態３〜５の薄膜トラン
ジスタが形成できた段階で、必要に応じて、図２に示し
たような保護膜７をＣＶＤ法により成膜する。保護膜７
には窒化シリコン膜を用いるとよい。層厚は薄膜トラン
ジスタが形成されたパターンの段差によるが、およそ２
００ｎｍ〜２０００ｎｍ、より好ましくは５００ｎｍ〜
２０００ｎｍの範囲にするとよい。

【０１３３】また、実施形態３〜５を用いて、図３に示
したような放射線検出装置を製造する場合には、図２に
示したように、保護膜７上に蛍光体層１８を形成し、放
射線が***された際に、この蛍光体層１８により光変換
を行い、下部に配置されたＭＩＳ型センサ部１１により
検知するよう構成するとよい。

【０１３４】本実施形態では、薄膜トランジスタのソー
ス・ドレイン電極６の下部の半導体層４の層厚を薄く形
成することにより、薄膜トランジスタの半導体層の層厚
成分による直列抵抗を低減し、オン抵抗を大きく下げ、
転送効率を向上させている。

【０１３５】同時に、ギャップ部に関しては半導体層４
の層厚を、例えば、６０ｎｍ以上に厚くすることによ
り、膜質の低下による不具合を防止している。その結
果、転送効率に優れた特性の良い薄膜トランジスタを実
現する事が出来る。

【０１３６】また、ギャップ部の半導体層はエッチング
されないので、ギャップエッチング時に形成される表面
ダメージによるオフ電流の増加は無い。更に、センサ部
は全体をエッチングする薄膜化を行わず、ソース・ドレ
イン間のギャップ部と同じか僅かに薄い層厚の半導体層
４で構成しているため、センサ部における光吸収率が確
保され、好感度のＭＩＳ型半導体センサを実現できる。
更に、ＭＩＳ型センサ部１１を構成する薄膜全てが、薄
膜トランジスタを形成する膜と同時に成膜している事に
より大幅に製造プロセスを簡略化できる。

【０１３７】なお、実施形態４、５では、主として薄膜
トランジスタを光電変換装置に用いた場合を例として説
明したが、本発明の薄膜トランジスタは光電変換装置以
外にも、例えば液晶表示装置や有機ＥＬディスプレイ等
薄膜トランジスタを使用する全ての半導体装置に好適に
用いることができる。

【０１３８】本発明の薄膜トランジスタを液晶表示装置
に用いることにより、応答速度を向上でき、薄膜トラン
ジスタを小さく作る事によりセルの開口率を上げて表示
画像を明るくできる。更に、本発明の薄膜トランジスタ
を光電変換装置に用いることにより、駆動速度を向上で
き、また、開口率を上げる事によりセンサ感度を向上す
ることができる。

【０１３９】

【発明の効果】本発明によれば、オフ電流の増加がな
く、転送効率の優れた薄膜トランジスタを提供すること
ができる。これにより、光電変換素子とともに集積化し
た際であっても、光電変換素子の感度の低下を防ぐこと
ができる。

【図面の簡単な説明】

【図１】本発明による薄膜トランジスタの一実施形態の
構成を示す断面図である。

【図２】本発明による薄膜トランジスタを用いた光電変
換装置の一実施形態を示す断面図である。

【図３】図２の光電変換装置の駆動回路を含む等価回路
を示す図である。

【図４】本発明による薄膜トランジスタを用いた光電変
換装置の一実施形態の製造工程を示す断面図である。

【図５】本発明による薄膜トランジスタの別の一実施形
態を示す断面図である。

【図６】図５に示した薄膜トランジスタの製造工程を示
す断面図である。

【図７】本発明による薄膜トランジスタを用いた光電変
換装置の、別の実施形態の製造工程を示す断面図であ
る。

【図８】本発明による薄膜トランジスタを用いた光電変
換装置の、更に別の実施形態の製造工程を示す断面図で
ある。

【図９】従来のギャップエッチ型薄膜トランジスタの構
成を示す断面図である。

【図１０】従来のエッチストッパー型薄膜トランジスタ
の構成を示す断面図である。

【符号の説明】

１ 絶縁基板 ２ ゲート電極 ３ 絶縁膜 ４ 半導体層 ５ 半導体ドーピング層 ６ ソース・ドレイン電極 ７ 保護膜 ８ チャンネル保護膜 ９ 下部のセンサ電極 １０ 上部の電極配線 １１ センサ部 １２ 薄膜トランジスタ部 １３ ゲート線 １４ 信号線 １５ 信号処理回路部 １６ 共通電極ドライバー回路部 １７ ゲートドライバー回路部 １８ 蛍光体層 ２１ 制御装置 ２２ コンピュータ ２３ 表示装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AB01 BA05 CA14 FB03 FB13 FB16 FB24 5F088 AA01 BA18 BB03 BB07 EA04 EA08 HA15 KA03 5F110 AA01 AA06 BB10 CC07 DD01 DD02 DD03 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF29 GG02 GG13 GG14 GG15 GG22 GG24 GG25 GG44 GG58 HK01 HK02 HK03 HK04 HK06 HK07 HK09 HK14 HK15 HK16 HK21 HK25 HK33 HK35 HM02 NN02 NN12 NN22 NN23 NN24 NN27 NN35 NN71 QQ02 QQ09 QQ25

Claims (21)

【特許請求の範囲】
1. 【請求項１】 基板の絶縁性表面上に設けられたゲート
   電極と、前記ゲート電極上にゲート絶縁層を介して設け
   られた半導体層と、前記半導体層に隣接する一対の半導
   体ドーピング層と、該半導体ドーピング層に隣接する一
   対の導電体からなるソース・ドレイン電極とを有するボ
   トムゲート型の薄膜トランジスタを備えた半導体装置に
   おいて、前記ソース・ドレイン電極の下部にある前記半
   導体層の層厚が、前記ソース・ドレイン電極間のギャッ
   プ部にある前記半導体層の層厚よりも薄いことを特徴と
   する半導体装置。
2. 【請求項２】 前記ソース・ドレイン電極の下部にある
   前記半導体層の層厚は３０ｎｍ〜３００ｎｍの範囲から
   選択されたものであり、前記ギャップ部にある前記半導
   体層の層厚は６０ｎｍ〜１５００ｎｍの範囲から選択さ
   れたものである請求項１に記載の半導体装置。
3. 【請求項３】 前記ソース・ドレイン電極の下部にある
   前記半導体層の層厚は０ｎｍである請求項１に記載の半
   導体装置。
4. 【請求項４】 前記ギャップ部の表面は、前記ソース・
   ドレイン電極を覆う保護膜により覆われている請求項１
   に記載の半導体装置。
5. 【請求項５】 前記ギャップ部の表面は、チャンネル保
   護膜によって覆われ、該チャネル保護膜の端部が前記ソ
   ース・ドレイン電極によって覆われている請求項１に記
   載の半導体装置。
6. 【請求項６】 前記半導体ドーピング層は、エッチング
   により薄層化された前記半導体層上に形成されている請
   求項１〜５のいずれかに記載の半導体装置。
7. 【請求項７】 前記基板の絶縁性表面上に、更に、光電
   変換素子が設けられている請求項１に記載の半導体装
   置。
8. 【請求項８】 前記光電変換素子は、前記薄膜トランジ
   スタの前記ギャップ部にある前記半導体層と同じ材料で
   且つ同じ層厚の半導体層を有している請求項７に記載の
   半導体装置。
9. 【請求項９】 前記光電変換素子は、前記薄膜トランジ
   スタの前記ギャップ部にある前記半導体層と同じ材料で
   且つ同じ層厚の半導体層と、前記半導体ドーピング層と
   同じ材料で且つ同じ層厚の半導体ドーピング層と、前記
   ゲート絶縁層と同じ材料で且つ同じ層厚の絶縁層と、を
   有している請求項７に記載の半導体装置。
10. 【請求項１０】 前記薄膜トランジスタと光電変換素子
    とを含む画素が２次元に配列され、前記光電変換素子の
    光入射側に放射線を光に変換する層が設けられているこ
    とを特徴とする請求項１に記載の半導体装置。
11. 【請求項１１】 基板の絶縁性表面上に設けられたゲー
    ト電極と、前記ゲート電極上にゲート絶縁層を介して設
    けられた半導体層と、前記半導体層に隣接する一対の半
    導体ドーピング層と、該半導体ドーピング層に隣接する
    一対の導電体からなるソース・ドレイン電極とを有する
    ボトムゲート型の薄膜トランジスタを備えた半導体装置
    の製造方法において、 前記半導体層を形成する工程、 前記ソース・ドレイン電極間のギャップ部となる前記半
    導体層の表面をエッチングマスクで覆った状態で、前記
    ソース・ドレイン電極を形成すべき部分となる前記半導
    体層の表面をエッチングして除去する除去工程、 前記エッチングして除去された部分に前記半導体ドーピ
    ング層を形成する工程、 前記半導体ドーピング層の上に、前記ソース・ドレイン
    電極を形成する工程、を含むことを特徴とする半導体装
    置の製造方法。
12. 【請求項１２】 前記除去工程の後に、エッチングマス
    クを除去し、その後、前記半導体ドーピング層を形成す
    る前に、前記エッチングして除去された部分に、アンモ
    ニアまたは塩化水素と過酸化水素とを含む溶液による表
    面処理、キレート剤を含む溶液による表面処理、又は、
    酸素プラズマを利用した表面処理から選択される少なく
    とも一種の表面処理を行う請求項１１に記載の半導体装
    置の製造方法。
13. 【請求項１３】 前記除去工程の後に、エッチングマス
    クを除去し、その後、前記半導体ドーピング層を形成す
    る前に、前記エッチングして除去された部分を有機物を
    除去するための表面処理を行い、そして、弗化水素を含
    む溶液にて表面処理を行う請求項１１に記載の半導体装
    置の製造方法。
14. 【請求項１４】 前記除去工程の後に、エッチングマス
    クを除去し、その後、前記半導体ドーピング層を形成す
    る前に、前記半導体ドーピング層を成膜する装置の中で
    水素プラズマを利用した表面処理を行う請求項１１に記
    載の半導体装置の製造方法。
15. 【請求項１５】 前記水素プラズマを利用した表面処理
    時のプラズマの放電電力が前記半導体層を形成する時の
    それと同じか又はそれより小さい請求項１４に記載の半
    導体装置の製造方法。
16. 【請求項１６】 前記水素プラズマを利用した表面処理
    時のプラズマの放電電力が前記半導体ドーピング層を形
    成する時のそれと同じか又はそれより小さい請求項１７
    に記載の半導体装置の製造方法。
17. 【請求項１７】 前記除去工程の前に、前記半導体層の
    上にチャンネル保護膜を形成する請求項１１に記載の半
    導体装置の製造方法。
18. 【請求項１８】 前記基板の絶縁性表面上に、光電変換
    素子を形成し、前記光電変換素子の半導体層を、前記薄
    膜トランジスタの前記ギャップ部にある前記半導体層と
    同じ材料で且つ同じ層厚で形成する請求項１１に記載の
    半導体装置の製造方法。
19. 【請求項１９】 前記光電変換素子の前記半導体層と前
    記薄膜トランジスタの前記半導体層との表面を保護膜で
    覆った状態で、前記ソース・ドレイン電極を形成すべき
    部分となる前記半導体層の表面をエッチングし、更に、
    前記光電変換素子の前記半導体層の表面を覆う前記保護
    膜をエッチングするとともに、前記ソース・ドレイン電
    極を形成すべき部分となる前記半導体層の表面を更に深
    くエッチングする、請求項１８に記載の半導体装置の製
    造方法。
20. 【請求項２０】 放射線検出装置において、請求項１０
    に記載の半導体装置と、前記半導体装置からの画像信号
    を処理して外部に送信するための制御装置と、を具備す
    ることを特徴とする放射線検出装置。
21. 【請求項２１】 前記放射線検出装置は、さらに画像を
    表示する表示装置を具備する請求項２０に記載の放射線
    検出装置。