JP6940178B2 - レギュレータ - Google Patents
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Description
出力電圧に基づき生成したフィードバック電圧と、所定の基準電圧とを比較して両者の差に基づき、直流電圧が印加される入力端子と出力端子との間に接続されたドライブトランジスタを制御して、前記出力電圧を所定の電圧に調整するレギュレータであって、
前記ドライブトランジスタを制御する制御部は、
前記フィードバック電圧と前記基準電圧とを比較して両者の差に応じた誤差電圧を生成する差動増幅回路と、
前記ドライブトランジスタを流れる負荷電流に比例する第1の比例電流を生成する比例電流生成部と、
所定の電流を流す第1の電流源と、該第1の電流源に並列に接続されるとともに前記第1の比例電流に比例する第2の比例電流が重畳される第2の電流源とを有して前記差動増幅回路の動作電流を生成する動作電流生成部と、
を有するとともに、
前記差動増幅回路は、
前記基準電圧が入力される第1のトランジスタと前記フィードバック電圧が入力される第2のトランジスタとで形成する差動入力回路に、第3のトランジスタおよび第4のトランジスタで形成するカレントミラー回路を負荷して形成したものであり、
前記比例電流生成部は、
前記ドライバトランジスタとミラー接続された第5のトランジスタと、該第5のトランジスタに直列に接続されてソース電圧が前記出力電圧に等しくなるようにゲート電圧が制御された第11のトランジスタと、該第11のトランジスタに直列に接続された第6のトランジスタとで形成し、
前記動作電流生成部は、
前記第6のトランジスタにミラー接続した第7のトランジスタを有し、該第7のトランジスタを前記第2の電流源に直列に接続するとともに、前記第7のトランジスタおよび前記第2の電流源を前記第1の電流源に並列に接続して形成したことを特徴とする。
前記差動入力回路のオフセット電圧を最適化するオフセット電圧最適化部を第1の態様に記載するレギュレータに追加したレギュレータであって、
前記オフセット電圧最適化部は、
前記負荷電流が増大すると前記出力電圧が低下するように前記第2のトランジスタに並列に第8のトランジスタを接続するとともに、
前記負荷電流が大きい場合の前記出力電圧と、前記負荷電流が小さい場合の前記出力電圧とのオフセット電圧差が0Vになるように接続数を選択的に調整した前記第3および第4のトランジスと同性能の第9のトランジスタおよび第10のトランジスタを、前記第3および第4のトランジスタに並列に接続したものであることを特徴とする。
前記差動入力回路のオフセット電圧を最適化するオフセット電圧最適化部を第1の態様に記載するレギュレータに追加したレギュレータであって、
前記オフセット電圧最適化部は、
前記第1のトランジスタに並列に接続した第3の電流源と、前記第2のトランジスタに並列に接続した第4の電流源とを有し、
前記負荷電流が増大すると前記出力電圧が低下するとともに、
前記負荷電流が大きい場合の前記出力電圧と、前記負荷電流が小さい場合の前記出力電圧とのオフセット電圧差が0Vになるように前記第3または第4の電流源の数を選択的に調整したものであることを特徴とする。
図1は本発明の第1の実施の形態に係るリニア・レギュレータを示すブロック図である。同図に示すように、本形態に係るリニア・レギュレータは、入力端子1と出力端子2との間に接続されたドライブトランジスタTrDと、出力端子2の出力電圧VOUTを抵抗R1,R2で分圧して得るフィードバック電圧FBを入力側に帰還する帰還部Iと、所定の基準電圧VREFとフィードバック電圧FBとを差動増幅回路3で比較して得る誤差電圧VERRに基づきドライブトランジスタTrDを制御して出力端子2に所定の出力電圧VOUTが得られるように制御する制御部IIとを有している。ここで、制御部IIは、基準電圧VREFが入力される第1のトランジスタTr1とフィードバック電圧FBが入力される第2のトランジスタTr2とで形成する差動入力回路4に、第3のトランジスタTr3および第4のトランジスタTr4で形成するカレントミラー回路5を負荷して形成してある。
差動増幅回路3は回路構成による大小の差はあるが、製造ばらつきにより必ずオフセット電圧を生じる。図1に示す第1の実施の形態の回路構成における差動増幅回路3のオフセット電圧特性を図4に示す。ここで図4(a)が、図4(b)に示す負荷電流IOUTを零からステップ状に変化させた場合の出力電圧VOUTの変化の特性を示しており、サンプルA〜サンプルGは7個のリニア・レギュレータのそれぞれをサンプルA〜サンプルGに対応させて示したものである。
1) まず、想定される製造ばらつきで発生するオフセット電圧差以上のオフセット電圧を発生するように設計する。具体的には、第2のトランジスタTr2によって差動トランジスタである第1および第2のトランジスタTr1,Tr2の能力に差をつけて、負荷電流IOUTが増大すると出力電圧VOUTが低下するように構成する。これは、例えば第2のトランジスタTr2に並列に接続する第8のトランジスタTr8の数またはそのチャネル幅Wおよびチャネル長Lを適宜選択することで実現する。
2) 第3のトランジスタTr3に並列に接続される第9のトランジスタTr9および第4のトランジスタTr4に並列に接続される第10のトランジスタTr10の能力は全て同じにしたうえで、第10のトランジスタTr10はヒューズF1でそれぞれ接続を遮断し得るように構成しておく。
かかる初期状態からテスト工程にて負荷電流IOUTが小さい場合と、負荷電流IOUTが大きい場合とのオフセット電圧差を測定する。
3) ヒューズF1のトリミング工程にてオフセット電圧差が0VになるようにヒューズF1をトリミングして最適化する。すなわち、ヒューズF1のトリミングにより選択的に第10のトランジスタTr10との接続を遮断して第4のトランジスタTr4に並列に接続される第10のトランジスタTr10の数を調整することで所望の最適化を実現する。ここで、第4のトランジスタTr4と並列に接続する第10のトランジスタTr10の数を減らすことによりオフセット電圧差を高精度で0Vに近づけることが可能となる。
上記第2の実施の形態は2入力の差動トランジスタである第1および第2のトランジスタTr1,Tr2の能力に差を付けた場合であるが、電流に差を付けることによっても同様の目的を達成し得る。電流に差を付ける場合を第3の実施の形態として説明する。
II 制御部
1 入力端子
2 出力端子
3 差動増幅回路
4 差動入力回路
5 カレントミラー回路
6 比例電流生成部
7 動作電流生成部
8 オフセット電圧最適化部
9 オフセット電圧最適化部
TrD ドライブトランジスタ
Tr1〜Tr10 第1〜第10のトランジスタ
VOUT 出力電圧
FB フィードバック電圧
VREF 基準電圧
VERR 誤差電圧
IOUT 負荷電流
IOPR 動作電流
IPRO1 第1の比例電流
IPRO2 第2の比例電流
I1〜I3 第1〜第3の電流源
F 電流遮断手段(ヒューズ)
Claims (3)
- 出力電圧に基づき生成したフィードバック電圧と、所定の基準電圧とを比較して両者の差に基づき、直流電圧が印加される入力端子と出力端子との間に接続されたドライブトランジスタを制御して、前記出力電圧を所定の電圧に調整するレギュレータであって、
前記ドライブトランジスタを制御する制御部は、
前記フィードバック電圧と前記基準電圧とを比較して両者の差に応じた誤差電圧を生成する差動増幅回路と、
前記ドライブトランジスタを流れる負荷電流に比例する第1の比例電流を生成する比例電流生成部と、
所定の電流を流す第1の電流源と、該第1の電流源に並列に接続されるとともに前記第1の比例電流に比例する第2の比例電流が重畳される第2の電流源とを有して前記差動増幅回路の動作電流を生成する動作電流生成部と、
を有するとともに、
前記差動増幅回路は、
前記基準電圧が入力される第1のトランジスタと前記フィードバック電圧が入力される第2のトランジスタとで形成する差動入力回路に、第3のトランジスタおよび第4のトランジスタで形成するカレントミラー回路を負荷して形成したものであり、
前記比例電流生成部は、
前記ドライブトランジスタとミラー接続された第5のトランジスタと、該第5のトランジスタに直列に接続されてソース電圧が前記出力電圧に等しくなるようにゲート電圧が制御された第11のトランジスタと、該第11のトランジスタに直列に接続された第6のトランジスタとで形成し、
前記動作電流生成部は、
前記第6のトランジスタにミラー接続した第7のトランジスタを有し、該第7のトランジスタを前記第2の電流源に直列に接続するとともに、前記第7のトランジスタおよび前記第2の電流源を前記第1の電流源に並列に接続して形成したことを特徴とするレギュレータ。 - 前記差動入力回路のオフセット電圧を最適化するオフセット電圧最適化部を請求項1に記載するレギュレータに追加したレギュレータであって、
前記オフセット電圧最適化部は、
前記負荷電流が増大すると前記出力電圧が低下するように前記第2のトランジスタに並列に第8のトランジスタを接続するとともに、
前記負荷電流が大きい場合の前記出力電圧と、前記負荷電流が小さい場合の前記出力電圧とのオフセット電圧差が0Vになるように接続数を選択的に調整した前記第3および第4のトランジスと同性能の第9のトランジスタおよび第10のトランジスタを、前記第3および第4のトランジスタに並列に接続したものであることを特徴とするレギュレータ。 - 前記差動入力回路のオフセット電圧を最適化するオフセット電圧最適化部を請求項2に記載するレギュレータに追加したレギュレータであって、
前記オフセット電圧最適化部は、
前記第1のトランジスタに並列に接続した第3の電流源と、前記第2のトランジスタに並列に接続した第4の電流源とを有し、
前記負荷電流が増大すると前記出力電圧が低下するとともに、
前記負荷電流が大きい場合の前記出力電圧と、前記負荷電流が小さい場合の前記出力電圧とのオフセット電圧差が0Vになるように前記第3または第4の電流源の数を選択的に調整したものであることを特徴とするレギュレータ。
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