JP6909326B2 - 撮像装置 - Google Patents
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Description
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
フォトセンサを有する画素がマトリクス状に配置された半導体装置として、CMOSイメージセンサが知られている。CMOSイメージセンサは、撮像素子としてデジタルカメラや携帯電話などの携帯機器に多く搭載されている。最近では、撮像の高精細化や携帯機器の小型化、低消費電力化により、CMOSイメージセンサの画素の微細化が進んでいる。
CMOSイメージセンサにおけるカラーの撮像データの取得は、フォトセンサ上にカラーフィルタを形成し、当該カラーフィルタで入射光を分光した後、各色の光をフォトセンサで検出することによって行う。しかしながら、カラーフィルタは特定の波長範囲の光を透過し、その他の波長の光を吸収するため、入射光の利用効率が悪い。そのため、カラーフィルタの替わりに、入射光を分光する要素を用いた技術が、特許文献1で開示されている。
特許文献1の構成において、RGB各色の撮像データを求めるためには、直接取得したデータに対して外部の処理回路を用いた演算処理が必要である。そのため、撮像装置の低消費電力化や高速化を行うには、上記演算処理などの省略が可能な構成であることが好ましい。
したがって、本発明の一態様では、各色の撮像データを求めるために外部の処理回路を用いた演算処理が不要な撮像装置を提供することを目的の一つとする。または、カラーフィルタを用いずにカラー画像の撮像のできる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、高感度の撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、低コストの撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、分光素子を有する撮像装置に関する。
本発明の一態様は、画素回路と、分光素子と、を有する撮像装置であって、画素回路は、第1の回路と、第2の回路と、第3の回路と、第1の容量素子と、を有し、第1の回路は、第1の光電変換素子と、第1のトランジスタと、第2のトランジスタを有し、第2の回路は、第2の光電変換素子と、第3のトランジスタと、第4のトランジスタを有し、第3の回路は、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、第2の容量素子を有し、第1の光電変換素子の一方の端子は、第1のトランジスタのソースまたはドレインの一方と電気的に接続され、第2のトランジスタのソースまたはドレインの一方は、第1のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトランジスタのソースまたはドレインの他方は、第1の容量素子の一方の端子と電気的に接続され、第2の光電変換素子の一方の端子は、第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第4のトランジスタのソースまたはドレインの一方は、第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第4のトランジスタのソースまたはドレインの他方は、第1の容量素子の一方の端子と電気的に接続され、第5のトランジスタのソースまたはドレインの一方は、第1の容量素子の他方の端子と電気的に接続され、第2の容量素子の一方の端子は、第1の容量素子の他方の端子と電気的に接続され、第6のトランジスタのゲートは、第1の容量素子の他方の端子と電気的に接続され、第6のトランジスタのソースまたはドレインの一方は、第7のトランジスタのソースまたはドレイン一方と電気的に接続され、分光素子は、第1の光電変換素子または第2の光電変換素子上に設けられ、第1の光電変換素子および第2の光電変換素子は、光電変換層にセレンを有することを特徴とする撮像装置である。
第1の光電変換素子および第2の光電変換素子は、同等の構成であることが好ましい。
第1の容量素子は、第2の容量素子よりも容量値が大きいことが好ましい。
第1の光電変換素子の一方の端子、第1のトランジスタのソースまたはドレインの一方、および第1の容量素子の一方の端子間における容量値と、第2の光電変換素子の一方の端子、第3のトランジスタのソースまたはドレインの一方、および第1の容量素子の一方の端子間における容量値とは、同等であることが好ましい。
分光素子は、第1の光電変換素子上に設けられ、第1の光電変換素子には、画素回路に入射された光(W)から、赤(R)、緑(G)、青(B)に対応する波長の光成分のいずれか一つが除かれたW−R、W−GまたはW−Bの光が入射し、第2の光電変換素子には、画素回路に入射された光(W)および除かれた光が合成されたW+R、W+GまたはW+Bが入射する構成とすることができる。
上記構成において、第2の光電変換素子には、隣接する画素における上記除かれた光の一部が入射されてもよい。
また、分光素子は、第2の光電変換素子上に設けられ、第2の光電変換素子には、画素回路に入射された光(W)から、赤(R)、緑(G)、青(B)に対応する波長の光成分の1/2のいずれか二つが除かれたW−(R/2)−(B/2)、W−(R/2)−(G/2)またはW−(B/2)−(G/2)の光が入射し、第1の光電変換素子には、画素回路に入射された光(W)および除かれた光が合成されたW+(R/2)+(B/2)、W+(R/2)+(G/2)またはW+(B/2)+(G/2)が入射する構成とすることもできる。
第1乃至第7のトランジスタの一部または全ては、活性層に酸化物半導体を有し、当該酸化物半導体は、Inと、Znと、M(MはAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有することが好ましい。
本発明の一態様により、各色の撮像データを求めるために外部の処理回路を用いた演算処理が不要な撮像装置を提供することができる。または、カラーフィルタを用いずにカラー画像の撮像のできる撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、高感度の撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、低コストの撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トランジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子など)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、少なくとも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタのソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
(実施の形態1)
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様の撮像装置は、カラーフィルタの替わりに分光素子を用いることができる。そのため、カラーフィルタの光による吸収の損失を抑え、光電変換素子に入射される光量を増加させることができる。すなわち、撮像装置の感度を高めることができる。
また、分光された光から赤(R)、緑(G)、青(B)の撮像データを取り出すために、二つの光電変換素子から得られる信号の差分を検出する方法を用いる。つまり、外部回路による演算が不要であり、撮像装置の低消費電力化および高速化を行うことができる。
図1は、本発明の一態様の撮像装置に用いることのできる画素回路の回路図である。当該画素回路は、光電変換部と信号生成部に大別される。説明を簡単にするために、光電変換部は、回路31、回路32を有する構成として説明する。また、信号生成部は、回路33を有する構成として説明する。また、光電変換部と信号生成部は、容量素子C−1を介して接続される構成として説明する。
光電変換部における回路31は、フォトダイオード61、トランジスタ51およびトランジスタ52を有する。また、回路32は、フォトダイオード62、トランジスタ53およびトランジスタ54を有する。
フォトダイオード61、62には、シリコン基板においてpn型やpin型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたpin型ダイオード素子などを用いてもよい。なお、回路31および回路32においては、フォトダイオードを有する構成を例示したが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、アバランシェ増倍を利用した、セレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。
信号生成部が有する回路33は、トランジスタ55、トランジスタ56、トランジスタ57および容量素子C−2を有する。
回路31において、フォトダイオード61の一方の端子は、トランジスタ51のソースまたはドレインの一方およびトランジスタ52のソースまたはドレインの一方と電気的に接続される。また、トランジスタ52のソースまたはドレインの他方は、容量素子C−1の一方の端子と電気的に接続される。
回路32において、フォトダイオード62の一方の端子は、トランジスタ53のソースまたはドレインの一方およびトランジスタ54のソースまたはドレインの一方と電気的に接続される。また、トランジスタ54のソースまたはドレインの他方は、容量素子C−1の一方の端子と電気的に接続される。
ここで、トランジスタ52のソースまたはドレインの他方、トランジスタ54のソースまたはドレインの他方および容量素子C−1の一方の端子のそれぞれが接続されるノードを第1の電荷蓄積部(FD1)とする。
回路33において、トランジスタ55のソースまたはドレインの一方、トランジスタ56のゲートおよび容量素子C−2の一方の端子は、容量素子C−1の他方の端子と電気的に接続される。また、トランジスタ56のソースまたはドレインの一方は、トランジスタ57のソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ55のソースまたはドレインの一方、トランジスタ56のゲート、容量素子C−2の一方の端子および容量素子C−1の他方の端子のそれぞれが接続されるノードを第2の電荷蓄積部(FD2)とする。
容量素子C−1は、容量素子C−2よりも容量値が大きいことが好ましい。また、フォトダイオード61の一方の端子、トランジスタ51のソースまたはドレインの一方、および容量素子C−1の一方の端子間における容量値と、フォトダイオード62の一方の端子、トランジスタ53のソースまたはドレインの一方、および容量素子C−1の一方の端子間における容量値とは、同等であることが好ましい。
フォトダイオード61、62の他方の端子は、配線VPDに電気的に接続される。また、トランジスタ51、53のソースまたはドレインの他方は、配線VPRに電気的に接続される。また、トランジスタ55のソースまたはドレインの他方は、配線VFRに電気的に接続される。また、容量素子C−2の他方の端子は、配線VCに電気的に接続される。また、トランジスタ56のソースまたはドレインの他方は、配線VOと電気的に接続される。なお、配線VPDと配線VCは、共通配線とすることができる。また、図1の構成において、配線VPR、配線VFRおよび配線VOは、共通配線とすることができる。
また、トランジスタ51、53のゲートは、配線PRに電気的に接続される。また、トランジスタ52のゲートは、配線TX1に電気的に接続され、トランジスタ54のゲートは、配線TX2に電気的に接続される。また、トランジスタ55のゲートは、配線FRに電気的に接続される。また、トランジスタ57のゲートは、配線SELに電気的に接続され、ソースまたはドレインの他方は配線OUTに電気的に接続される。
なお、配線VOには、GND、VSS、VDDなどの電位が供給されていてもよい。ここで、電位や電圧は相対的なものである。そのため、GNDの電位の大きさは、必ずしも、0ボルトであるとは限らないものとする。
フォトダイオード61(PD1)、フォトダイオード62(PD2)は受光素子であり、画素回路に入射した光に応じた電流を生成する機能を有することができる。トランジスタ52、54は、フォトダイオード61、62による電荷蓄積部(FD1)への電荷蓄積を制御する機能を有することができる。トランジスタ51、53は、電荷蓄積部(FD1)の電位をリセットする動作を行う機能を有することができる。トランジスタ55は、電荷蓄積部(FD2)を電位のリセットする動作を行う機能を有することができる。トランジスタ56は、電荷蓄積部(FD2)の電位に応じた信号を出力する動作を行う機能を有することができる。トランジスタ57は、読み出し時に画素回路の選択を制御する動作を行う機能を有することができる。
なお、配線VPR、配線VPD、配線VC、配線VFRおよび配線VOは、電源線としての機能を有することができる。また、配線PR、配線TX1、配線TX2、配線FR、配線SELおよび配線OUTは、信号線としての機能を有することができる。
図2(A)、(B)、(C)は、本発明の一態様の撮像装置が有する分光素子と、光電変換素子の位置関係を説明する模式図である。
図2(A)は、赤(R)の撮像データを検出するための二つの画素(Pixel−R1およびPixel−R2)が隣接した状態を示している。ここで、PD1は、図1に示すフォトダイオード61に相当し、PD2は、フォトダイオード62に相当する。
分光素子65Rは、PD1上に設けられる。分光素子65Rには、撮像の対象となる光(W:RGBの光成分を含む白色光に相当)が入射される。分光素子65Rに入射されたWは分光され、Rの波長成分を中心とした光(R)と、WからRの波長成分を中心とした光を除く光(W−R)に分けられる。
W−Rは、分光素子65R内をほぼ直進するように分光素子65Rから射出し、PD1に入射される。また、RはW−Rとは異なる角度で分光素子65Rから射出し、PD2に入射される。
なお、図2(A)では、分光素子65R端からR/2が2方向に射出する場合を示している。この場合、Pixel−R1のPD2には、隣接する画素であるPixel−R2の分光素子65Rから射出されたR/2が合成されることでRが照射されることになる。また、PD2には、当該Rと分光素子65Rを介さないWが合成されたW+Rが入射されることなる。
また、図2(A)では、分光素子65RからR/2が2方向に射出する構成を示したが、図3(A)に示すように、Rが1方向に射出する構成であってもよい。
図2(B)は、青(B)のデータを検出するための二つの画素(Pixel−B1およびPixel−B2)が隣接した状態を示している。ここで、PD1は、図1に示すフォトダイオード61に相当し、PD2は、フォトダイオード62に相当する。
分光素子65Bは、PD1上に設けられる。分光素子65Bには、撮像の対象となる入射光(W)が入射される。分光素子65Bに入射されたWは分光され、Bの波長成分を中心とした光(B)と、WからBの波長成分を中心とした光を除く光(W−B)に分けられる。
図2(B)において、PD1にW−Bが入射される説明およびPD2にW+Bが入射される説明は、上記Rの撮像データを検出するため画素の説明と同様である。また、図2(B)の構成に替えて、図3(B)の構成としてもよい。
図2(C)は、緑(G)の撮像データを検出する二つの画素(Pixel−G1およびPixel−G2)が隣接した状態を示している。ここで、PD1は、図1に示すフォトダイオード61に相当し、PD2は、フォトダイオード62に相当する。
分光素子65Gは、PD1上に設けられる。分光素子65Gには、撮像の対象となる光(W:RGBが合成された白色光に相当)が入射される。分光素子65Gに入射されたWは分光され、Rの波長成分を中心とした光の一部(R/2)と、Bの波長成分を中心とした光の一部(B/2)と、WからR/2およびB/2を除く光(W−(R/2)−(B/2))に分けられる。
W−(R/2)−(B/2)は、分光素子65R内をほぼ直進するように分光素子65Rから射出し、PD2に入射される。また、R/2およびB/2は、W−(R/2)−(B/2)とは異なる角度で分光素子65Gから射出する。例えば、図2(C)に示すように、Pixel−G1の分光素子65Gから射出されたR/2は、Pixel−G1のPD1に入射され、B/2は、隣接するPixel−G2のPD1に入射される。または、図3(C)に示すように、R/2およびB/2が分光素子65Gから同じ方向に射出する構成とすることもできる。
なお、図2(A)、(B)および図3(A)、(B)は、RまたはBの撮像データを得るための形態として説明したが、分光素子を変更することで、Gの撮像データを得るための形態とすることもできる。また、図2(C)および図3(C)は、Gの撮像データを得るための形態として説明したが、分光素子を変更することで、RまたはBの撮像データを得るための形態とすることもできる。
図4(A)、(B)は、画素の上面の形態の一例である。図4(A)は、図2(A)または図3(A)に示すRの撮像データを得るための画素として図示したが、図2(B)または図3(B)に示すBの撮像データを得るための画素も同じ構成とすることができる。
本発明の一態様では、PD1およびPD2から出力される信号の差分を利用するため、両者の電気特性は同等であることが好ましい。すなわち、PD1およびPD2は、同等の構成であることが好ましい。なお、両者の電気特性が同等であれば、構成が異なっていてもよい。
分光素子65Rは、PD1の中央付近の上方に配置され、分光素子65Rから分光されたRの波長成分を中心とした光は、PD2が設けられた方向に射出される。画素は微細であり、画素全体に照射される外光のうち、PD1の上方およびPD2の上方には、ほぼ同じ光量の光が入射される。PD1の上方に入射された光は分光素子65Rに導かれてW−RおよびRに分光される。したがって、図2(A)の構成においては、W−RはPD1に入射され、R/2はPD2と、隣接する画素のPD2のそれぞれに入射される。図3(A)の構成においては、Rが同じ画素のPD2に入射される。
図4(B)は、図2(C)または図3(C)に示すGの撮像データを得るための画素である。分光素子65Rは、PD2の中央付近の上方に配置され、分光素子65Gから分光されたRおよびBの波長成分を中心とした光は、PD1が設けられた方向に射出される。Rの撮像データを得るための画素と同様に、PD1の上方およびPD2の上方には、ほぼ同じ光量の光が入射される。PD2の上方に入射された光は、図4(B)に示す領域66に導かれ、当該領域に入射される半分の光が分光素子65Gに入射される。つまり、分光素子65Gから射出されるRおよびBの波長成分を中心とした光は、R/2およびB/2となる。したがって、図2(C)の構成においては、W−(R/2)−(B/2)はPD2に入射され、R/2およびB/2はPD1と、隣接する画素のPD1に別々に入射される。図3(C)の構成においては、R/2およびB/2が同じ画素のPD1に入射される。
なお、図4(A)、(B)では、画素、フォトダイオード、および分光素子の上面形状が矩形である形態を示したが、これに限らない。上記要素の上面形状は、円形、六角形等の多角形などであってもよい。例えば、図4(C)に示す図4(A)の変形例のように、画素が二つの六角形が隣接するような多角形であり、フォトダイオードが略六角形であり、分光素子が略円形であってもよい。また、上記の矩形、六角形等の多角形の要素が有する角部は、曲率を有していてもよい。
図5(A)は、Rの撮像データを得るための画素の断面の一例である。PD1およびPD2は素子分離層1500を介して分離され、素子分離層1500上には、混色を防止する遮光層1510が設けられる。フォトダイオード(PD1、PD2)上には、可視光に対して透光性の高い絶縁層1520が設けられ、絶縁層1520上にフォトダイオードと一対となるようにマイクロレンズ1540が設けられる。
そして、マイクロレンズ1540を通過した光の光路上に分光素子65Rが設けられている。分光素子65Rの種類は限定されず、例えば、プリズムや回折格子などの光学素子を用いることができる。または、可視光に対して透光性を有する高屈折率の板状体などを分光素子として用いることもできる。例えば、当該高屈折率の板状体は窒化シリコン膜などで形成するができる。また、分光素子に他の要素の組み合わせてもよい。例えば、プリズム、回折格子、高屈折率の板状体などの分光素子と、ミラー、導光板などの要素を組み合わせてもよい。
一例として、図5(B)には、分光素子65Rとミラー67との組み合わせた形態を示している。ミラー67を用いることによって、分光素子65Rから射出された光の光路の自由度を高めることができる。なお、ミラーは金属などの反射率の高い材料で形成できるほか、屈折率の異なる材料を組み合わせて全反射を起こさせる構成であってもよい。また、図6は、図5(B)における画素の上面図一例である。
また、図5(C)に示すように、フォトダイオード上にもマイクロレンズ1541を設けてもよい。
なお、図5(A)、(B)、(C)では、Rの撮像データを得るための画素として説明したが、Bの撮像データを得るための画素およびGの撮像データを得るための画素も同様の構成とすることができる。また、上記画素の構成は限定されず、上記以外の絶縁層、上記以外の遮光層、パッシベーション層、接着層、反射防止膜、光吸収層などを有していてもよい。また、マイクロレンズ1540とフォトダイオード(PD1、PD2)との間に着色層を有していてもよい。
次に、図1に示す回路を有し、Rの撮像データを得るため画素の動作について説明する。図7(A)は、当該画素の動作を説明するタイミングチャートである。ここで、配線VPDは低電位、配線VPRは高電位、配線VCは低電位、配線VFRは高電位、配線VOは高電位とする。
時刻T1乃至時刻T2において、配線PRを”H”、配線FRを”H”、配線TX1を”H”、配線TX2を”H”とする。このとき、ノードFD2の電位は配線VFRの電位に設定され、ノードFD1の電位は配線VPRの電位に設定される(リセット動作)。
時刻T2乃至時刻T3において、配線PRを”L”、配線FRを”H”、配線TX1を”H”、配線TX2を”L”とする。このとき、フォトダイオード61(PD1)に照射する光、すなわち、W−Rの光強度(I(W−R))に比例して、ノードFD1の電位はΔV1’低下する(数式(1)参照、α’は比例係数)。なお、フォトダイオード61(PD1)に照射する光が強い程、ノードFD1の電位は早く低下する(蓄積動作1)。
時刻T3において、配線FRを”L”、配線TX1を”L”とする。このとき、ノードFD2の電位は、配線VPRの電位に保持される。また、ノードFD1の電位は配線VPRの電位からΔV1’低下した電位に保持される。
時刻T4乃至時刻T5において、配線PRを”H”とする。このとき、フォトダイオード61(PD1)のカソードの電位及びフォトダイオード62(PD2)のカソードの電位は、配線VPRの電位に設定される(リセット動作2)。時刻T3乃至時刻T5においては、フォトダイオード61(PD1)及びフォトダイオード62(PD2)のカソードの電位は下がるため、時刻T5(配線TX1および配線TX2を”H”)の前にカソードの電位を配線VPRの電位にしておくことが好ましい。このようにすることで、時刻T5の直後にノードFD1の電位が急激に落ち込む現象、すなわち、ノイズとなる現象がなくなり、撮像データを精度良く取得することができる。
なお、同様の効果を得る目的で、容量素子C−1の容量値をフォトダイオード61(PD1)のカソードの容量値及びフォトダイオード62(PD2)のカソードの容量値より十分大きくすることが好ましい。
時刻T5乃至時刻T6において、配線PRを”H”、配線FRを”L”、配線TX1を”H”、配線TX2を”H”とする。このとき、ノードFD1の電位は、配線VPRの電位に設定される。すなわち、ノードFD1の電位は、時刻T3乃至時刻T4よりもΔV1’上昇する。ここで、ノードFD2の電位は、容量素子C−1の容量C1と、容量素子C−2の容量C2及びトランジスタ56のゲート容量Cgの合成容量と、の容量結合により、ΔV1上昇する(数式(2)参照、αは比例係数)。
時刻T6乃至時刻T7において、配線PRを”L”、配線FRを”L”、配線TX1を”L”、配線TX2を”H”とする。このとき、フォトダイオード62(PD2)に照射する光、すなわち、W+Rの光強度(I(W+R))に比例して、ノードFD1の電位はΔV2’低下する(数式(3)参照)。なお、フォトダイオード62(PD2)に照射する光が強い程、ノードFD1の電位は低下する(蓄積動作2)。
また、ノードFD2の電位は、ΔV2低下する(数式(4)参照)。すなわち、ノードFD2の電位は、配線VFRの電位に対し、ΔV2−ΔV1低い電位となる。ここで、数式(5)が成り立つとすると、ΔV2−ΔV1=2αIR(数式(6)参照)であることから、ノードFD2の電位は、入射光WのR成分に依存した電位となる。
時刻T8乃至時刻T9において、配線SELを”H”とする(選択動作)。このとき、配線OUTには、ノードFD2の電位に応じた電位が出力される。すなわち、入射光WのR成分に依存した撮像データが取得することができる。ここで、ノードFD2の電位が高い程、配線OUTの電位は高くなる。すなわち、入射光WのR成分の光強度が強い程、配線OUTの電位は高くなる。
以上は、Rの撮像データを得るための動作として説明したが、Bの撮像データを得るための動作も同様に行うことができる。
次に、Gの撮像データを得るため画素の動作について説明する。図7(B)は、当該画素の動作を説明するタイミングチャートである。Gの撮像データを得るため画素においては、フォトダイオード61(PD1)にW+(R/2)+(B/2)が入射され、フォトダイオード62(PD2)にW−(R/2)−(B/2)が入射される。
図7(B)のタイミングチャートでは、時刻T6乃至時刻T7の期間が時刻T2乃至時刻T3の3倍(A:B=1:3)となっている点が図7(A)のタイミングチャートと異なる。つまり、図7(A)の説明におけるΔV1およびΔV2は、数式(7)、(8)のように置き換えることができる。
したがって、ノードFD2の電位は、配線VFRの電位に対し、ΔV2−ΔV1低い電位となる。ここで、数式9が成り立つとすると、ΔV2−ΔV1=2αIG(数式(10)参照)であることから、ノードFD2の電位は、入射光WのG成分に依存した電位となる。
なお、上記においては、期間を調整することにより受光量を調整したが、フォトダイオードの受光面積を調整することにより受光量を調整することもできる。例えば、受光面積をPD1:PD2=1:3とし、A:B=1:1として動作を行うことによりGの撮像データを得ることができる。
配線OUTのデータは、読み出し回路におけるA/D変換回路でデジタルデータに変換した後、画像データとして出力する構成が可能である。なお、差分演算を画素外の読み出し回路で行う構成も可能ではあるが、差分演算を画素内で行うことで、露光時間を長くすることが容易になる。
また、画素を構成するトランジスタの一部または全てに、オフ電流の優れた酸化物半導体を有するトランジスタを用いることが好ましい。当該トランジスタを用いることで、電荷保持特性の高い画素を構成することができる。このような構成では、被減算データを保持しておくことが容易になり、画素内で差分演算する構成に適する。
また、酸化物半導体を有するトランジスタを画素回路に用いると、撮像のダイナミックレンジを拡大することができる。図1(A)に示す回路構成では、フォトダイオード61、62に入射される光の強度が大きいときにノードFD1の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、酸化物半導体を有するトランジスタの低いオフ電流特性によってノードFD1およびノードFD2で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。また、グローバルシャッタ方式により露光時間(電荷の蓄積動作を行う期間)を長くすることもできることから、低照度環境における撮像にも適する。
また、ノードFD1、ノードFD2の電位を制御するためのトランジスタなどはノイズの少ないトランジスタが求められる。後述する二層または三層の酸化物半導体層を有するトランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を有する。したがって、当該トランジスタを用いることでノイズの少ない画像を得ることができる。
以上の本発明の一態様によって、カラーフィルタを用いることなく、入射光Wから、R、G、B成分毎の撮像データを取得することができる。なお、上記においては、RおよびBを分光する分光素子を用いて差分検出によりGを求める形態を示したが、RおよびGを分光する分光素子を用いて差分検出によりBを求める形態とすることもできる。また、BおよびGを分光する分光素子を用いて差分検出によりRを求める形態とすることもできる。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図8(A)に示すように、光電変換部が回路31の一つで構成されている形態であってもよい。この場合、図1の回路の動作の説明におけるPD1に照射される光とPD2に照射される光を交互に図8(A)に示すPD1に照射することによって各色の撮像データを得ることができる。
また、光電変換部が3個以上の回路を有する構成であってもよい。例えば、図8(B)に示す画素回路では、光電変換部が回路31、回路32、ならびにフォトダイオード63(PD3)、トランジスタ58およびトランジスタ59を有する回路34を有している。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図9(A)に示すように、図1に示す回路とフォトダイオードの接続の向きが異なっていてもよい。この場合、配線VPDは高電位、配線VPRは低電位、配線VCは低電位、配線VFRは高電位、配線VOは高電位とする。
RおよびBの撮像データを得るため画素の動作に関しては、図7(A)に示すタイミングチャートと同様に信号を入力することができ、FD1およびFD2の電位は、図9(B)のタイミングチャートに示すように変化する。時刻T7において、ノードFD2の電位は、配線VFRの電位に対し、ΔV2−ΔV1高い電位となる。また、Gの撮像データを得るには、図7(B)のタイミングチャートと同様に、図9(B)のタイミングチャートにおいても、時刻T6乃至時刻T7の期間を時刻T2乃至時刻T3の3倍とすればよい。または、フォトダイオードの受光面積をPD1:PD2=1:3とすればよい。
また、本発明の一態様の撮像装置に用いることのできる画素回路は、図10に示すように、図1に示す回路からトランジスタ51およびトランジスタ53を除く構成とすることもできる。この場合、配線VCは低電位、配線VFRは高電位、配線VOは高電位とする。なお、配線PRは、電源線としても機能する。
この場合、ノードFD1のリセット動作は、配線PRを高電位にすることで行うことができる。定められた期間において、配線PRを高電位とするとPD1、PD2には順方向バイアスがかかる。当該期間において、TX1、TX2を”H”にすることでノードFD1を配線PRの電位に設定することができる。また、定められた期間において、配線PRを低電位とするとPD1、PD2には逆方向バイアスがかかる。当該期間において、TX1、TX2を”H”にすることで蓄積動作を行うことができる。なお、これらの動作には、図7(A)、(B)に示すタイミングチャートを用いることができる。
また、図10に示す画素回路の構成は、図11(A)に示すように、光電変換部を回路31の一つで構成されていてもよい。また、図11(B)に示すように、光電変換部を3個以上の回路で構成してもよい。
なお、上記R、G、Bの撮像データを得るための画素の配列は、例えば、図12(A)、(B)に示す形態とすることができる。図12(A)、(B)は、3×3の画素の上面形態の一例を示し、RGBの順序は限定されない。RおよびBの撮像データを得るための画素においては、分光素子の符号の下側にPD1が設けられている。また、Gの撮像データを得るための画素においては、分光素子の符号の下側にPD2が設けられている。
またR、G、Bのうち、いずれか1成分をカラーフィルタを用いて分光する構成としてもよい。図12(C)は一例であり、Rの撮像データを得るための画素上にカラーフィルタ(R)を設けた形態である。また、R、G、Bのうち、いずれか2成分をカラーフィルタを用いて分光する構成としてもよい。図12(D)は一例であり、RおよびGの撮像データを得るための画素上にそれぞれカラーフィルタ(R)、カラーフィルタ(G)を設けた形態である。このような構成とすることで、分光素子またはカラーフィルタの作製が容易になり、微細化、低コスト化が容易となる。
なお、図12(A)乃至図12(D)では、縦方向にRGBが並ぶ形態を示したが、RGBが横方向に並ぶ形態であってもよい。また、図12(E)に示すように半ピッチずれた画素を有する構成であってもよい。図12(E)の構成は、カラーフィルタを有する構成にも適用することができる。
また、本発明の一態様は、図12に示すRGBのそれぞれの1画素(計3画素)を一つの領域68に配置するとみなしたとき、図48(A)に示すように、領域68をX−Y方向にマトリクス状に配置した形態の撮像装置とすることができる。また、本発明の一態様は、図48(B)に示すように、画素領域68をX方向にライン状に配置した形態の撮像装置とすることができる。図48(B)の構成の撮像装置は、Y方向に走査することで平面の情報を読み取ることができる。
図13(A)は、回路部を含む撮像装置の断面図の一例である。回路部90は、シリコン基板に活性領域を有するトランジスタ51と、酸化物半導体を活性層とするトランジスタ52との組み合わせであり、例えば、インバータ回路やメモリ回路などを構成することができる。また、回路部92は、シリコン基板40に形成されるフォトダイオード60と、酸化物半導体を活性層とするトランジスタ56との組み合わせであり、例えば、図1に示す回路31または回路32などを構成することができる。なお、破線で示す配線および導電体(コンタクトプラグ)は、他の配線および導電体(コンタクトプラグ)と奥行き方向の位置が異なることを示している。
また、本実施の形態において、各配線、各電極および各導電体89を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体89を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。また、図面に示される配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各層に含まれる場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層が設けられる。例えば、絶縁層41乃至絶縁層43等(図13に絶縁層41は図示なし)は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層41乃至絶縁層43等の上面は、必要に応じてCMP(Chemical Mechanical Polishing)法等で平坦化処理を行うことが好ましい。
ここで、回路部92は、図1に示す光電変換部の一部に相当し、フォトダイオード60は、例えば、図1に示すフォトダイオード61またはフォトダイオード62に相当する。また、トランジスタ56は、図1に示すトランジスタ51またはトランジスタ53に相当する。
図13(A)において、フォトダイオード60と、トランジスタ56とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。また、回路部92の占有領域においてシリコン基板40にはトランジスタが形成されていないため、フォトダイオードの面積を広くすることができる。したがって、低照度環境においてもノイズの少ない画像を得ることができる。
なお、図13では、フォトダイオード60とトランジスタ51は、同じシリコン基板40に設ける構成を図示しているが、これに限らない、例えば、トランジスタ51をシリコン基板40に設け、別の基板に作製したフォトダイオードを貼り合わせてもよい。また、トランジスタ51をシリコン基板40に設けず、トランジスタ52、56と同様に酸化物半導体を活性層とするトランジスタで設けてもよい。また、図13(B)に示すようにトランジスタ51、52、56をシリコン基板40に設けてもよい(トランジスタ52は図示せず)。また、トランジスタ51以外の素子もシリコン基板40に設けてもよい。たとえば、シリコン基板40に、容量素子、ダイオード、抵抗素子、などを設けてもよい。
なお、図13(A)に示す構成において、トランジスタ51およびフォトダイオード60を有する領域と、トランジスタ52およびトランジスタ56との間には絶縁層95が設けられる。
トランジスタ51の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ51の信頼性を向上させる効果がある。一方、トランジスタ52およびトランジスタ56等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ52およびトランジスタ56等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層95を設けることが好ましい。絶縁層95により、一方の層に水素を閉じ込めることでトランジスタ51の信頼性を向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ52およびトランジスタ56等の信頼性も同時に向上させることができる。
絶縁層95としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
また、シリコン基板40はバルクのシリコン基板に限らず、SOI基板であってもよい。また、シリコン基板40に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
なお、トランジスタ51は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、FIN(フィン)型、TRI−GATE(トライゲート)型などのトランジスタなどとすることができる。
また、トランジスタ56は、状況に応じて酸化物半導体だけでなく、様々な半導体を有することができる。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などを有することもできる。
また、本発明の態様の撮像装置は、図14(A)に示す形態であってもよい。
図13(A)、(B)に示すフォトダイオード60の変形例である光電変換素子80には、様々な形態の素子を用いることができる。図14(A)では、セレン系材料を光電変換層81に用いた形態を図示している。セレン系材料を用いた光電変換素子80は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層81を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層81は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極86側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層81は、銅、インジウム、セレンの化合物(CIS)を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物(CIGS)を含む層であってもよい。CISおよびCIGSでは、セレンの単層と同様にアバランシェ増倍が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子80は、例えば、金属材料などで形成された電極86と透光性導電層82との間に光電変換層81を有する構成とすることができる。また、CISおよびCIGSはp型半導体であり、接合を形成するためにn型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧(例えば、10V以上)を印加することが好ましい。OSトランジスタは、Siトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いOSトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、図14(A)では、光電変換層81および透光性導電層82を画素回路間で分離しない構成としているが、図15(A)に示すように回路間で分離する構成としてもよい。また、画素間における電極86を有さない領域には、絶縁体で隔壁77を設け、光電変換層81および透光性導電層82に亀裂が入らないようにすることが好ましいが、図15(B)に示すように隔壁77を設けない構成としてもよい。また、図14(A)では、導光性導電層82と配線87との間に配線88および導電体89を介する構成を図示しているが、図15(C)、(D)に示すように透光性導電層82と配線87が直接接する形態としてもよい。
また、電極86および配線87等は多層としてもよい。例えば、図16(A)に示すように、電極86を導電層86a、86bの二層とし、配線87を導電層87a、87bの二層とすることができる。図16(A)の構成においては、例えば、86aおよび87aを低抵抗の金属等を選択して形成し、86bおよび87bを光電変換層81とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層82と接触することにより電蝕を起こすことがある。そのような金属を導電層87aに用いた場合でも導電層87bを介することによって電蝕を防止することができる。
導電層86bおよび導電層87bには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層86aおよび導電層87aには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層41等が多層である構成であってもよい。例えば、図16(B)に示すように、絶縁層41が絶縁層41aおよび絶縁層41bを有し、かつ絶縁層41aと絶縁層41bとのエッチングレート等が異なる場合は、導電体89は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体89は段差を有するようになる。なお、ここでは絶縁層41が2層である例を示したが、絶縁層41およびその他の絶縁層は3層以上の構成であってもよい。
なお、隔壁77は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁77は、トランジスタ等に対する遮光のため、および/または1画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
なお、図14(A)において、トランジスタ52、56はバックゲートを有する形態を例示しているが、図14(B)に示すように、バックゲートを有さない形態であってもよい。また、図14(C)に示すように一部のトランジスタ、例えばトランジスタ56のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
また、光電変換素子80には、非晶質シリコン膜や微結晶シリコン膜などを用いたpin型ダイオード素子などを用いてもよい。
例えば、図17は光電変換素子80にpin型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、n型の半導体層85、i型の半導体層84、およびp型の半導体層83が順に積層された構成を有している。i型の半導体層84には非晶質シリコンを用いることが好ましい。また、p型の半導体層83およびn型の半導体層85には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図17に示す光電変換素子80では、カソードとして作用するn型の半導体層85がトランジスタ56と電気的な接続を有する電極86と電気的な接続を有する。また、アノードとして作用するp型の半導体層83が導電体89を介して配線87と電気的な接続を有する。
なお、いずれの場合においても、p型の半導体層83が受光面となるように光電変換素子80を形成することが好ましい。p型の半導体層83を受光面とすることで、光電変換素子80の出力電流を高めることができる。そのため、光電変換素子80のアノードおよびカソードにおいて、それぞれに接続される配線等の接続形態が図17とは逆となる場合もある。
また、pin型の薄膜フォトダイオードの形態を有する光電変換素子80の構成、ならびに光電変換素子80および配線の接続形態は、図18(A)、(B)、(C)、(D)、(E)、(F)に示す例であってもよい。なお、光電変換素子80の構成、光電変換素子80と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図18(A)は、光電変換素子80のp型の半導体層83と接する透光性導電層82を設けた構成である。透光性導電層82は電極として作用し、光電変換素子80の出力電流を高めることができる。
透光性導電層82には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層82は単層に限らず、異なる膜の積層であっても良い。
図18(B)は、光電変換素子80のp型の半導体層83と配線88が電気的な接続を直接有する構成である。
図18(C)は、光電変換素子80のp型の半導体層83と接する透光性導電層82が設けられ、配線88と透光性導電層82が電気的な接続を有する構成である。
図18(D)は、光電変換素子80を覆う絶縁層にp型の半導体層83が露出する開口部が設けられ、当該開口部を覆う透光性導電層82と配線88が電気的な接続を有する構成である。
図18(E)は、光電変換素子80を貫通する導電体89が設けられた構成である。当該構成では、配線87は導電体89を介してp型の半導体層83と電気的に接続される。なお、図面上では、配線87と電極86とは、n型の半導体層83を介して見かけ上導通してしまう形態を示している。しかしながら、n型の半導体層83の横方向の抵抗が高いため、配線87と上記電極層との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子80は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、p型の半導体層83と電気的に接続される導電体89は複数であってもよい。
図18(F)は、図18(E)の光電変換素子80に対して、p型の半導体層83と接する透光性導電層82を設けた構成である。
なお、図18(D)、図18(E)、および図18(F)に示す光電変換素子80では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子80は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図14(A)に示すように、光電変換層81を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコンを光電変換層とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、撮像装置は、図19(A1)及び図19(B1)に示すように湾曲させてもよい。図19(A1)は、撮像装置を同図中の二点鎖線X1−X2の方向に湾曲させた状態を示している。図19(A2)は、図19(A1)中の二点鎖線X1−X2で示した部位の断面図である。図19(A3)は、図19(A1)中の二点鎖線Y1−Y2で示した部位の断面図である。
図19(B1)は、撮像装置を同図中の二点鎖線X3−X4の方向に湾曲させ、かつ、同図中の二点鎖線Y3−Y4の方向に湾曲させた状態を示している。図19(B2)は、図19(B1)中の二点鎖線X3−X4で示した部位の断面図である。図19(B3)は、図19(B1)中の二点鎖線Y3−Y4で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、画素回路の駆動方法の一例について説明する。
(実施の形態2)
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態1で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバルシャッタ方式とローリングシャッタ方式が知られている。
図20は、グローバルシャッタ方式におけるタイミングチャートである。なお、図20は、マトリクス状に複数の画素回路を有し、当該画素回路に図1の回路を有する撮像装置を例として、第1行目から第n行目(nは3以上の自然数)の画素回路の動作を説明するものである。
図20において、信号501、信号502、信号503は、第1行目、第2行目、第n行目の各画素回路に接続された配線PRに入力される信号である。また、信号504、信号506、信号508は、第1行目、第2行目、第n行目の各画素回路に接続された配線TX1に入力される信号である。また、信号505、信号507、信号509は、第1行目、第2行目、第n行目の各画素回路に接続された配線TX2に入力される信号である。
また、信号510、信号511、信号512は、第1行目、第2行目、第n行目の各画素回路に接続された配線SELに入力される信号である。
また、信号510、信号511、信号512は、第1行目、第2行目、第n行目の各画素回路に接続された配線SELに入力される信号である。
また、期間515は、1回の撮像に要する期間である。また、期間516は、各行の画素回路が同じタイミングでリセット動作および蓄積動作を行う期間である。選択動作は各行の画素回路で順次行われる。一例として、期間517は、第1行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作および蓄積動作が行われ、1行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体が動体であっても歪の小さい画像を取得することができる。
一方、図21は、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、信号501乃至512は図20の説明を参照することができる。期間615は1回の撮像に要する期間である。期間621は、第1行目の画素がリセット動作および蓄積動作を行う期間である。期間622は、第2行目の画素がリセット動作および蓄積動作を行う期間である。期間623は、第n行目の画素がリセット動作および蓄積動作を行う期間である。また、期間617は、1行目の画素回路が選択動作を行っている期間である。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、一行目の最終行目では撮像のタイミングが異なるため、動体が被写体である場合は歪の大きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了するまで、電荷蓄積部(FD2)の電位を長時間保つ必要がある。電荷蓄積部(FD2)の電位の長時間の保持は、トランジスタ55などにチャネル形成領域を酸化物半導体で形成した極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ55などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ電流が高いために電荷蓄積部(FD2)の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図22(A)、(B)は、本発明の一態様のトランジスタ101の上面図および断面図である。図22(A)は上面図であり、図22(A)に示す一点鎖線B1−B2方向の断面が図22(B)に相当する。また、図22(A)に示す一点鎖線B3−B4方向の断面が図28(A)に相当する。また、一点鎖線B1−B2方向をチャネル長方向、一点鎖線B3−B4方向をチャネル幅方向と呼称する場合がある。
トランジスタ101は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130と、酸化物半導体層130と電気的に接続する導電層140および導電層150と、酸化物半導体層130、導電層140および導電層150と接する絶縁層160と、絶縁層160と接する導電層170と、導電層140、導電層150、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と、を有する。また、必要に応じて絶縁層180に平坦化膜としての機能を付加してもよい。
ここで、導電層140はソース電極層、導電層150はドレイン電極層、絶縁層160はゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
また、図22(B)に示す領域231はソース領域、領域232はドレイン領域、領域233はチャネル形成領域として機能することができる。領域231および領域232は導電層140および導電層150とそれぞれ接しており、導電層140および導電層150として酸素と結合しやすい導電材料を用いれば領域231および領域232を低抵抗化することができる。
具体的には、酸化物半導体層130と導電層140および導電層150とが接することで酸化物半導体層130内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層130内に残留または外部から拡散する水素との相互作用により、領域231および領域232は低抵抗のn型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
また、導電層170は、導電層171および導電層172の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電層140および導電層150は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図23(A)、(B)に示す構成であってもよい。図23(A)はトランジスタ102の上面図であり、図23(A)に示す一点鎖線C1−C2方向の断面が図23(B)に相当する。また、図23(A)に示す一点鎖線C3−C4方向の断面は、図28(B)に相当する。また、一点鎖線C1−C2方向をチャネル長方向、一点鎖線C3−C4方向をチャネル幅方向と呼称する場合がある。
トランジスタ102は、ゲート絶縁膜として作用する絶縁層160の端部とゲート電極層として作用する導電層170の端部とを一致させない点を除き、トランジスタ101と同様の構成を有する。トランジスタ102の構造は、導電層140および導電層150が絶縁層160で広く覆われているため、導電層140および導電層150と導電層170との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ101およびトランジスタ102は、導電層170と導電層140および導電層150が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために3nm以上300nm未満とすることが好ましい。一方で、酸化物半導体層130にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図24(A)、(B)に示す構成であってもよい。図24(A)はトランジスタ103の上面図であり、図24(A)に示す一点鎖線D1−D2方向の断面が図24(B)に相当する。また、図24(A)に示す一点鎖線D3−D4方向の断面は、図28(A)に相当する。また、一点鎖線D1−D2方向をチャネル長方向、一点鎖線D3−D4方向をチャネル幅方向と呼称する場合がある。
トランジスタ103は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接する導電層170と、酸化物半導体層130、絶縁層160および導電層170を覆う絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて酸化物半導体層130と電気的に接続する導電層140および導電層150を有する。また、必要に応じて絶縁層180、導電層140および導電層150に接する絶縁層(平坦化膜)などを有していてもよい。
ここで、導電層140はソース電極層、導電層150はドレイン電極層、絶縁層160はゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
また、図24(B)に示す領域231はソース領域、領域232はドレイン領域、領域233はチャネル形成領域として機能することができる。領域231および領域232は絶縁層175と接しており、例えば絶縁層175として水素を含む絶縁材料を用いれば領域231および領域232を低抵抗化することができる。
具体的には、絶縁層175を形成するまでの工程により領域231および領域232に生じる酸素欠損と、絶縁層175から領域231および領域232に拡散する水素との相互作用により、領域231および領域232は低抵抗のn型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。
また、本発明の一態様のトランジスタは、図25(A)、(B)に示す構成であってもよい。図25(A)はトランジスタ104の上面図であり、図25(A)に示す一点鎖線E1−E2方向の断面が図25(B)に相当する。また、図25(A)に示す一点鎖線E3−E4方向の断面は、図28(A)に相当する。また、一点鎖線E1−E2方向をチャネル長方向、一点鎖線E3−E4方向をチャネル幅方向と呼称する場合がある。
トランジスタ104は、導電層140および導電層150が酸化物半導体層130の端部を覆うように接している点を除き、トランジスタ103と同様の構成を有する。
また、図25(B)に示す領域331および領域334はソース領域、領域332および領域335はドレイン領域、領域333はチャネル形成領域として機能することができる。領域331および領域332はトランジスタ101における領域231および領域232と同様に低抵抗化することができる。また、領域334および領域335はトランジスタ103における領域231および領域232と同様に低抵抗化することができる。なお、チャネル長方向における領域334および領域335の長さが100nm以下、好ましくは50nm以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため、上述したような低抵抗化を行わない構成とすることもできる。
トランジスタ103およびトランジスタ104は、導電層170と導電層140および導電層150が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図26(A)、(B)に示す構成であってもよい。図26(A)はトランジスタ105の上面図であり、図26(A)に示す一点鎖線F1−F2方向の断面が図26(B)に相当する。また、図26(A)に示す一点鎖線F3−F4方向の断面は、図28A)に相当。また、一点鎖線F1−F2方向をチャネル長方向、一点鎖線F3−F4方向をチャネル幅方向と呼称する場合がある。
トランジスタ105は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電層151と、酸化物半導体層130、導電層141、導電層151と接する絶縁層160と、絶縁層160と接する導電層170と、酸化物半導体層130、導電層141、導電層151、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層などを有していてもよい。
ここで、導電層141および導電層151は、酸化物半導体層130の上面と接し、側面には接しない構成となっている。
トランジスタ105は、導電層141および導電層151を有する点、絶縁層175および絶縁層180に設けられた開口部を有する点、ならびに当該開口部を通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有する点を除き、トランジスタ101と同様の構成を有する。導電層140(導電層141および導電層142)はソース電極層として作用させることができ、導電層150(導電層151および導電層152)はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図27(A)、(B)に示す構成であってもよい。図27(A)はトランジスタ106の上面図であり、図27(A)に示す一点鎖線G1−G2方向の断面が図27(B)に相当する。また、図27(A)に示す一点鎖線G3−G4方向の断面は、図28(A)に相当する。また、一点鎖線G1−G2方向をチャネル長方向、一点鎖線G3−G4方向をチャネル幅方向と呼称する場合がある。
トランジスタ106は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電層151と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接する導電層170と、絶縁層120、酸化物半導体層130、導電層141、導電層151、絶縁層160、導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層(平坦化膜)などを有していてもよい。
ここで、導電層141および導電層151は、酸化物半導体層130の上面と接し、側面には接しない構成となっている。
トランジスタ106は、導電層141および導電層151を有する点を除き、トランジスタ103と同様の構成を有する。導電層140(導電層141および導電層142)はソース電極層として作用させることができ、導電層150(導電層151および導電層152)はドレイン電極層として作用させることができる。
トランジスタ105およびトランジスタ106の構成では、導電層140および導電層150が絶縁層120と接しない構成であるため、絶縁層120中の酸素が導電層140および導電層150に奪われにくくなり、絶縁層120から酸化物半導体層130中への酸素の供給を容易とすることができる。
なお、トランジスタ103における領域231および領域232、トランジスタ104およびトランジスタ106における領域334および領域335には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。なお、ここでは、導電体化された酸化物半導体を酸化物導電体という。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図29(A)、(B)、(C)、(D)、(E)、(F)に示すチャネル長方向の断面図、ならびに図28(C)、(D)に示すチャネル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を備えていてもよい。当該導電層を第2のゲート電極層(バックゲート)として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図29(A)、(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層170と導電層173を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層170とは異なる定電位を導電層173に供給すればよい。導電層170と導電層173を同電位とするには、例えば、図28(D)に示すように、導電層170と導電層173とをコンタクトホールを介して電気的に接続すればよい。
また、図22乃至図27におけるトランジスタ101乃至トランジスタ106では、酸化物半導体層130が単層である例を図示したが、酸化物半導体層130は積層であってもよい。トランジスタ101乃至トランジスタ106の酸化物半導体層130は、図30または図31に示す酸化物半導体層130と入れ替えることができる。
図30(A)、(B)、(C)は、二層構造である酸化物半導体層130の上面図および断面図である。図30(A)は上面図であり、図30(A)に示す一点鎖線A1−A2方向の断面が図30(B)に相当する。また、図30(A)に示す一点鎖線A3−A4方向の断面が図30(C)に相当する。
また、図31(A)、(B)、(C)は、三層構造である酸化物半導体層130の上面図および断面図である。図31(A)は上面図であり、図31(A)に示す一点鎖線A1−A2方向の断面が図31(B)に相当する。また、図31(A)に示す一点鎖線A3−A4方向の断面が図31(C)に相当する。
酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図32(A)、(B)に示す構成であってもよい。図32(A)はトランジスタ107の上面図であり、図32(A)に示す一点鎖線H1−H2方向の断面が図32(B)に相当する。また、図32(A)に示す一点鎖線H3−H4方向の断面が図38(A)に相当する。また、一点鎖線H1−H2方向をチャネル長方向、一点鎖線H3−H4方向をチャネル幅方向と呼称する場合がある。
トランジスタ107は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に接続する導電層140および導電層150と、当該積層、導電層140および導電層150と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層160と接する導電層170と、導電層140、導電層150、酸化物半導体層130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と、を有する。また、必要に応じて絶縁層180に平坦化膜としての機能を付加してもよい。
トランジスタ107は、領域231および領域232において酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)である点、および導電層140および導電層150と絶縁層160との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、トランジスタ101と同様の構成を有する。
また、本発明の一態様のトランジスタは、図33(A)、(B)に示す構成であってもよい。図33(A)はトランジスタ108の上面図であり、図33(A)に示す一点鎖線I1−I2方向の断面が図33(B)に相当する。また、図33(A)に示す一点鎖線I3−I4方向の断面が図38(B)に相当する。また、一点鎖線I1−I2方向をチャネル長方向、一点鎖線I3−I4方向をチャネル幅方向と呼称する場合がある。
トランジスタ108は、絶縁層160および酸化物半導体層130cの端部が導電層170の端部と一致しない点がトランジスタ107と異なる。
また、本発明の一態様のトランジスタは、図34(A)、(B)に示す構成であってもよい。図34(A)はトランジスタ109の上面図であり、図34(A)に示す一点鎖線J1−J2方向の断面が図34(B)に相当する。また、図34(A)に示す一点鎖線J3−J4方向の断面が図38(A)に相当する。また、一点鎖線J1−J2方向をチャネル長方向、一点鎖線J3−J4方向をチャネル幅方向と呼称する場合がある。
トランジスタ109は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層160と接する導電層170と、当該積層、酸化物半導体層130c、絶縁層160および導電層170を覆う絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて当該積層と電気的に接続する導電層140および導電層150を有する。また、必要に応じて絶縁層180、導電層140および導電層150に接する絶縁層(平坦化膜)などを有していてもよい。
トランジスタ109は、領域231および領域232において酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ103と同様の構成を有する。
また、本発明の一態様のトランジスタは、図35(A)、(B)に示す構成であってもよい。図35(A)はトランジスタ110の上面図であり、図35(A)に示す一点鎖線K1−K2方向の断面が図35(B)に相当する。また、図35(A)に示す一点鎖線K3−K4方向の断面が図38(A)に相当する。また、一点鎖線K1−K2方向をチャネル長方向、一点鎖線K3−K4方向をチャネル幅方向と呼称する場合がある。
トランジスタ110は、領域231および領域232において酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ104と同様の構成を有する。
また、本発明の一態様のトランジスタは、図36(A)、(B)に示す構成であってもよい。図36(A)はトランジスタ111の上面図であり、図36(A)に示す一点鎖線K1−K2方向の断面が図36(B)に相当する。また、図36(A)に示す一点鎖線K3−K4方向の断面が図38(A)に相当する。また、一点鎖線K1−K2方向をチャネル長方向、一点鎖線K3−K4方向をチャネル幅方向と呼称する場合がある。
トランジスタ111は、基板115と接する絶縁層120と、絶縁層120と接する酸化物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に接続する導電層141および導電層151と、当該積層、導電層141および導電層151と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層160と接する導電層170と、当該積層、導電層141、導電層151、酸化物半導体層130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層(平坦化膜)などを有していてもよい。
トランジスタ111は、領域231および領域232において酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)である点、および導電層141および導電層151と絶縁層160との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、トランジスタ105と同様の構成を有する。
また、本発明の一態様のトランジスタは、図37(A)、(B)に示す構成であってもよい。図37(A)はトランジスタ112の上面図であり、図37(A)に示す一点鎖線M1−M2方向の断面が図37(B)に相当する。また、図37(A)に示す一点鎖線M3−M4方向の断面が図38(A)に相当する。また、一点鎖線M1−M2方向をチャネル長方向、一点鎖線M3−M4方向をチャネル幅方向と呼称する場合がある。
トランジスタ112は、領域331、領域332、領域334および領域335において酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)である点、領域333において酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ106と同様の構成を有する。
また、本発明の一態様のトランジスタは、図39(A)、(B)、(C)、(D)、(E)、(F)に示すチャネル長方向の断面図、ならびに図38(C)、(D)に示すチャネル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を備えていてもよい。当該導電層を第2のゲート電極層(バックゲート)として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図39(A)、(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層140(ソース電極層)および導電層150(ドレイン電極層)は、図40(A)、(B)に示す上面図(酸化物半導体層130、導電層140および導電層150のみを図示)のように酸化物半導体層の幅(WOS)よりも導電層140および導電層150の幅(WSD)が長く形成されていてもよいし、短く形成されていてもよい。WOS≧WSD(WSDはWOS以下)とすることで、ゲート電界が酸化物半導体層130全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。
本発明の一態様のトランジスタ(トランジスタ101乃至トランジスタ109)では、いずれの構成においても、ゲート電極層である導電層170は、ゲート絶縁膜である絶縁層160を介して酸化物半導体層130のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。
また、酸化物半導体層130bおよび酸化物半導体層130cを有するトランジスタ、ならびに酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cを有するトランジスタにおいては、酸化物半導体層130を構成する二層または三層の材料を適切に選択することで酸化物半導体層130bに電流を流すことができる。酸化物半導体層130bに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、酸化物半導体層130bを厚くすると、オン電流を向上させることができる。例えば、酸化物半導体層130bの膜厚を100nm乃至200nmとしてもよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
なお、本明細書において、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、実施の形態5に示したトランジスタの構成要素について詳細を説明する。
本実施の形態では、実施の形態5に示したトランジスタの構成要素について詳細を説明する。
基板115は、トランジスタおよび/またはフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものである。なお、シリコン基板にp−ch型のトランジスタを形成する場合は、n−型の導電型を有するシリコン基板を用いることが好ましい。または、n−型またはi型のシリコン層を有するSOI基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、(110)面であることが好ましい。(110)面にp−ch型トランジスタを形成することで、移動度を高くすることができる。
絶縁層120は、基板115に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層130に酸素を供給する役割を担うことができる。したがって、絶縁層120は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処理で行われるTDS法にて、酸素原子に換算しての酸素の放出量が1.0×1019atoms/cm3以上である膜とする。また、絶縁層120は、層間絶縁膜としての機能も有し、表面が平坦になるようにCMP(Chemical Mechanical Polishing)法等で平坦化処理を行ってもよい。
例えば、絶縁層120には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層130が酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cを絶縁層120側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層130が単層の場合は、本実施の形態に示す、酸化物半導体層130bに相当する層を用いればよい。
また、酸化物半導体層130が二層の場合は、本実施の形態に示す、酸化物半導体層130bに相当する層および酸化物半導体層130cに相当する層を絶縁層120側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層130bと酸化物半導体層130cとを入れ替えることもできる。
また、酸化物半導体層130が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層130に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層130bには、酸化物半導体層130aおよび酸化物半導体層130cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差(イオン化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギーギャップ)を差し引いた値として求めることができる。
酸化物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層130bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上であって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層170に電界を印加すると、酸化物半導体層130のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層130bにチャネルが形成される。
また、酸化物半導体層130aは、酸化物半導体層130bを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層130bと絶縁層120が接した場合の界面と比較して、酸化物半導体層130bと酸化物半導体層130aとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層130aを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層130cは、酸化物半導体層130bを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層130bとゲート絶縁膜(絶縁層160)が接した場合の界面と比較して、酸化物半導体層130bと酸化物半導体層130cとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層130cを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層130aおよび酸化物半導体層130cには、例えば、Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層130bよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130cとして用いることのできる酸化物半導体は、少なくともInもしくはZnを含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ga、Sn、Hf、Al、またはZr等がある。また、他のスタビライザーとしては、ランタノイドであるLa、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主成分として有する酸化物という意味である。また、InとGaとZn以外の金属元素が入っていてもよい。また、本明細書においては、In−Ga−Zn酸化物で構成した膜をIGZO膜とも呼ぶ。
また、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Y、Zr、La、Ce、またはNdから選ばれた一つの金属元素または複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
なお、酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cが、少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)を含むIn−M−Zn酸化物であるとき、酸化物半導体層130aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層130bをIn:M:Zn=x2:y2:z2[原子数比]、酸化物半導体層130cをIn:M:Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半導体層130bにおいて、y2がx2以上であるとトランジスタの電気特性を安定させることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2はx2の3倍未満であることが好ましい。
酸化物半導体層130aおよび酸化物半導体層130cにおけるZnおよびOを除いた場合において、InおよびMの原子数比率は、好ましくはInが50atomic%未満、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、Mが75atomic%以上とする。また、酸化物半導体層130bのZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが25atomic%以上、Mが75atomic%未満、さらに好ましくはInが34atomic%以上、Mが66atomic%未満とする。
また、酸化物半導体層130bは、酸化物半導体層130aおよび酸化物半導体層130cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なるため、InがMよりも多い酸化物はInがMと同等または少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体層130bにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層130aの厚さは、3nm以上100nm以下、好ましくは5nm以上50nm以下、さらに好ましくは5nm以上25nm以下とする。また、酸化物半導体層130bの厚さは、3nm以上200nm以下、好ましくは10nm以上150nm以下、さらに好ましくは15nm以上100nm以下とする。また、酸化物半導体層130cの厚さは、1nm以上50nm以下、好ましくは2nm以上30nm以下、さらに好ましくは3nm以上15nm以下とする。また、酸化物半導体層130bは、酸化物半導体層130aおよび酸化物半導体層130cより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性(i型)または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、1×1019/cm3未満であること、1×1015/cm3未満であること、1×1013/cm3未満であること、あるいは1×108/cm3未満であり、1×10−9/cm3以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、SIMS(Secondary Ion Mass Spectrometry)分析で見積もられる水素濃度が、2×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3以下であって、1×1017atoms/cm3以上になる領域を有するように制御する。また、窒素濃度は、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下であって、5×1016atoms/cm3以上になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満であり、1×1018atoms/cm3以上になる領域を有するように制御する。また、炭素濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満であって、6×1017atoms/cm3以上になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5V、または、10V程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数yA/μm乃至数zA/μmにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層130を酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cの積層構造とすることで、酸化物半導体層130bにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層130は、各層を単に積層するのではなく連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸構造(U Shape Well))が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層130aおよび酸化物半導体層130cにはIn:Ga:Zn=1:3:2、1:3:3、1:3:4、1:3:6、1:4:5、1:6:4または1:9:6(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。また、酸化物半導体層130bにはIn:Ga:Zn=1:1:1、2:1:3、5:5:6、または3:1:2(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。なお、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
酸化物半導体層130における酸化物半導体層130bはウェル(井戸)となり、チャネルは酸化物半導体層130bに形成される。なお、酸化物半導体層130は伝導帯下端のエネルギーが連続的に変化しているため、U字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層130aおよび酸化物半導体層130cと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層130aおよび酸化物半導体層130cがあることにより、酸化物半導体層130bと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層130aおよび酸化物半導体層130cの伝導帯下端のエネルギーと、酸化物半導体層130bの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層130bの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cには、結晶部が含まれることが好ましい。特にc軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、c軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層140およびドレイン電極層として作用する導電層150には、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいTiや、後のプロセス温度が比較的高くできることなどから、融点の高いWを用いることがより好ましい。また、低抵抗のCuやCu−Mnなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ105、トランジスタ106、トランジスタ111、トランジスタ112においては、例えば、導電層141および導電層151にW、導電層142および導電層152にTiとAlとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はn型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
ゲート絶縁膜として作用する絶縁層160には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層160は上記材料の積層であってもよい。なお、絶縁層160に、La、N、Zrなどを、不純物として含んでいてもよい。
また、絶縁層160の積層構造の一例について説明する。絶縁層160は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合に比べて膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層130と接する絶縁層120および絶縁層160においては、窒素酸化物に起因する準位密度が低い領域を有していてもよい。窒素酸化物の準位密度が低い酸化物絶縁層として、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化物の放出量の少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×1018個/cm3以上5×1019個/cm3以下である。なお、アンモニアの放出量は、膜の表面温度が50℃以上650℃以下、好ましくは50℃以上550℃以下の加熱処理による放出量とする。
絶縁層120および絶縁層160として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層170には、例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のCuまたはCu−Mn等の合金や上記材料とCuまたはCu−Mn等の合金との積層を用いてもよい。本実施の形態では、導電層171に窒化タンタル、導電層172にタングステンを用いて導電層170を形成する。
絶縁層175には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態2に示したトランジスタ103、トランジスタ104、トランジスタ106、トランジスタ109、トランジスタ110、およびトランジスタ112では、絶縁層175として水素を含む絶縁膜を用いることで酸化物半導体層の一部をn型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層175としては酸化アルミニウム膜を用いることもできる。特に、実施の形態2に示したトランジスタ101、トランジスタ102、トランジスタ105、トランジスタ107、トランジスタ108、およびトランジスタ111では絶縁層175に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層130への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層120からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層175上には絶縁層180が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層180は絶縁層120と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層180から放出される酸素は絶縁層160を経由して酸化物半導体層130のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流は低下する。
本発明の一態様のトランジスタ107乃至トランジスタ112では、チャネルが形成される酸化物半導体層130bを覆うように酸化物半導体層130cが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層130のチャネル幅方向を電気的に取り囲むようにゲート電極層(導電層170)が形成されているため、酸化物半導体層130に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層130が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層130bを酸化物半導体層130a上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層130が三層のトランジスタでは、酸化物半導体層130bを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、S値(サブスレッショルド値)の低減をはかることができる。したがって、ゲート電圧VGが0V時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、実施の形態3で説明したトランジスタ102、およびトランジスタ107の作製方法を説明する。
本実施の形態では、実施の形態3で説明したトランジスタ102、およびトランジスタ107の作製方法を説明する。
まず、基板115に含まれるシリコントランジスタの作製方法を説明する。ここでは、一例として、p−ch型トランジスタの作製方法を説明する。シリコン基板としては、n−型の単結晶シリコン基板を用い、表面に絶縁層(フィールド酸化膜とも言う)で分離した素子形成領域を形成する。素子分離領域の形成は、LOCOS法(Local Oxidation of Silicon)やSTI法(Shallow Trench Isolation)等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、SOI(Silicon on Insulator)基板等を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁膜を形成する。例えば、熱処理を行い素子形成領域の表面を酸化させることにより酸化シリコン膜を形成する。また、酸化シリコン膜を形成した後に窒化処理を行うことによって酸化シリコン膜の表面を窒化させてもよい。
次に、ゲート絶縁膜を覆うように導電膜を形成する。導電膜としては、Ta、W、Ti、Mo、Al、Cu、Cr、Nb等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
次に、導電膜を選択的にエッチングすることによって、ゲート絶縁膜上にゲート電極層を形成する。
次に、ゲート電極層を覆うように酸化シリコン膜または窒化シリコン膜等の絶縁膜を形成し、エッチバックを行ってゲート電極層の側面にサイドウォールを形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマスクおよびゲート電極層をマスクとして不純物元素を導入することによってp+型の不純物領域を形成する。ここでは、p−ch型のトランジスタを形成するため、不純物元素としては、p型を付与する不純物元素であるBやGa等を用いることができる。
以上でシリコン基板に活性領域を有するp−ch型のトランジスタが完成する。なお、当該トランジスタ上には窒化シリコン膜や酸化アルミニウム膜などのパッシベーション膜を形成することが好ましい。
次に、トランジスタを形成したシリコン基板上に層間絶縁膜を形成し、各種コンタクトプラグおよび各種配線を形成する。
続いて、図41および図42を用いてトランジスタ102の作製方法を説明する。なお、図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の断面を示す。また、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左右の図面で異なる。
酸化物半導体層130は、酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cの三層構造である場合を例示する。酸化物半導体層130が二層構造の場合は、酸化物半導体層130aおよび酸化物半導体層130bの二層とし、酸化物半導体層130が単層構造の場合は、酸化物半導体層130bの一層とすればよい。
まず、基板115上に絶縁層120を形成する。基板115の種類および絶縁層120の材質は実施の形態4の説明を参照することができる。なお、絶縁層120は、スパッタ法、CVD法、MBE(Molecular Beam Epitaxy)法などを用いて形成することができる。
また、絶縁層120にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層120から酸化物半導体層130への酸素の供給をさらに容易にすることができる。
なお、基板115の表面が絶縁体であり、後に設ける酸化物半導体層130への不純物拡散の影響が無い場合は、絶縁層120を設けない構成とすることができる。
次に、絶縁層120上に酸化物半導体層130aとなる酸化物半導体膜130A、酸化物半導体層130bとなる酸化物半導体膜130B、および酸化物半導体層130cとなる酸化物半導体膜130Cをスパッタ法、CVD法、MBE法などを用いて成膜する(図41(A)参照)。
酸化物半導体層130が積層構造である場合、酸化物半導体膜はロードロック室を備えたマルチチャンバー方式の成膜装置(例えばスパッタ装置)を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)できること、かつ、基板を100℃以上、好ましくは500℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスを高純度化することが好ましい。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下にまで高純度化することで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体膜130A、酸化物半導体膜130B、および酸化物半導体膜130Cには、実施の形態4で説明した材料を用いることができる。また、成膜法にスパッタ法を用いる場合は、実施の形態4で説明した材料をターゲットとして成膜することができる。
ただし、実施の形態4に詳細を記したように、酸化物半導体膜130Bには酸化物半導体膜130Aおよび酸化物半導体膜130Cよりも電子親和力が大きい材料を用いる。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、RFスパッタ法、DCスパッタ法、ACスパッタ法等を用いることができる。
酸化物半導体膜130Cの形成後に、第1の加熱処理を行ってもよい。第1の加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧で行えばよい。また、第1の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体膜130A、酸化物半導体膜130B、および酸化物半導体膜130Cの結晶性を高め、さらに絶縁層120、酸化物半導体膜130A、酸化物半導体膜130B、および酸化物半導体膜130Cから水素や水などの不純物を除去することができる。なお、第1の加熱処理は、後述する酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130cを形成するエッチングの後に行ってもよい。
次に、酸化物半導体膜130A上に第1の導電層を形成する。第1の導電層は、例えば、次の方法を用いて形成することができる。
まず、酸化物半導体膜130A上に第1の導電膜を形成する。第1の導電膜としては、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。
次に、第1の導電膜上にレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、液浸露光、EUV露光などの方法を用いて露光し、現像処理を行うことで第1のレジストマスクを形成する。なお、第1の導電膜とレジスト膜の間には密着剤として有機塗布膜を形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第1のレジストマスクを形成してもよい。
次に、第1のレジストマスクを用いて、第1の導電膜を選択的にエッチングし、第1のレジストマスクをアッシングすることにより導電層を形成する。
次に、上記導電層をハードマスクとして用い、酸化物半導体膜130A、酸化物半導体膜130B、および酸化物半導体膜130Cを選択的にエッチングして上記導電層を取り除き、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130cの積層からなる酸化物半導体層130を形成する(図41(B)参照)。なお、上記導電層を形成せずに、第1のレジストマスクを用いて酸化物半導体層130を形成してもよい。ここで、酸化物半導体層130に対して酸素イオンを注入してもよい。
次に、酸化物半導体層130を覆うように第2の導電膜を形成する。第2の導電膜としては、実施の形態6で説明した導電層140および導電層150に用いることのできる材料で形成すればよい。第2の導電膜の形成には、スパッタ法、CVD法、MBE法などを用いることができる。
次に、ソース領域およびドレイン領域となる部分の上に第2のレジストマスクを形成する。そして、第2の導電膜の一部をエッチングし、導電層140および導電層150を形成する(図41(C)参照)。
次に、酸化物半導体層130、導電層140および導電層150上に絶縁膜160Aを形成する。絶縁膜160Aは、実施の形態4で説明した絶縁層160に用いることのできる材料で形成すればよい。絶縁膜160Aの形成には、スパッタ法、CVD法、MBE法などを用いることができる。
次に、第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理と同様の条件で行うことができる。第2の加熱処理により、酸化物半導体層130に注入した酸素を酸化物半導体層130の全体に拡散させることができる。なお、第2の加熱処理を行わずに、第3の加熱処理で上記効果を得てもよい。
次に、絶縁膜160A上に導電層170となる第3の導電膜171Aおよび第4の導電膜172Aを形成する。第3の導電膜171Aおよび第4の導電膜172Aは、実施の形態3で説明した導電層171および導電層172に用いることのできる材料で形成すればよい第3の導電膜171Aおよび第4の導電膜172Aの形成には、スパッタ法、CVD法、MBE法などを用いることができる。
次に、第4の導電膜172A上に第3のレジストマスク156を形成する(図42(A)参照)。そして、第3のレジストマスク156を用いて、第3の導電膜171A、第4の導電膜172Aおよび絶縁膜160Aを選択的にエッチングし、導電層171および導電層172からなる導電層170、および絶縁層160を形成する(図42(B)参照)。なお、絶縁膜160Aをエッチングしない構造とすれば、トランジスタ102を作製することができる。
次に、酸化物半導体層130、導電層140、導電層150、絶縁層160および導電層170上に絶縁層175を形成する。絶縁層175の材質は、実施の形態3の説明を参照することができる。トランジスタ101の場合は、酸化アルミニウム膜を用いることが好ましい。絶縁層175は、スパッタ法、CVD法、MBE法などで形成することができる。
次に、絶縁層175上に絶縁層180を形成する(図42(C)参照)。絶縁層180の材質は、実施の形態4の説明を参照することができる。また、絶縁層180は、スパッタ法、CVD法、MBE法などで形成することができる。
また、絶縁層175および/または絶縁層180にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層175および/または絶縁層180から酸化物半導体層130への酸素の供給をさらに容易にすることができる。
次に、第3の加熱処理を行ってもよい。第3の加熱処理は、第1の加熱処理と同様の条件で行うことができる。第3の加熱処理により、絶縁層120、絶縁層175、絶縁層180から過剰酸素が放出されやすくなり、酸化物半導体層130の酸素欠損を低減することができる。
次に、トランジスタ107の作製方法について説明する。なお、上述したトランジスタ102の作製方法と重複する工程の詳細な説明は省略する。
基板115上に絶縁層120を形成し、当該絶縁層上に酸化物半導体層130aとなる酸化物半導体膜130A、および酸化物半導体層130bとなる酸化物半導体膜130Bをスパッタ法、CVD法、MBE法などを用いて成膜する(図43(A)参照)。
次に、第1の導電膜を酸化物半導体膜130B上に形成し、前述した方法と同様に第1のレジストマスクを用いて導電層を形成する、そして、当該導電層をハードマスクとして酸化物半導体膜130Aおよび酸化物半導体膜130Bを選択的にエッチングし、上記導電層を取り除いて酸化物半導体層130aおよび酸化物半導体層130bからなる積層を形成する(図43(B)参照)。なお、ハードマスクを形成せずに、第1のレジストマスクを用いて当該積層を形成してもよい。ここで、酸化物半導体層130aおよび酸化物半導体層130bに対して酸素イオンを注入してもよい。
次に、上記積層を覆うように第2の導電膜を形成する。そして、ソース領域およびドレイン領域となる部分の上に第2のレジストマスクを形成し、当該第2のレジストマスクを用いて第2の導電膜の一部をエッチングし、導電層140および導電層150を形成する(図43(C)参照)。
次に、酸化物半導体層130aおよび酸化物半導体層130bの積層上、ならびに導電層140および導電層150上に酸化物半導体層130cとなる酸化物半導体膜130Cを形成する。さらに、酸化物半導体膜130C上に絶縁膜160A、第3の導電膜171Aおよび第4の導電膜172Aを形成する。
次に、第4の導電膜172A上に第3のレジストマスク156を形成する(図44(A)参照)。そして、当該レジストマスクを用いて、第3の導電膜171A、第4の導電膜172A、絶縁膜160A、および酸化物半導体膜130Cを選択的にエッチングし、導電層171および導電層172からなる導電層170、絶縁層160、および酸化物半導体層130cを形成する(図44(B)参照)。なお、絶縁膜160Aおよび酸化物半導体膜130Cを第4のレジストマスクを用いてエッチングすることで、トランジスタ108を作製することができる。
次に、絶縁層120、酸化物半導体層130(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)、導電層140、導電層150、絶縁層160および導電層170上に絶縁層175および絶縁層180を形成する(図44(C)参照)。
以上の工程において、トランジスタ107を作製することができる。
次に、トランジスタ111の作製方法について説明する。なお、上述したトランジスタ102の作製方法と重複する工程の詳細な説明は省略する。
基板115上に絶縁層120を形成し、当該絶縁層上に酸化物半導体層130aとなる酸化物半導体膜130A、および酸化物半導体層130bとなる酸化物半導体膜130Bをスパッタ法、CVD法、MBE法などを用いて成膜する。そして、第1の導電膜を酸化物半導体膜130B上に形成し、第1のレジストマスクを用いて導電層141aを形成する(図45(A)参照)。
そして、導電層141aをハードマスクとして酸化物半導体膜130Aおよび酸化物半導体膜130Bを選択的にエッチングし、酸化物半導体層130a、酸化物半導体層130bおよび導電層141aからなる積層を形成する(図45(B)参照)。ここで、酸化物半導体層130aおよび酸化物半導体層130bに対して酸素イオンを注入してもよい。
次に、ソース領域およびドレイン領域となる部分の上に第2のレジストマスクを形成し、当該第2のレジストマスクを用いて導電層141aの一部をエッチングし、導電層141および導電層151を形成する(図45(C)参照)。
次に、酸化物半導体層130aおよび酸化物半導体層130bの積層上、ならびに導電層141および導電層151上に酸化物半導体層130cとなる酸化物半導体膜130Cを形成する。さらに、酸化物半導体膜130C上に絶縁膜160A、第3の導電膜171Aおよび第4の導電膜172Aを形成する。
次に、第4の導電膜172A上に第3のレジストマスク156を形成する(図46(A)参照)。そして、当該レジストマスクを用いて、第3の導電膜171A、第4の導電膜172A、絶縁膜160A、および酸化物半導体膜130Cを選択的にエッチングし、導電層171および導電層172からなる導電層170、絶縁層160、および酸化物半導体層130cを形成する(図46(B)参照)。
次に、絶縁層120、酸化物半導体層130(酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130c)、導電層140、導電層150、絶縁層160および導電層170上に絶縁層175および絶縁層180を形成する。
次に、絶縁層175および絶縁層180に導電層141および導電層151に達する開口部を設け、当該開口部を覆うように第5の導電膜を形成する。そして、第5の導電膜上に第4のレジストマスクを設け、当該レジストマスクを用いて、第5の導電膜を選択的にエッチングし、導電層142および導電層152を形成する(図46(C)参照)。
以上の工程において、トランジスタ107を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としては、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法などがある。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱CVD法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス(アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。例えば2種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第1の原料ガスの反応後、不活性ガスを導入し、第2の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第1の層を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Zn−O膜を成膜する場合には、トリメチルインジウム(In(CH3)3)、トリメチルガリウム(Ga(CH3)3)、およびジメチル亜鉛(Zn(CH3)2)を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体(ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム(TDMAH、Hf[N(CH3)2]4)やテトラキス(エチルメチルアミド)ハフニウムなどのハフニウムアミド)を気化させた原料ガスと、酸化剤としてオゾン(O3)の2種類のガスを用いる。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体(トリメチルアルミニウム(TMA、Al(CH3)3)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。他の材料としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス(O2、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを順次導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次導入してIn−O層を形成し、その後、Ga(CH3)3ガスとO3ガスを順次導入してGaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを順次導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態6)
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体(amorphous−like OS:amorphous−like Oxide Semiconductor)膜と呼ぶ。
amorphous−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。amorphous−like OS膜は、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、amorphous−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の結晶のa−b面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、amorphous−like OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態7)
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図47に示す。
図47(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部904、マイク905、スピーカー906、操作キー907、スタイラス908、カメラ909等を有する。なお、図47(A)に示した携帯型ゲーム機は、2つの表示部903と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ909には本発明の一態様の撮像装置を用いることができる。
図47(B)は携帯データ端末であり、筐体911、表示部912、カメラ919等を有する。表示部912が有するタッチパネル機能により情報の入出力を行うことができる。カメラ909には本発明の一態様の撮像装置を用いることができる。
図47(C)はデジタルカメラであり、筐体921、シャッターボタン922、マイク923、発光部927、レンズ925等を有する。レンズ925の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図47(D)は腕時計型の情報端末であり、筐体931、表示部932、リストバンド933、カメラ939等を有する。表示部932はタッチパネルとなっていてもよい。カメラ909には本発明の一態様の撮像装置を用いることができる。
図47(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、操作キー944、レンズ945、接続部946等を有する。操作キー944およびレンズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられている。そして、第1筐体941と第2筐体942とは、接続部946により接続されており、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能である。表示部943における映像を、接続部946における第1筐体941と第2筐体942との間の角度に従って切り替える構成としても良い。レンズ945の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図47(F)は複写機であり、筐体951に、読み取り部952、操作部953、センサ部954等を有する。センサ部954には、ライン状に画素が配置された本発明の一態様の撮像装置を用いることができ、画素の配置と直交する方向に走査することで平面の情報を読み取ることができる。なお、同様の構成はファクシミリやスキャナーにも適用することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
31 回路
32 回路
33 回路
34 回路
40 シリコン基板
41 絶縁層
41a 絶縁層
41b 絶縁層
43 絶縁層
51 トランジスタ
52 トランジスタ
53 トランジスタ
54 トランジスタ
55 トランジスタ
56 トランジスタ
57 トランジスタ
58 トランジスタ
59 トランジスタ
60 フォトダイオード
61 フォトダイオード
62 フォトダイオード
63 フォトダイオード
65B 分光素子
65G 分光素子
65R 分光素子
66 領域
67 ミラー
68 画素領域
77 隔壁
80 光電変換素子
81 光電変換層
82 透光性導電層
83 半導体層
84 半導体層
85 半導体層
86 電極
86a 導電層
86b 導電層
87 配線
87a 導電層
87b 導電層
88 配線
89 導電体
90 回路部
92 回路部
95 絶縁層
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
115 基板
120 絶縁層
130 酸化物半導体層
130a 酸化物半導体層
130A 酸化物半導体膜
130b 酸化物半導体層
130B 酸化物半導体膜
130c 酸化物半導体層
130C 酸化物半導体膜
140 導電層
141 導電層
141a 導電層
142 導電層
150 導電層
151 導電層
152 導電層
156 レジストマスク
160 絶縁層
160A 絶縁膜
170 導電層
171 導電層
171A 導電膜
172 導電層
172A 導電膜
173 導電層
175 絶縁層
180 絶縁層
231 領域
232 領域
233 領域
331 領域
332 領域
333 領域
334 領域
335 領域
501 信号
502 信号
503 信号
504 信号
505 信号
506 信号
507 信号
508 信号
509 信号
510 信号
511 信号
512 信号
515 期間
516 期間
517 期間
615 期間
617 期間
621 期間
622 期間
623 期間
901 筐体
902 筐体
903 表示部
904 表示部
905 マイク
906 スピーカー
907 操作キー
908 スタイラス
909 カメラ
911 筐体
912 表示部
919 カメラ
921 筐体
922 シャッターボタン
923 マイク
925 レンズ
927 発光部
931 筐体
932 表示部
933 リストバンド
939 カメラ
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 筐体
952 読み取り部
953 操作部
954 センサ部
1500 素子分離層
1510 遮光層
1520 絶縁層
1540 マイクロレンズ
1541 マイクロレンズ
32 回路
33 回路
34 回路
40 シリコン基板
41 絶縁層
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43 絶縁層
51 トランジスタ
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56 トランジスタ
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58 トランジスタ
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77 隔壁
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84 半導体層
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86 電極
86a 導電層
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87a 導電層
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110 トランジスタ
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1510 遮光層
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1540 マイクロレンズ
1541 マイクロレンズ
Claims (5)
- 画素回路と、分光素子と、を有し、
前記画素回路は、第1の回路と、第2の回路と、第3の回路と、第1の容量素子と、を有し、
前記第1の回路は、第1の光電変換素子と、第1のトランジスタと、第2のトランジスタと、を有し、
前記第2の回路は、第2の光電変換素子と、第3のトランジスタと、第4のトランジスタと、を有し、
前記第3の回路は、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、第2の容量素子と、を有し、
前記第1の光電変換素子の一方の端子は、前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第2のトランジスタのソースまたはドレインの一方は、前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の一方の端子と電気的に接続され、
前記第2の光電変換素子の一方の端子は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第4のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第4のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の一方の端子と電気的に接続され、
前記第5のトランジスタのソースまたはドレインの一方は、前記第1の容量素子の他方の端子と電気的に接続され、
前記第2の容量素子の一方の端子は、前記第1の容量素子の他方の端子と電気的に接続され、
前記第6のトランジスタのゲートは、前記第1の容量素子の他方の端子と電気的に接続され、
前記第6のトランジスタのソースまたはドレインの一方は、前記第7のトランジスタのソースまたはドレイン一方と電気的に接続され、
前記分光素子は、前記第1の光電変換素子または前記第2の光電変換素子上に設けられる撮像装置。 - 請求項1において、
前記第1の容量素子は、前記第2の容量素子よりも容量値が大きい撮像装置。 - 請求項1または請求項2において、
前記第1の光電変換素子の一方の端子および前記第1のトランジスタのソースまたはドレインの一方と、前記第1の容量素子の一方の端子との間における容量値と、
前記第2の光電変換素子の一方の端子および前記第3のトランジスタのソースまたはドレインの一方と、前記第1の容量素子の一方の端子との間における容量値とは、同等である撮像装置。 - 請求項1乃至請求項3のいずれか一において、
前記分光素子は、前記第1の光電変換素子と重なり、
前記分光素子は、前記画素回路に入射された光を第1の光と第2の光とに分光する機能を有し、
前記第1の光電変換素子には、前記第1の光が入射し、
前記第2の光電変換素子には、前記画素回路に入射された光と前記第2の光とが入射される撮像装置。 - 請求項4において、
前記第2の光電変換素子には、隣接する画素の分光素子により分光された第3の光が入射される撮像装置。
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