KR102506334B1 - 표시 장치 - Google Patents

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capacitor
display device
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김일주
정미혜
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 기판 및 기판 위에 위치하는 박막 트랜지스터를 포함하며, 박막 트랜지스터는, 기판 위에 위치하는 제1 게이트 전극, 제1 게이트 전극 위에 위치하여 제1 게이트 전극의 일부와 중첩하며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층, 반도체층 위에 위치하는 제2 게이트 전극 및 제2 게이트 전극 위에 위치하며, 소스 영역 및 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 포함하되, 제1 게이트 전극과 드레인 영역이 중첩하여 이루는 제1 면적과 제1 게이트 전극과 소스 영역이 중첩하여 이루는 제2 면적은 서로 다를 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
액정 표시 장치(LCD), 유기 발광 표시 장치(OLED)와 같은 표시 장치는 영상이 표시되는 표시 패널(display panel)과 이를 구동하기 위한 게이트 구동부(gate driver), 데이터 구동부(data driver) 등의 구동부를 포함한다. 구동부는 별도의 칩으로 형성되어 표시 패널에 전기적으로 연결될 수 있다. 최근에는 게이트 구동부를 별도의 칩으로 형성하지 않고 표시 패널에 집적하는 기술이 개발되고 있다.
게이트 구동부는 스위칭 소자인 트랜지스터(transistor)와 저장 소자인 축전기(capacitor)를 포함한다. 게이트 구동부가 표시 패널에 집적되는 경우, 게이트 구동부는 표시 패널의 주변 영역(peripheral area) 즉, 영상이 표시되는 표시 영역(display area) 외곽에 배치될 수 있다. 표시 장치의 베젤(bezel) 폭을 줄이기 위해서 표시 패널의 주변 영역의 폭을 줄이는 것이 요구된다. 하지만 표시 패널의 주변 영역에 게이트 구동부가 배치되는 경우 주변 영역의 폭을 줄이는데 한계가 있다.
상기한 바와 같은 기술적 배경을 바탕으로, 본 발명은 게이트 구동부의 폭을 줄일 수 있는 표시 장치를 제공하고자 한다.
또한, 게이트 구동부를 통해 출력되는 신호에서 발생되는 리플(ripple)을 방지할 수 있는 표시 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시 장치는, 기판 및 상기 기판 위에 위치하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하여 상기 제1 게이트 전극의 일부와 중첩하며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층 위에 위치하는 제2 게이트 전극 및 상기 제2 게이트 전극 위에 위치하며, 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 포함하되, 상기 제1 게이트 전극과 상기 드레인 영역이 중첩하여 이루는 제1 면적과 상기 제1 게이트 전극과 상기 소스 영역이 중첩하여 이루는 제2 면적은 서로 다를 수 있다.
상기 제1 면적이 상기 제2 면적 보다 더 클 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결될 수 있다.
상기 반도체층은 산화물 반도체일 수 있다.
상기 기판은, 복수의 화소들이 위치하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함할 수 있다.
상기 주변 영역에 위치하며, 상기 복수의 화소들을 구동하는 구동부를 더 포함할 수 있다.
상기 구동부는 게이트 구동부일 수 있다.
상기 구동부는 상기 박막 트랜지스터로 이루어질 수 있다.
상기 박막 트랜지스터에 연결된 축전기를 더 포함할 수 있다.
상기 축전기는, 상기 기판 위에 위치하는 제1 커패시터 전극, 상기 제1 커패시터 전극 위에 위치하는 제2 커패시터 전극 및 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 위치하는 유전층을 포함할 수 있다.
상기 제1 커패시터 전극과 상기 제2 게이트 전극은 동일한 물질로 이루어질 수 있다.
상기 제2 커패시터 전극은 상기 드레인 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 커패시터 전극은 상기 제2 게이트 전극에 연결되고, 상기 제2 커패시터 전극은 상기 드레인 전극에 연결될 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제1 절연층을 더 포함할 수 있다.
상기 제1 절연층은 제1 접촉 구멍을 가지며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 접촉 구멍을 통해 서로 연결될 수 있다.
상기한 바와 같은 표시 장치에 의하면, 게이트 구동부에 포함된 축전기가 차지하는 면적을 줄여, 게이트 구동부의 폭을 줄일 수 있다.
또한, 게이트 구동부의 폭을 줄여, 표시 장치의 베젤 폭을 줄일 수 있다.
또한, 게이트 구동부에서 출력되는 신호에서 발생되는 리플을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 한 스테이지의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 박막 트랜지스터 및 축전기의 배치도이다.
도 5는 도 4의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 6은 도 4의 하나의 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 7은 도 4의 Ⅶ-Ⅶ'을 따라 자른 단면도이다.
도 8은 도 4의 Ⅷ-Ⅷ'을 따라 자른 단면도이다.
도 9는 도 3의 X 영역의 정전 용량의 관계를 간략히 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성을 개략적으로 나타낸 도면이다.
우선, 도 1을 참조하여, 본 실시예의 표시 장치의 전체적인 구조에 대해 살펴 보기로 한다. 본 실시예의 표시 장치는 표시 패널(300), 데이터 구동부(460), 게이트 구동부(500), 신호 제어부(600) 등을 포함한다.
표시 패널(300)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 주변 영역(PA)에는 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500) 등이 배치된다.
표시 영역(DA)의 데이터선(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가받을 수 있다. 이때, 데이터 구동부(460)는 표시 패널(300)에 부착된 가요성 인쇄회로기판(flexible printed circuit board, FPCB)(450) 위에 형성된 집적 회로(IC) 형태일 수 있다.
데이터선(D1-Dm)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장되어, 주변 영역(PA)에서 팬아웃부(미도시)의 적어도 일부분을 형성할 수 있다.
게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(signal controller, 600)에 의하여 제어된다. 가요성 인쇄회로기판(450) 외측에는 인쇄회로기판(400)이 위치하여 신호 제어부(600)로부터의 신호를 데이터 구동부(460) 및 게이트 구동부(500)로 전달할 수 있다.
복수의 신호선들(SL)을 통해 신호 제어부(600)에서 게이트 구동부(500)로 제공되는 신호는 수직 개시 신호, 클록 신호 등의 신호 및 특정 레벨의 저전압을 제공하는 신호를 포함할 수 있다.
표시 영역(DA)에는 복수의 화소들(PX)이 배치되어 있다. 표시 영역(DA)은 박막 트랜지스터, 유지 축전기 등을 포함한다. 유지 축전기는 일정 시간 동안 전하를 축적하여 전압을 유지하는 역할을 하는 것으로서, 박막 트랜지스터가 턴 오프(turn off)된 후에도 인가된 전압을 유지한다.
액정 표시 장치의 경우, 표시 영역(DA)은 액정 축전기를 포함하고, 액정 축전기는 화소 전극, 공통 전극 및 액정층을 포함한다. 액정층은 하나 또는 복수의 화소 영역마다 미세 공간(미도시)에 충전되어 있을 수도 있다. 한편, 유기 발광 표시 장치의 경우, 표시 영역(DA)은 발광 소자를 포함하고, 발광 소자는 화소 전극, 공통 전극 및 발광층을 포함한다. 표시 영역(DA)에는 다수의 게이트선(G1-Gn)과 다수의 데이터선(D1-Dm)이 배치되어 있다. 게이트선(G1-Gn)과 데이터선(D1-Dm)은 서로 절연되게 교차되어 있을 수 있다.
액정 표시 장치의 경우, 화소들(PX)은 박막 트랜지스터, 액정 축전기, 그리고 유지 축전기를 포함한다. 박막 트랜지스터의 제어 단자(게이트 전극)는 게이트선에 연결되고, 박막 트랜지스터의 입력 단자(소스 전극)는 데이터선에 연결되며, 박막 트랜지스터의 출력 단자(드레인 전극)는 액정 축전기의 일측 단자 및 유지 축전기의 일측 단자에 연결된다. 액정 축전기의 타측 단자는 공통 전극에 연결되어 공통 전압을 인가 받으며, 유지 축전기의 타측 단자는 유지 전압을 인가 받는다.
유기 발광 표시 장치의 경우, 화소들(PX)은 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함하는 적어도 두 개의 박막 트랜지스터, 적어도 하나의 유지 축전기, 그리고 발광 소자를 포함하며, 적어도 하나의 보상 박막 트랜지스터를 더 포함할 수 있다.
데이터선(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가 받으며, 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.
데이터 구동부(460)는 표시 패널(300)의 상측 또는 하측에 위치하여 세로 방향으로 연장된 데이터선(D1-Dm)과 연결될 수 있다.
게이트 구동부(500)는 수직 개시 신호, 클록 신호 및 게이트 오프 전압에 준하는 저전압을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 인가한다.
게이트 구동부(500)는 이들 신호를 이용하여 게이트 전압을 생성 및 출력하는 복수의 스테이지(ST1-STn) 및 스테이지(ST1-STn)에 이들 신호를 전달하는 복수의 신호선들(SL)을 포함한다. 신호선들(SL)은 스테이지(ST1-STn)보다 표시 영역(DA)으로부터 외곽에 위치할 수 있지만 이에 제한되는 것은 아니며, 어떤 신호선은 스테이지(ST1-STn)와 표시 영역(DA) 사이에 위치할 수도 있다. 도 1에서 하나의 선으로 도시되어 있으나, 신호선들(SL)은 게이트 구동부(500)로 인가되는 신호의 수에 대응하는 수의 신호선을 포함할 수 있고, 그보다 많거나 적은 수의 신호선을 포함할 수도 있다.
게이트 구동부(500)는 표시 패널(300)의 주변 영역(PA)에 집적되어 있을 수 있다. 실시예에 따라서는, 게이트 구동부(500)는 인쇄회로기판이나 가요성 인쇄회로기판에 집적회로(Integrated Circuit, IC) 칩 형태로 실장되어 표시 패널(300)에 전기적으로 연결될 수도 있다.
수직 개시 신호, 클록 신호 및 저전압은 게이트 구동부(500)에 가깝게 위치하는 가요성 인쇄회로기판(450)을 통하여 게이트 구동부(500)로 인가될 수 있다. 이들 신호는 외부 또는 신호 제어부(600)로부터 인쇄회로기판(400)을 통하여 가요성 인쇄회로기판(450)으로 전달될 수 있다.
게이트 구동부(500)는 표시 영역(DA)의 좌측 및/또는 우측에 위치할 수 있고, 상측 및/또는 하측에 위치할 수도 있다. 게이트 구동부(500)가 표시 패널의 좌측과 우측에 위치하는 경우, 표시 패널의 좌측에 위치하는 게이트 구동부는 홀수 번째 스테이지(ST1, ST3, …)를 포함하고 표시 패널의 우측에 위치하는 게이트 구동부는 짝수 번째 스테이지(ST2, ST4, …)를 포함할 수 있으며, 또는 그 반대일 수 있다.
그러나, 게이트 구동부(500)가 표시 패널의 좌측과 우측에 위치하더라도, 좌측 및 우측에 위치하는 게이트 구동부 각각은 전체 스테이지(ST1-STn)를 포함할 수도 있다. 게이트 구동부(500)의 스테이지(ST1-STn)는 복수의 박막 트랜지스터 및 적어도 하나의 축전기를 포함할 수 있다. 이들 박막 트랜지스터 및 축전기는 표시 영역(DA)의 화소들(PX)이 포함하는 박막 트랜지스터 등과 동일한 공정에서 제조될 수 있다.
박막 트랜지스터의 게이트 전극과 게이트선은 동일한 물질로 같은 층에 형성될 수 있다. 게이트 전극과 같은 층에 같은 물질로 형성되는 구성요소들을 게이트 도전체(gate conductor)로 부르기로 한다. 유사하게, 박막 트랜지스터의 소스 전극 및 드레인 전극과 데이터선은 동일한 물질로 같은 층에 형성될 수 있다. 소스 전극 및 드레인 전극과 같은 층에 같은 물질로 형성되는 구성요소들을 데이터 도전체(data conductor)로 부르기로 한다.
이하에서는 도 2 및 도 3을 참고하여, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 대해 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 블록도이며, 도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 한 스테이지의 회로도이다.
먼저 도 2를 참조하면, 게이트 구동부(500)는 서로 종속적으로 연결되어 있는 복수의 스테이지들(ST1-STn)을 포함한다. 이들 스테이지들(ST1-STn) 각각은 복수의 게이트선들(G1-Gn)에 각각 연결되어, 각각의 게이트선들(G1-Gn)에 게이트 신호를 순차적으로 출력할 수 있다.
각 스테이지는 클록 단자(CT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.
클록 단자(CT)는 클록 신호(CK) 또는 클록 신호(CK)의 위상이 반전된 반전 클록 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지(ST1, ST3, …)의 클록 단자(CT)는 클록 신호(CK)를 수신하고, 짝수 번째 스테이지(ST2, ST4, …)의 클록 단자(CT)는 반전 클록 신호(CKB)를 수신한다.
1번째 내지 n번째 스테이지(ST1-STn) 중 한 스테이지인 j번째 스테이지(STj)에서, 제1 입력 단자(IN1)는 전단 스테이지(STj-1)의 제2 출력 단자(OT2)에 연결되어 캐리 신호(CRj-1)을 입력 받는다. 다만, 1번째 스테이지(ST1)는 전단 스테이지가 존재하지 않으므로, 제1 입력 단자(IN1)로 수직 개시 신호(STV)를 입력 받는다.
제2 입력 단자(IN2)는 후단 스테이지(STj+1)의 제2 출력 단자(OT2)에 연결되어 캐리 신호(CRj+1)를 입력 받는다. 다만, 마지막 스테이지인 n번째 스테이지(STn)는 후단 스테이지가 존재하지 않으므로, 제2 입력 단자(IN2)로 수직 개시 신호(STV)를 입력 받는다. n번째 스테이지(STn)의 제2 입력 단자(IN2)에 입력되는 수직 개시 신호(STV)는 다음 프레임에 해당하는 수직 개시 신호일 수 있다.
제1 전압 단자(VT1)는 제1 저전압(VSS1)을 입력 받는다. 제1 저전압(VSS1)은 제1 로우 레벨을 가지며, 제1 로우 레벨은 게이트 신호의 방전 레벨에 대응하며, 예컨대 약 -6V일 수 있다.
제2 전압 단자(VT2)는 제1 로우 레벨보다 낮은 제2 로우 레벨을 가지는 제2 저전압(VSS2)을 입력 받는다. 제2 로우 레벨은 스테이지에 포함된 제1 접점(Q, 도 3 참조)의 방전 레벨에 대응하며, 예컨대 약 -10V일 수 있다.
제1 출력 단자(OT1)는 대응하는 게이트선(G1-Gn)과 전기적으로 연결되어 게이트 신호를 출력한다. 1번째 내지 n번째 스테이지(ST1-STn)의 제1 출력 단자(OT1)는 각각 제1 내지 제n 게이트 신호(GO1-GOn)를 출력한다.
예컨대, 1번째 스테이지(ST1)의 제1 출력 단자(OT1)는 1번째 게이트선(G1)과 전기적으로 연결되어 제1 게이트 신호(GO1)를 출력하고, 2번째 스테이지(ST2)의 제1 출력 단자(OT1)는 2번째 게이트선(G2)과 전기적으로 연결되어 제2 게이트 신호(GO2)를 출력한다. 제1 게이트 신호가 먼저 출력된 후, 제2 게이트 신호(GO2)가 출력된다. 이어, 제3 게이트 신호 내지 제n 게이트 신호(G03-GOn)가 순차적으로 출력된다.
제2 출력 단자(OT2)는 캐리 신호(CRj)를 출력한다. 전단 스테이지(STj-1)의 제2 출력 단자(OT2)는 본단 스테이지(STj)의 제1 입력 단자(IN1)와 연결되어 있고, 본단 스테이지(SRj)의 제2 출력 단자(OT2)는 전단 스테이지(STj-1)의 제2 입력 단자(IN2)와 연결되어 있다.
도 3을 참고하여 본 발명의 일 실시예에 의한 표시 장치의 게이트 구동부의 한 스테이지(STj)에 대해 설명하면 다음과 같다.
본 발명의 일 실시예에 의한 표시 장치의 게이트 구동부의 j번째 스테이지(STj)는 버퍼부(510), 충전부(520), 풀업부(530), 풀다운부(560), 출력 접점 유지부(562), 캐리부(540), 제3 접점 유지부(580), 인버터부(570), 방전부(550), 제1 접점 유지부(590) 등을 포함한다.
버퍼부(510)는 풀업부(530)에 전단 스테이지의 캐리 신호(CRj-1)를 전달한다. 버퍼부(510)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)는 제1 입력 단자(IN1)에 연결되어 있는 제어 단자와 입력 단자, 제1 접점(Q)에 연결되어 있는 출력 단자를 포함한다.
버퍼부(510)는 제4 부가 트랜지스터(T4-1)를 더 포함할 수 있다. 제4 부가 트랜지스터(T4-1)는 제1 입력 단자(IN1)에 연결되어 있는 제어 단자, 제4 트랜지스터(T4)에 연결되어 있는 입력 단자, 제1 접점(Q)에 연결되어 있는 출력 단자를 포함할 수 있다. 이때, 제4 트랜지스터(T4)의 출력 단자는 제1 접점(Q) 대신 제4 부가 트랜지스터(T4-1)의 입력 단자에 연결될 수 있다.
충전부(520)는 제1 축전기(C1)를 포함하며, 버퍼부(510)가 제공하는 전단 스테이지의 캐리 신호(CRj-1)에 응답하여 충전된다. 제1 축전기(C1)의 일단은 제1 접점(Q)과 연결되고, 타단은 게이트 신호의 출력 접점(O)과 연결된다. 제1 축전기(C1)는 전술한 도 2 또는 후술하는 도 6 및 도 7에 도시된 축전기 중 하나일 수 있다. 버퍼부(510)에 전단 스테이지의 캐리 신호(CRj-1)의 고전압이 수신되면, 충전부(520)는 고전압에 대응하는 제1 전압을 충전한다.
풀업부(530)는 게이트 신호를 출력한다. 풀업부(530)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 접점(Q)에 연결되어 있는 제어 단자, 클록 단자(CT)와 연결되어 있는 입력 단자 및 출력 접점(O)에 연결되어 있는 출력 단자를 포함한다. 출력 접점(O)은 제1 출력 단자(OT1)에 연결된다. 제1 트랜지스터(T1)는 후술하는 도 5에 도시된 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 제어 단자 및 출력 단자는 제1 축전기(C1)의 일단 및 타단에 각각 연결되어 있다.
풀업부(530)의 제어 단자에 충전부(520)에 의해 충전된 제1 전압이 인가된 상태에서 클록 단자(CT)에 클록 신호(CK)의 고전압이 수신되면 풀업부(530)는 부트스트랩(bootstrap) 된다. 이때, 풀업부(530)의 제어 단자와 연결되어 있는 제1 접점(Q)는 제1 전압에서 부스팅 전압으로 부스팅된다. 즉, 제1 접점(Q)은 먼저 제1 전압으로 상승하고, 이어 부스팅 전압으로 다시 상승한다.
풀업부(530)의 제어 단자에 부스팅 전압이 인가되는 동안, 풀업부(530)는 클록 신호(CK)의 고전압을 제j 게이트 신호(GOj)의 고전압으로 출력한다. 제j 게이트 신호(GOj)는 출력 접점(O)에 연결되어 있는 제1 출력 단자(OT1)를 통하여 출력된다.
풀다운부(560)는 제j 게이트 신호(GOj)를 풀-다운(pull-down) 한다. 풀다운부(560)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 출력 접점(O)에 연결되어 있는 입력 단자, 그리고 제1 전압 단자(VT1)에 연결되어 있는 출력 단자를 포함한다. 풀다운부(560)는 제2 입력 단자(IN2)에 후단 스테이지의 캐리 신호(CRj+1)가 수신되면 출력 접점(O)의 전압을 제1 전압 단자(VT1)에 인가되는 제1 저전압(VSS1)으로 풀-다운(pull-down) 한다.
출력 접점 유지부(562)는 출력 접점(O)의 전압을 유지한다. 출력 접점 유지부(562)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제2 접점(N)에 연결되어 있는 제어 전극, 출력 접점(O)에 연결되어 있는 입력 전극, 그리고 제1 전압 단자(VT1)에 연결되어 있는 출력 전극을 포함한다. 출력 접점 유지부(562)는 제2 접점(N)의 신호에 응답하여 출력 접점(O)의 전압을 제1 전압 단자(VT1)에 인가되는 상기 제1 저전압(VSS1)으로 유지한다. 출력 접점 유지부(562)에 의해 제1 저전압(VSS1)으로 풀-다운된 출력 접점(O)의 전압을 좀 더 안정적으로 유지할 수 있다. 출력 접점 유지부(562)는 생략될 수도 있다.
캐리부(540)는 캐리 신호(CRj)를 출력한다. 캐리부(540)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제1 접점(Q)에 연결되어 있는 제어 단자, 클록 단자(CT)에 연결되어 있는 입력 단자, 그리고 제3 접점(R)에 연결되어 있는 출력 단자를 포함한다. 제3 접점(R)는 제2 출력 단자(OT2)에 연결된다.
캐리부(540)는 제어 단자와 출력 단자를 연결하는 축전기(도시되지 않음)를 더 포함할 수 있다. 캐리부(540)는 제1 접점(Q)에 고전압이 인가되면 클록 단자(CT)에 수신된 클록 신호(CK)의 고전압을 캐리 신호(CRj)로 출력한다. 캐리 신호(CRj)는 제3 접점(R)에 연결되어 있는 제2 출력 단자(OT2)를 통하여 출력된다.
제3 접점 유지부(580)는 제3 접점(R)의 전압을 유지한다. 제3 접점 유지부(580)는 제11 트랜지스터(T11)를 포함할 수 있다. 제11 트랜지스터(T11)는 제2 접점(N)에 연결되어 있는 제어 단자, 제3 접점(R)에 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 제3 접점 유지부(580)는 제2 접점(N)의 신호에 응답하여 제3 접점(R)의 전압을 제2 저전압(VSS2)으로 유지한다.
인버터부(570)는 캐리 신호(CRj)의 출력 구간 이외의 구간 동안 제2 접점(N)에 클록 단자(CT)에 수신된 클록 신호(CK)와 위상이 동일한 신호를 인가한다. 인버터부(570)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함할 수 있다.
제12 트랜지스터(T12)는 클록 단자(CT)에 연결되어 있는 제어 단자 및 입력 단자, 그리고 제13 트랜지스터(T13)의 입력 단자 및 제7 트랜지스터(T7)의 제어 단자와 연결되어 있는 출력 단자를 포함한다.
제7 트랜지스터(T7)는 제13 트랜지스터(T13)에 연결되어 있는 제어 단자, 클록 단자(CT)에 연결되어 있는 입력 단자, 그리고 제8 트랜지스터(T8)의 입력 단자와 연결되어 있는 출력 단자를 포함한다. 제7 트랜지스터(T7)의 출력 단자는 제2 접점(N)에 또한 연결되어 있다.
제13 트랜지스터(T13)는 제3 접점(R)에 연결되어 있는 제어 단자, 제12 트랜지스터(T12)와 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 제8 트랜지스터(T8)는 제3 접점(R)에 연결되어 있는 제어 단자, 제2 접점(N)에 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
인버터부(570)는 제3 접점(R)에 고전압이 인가되는 동안에, 클록 단자(CT)에 수신된 클록 신호(CK)를 제2 전압 단자(VT2)에 인가된 제2 저전압(VSS2)으로 방전한다. 즉, 제3 접점(R)의 고전압에 응답하여 제8 및 제13 트랜지스터(T8, T13)는 턴온 되고 이에 따라 클록 신호(CK)는 제2 저전압(VSS2)으로 방전된다. 따라서 인버터부(570)의 출력 접점인 제2 접점(N)은 제j 게이트 신호(GOj)가 출력되는 동안 제2 저전압(VSS2)으로 유지된다.
방전부(550)는 후단 스테이지의 캐리 신호(CRj+1)에 응답하여 제1 접점(Q)의 고전압을 제1 저전압(VSS1) 보다 낮은 레벨의 제2 저전압(VSS2)으로 방전시킨다. 방전부(550)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 제1 접점(Q)에 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
방전부(550)는 제9 부가 트랜지스터(T9-1)를 더 포함할 수 있다. 제9 부가 트랜지스터(T9-1)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 제9 트랜지스터(T9)에 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함할 수 있다. 이때, 제9 트랜지스터(T9)의 출력 단자는 제2 전압 단자(VT2) 대신 제9 부가 트랜지스터(T9-1)의 입력 단자에 연결될 수 있다.
방전부(550)는 제2 입력 단자(IN2)에 후단 스테이지의 캐리 신호(CRj+1)가 인가되면, 제1 접점(Q)의 전압을 제2 전압 단자(VT2)에 인가되는 제2 저전압(VSS2)으로 방전시킨다. 따라서 제1 접점(Q)의 전압은 제1 전압에서 부스팅 전압으로 상승하였다가 제2 저전압(VSS2)으로 떨어진다.
위에서 제9 트랜지스터(T9)의 출력 단자가 제2 전압 단자(VT2)에 연결되어 있는 것으로 설명하였으나, 제9 트랜지스터(T9)의 출력 단자는 제1 전압 단자(VT1)에 연결될 수도 있다.
제1 접점 유지부(590)는 제1 접점(Q)의 전압을 유지한다. 제1 접점 유지부(590)는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)는 제2 접점(N)에 연결되어 있는 제어 단자, 제1 접점(Q)에 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
제1 접점 유지부(590)는 제10 부가 트랜지스터(T10-1)을 더 포함할 수 있다. 제10 부가 트랜지스터(T10-1)은 제2 접점(N)에 연결되어 있는 제어 단자, 제10 부가 트랜지스터(T10)에 연결되어 있는 입력 단자, 그리고 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 이때, 제10 트랜지스터(T10)의 출력 단자는 제10 부가 트랜지스터(T10-1)의 입력 단자에 연결될 수 있다. 제1 접점 유지부(590)는 제2 접점(N)의 신호에 응답하여 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 유지한다.
지금까지 도 1 내지 도 3을 참조하여 표시 장치의 전체적인 구조에 대해 살펴보았다. 하기에서는, 도 4 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 게이트 구동부에 대해 좀더 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 박막 트랜지스터 및 축전기의 배치도이고, 도 5는 도 4의 Ⅴ-Ⅴ'를 따라 자른 단면도이며, 도 6은 도 4의 하나의 박막 트랜지스터를 개략적으로 도시한 평면도이다. 그리고, 도 7은 도 4의 Ⅶ-Ⅶ'을 따라 자른 단면도이며, 도 8은 도 4의 Ⅷ-Ⅷ'을 따라 자른 단면도이다.
도 4 내지 도 8을 참조하면, 본 실시예의 게이트 구동부는, 박막 트랜지스터(TR) 및 축전기(CAP)를 포함한다. 도 4에 도시된 박막 트랜지스터(TR)는 전술한 풀업부(530)의 제1 트랜지스터(T1)에 해당되고, 축전기(CAP)는 충전부(520)의 제1 축전기(C1)에 해당된다.
박막 트랜지스터(TR)는 게이트 구동부 내에 복수 개로 배치될 수 있다. 복수의 박막 트랜지스터들(TR)은 표시 패널(300, 도 1 참조)의 주변 영역(PA)에서 x 방향을 따라 일렬로 배치될 수 있다. 보다 자세히, 박막 트랜지스터(TR)의 반도체층(154)이 x 방향을 따라 x 축 방향으로 길게 연장되어 있다. 또한, x 방향을 따라 배치된 복수의 박막 트랜지스터들(TR)과 동일한 박막 트랜지스터가 y 방향을 따라 동일한 형태로 반복하여 배치될 수 있다.
축전기(CAP)는 x 방향을 따라 배치된 복수의 박막 트랜지스터들(TR)의 단부에 배치될 수 있다. 본 실시예에서는, 축전기(CAP)는 복수의 박막 트랜지스터들(TR)의 우측 단부에 배치된다. 이때, 축전기(CAP)의 우측에는 표시 패널(300)의 표시 영역(DA)이 배치될 수 있다. 즉, 축전기(CAP)는 복수의 박막 트랜지스터들(TR)과 표시 영역(DA) 사이에 배치될 수 있다. 그러나, 축전기(CAP)의 위치는 이에 한정되지 않고, 축전기(CAP)는 복수의 박막 트랜지스터들(TR)의 좌측 단부에 배치될 수 있다. 이에 의해, 축전기(CAP)와 표시 영역(DA) 사이에 복수의 박막 트랜지스터들(TR)이 배치될 수 있다.
본 실시예에서는 박막 트랜지스터(TR)는, 제1 게이트 전극(155), 반도체층(154), 제2 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)으로 이루어진다.
유리 또는 플라스틱 같은 절연 물질로 이루어진 기판(110) 위에는 제1 게이트 전극(155)이 위치한다. 제1 게이트 전극(155)은 후술하는 반도체층(154) 하부에 위치하여, 제1 게이트 전극(155)은 반도체층(154) 일부와 중첩하도록 배치된다. 제1 게이트 전극(155)과 반도체층(154)의 중첩 구조에 대해서는 후술하기로 한다.
제1 게이트 전극(155)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금으로 이루어질 수 있다. 제1 게이트 전극(155)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다. 이때, 제1 게이트 전극(155)은 기판(110)을 투과해 반도체층(154)으로 전달되는 광을 차단할 수 있다.
제1 게이트 전극(155) 위에는 제1 절연층(130)이 위치한다. 제1 절연층(130)은 질화 규소(SiNx), 산화 규소(SiOx) 같은 무기 물질로 이루어질 수 있다. 제1 절연층(130)은 물리적 성질이 다른 적어도 두 개의 절연막을 포함하는 다중막 구조를 가질 수 있으며, 예컨대 하부의 질화 규소 막과 상부의 산화 규소 막의 2중막 구조를 가질 수 있다.
도 5 및 도 6을 참조하면, 제1 절연층(130) 위에는 반도체층(154)이 위치한다. 반도체층(154)은 제1 게이트 전극(155) 일부와 기판(110)에 수직인 방향으로 중첩될 수 있다.
반도체층(154)은 채널 영역(154a), 소스 영역(154b) 및 드레인 영역(154c)으로 이루어질 수 있다. 제1 게이트 전극(155)은 소스 영역(154b)의 일부, 채널 영역(154a) 및 드레인 영역(154c)의 전체와 중첩된다. 도 6에서는 제1 게이트 전극(155)과 드레인 영역(154c)의 전체가 중첩되는 것으로 도시되나, 이에 한정되지 않고 드레인 영역(154c)의 일부만 제1 게이트 전극(155)과 중첩될 수 있다.
본 실시예에 따르면, 제1 게이트 전극(155)과 드레인 영역(154c)이 중첩하여 이루는 제1 면적(SB)과 제1 게이트 전극(155)과 소스 영역(154b)이 중첩하여 이루는 제2 면적(SA)은 서로 다르다. 제1 게이트 전극(155)은 소스 영역(154b)및 드레인 영역(154c) 각각에 대해 동일 면적으로 중첩되지 않는다. 즉, 제1 게이트 전극(155)은 채널 영역(154a)을 중심으로 소스 영역(154b) 및 드레인 영역(154c) 중 어느 하나 영역으로 치우친다.
본 실시예에서는 제1 면적(SB)이 제2 면적(SA) 보다 크게 형성된다. 즉, 도 6에 도시된 바와 같이, 제1 게이트 전극(155)은 소스 영역(154b) 보다 드레인 영역(154c)과 더 많이 중첩한다. 본 실시예에 따르면, 제1 게이트 전극(155)과 반도체층(154)의 비대칭적인 중첩 배치에 의해, 축전기(CAP)의 면적을 줄일 수 있고, 또한 표시 장치의 데드 스페이스(Dead Space)를 줄일 수 있다. 즉, 표시 장치의 베젤의 폭을 줄일 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
한편, 반도체층(154)은 산화물 반도체일 수 있다. 반도체층(154)은 인듐(In), 갈륨(Ga)과 같은 3가 원소(3A족 원소) 및/또는 주석(Sn)과 같은 4가 원소(4A족 원소), 아연(Zn)과 같은 2가 원소(2B족 원소), 그리고 산소를 포함하는 최소 3원계 이상의 산화물 반도체를 포함할 수 있다. 예를 들어, 반도체층(154)은 인듐-갈륨-아연 산화물(IGZO) 또는 인듐-주석-아연 산화물(ITZO)일 수 있다. 반도체층(154)은 단일막 또는 다중막으로 형성될 수 있다.
반도체층(154) 위에는 제2 절연층(140)이 위치할 수 있다. 제2 절연층(140)는 단일막 또는 다중막일 수 있다. 제2 절연층(140)이 단일막인 경우, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다.
제2 절연층(140)이 다중막일 경우, 반도체층(154)과 접하는 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 제2 절연층(140)의 하부막은 반도체층(154)의 계면 특성을 향상시키고 반도체층(154)에 불순물이 침투하는 것을 막을 수 있고, 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다.
제2 절연층(140)은 반도체층(154)의 대부분을 덮을 수 있다. 그러나, 이에 한정되지 않고, 제2 절연층(140)은 반도체층(154)의 일부인 채널 영역(154a)만 덮을 수도 있다.
제2 절연층(140) 위에는 제2 게이트 전극(124)이 위치한다. 제2 게이트 전극(124)은 전술한 게이트선(G1-Gn)과 연결되며, 게이트선과 같은 층에 같은 물질로 형성된 게이트 도전체일 수 있다. 예를 들어, 제2 게이트 전극(124)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금으로 이루어질 수 있다. 제2 게이트 전극(124)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
제2 게이트 전극(124)은 제2 절연층(140)을 사이에 두고 반도체층(154)의 채널 영역(154a)과 중첩한다.
도 4 및 도 7을 참조하면, 제2 게이트 전극(124)은 전술한 제1 게이트 전극(155)과 전기적으로 연결된다. 제1 게이트 전극(155)과 제2 게이트 전극(124) 사이에 위치하는 제1 절연층(130)은 제1 접촉 구멍(131)을 가질 수 있다. 이때, 제1 접촉 구멍(131)은 복수의 박막 트랜지스터들(TR)과 축전기(CAP) 사이에 위치할 수 있다. 제1 접촉 구멍(131)을 통해 제1 게이트 전극(155)과 제2 게이트 전극(124)이 전기적으로 서로 연결되며, 제1 게이트 전극(155)과 제2 게이트 전극(124) 사이에 반도체층(154)가 배치됨으로써 이중 게이트 구조를 형성할 수 있다.
다시 도 5를 참조하면, 제2 게이트 전극(124) 위에는 제2 게이트 전극(124)과 반도체층(154)을 덮는 제3 절연층(150)이 위치한다. 제3 절연층(150)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다.
제3 절연층(150)은 단일막 또는 다중막일 수 있다. 제3 절연층(150)이 단일막인 경우, 제3 절연층(150)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있으며, 특히 소스 영역(154b)과 드레인 영역(154c)에 수소(H)를 유입시켜 소스 영역(154b)과 드레인 영역(154c)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다.
제3 절연층(150)이 다중막인 경우에는, 가장 하부막은 소스 영역(154b)과 드레인 영역(154c)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 하부막 위에는 예컨대 산화 규소(SiOx)를 포함하는 중간막 또는 상부막이 위치할 수 있다. 제3 절연층(150)이 다중막인 경우, 산화 규소(SiOx)를 포함하는 중간막 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 막이 더 위치할 수도 있다.
소스 영역(154b)과 드레인 영역(154c)은 기판(110) 위에 산화물 반도체 물질을 적층한 후 별도의 플라즈마 처리 등을 통해 도체화되어 형성될 수도 있지만, 제3 절연층(150)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소와 같은 성분이 반도체로 도핑되어 저저항을 가질 수도 있고, 제3 절연층(150)의 성막 후에도 제3 절연층(150)이 포함하는 수소와 같은 성분이 확산되어 저저항을 가질 수도 있다.
제3 절연층(150)은 소스 영역(154b)과 중첩하는 제2 접촉 구멍(151)과 드레인 영역(154c)과 중첩하는 제3 접촉 구멍(153)을 포함할 수 있다.
제3 절연층(150) 위에는 전술한 데이터 도전체에 포함되는 소스 전극(173) 및 드레인 전극(175)이 위치한다. 소스 전극(173)은 제3 절연층(150)의 제2 접촉 구멍(151)을 통해 소스 영역(154b)과 연결된다. 그리고, 드레인 전극(175)은 제3 절연층(150)의 제3 접촉 구멍(153)을 통해 드레인 영역(154c)과 연결된다.
소스 전극(173) 및 드레인 전극(175)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속이나 금속 합금으로 이루어질 수 있다. 소스 전극(173) 및 드레인 전극(175)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
도 4 및 도 8을 참조하면, 축전기(CAP)는 제1 커패시터 전극(210), 유전층(170) 및 제2 커패시터 전극(230)을 포함한다.
제1 커패시터 전극(210)은 제1 절연층(130) 위에 위치하며, 제2 게이트 전극(124)과 전기적으로 연결된다. 본 실시예에 따르면, 제1 커패시터 전극(210)은 제2 게이트 전극(124)과 동일 층에서 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 커패시터 전극(210)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금으로 이루어질 수 있다. 제1 커패시터 전극(210)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
제1 커패시터 전극(210) 위에는 유전층(170)이 위치할 수 있다. 예를 들어, 유전층(170)은 산화 규소, 질화 규소 같은 무기 물질로 이루어질 수 있다.
유전층(170) 위에는 제2 커패시터 전극(230)이 위치할 수 있다. 제2 커패시터 전극(230)은 제1 커패시터 전극(210)과 중첩되도록 배치될 수 있다. 제2 커패시터 전극(230)은 소스 전극(173) 및 드레인 전극(175)과 함께 데이터 도전체에 포함될 수 있다. 즉, 제2 커패시터 전극(230)은 소스 전극(173) 및 드레인 전극(175)과 동일한 층에서 동일한 물질로 형성될 수 있다.
예를 들어, 제2 커패시터 전극(230)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속이나 금속 합금으로 이루어질 수 있다. 소스 전극(173) 및 드레인 전극(175)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
하기에서는 도 9를 참조하여, 제1 게이트 전극(155)과 반도체층(154)의 비대칭적인 중첩 배치에 의해, 축전기(CAP)의 면적을 줄이는 과정에 대해 설명하기로 한다.
도 9는 도 3의 X 영역의 정전 용량의 관계를 간략히 나타낸 도면이다.
도 9를 참조하면, 풀업부(530, 도 3 참조)의 제1 트랜지스터(T1)는 출력 접점(O)를 통해 게이트 신호를 출력할 수 있다. 제1 트랜지스터(T1)는 클록 단자(CT)를 통해 입력된 반복된 주기를 갖는 클록 신호(CK)를 출력 접점(O)을 통해 하나의 주기를 갖는 게이트 신호로 출력할 수 있다.
이때, 출력 접점(O)를 통해 출력되는 게이트 신호에는 리플(ripple)이 발생할 수 있다. 이러한 출력 신호에 발생하는 리플을 방지하기 위해서는, 클록 단자(T), 제1 접점(Q) 및 출력 접점(0) 사이에 형성되는 정전 용량을 조절해야 한다.
도 9의 제1 트랜지스터(T1)와 제1 축전기(C1)에 발생하는 정전 용량에는, 도 5의 제1 게이트 전극(155)과 소스 영역(154b)에 의해 형성되는 제1 기생 정전 용량(Cgs), 제1 게이트 전극(155)와 드레인 영역(154c)에 의해 형성되는 제2 기생 정전 용량(Cgd), 그리고 제1 축전기(C1)에서 형성되는 제1 정전 용량(Ca)을 포함할 수 있다.
본 실시예에 따르면, 출력 접점(0)를 통해 출력되는 게이트 신호의 리플을 방지하기 위해서는, 제1 기생 정전 용량(Cgs)：(제2 기생 정전 용량(Cgd)＋ 제1 정전 용량(Ca))의 비율이 1：8 이상이어야 한다. 예를 들어, Cgs：(Cgd＋Ca) = 1：8, Cgs：(Cgd＋Ca) = 1：8.5, Cgs：(Cgd＋Ca) = 1：9 등을 만족해야 한다. 이를 위해서는, (Cgd＋Ca)의 값을 증가시키거나, Cgs 값을 감소시키면 된다.
(Cgd＋Ca)의 값을 증가시키기 위한 방안으로는, Cgd 값을 증가시키거나, Ca 값을 증가시킬 수 있다. 만약, Ca 값을 증가시키는 경우에는, 제1 축전기(C1)에 해당되는 도 4의 축전기(CAP)의 정전 용량을 증가시켜야 한다. 축전기(CAP)의 정전 용량은 제1 커패시터 전극(210) 및 제2 커패시터 전극(230)의 면적에 비례한다. 즉, 축전기(CAP)의 정전 용량을 증가시키기 위해서는, 제1 커패시터 전극(210) 및 제2 커패시터 전극(230)의 면적을 증가시켜야 한다. 이와 같이, 제1 커패시터 전극(210) 및 제2 커패시터 전극(230)의 면적을 증가시키면, 표시 장치의 데드 스페이스가 증가하게 된다.
다른 방안으로, Cgd 값을 증가시키는 경우에는, 도 5의 제1 게이트 전극(155)과 드레인 영역(154c)의 중첩 면적인 제1 면적(SB)을 증가시키면 된다.
그리고, Cgs 값을 감소시키는 경우에는, 제1 게이트 전극(155)과 소스 영역(154b)의 중첩 면적인 제2 면적(SA)을 감소시키면 된다.
제1 면적(SB)을 증가시키고, 제2 면적(SA)를 감소시키기 위해서는, 전술한 바와 같이 제1 게이트 전극(155)이 소스 영역(154b) 보다 드레인 영역(154c)과 더 많이 중첩되도록 배치하면 된다. 이와 같이, 제1 게이트 전극(155)과 반도체층(154)의 소스 영역(154b) 및 드레인 영역(154c)을 비대칭으로 중첩시키면, 표시 장치의 데드 스페이스를 줄일 수 있다. 또한, 출력 접점(O)를 통해 출력되는 게이트 신호에 발생되는 리플을 차단할 수 있다.
이상과 같이, 본 발명은 한정된 실시예와 도면을 통하여 설명되었으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.
110 기판
124 제2 게이트 전극
130 제1 절연층
131 제1 접촉 구멍
140 제2 절연층
150 제3 절연층
155 제1 게이트 전극
151 제2 접촉 구멍
153 제3 접촉 구멍
210 제1 커패시터 전극
230 제2 커패시터 전극

Claims (15)

  1. 기판 및 상기 기판 위에 위치하는 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 위에 위치하는 제1 게이트 전극;
    상기 제1 게이트 전극 위에 위치하여 상기 제1 게이트 전극의 일부와 중첩하며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 위에 위치하는 제2 게이트 전극; 및
    상기 제2 게이트 전극 위에 위치하며, 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 포함하되,
    상기 제1 게이트 전극과 상기 드레인 영역이 중첩하여 이루는 제1 면적과 상기 제1 게이트 전극과 상기 소스 영역이 중첩하여 이루는 제2 면적은 서로 다르고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결된, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 면적이 상기 제2 면적 보다 더 큰, 표시 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체층은 산화물 반도체인, 표시 장치.
  5. 제 1 항에 있어서,
    상기 기판은, 복수의 화소들이 위치하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 주변 영역에 위치하며, 상기 복수의 화소들을 구동하는 구동부를 더 포함하는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 구동부는 게이트 구동부인, 표시 장치.
  8. 제 7 항에 있어서,
    상기 구동부는 상기 박막 트랜지스터로 이루어지는, 표시 장치.
  9. 제 1 항에 있어서,
    상기 박막 트랜지스터에 연결된 축전기를 더 포함하는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 축전기는,
    상기 기판 위에 위치하는 제1 커패시터 전극;
    상기 제1 커패시터 전극 위에 위치하는 제2 커패시터 전극; 및
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 위치하는 유전층을 포함하는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 제1 커패시터 전극과 상기 제2 게이트 전극은 동일한 물질로 이루어지는, 표시 장치.
  12. 제 10 항에 있어서,
    상기 제2 커패시터 전극은 상기 드레인 전극과 동일한 물질로 이루어지는, 표시 장치.
  13. 제 10 항에 있어서,
    상기 제1 커패시터 전극은 상기 제2 게이트 전극에 연결되고,
    상기 제2 커패시터 전극은 상기 드레인 전극에 연결되는, 표시 장치.
  14. 제 1 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제1 절연층을 더 포함하는, 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 절연층은 제1 접촉 구멍을 가지며,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 접촉 구멍을 통해 서로 연결되는, 표시 장치.
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