JP6904257B2 - 固体撮像素子、電子機器、および、固体撮像素子の制御方法 - Google Patents
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Description
1.第1の実施の形態(出力ノードと同相ノードとを接続する例)
2.第2の実施の形態(有効画素とダミー画素とを隣接させて出力ノードと同相ノードとを接続する例)
[電子機器の構成例]
図1は、第1の実施の形態における電子機器100の一構成例を示すブロック図である。この電子機器100は、画像データを撮像する機器であり、撮像レンズ110、固体撮像素子200、デジタルシグナルプロセッサ120、フレームメモリ130、記録装置140、表示装置150、電源回路160、操作回路170およびバス180を備える。電子機器100としては、デジタルカメラや、カメラモジュールを備えるモバイル機器などが想定される。
図2は、第1の実施の形態における固体撮像素子200の一構成例を示すブロック図である。この固体撮像素子200は、電源供給部210、垂直走査回路230、画素アレイ部240、カラム信号処理部270、水平走査回路280およびタイミング制御部285を備える。
図3は、第1の実施の形態における画素アレイ部240の一構成例を示すブロック図である。この画素アレイ部240には複数の画素回路が二次元格子状に配列される。これらの画素回路は、有効画素回路250とダミー画素回路260とに分類される。有効画素回路250は、遮光されておらず、カラム信号処理部270により画素信号が読み出される回路である。一方、ダミー画素回路260は遮光されており、カラム信号処理部270により信号が読み出されない回路である。
図4は、第1の実施の形態における差動増幅回路の一構成例を示す回路図である。電源供給部210は、P型トランジスタ211および212と、定電流源213と、バイパス制御部220とを列ごとに備える。バイパス制御部220は、バイパストランジスタ221と、抵抗素子222および224と、スイッチ223および225とを備える。
図5は、第1の実施の形態におけるカラム信号処理部270の一構成例を示すブロック図である。このカラム信号処理部270は、ランプ信号生成回路271と、N個のコンデンサ272と、N個のコンデンサ273と、N個のコンパレータ274と、N個のカウンタ275とデータ保持部276とを備える。コンデンサ272およびコンデンサ273と、コンパレータ274とカウンタ275とは、列ごとに1つずつ設けられる。
Ir=I+ΔI ・・・式1
Is=I−ΔI ・・・式2
Iconst=Is+Ir ・・・式3
Vclip_p=Vc+Rp×Is'+|Vth|
上式におけるVcは、同相ノード502のコモン電圧であり、単位は例えば、ボルト(V)である。Rpは、抵抗素子222の抵抗値であり、単位は例えば、オーム(Ω)である。Is'は、Vclip_pに対応する信号電流であり、単位は例えば、アンペア(A)である。Vthは、バイパストランジスタ221の閾値電圧であり、単位は例えば、ボルト(V)である。
Vclip_d=Vc+Rd×Is'+|Vth|
上式におけるRdは、抵抗素子224の抵抗値であり、単位は例えば、オーム(Ω)である。前述したように、RpおよびRdは異なる値であるため、D相レベルは、P相レベルと異なる値にクリップされる。
図8は、本技術の第1の実施の形態における画素回路の駆動動作の一例を示すタイミングチャートである。タイミング制御部285は、露光前にカウンタ275の計数値CNTを初期値にリセットする。また、垂直走査回路230は、選択した行の選択信号SEL_Sと、選択信号SEL_Dとをハイレベルにし、その行の露光開始のタイミングTrから所定のパルス期間に亘って、その行のリセット信号RST_SおよびRST_Dをハイレベルにする。
上述の第1の実施の形態では、バイパス制御部220は、2つの抵抗素子(222および224)により、出力電圧Voを互いに異なる2つの制限電圧で制限していた。しかし、これらの抵抗素子を設けずに、2つの制限電圧で出力電圧を制限することもできる。この第1の実施の形態の第1の変形例のバイパス制御部220は、バイパス制御部220に抵抗素子を設けずに、2つの制限電圧による制限を実現した点において第1の実施の形態と異なる。
Vclip_p=Vc+|Vthp|
Vclip_d=Vc+|Vthd|
上述の第1の実施の形態では、バイパス制御部220は、2つの抵抗素子(222および224)により、出力電圧Voを互いに異なる2つの制限電圧で制限していた。しかし、これらの抵抗素子を設けずに、2つの制限電圧で出力電圧を制限することもできる。この第1の実施の形態の第2の変形例のバイパス制御部220は、バイパス制御部220に抵抗素子を設けずに、2つの制限電圧による制限を実現した点において第1の実施の形態と異なる。
Vclip_p=Vc+Vbp−|Vth|
Vclip_d=Vc+Vbd−|Vth|
上述の第1の実施の形態では、ダミー画素回路260をM行目にのみ配置していたが、この配置では、M−1行目以外の有効画素回路250とダミー画素回路260との距離が離れてしまう。有効画素回路250とダミー画素回路260とが隣接していない差動増幅回路内の素子の特性のばらつきは、有効画素回路250とダミー画素回路260とが隣接する場合と比較して大きくなり、画像データにおいてノイズ源となりうる。このため、ノイズを低減する観点から、ダミー画素回路260を有効画素回路250に隣接する位置に配置することが望ましい。この第2の実施の形態の固体撮像素子200は、ダミー画素回路と有効画素回路とを隣接して配置した点において第1の実施の形態と異なる。
(1)一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と
を具備する固体撮像素子。
(2)有効画素回路およびダミー画素回路のうち前記有効画素回路からの信号を読み出して所定の信号処理を行う信号処理部をさらに具備し、
前記信号側増幅トランジスタは、前記有効画素回路に配置され、前記参照側増幅トランジスタは、前記ダミー画素回路に配置される
前記(1)記載の固体撮像素子。
(3)前記ダミー画素回路は、遮光される
前記(2)記載の固体撮像素子。
(4)前記ダミー画素回路は、遮光されず、前記有効画素回路に隣接して配置される
前記(2)記載の固体撮像素子。
(5)前記バイパス制御部は、前記出力ノードにソースが接続されたバイパストランジスタを備える
前記(1)から(4)のいずれかに記載の固体撮像素子。
(6)前記信号側増幅トランジスタは、P相レベルを前記出力電圧として出力した後に前記P相レベルと異なるD相レベルを前記出力電圧として出力し、
前記制限電圧は、前記P相レベルを制限するP相制限電圧と前記D相レベルを制限するD相制限電圧とを含む
前記(5)記載の固体撮像素子。
(7)前記バイパス制御部は、前記バイパストランジスタに並列に接続された第1および第2の抵抗素子をさらに備え、
前記バイパストランジスタのゲートおよびドレインは短絡され、
前記第1の抵抗素子の抵抗値は、前記P相制限電圧に応じた値であり、前記第2の抵抗素子の抵抗値は、前記D相制限電圧に応じた値である
前記(6)記載の固体撮像素子。
(8) 前記バイパストランジスタは、閾値電圧の異なる第1および第2のバイパストランジスタを含み、
前記第1および第2のバイパストランジスタのゲートおよびドレインは短絡され、
前記第1のバイパストランジスタの閾値電圧は、前記P相制限電圧に応じた値であり、前記第2のバイパストランジスタの閾値電圧は、前記D相制限電圧に応じた値である
前記(6)記載の固体撮像素子。
(9)前記バイパス制御部は、電源電圧と互いに異なる第1および第2のバイアス電圧とのいずれかを選択して前記バイパストランジスタのゲートに供給するセレクタをさらに備え、
前記第1のバイアス電圧は、前記P相制限電圧に応じた値であり、前記第2のバイアス電圧は、前記D相制限電圧に応じた値である
前記(6)記載の固体撮像素子。
(10)一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と、
前記出力電圧の信号から生成された画像データに対して所定の画像処理を行う画像処理部と
を具備する電子機器。
(11)一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源とを備える差動増幅回路が、前記出力電圧を生成する出力電圧生成ステップと、
前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御ステップと
を具備する固体撮像素子の制御方法。
110 撮像レンズ
120 デジタルシグナルプロセッサ
130 フレームメモリ
140 記録装置
150 表示装置
160 電源回路
170 操作回路
180 バス
200 固体撮像素子
210 電源供給部
211、212、301 P型トランジスタ
213 定電流源
220 バイパス制御部
221、226 バイパストランジスタ
222、224、302 抵抗素子
223、225、291、292、293、294、303 スイッチ
227 セレクタ
230 垂直走査回路
240 画素アレイ部
250 有効画素回路
251 奇数行画素回路
252、262 転送トランジスタ
253、263 フォトダイオード
254、264 リセットトランジスタ
255、265 浮遊拡散層
256、266 選択トランジスタ
257、267 増幅トランジスタ
260 ダミー画素回路
261 偶数行画素回路
270 カラム信号処理部
271 ランプ信号生成回路
272、273 コンデンサ
274 コンパレータ
275 カウンタ
276 データ保持部
280 水平走査回路
285 タイミング制御部
290 信号切替え部
300 差動入力制限部
Claims (19)
- 第1のカレントミラートランジスタと第2のカレントミラートランジスタとを含むカレントミラー回路と、
第1光電変換領域と第1リセットトランジスタと第1増幅トランジスタと第1選択トランジスタとを含む第1の画素と、第2光電変換領域と第2リセットトランジスタと第2増幅トランジスタと第2選択トランジスタとを含む第2の画素とを含む列および行に配置された複数の画素を含む画素アレイと、
前記第1のカレントミラートランジスタおよび前記第1選択トランジスタに接続された第1の信号線と、画素信号を出力するように構成された前記第2のカレントミラートランジスタおよび前記第2選択トランジスタに接続された第2の信号線と、前記第1リセットトランジスタに接続された第1のリセット線と、前記第2リセットトランジスタおよび前記第2の信号線に接続された第2のリセット線と、前記第1増幅トランジスタおよび前記第2増幅トランジスタに接続された共通信号線とを含む複数の信号線と、
前記第2の信号線にソースが接続され、前記共通信号線のコモン電圧に応じた電圧のノードにドレインが接続されたバイパストランジスタが設けられたバイパス制御部と、
前記画素信号を受信するように構成されたコンパレータと
を有する光検出装置。 - 前記第1のリセット線は、リセット電圧に接続される
請求項1に記載の光検出装置。 - 前記共通信号線に接続された電流源をさらに備える
請求項1に記載の光検出装置。 - 前記電流源がトランジスタを含む
請求項3に記載の光検出装置。 - 前記トランジスタのゲートは、所定の電圧を受け取るように構成されている
請求項4に記載の光検出装置。 - 前記カレントミラー回路、前記第1増幅トランジスタ、および前記第2増幅トランジスタは、前記画素信号を増幅する差動増幅器の少なくとも一部を形成する、請求項1に記載の光検出装置。
- 前記第1のカレントミラートランジスタおよび前記第2のカレントミラートランジスタは、電源電圧に接続される
請求項1に記載の光検出装置。 - 前記画素アレイは、複数の第1の画素を含み、各画素は、前記画素アレイの特定行に配置される
請求項1に記載の光検出装置。 - 前記複数の第1の画素を含む前記画素アレイの行は、前記画素アレイの端部の行である請求項8に記載の光検出装置。
- 前記複数の信号線は、前記画素アレイの列と同じ方向に配置されている
請求項1に記載の光検出装置。 - 第1のカレントミラートランジスタと第2のカレントミラートランジスタとを含むカレントミラー回路と、
第1光電変換領域と第1リセットトランジスタと第1増幅トランジスタと第1選択トランジスタとを含む第1の画素と、第2光電変換領域と第2リセットトランジスタと第2増幅トランジスタと第2選択トランジスタとを含む第2の画素とを含む列および行に配置された複数の画素を含む画素アレイと、
前記第1のカレントミラートランジスタおよび前記第1選択トランジスタに接続された第1の信号線と、画素信号を出力するように構成された前記第2のカレントミラートランジスタおよび前記第2選択トランジスタに接続された第2の信号線と、前記第1リセットトランジスタに接続された第1のリセット線と、前記第2リセットトランジスタおよび前記第2の信号線に接続された第2のリセット線と、前記第1増幅トランジスタおよび前記第2増幅トランジスタに接続された共通信号線とを含む複数の信号線と、
前記第2の信号線にソースが接続され、前記共通信号線のコモン電圧に応じた電圧のノードにドレインが接続されたバイパストランジスタが設けられたバイパス制御部と、
前記画素信号を受信するように構成されたコンパレータと
を有し、
前記第1リセットトランジスタのソースまたはドレインは、電源電圧とは異なるリセット電圧に接続される
光検出装置。 - 前記共通信号線に接続された電流源をさらに備える
請求項11に記載の光検出装置。 - 前記電流源がトランジスタを含む
請求項12に記載の光検出装置。 - 前記トランジスタのゲートは、所定の電圧を受け取るように構成されている
請求項13に記載の光検出装置。 - 前記カレントミラー回路、前記第1増幅トランジスタ、および前記第2増幅トランジスタは、前記画素信号を増幅する差動増幅器の少なくとも一部を形成する
請求項11に記載の光検出装置。 - 前記第1のカレントミラートランジスタおよび前記第2のカレントミラートランジスタは、前記電源電圧に接続される
請求項11に記載の光検出装置。 - 前記画素アレイは、複数の第1の画素を含み、各画素は、前記画素アレイの特定行に配置される
請求項11に記載の光検出装置。 - 前記複数の第1の画素を含む前記画素アレイの行は、前記画素アレイの端部の行である請求項17に記載の光検出装置。
- 前記複数の信号線は、前記画素アレイの列と同じ方向に配置されている
請求項11に記載の光検出装置。
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