JP5074808B2 - 光電変換装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置及び撮像システムに関する。

従来から、使い方の簡便さや消費電力の小ささなどを長所とするいわゆる増幅型の光電変換装置の開発が行われている。この増幅型の光電変換装置では、各画素の信号を増幅する増幅用トランジスタの閾値ばらつき等に起因する固定パターンノイズ（以下、ＦＰＮとする）が光信号に混入する。そこで、光信号とリセット信号との差分を演算する相関二重サンプリング（以下、ＣＤＳとする）処理を行うための読み出し回路により、ＦＰＮを抑圧することが提案されている（例えば、特許文献１参照）。

特許文献１には、列信号線に列増幅部を設けて、光信号とリセット信号とをそれぞれ列増幅部で増幅してから読み出し回路を用いてＣＤＳ処理する技術が提案されている。これにより、効果的にＣＤＳ処理を行ってＦＰＮを抑圧することができる。
特開２００３-０５１９８９号公報

特許文献１に示される光電変換装置１００では、例えば図７に示すように、２×２の画素配列ＰＡにおいて、右側の列の画素１に光が入射せず、左側の列の画素１に高輝度の光が入射することがある。このとき、右側の列の画素１の光電変換部１ａが蓄積する電荷量（信号）はゼロになり、左側の列の画素１の光電変換部１ａが蓄積する電荷量（信号）は高い値になる。そして、右側の列の画素１から第１の列信号線Ｌ１０１を介して列増幅部（列アンプ）１０６へ出力される信号は、ほぼゼロになる。それに対して、左側の列の画素１から第１の列信号線Ｌ１０１を介して列増幅部１０６へ出力される信号は、大きな値になる。

ここで、右側の列の画素１の列増幅部１０６では、図８に示すように、画素１から第１の列信号線Ｌ１０１及び容量３３を介して入力端子２６にゼロの信号が入力され、入力端子２５に基準信号（基準電圧Ｖｒｅｆ）が入力される。差動増幅部２４は、両者の信号の差分を増幅する。増幅されて生成された差動信号は、ソースフォロワとして機能する出力バッファー部２８へ入力される。出力バッファー部２８は、その差動信号に応じた信号を出力端子２９から第２の列信号線Ｌ１０２へ出力する。このとき、出力バッファー部２８のトランジスタＴｒにおいて、ドレイン−ソース間には、大きな電流が流れない。

一方、左側の列の画素１の列増幅部１０６では、図８に示すように、画素１から第１の列信号線Ｌ１０１を介して入力端子２６に高い値の信号が入力され、入力端子２５に基準信号（基準電圧Ｖｒｅｆ）が入力される。差動増幅部２４は、両者の信号の差分を増幅する。増幅されて生成された差動信号は、ソースフォロワとして機能する出力バッファー部２８へ入力される。出力バッファー部２８は、その差動信号に応じた信号を出力端子２９から第２の列信号線Ｌ１０２へ出力する。このとき、第２の列信号線Ｌ１０２に接続された読み出し回路５の保持容量７，８を充電するための電流の負荷が大きくなり、出力バッファー部２８のトランジスタＴｒにおいて、ドレイン−ソース間に大きな電流が流れる。その結果、電源線Ｌ１０３にも大きな電流が流れる。

これにより、図９に示すように、第２の列信号線Ｌ１０２に接続された読み出し回路５の保持容量７，８がチャージアップし始めるタイミングＴ１において、電源線Ｌ１０３の配線抵抗により電源線Ｌ１０３の電位が一時的に低下する。そして、保持容量７，８がチャージアップし終わるタイミングＴ２においても、電源線Ｌ１０３の電位がＶＤＤより低くなっている。なお、ＶＤＤは供給元の電源電位を示している。

右側の列の列増幅部１０６は、左側の列の列増幅部１０６と電源線Ｌ１０３が共通であるので（図７参照）、電源線Ｌ１０３の時間的電位変動の影響を受けて、本来ゼロとなるべきものが、ゼロとは異なる信号を出力してしまう。

このようにして得られた画像信号に応じた画像において、図１０に示すように、高輝度の被写体４０に対して横方向に隣接した領域４５において、偽信号（横スミア）が発生する。

本発明の目的は、横スミアを低減できる光電変換装置及び撮像システムを提供することにある。

本発明の第１の側面に係る光電変換装置は、光電変換部を含む画素が行方向及び列方向に配列された画素配列と、それぞれ、前記画素配列において列方向に配列された画素に接続された複数の第１の列信号線と、前記複数の第１の列信号線のそれぞれを介して提供された信号を増幅する複数の列増幅部と、前記複数の列増幅部に電源電圧を供給する電源線と、前記複数の列増幅部のそれぞれの出力側に接続された複数の第２の列信号線と、を備え、前記複数の列増幅部のそれぞれは、前記第１の列信号線を介して提供された信号を増幅する増幅器と、前記増幅器の出力に応じて前記第２の列信号線を駆動する出力バッファー部とを含み、前記出力バッファー部は、前記第２の列信号線へ流れる電流を制限する電流制限部を含み、前記電流制限部は、前記第２の列信号線と前記電源線との間に配置されていることを特徴とする。

本発明の第２側面に係る撮像システムは、本発明の第１側面に係る光電変換装置と、前記光電変換装置へ光を結像する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。

本発明によれば、横スミアを低減できる。

本発明の第１実施形態に係る光電変換装置２００について、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置２００の構成図である。

光電変換装置２００は、次の構成要素を備える。

ＰＡは、画素配列であり、画素（単位画素）１が行方向及び列方向に配列されている。画素１は、光電変換部１ａを含む。光電変換部１ａは、例えば、フォトダイオードである。画素配列ＰＡは、画素１が行方向及び列方向に複数配列されたものであるが、簡単のため２×２画素としている。画素１は、どのような方式であってもよいが、リセットレベルのリセット信号と、リセットレベルに信号レベルが上乗せされた光信号とを出力する一般的なものとする。なお、以下では、便宜上、２×２の画素において、図面上左側に位置する列を「左側の列」と呼び、図面上右側に位置する列を「右側の列」と呼ぶことにする。

Ｌ１０１は、複数の第１の列信号線のそれぞれである。第１の列信号線Ｌ１０１は、画素配列ＰＡにおいて列方向にそれぞれ配列された画素１に接続されている。３は、画素駆動線である。４は、垂直走査回路であり、画素駆動線３を介して駆動すべき画素行を選択して駆動する。２０６は、複数の列増幅部（列アンプ）のそれぞれである。列増幅部２０６は、第１の列信号線Ｌ１０１に接続され、第１の列信号線Ｌ１０１を介して提供された信号を増幅する。

Ｌ１０３は、複数の列増幅部２０６に電源電圧を供給するための電源線である。電源線Ｌ１０３は、左側の列の列増幅部２０６と右側の列の列増幅部２０６とに共通に接続され、左側の列の列増幅部２０６と右側の列の列増幅部２０６とに電源電圧ＶＤＤを供給する。Ｌ１０２は、複数の第２の列信号線のそれぞれである。第２の列信号線Ｌ１０２は、列増幅部２０６の出力側に接続されている。

５は、画素１から出力された信号を読み出すための読み出し回路である。読み出し回路５は、第２の列信号線Ｌ１０２に接続され、列増幅部２０６から出力された信号を保持する。１１は、後述の保持容量７に保持されたリセット信号出力が導かれるノイズ出力線である。１２は、保持容量８に保持された光信号出力が導かれる信号出力線である。

１５は、ノイズ出力線１１の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタである。１６は、信号出力線１２の電位をリセットするための信号出力線リセット用ＭＯＳトランジスタである。１７は、リセット用ＭＯＳトランジスタ１５，１６にリセット電圧を供給するための電源端子である。

１８は、各列の保持容量７，８を順次選択していくための水平走査回路である。１８−１は、左側の列を選択するための信号線である。信号線１８−１は、左側の列のスイッチ用ＭＯＳトランジスタ１３，１４に接続されている。すなわち、水平走査回路１８によって、左側の列において、順次選択される保持容量７，８の出力が差動アンプ２２の入力部にそれぞれノイズ出力線１１、信号出力線１２を通して導かれる。１８−２は、右側の列を選択するための信号線である。信号線１８−２は、右側の列のスイッチ用ＭＯＳトランジスタ１３，１４に接続されている。すなわち、水平走査回路１８によって、右側の列において、順次選択される保持容量７，８の出力が差動アンプ２２の入力部にそれぞれノイズ出力線１１、信号出力線１２を通して導かれる。

１９は、リセット用ＭＯＳトランジスタ１５，１６のゲートにパルスを印加するためのパルス供給端子である。２０は、スイッチ用ＭＯＳトランジスタ９のゲートにパルスを印加するためのパルス供給端子である。２１は、スイッチ用ＭＯＳトランジスタ１０のゲートにパルスを印加するためのパルス供給端子である。

２２は、ノイズ出力線１１の電圧（ノイズ信号）と信号出力線１２の電圧（光信号）との差分を増幅して出力する差動アンプである。すなわち、水平走査回路１８によって、順次選択される保持容量７，８の出力が差動アンプ２２の入力部にそれぞれノイズ出力線１１、信号出力線１２を通して導かれ、画素のリセットレベルが除去された信号が端子２３から出力される。このとき、列増幅部２０６のオフセットも保持容量７，８に同じように蓄積されるため、列増幅部２０６のオフセットも除去される。２３は、差動アンプ２２の出力端子である。

次に、読み出し回路５の構成について、図１を用いて説明する。

読み出し回路５は、次の構成要素を含む。

７は、画素１のリセット信号出力を保持するための保持容量である。すなわち、垂直走査回路４によって選択された行の画素１のリセット信号が列増幅部２０６によって増幅され、増幅されたリセット信号が保持容量７に蓄積される。８は、画素１の光信号出力を保持するための保持容量である。すなわち、垂直走査回路４によって選択された行の画素１の光信号が列増幅部２０６によって増幅され、増幅された光信号が保持容量８に蓄積される。

９は、第２の列信号線Ｌ１０２と保持容量７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。１０は、第２の列信号線Ｌ１０２と保持容量８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。１３は、保持容量７とノイズ出力線１１との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。１４は、保持容量８と信号出力線１２との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。

次に、列増幅部２０６について、図２を用いて説明する。図２は、列増幅部２０６の構成を示す等価回路図である。

列増幅部２０６は、差動増幅部２４、出力バッファー部２２８、及び帰還部４１を含む。

差動増幅部２４は、次の構成要素を含む。

２５は、（＋）入力端子であり、基準電圧Ｖｒｅｆが供給されている。２６は、（−）入力端子であり、帰還部４１に接続されるとともに、容量３３を介して端子４４に接続される。容量３３は、一方の電極が（−）入力端子２６に接続され、もう一方の電極が端子４４に接続される。端子４４には、複数の第１の列信号線Ｌ１０１のそれぞれに接続されている。

２７は、定電流供給用のＭＯＳトランジスタである。ＭＯＳトランジスタ（定電流源）２７のゲートには、定電流源として動作させるような電圧が端子３５から供給される。４２は、出力端子であり、電源線Ｌ１０３と定電流源２７との間に配されている。出力端子４２は、差動信号を出力バッファー部２２８へ出力する。

差動増幅部２４は、入力端子２６を介して画素１の信号が入力され、端子２５を介して基準信号が入力され、画素１の信号と基準信号との差分を増幅して差動信号を生成する。差動増幅部２４は、出力端子４２を介して、差動信号を出力する。

帰還部４１は、次の構成要素を含む。

３２は、出力バッファー部２２８の出力端子２９と差動増幅部２４の（−）入力端子２６とをスイッチするためのＭＯＳトランジスタである。ＭＯＳトランジスタ３２のゲートには、所定のタイミングでオン／オフするように制御パルスが端子３６から印加される。３４は、容量であり、一方の電極が（−）入力端子２６に接続され、もう一方の電極が出力バッファー部２２８に接続されている。

列増幅部２０６は、画素１からリセット信号が出力される際に、帰還部４１のＭＯＳトランジスタ３２がオンして、ボルテージフォロワとして動作させるが、画素１からのリセット信号が引き続き出力されている途中でＭＯＳトランジスタ３２をオフさせる。これにより、後述の出力端子２９の電位が入力端子２５の電位に列増幅部２０６のオフセット電圧を加えた値になる。

一方、列増幅部２０６は、画素１から光信号が出力される際に、ＭＯＳトランジスタ３２がオフした状態で動作する。列増幅部２０６の演算増幅器（オペアンプ）としての動作により、そのゲインは容量３３、３４の容量分割比で決まる。すなわち容量３３、３４の値をそれぞれＣ１、Ｃ２とすると、ゲインは−Ｃ１／Ｃ２となる。

画素出力のリセットノイズは容量３３によるクランプ動作で除去されるので、保持容量７、８の下流側の差動アンプ２２において除去されるべきノイズは列増幅部２０６のオフセットばらつきと容量３３、３４のリセットノイズ（ｋＴＣノイズ）とになる。光信号の振幅はＣ１／Ｃ２倍に増幅されるので、このゲイン設定を適切に行うことにより高いＳＮ比のセンサ出力を得ることができる。

出力バッファー部２２８は、次の構成要素を含む。

４３は、入力端子である。入力端子４３は、出力端子４２に接続されている。入力端子４３には、差動増幅部２４から差動信号が入力される。２９は、出力端子である。出力端子２９は、第２の列信号線Ｌ１０２に接続されており、電源線Ｌ１０３と後述の定電流源３０との間に配され、入力端子４３と電気的に絶縁されている。出力端子２９は、トランジスタＴｒのソースに接続されている。出力端子２９は、差動信号に応じた信号（差動信号−Ｔｒの閾値電圧）を第２の列信号線Ｌ１０２へ出力する。

３０は、定電流供給用のＭＯＳトランジスタ（定電流源）である。ＭＯＳトランジスタ（定電流源）３０のゲートには、定電流源として動作させるような電圧が端子３５から供給される。トランジスタＴｒは、ＭＯＳトランジスタ（定電流源）３０とともに、ソースフォロワとして機能する。

出力バッファー部２２８は、入力端子４３を介して差動信号が入力され、出力端子２９を介して差動信号に応じた信号を第２の列信号線Ｌ１０２へ出力する。

電流制限部２３７は、電源線Ｌ１０３と出力端子２９との間に配されている。電流制限部２３７は、電源線Ｌ１０３から第２の列信号線Ｌ１０２へ流れる電流を制限する。電流制限部２３７は、例えば、飽和領域で動作するトランジスタを含む。具体的には、電流制限部２３７は、例えば、Ｐ型ＭＯＳトランジスタを含む。２３８は、Ｐ型ＭＯＳトランジスタのゲートに接続する電位供給端子であり、ＭＯＳトランジスタに流れる電流にある値の制限がかかるように電位が設定されている。

ここで、Ｐ型ＭＯＳトランジスタのソースドレイン間電圧をＶＤＳ、ゲートソース間電圧をＶＧＳ、しきい電圧値をＶＴＨとする。このとき、ソースドレイン間電圧ＶＤＳに対するドレイン電流ＩＤ特性は次のようになる。

−ＶＤＳ＜−（ＶＧＳ−ＶＴＨ）・・・数式１
が成立するリニア領域において、ドレイン電流ＩＤは、
ＩＤ＝Ｋ｛（ＶＧＳ−ＶＴＨ）・ＶＤＳ−ＶＤＳ２／２｝・・・数式２
の特性を示す。

−ＶＤＳ＞−（ＶＧＳ−ＶＴＨ）・・・数式３
が成立する飽和領域において、ドレイン電流ＩＤは、
ＩＤ＝Ｋ／２・（ＶＧＳ−ＶＴＨ）２・・・数式４
の特性を示す。数式２，４においてＫはＰ型ＭＯＳトランジスタの構造パラメータで決まる定数である。

数式２によれば、電流制限部（トランジスタ）２３７をリニア領域で動作させると、ＶＤＳの増加とともにＩＤが増加してしまいトランジスタＴｒに流れ込む電流を制限できない。

それに対して、数式４によれば、電流制限部（トランジスタ）２３７を飽和領域で動作させると、ＶＤＳが増加してもＩＤが増加しにくくトランジスタＴｒに流れ込む電流を制限できる。すなわち、電圧供給端子２３８は、数式３を満たすＶＧＳが得られるような電圧を電流制限部（トランジスタ）２３７のゲートに供給する。

次に、電源線Ｌ１０３の電位の変化について、図３を用いて説明する。図３は、電源線Ｌ１０３の電位の変化を示す図である。

仮に、列増幅部２０６が電流制限部２３７を含まないとすると、図３の破線で示すように、電源線Ｌ１０３の電位が変化する。すなわち、列増幅部２０６に高い値の信号が入力された際に、第２の列信号線Ｌ１０２に接続された読み出し回路５の保持容量７，８を充電するための電流の負荷が大きくなる。これにより、保持容量７，８がチャージアップし始めるタイミングＴ１において、列増幅部２０６の出力バッファー部２２８のＴｒのソース−ドレイン間に大きな電流が流れる。このため、電源線Ｌ１０３にも大きな電流が流れて、電源線Ｌ１０３の配線抵抗により電源線Ｌ１０３の電位が一時的に低下する。そして、保持容量７，８がチャージアップし終わるタイミングＴ２においても、電源線Ｌ１０３の電位がＶＤＤより低くなっている。

それに対して、本実施形態では、列増幅部２０６において、電流制限部２３７が、電源線Ｌ１０３から第２の列信号線Ｌ１０２へ流れる電流を制限する。これにより、図３の実線で示すように、電源線Ｌ１０３の電位が変化する。すなわち、列増幅部２０６に高い値の信号が入力された際に、保持容量７，８を充電するための電流の負荷が大きくなる。しかし、電流制限部２３７が第２の列信号線Ｌ１０２へ流れる電流を制限するので、保持容量７，８がチャージアップし始めるタイミングＴ１において、列増幅部２０６の出力バッファー部２２８のＴｒのソース−ドレイン間に大きな電流が流れない。これにより、電源線Ｌ１０３にも大きな電流が流れず、電源線Ｌ１０３の配線抵抗による電源線Ｌ１０３の電位の低下も抑制されている。そして、タイミングＴ２において、電源線Ｌ１０３の電位がほぼＶＤＤに戻っている。

このように、本実施形態によれば、右側の列の列増幅部２０６は、左側の列の列増幅部２０６と電源線Ｌ１０３が共通であっても（図１参照）、左側の列の列増幅部２０６の影響を受けずに、安定した信号を出力することができる。例えば、右側の列の画素１に光が入射せず、左側の列の画素１に高輝度の光が入射した場合、左側の列の画素１の列増幅部２０６が白階調の光信号に応じた電圧を保持容量８にチャージする際に、電源線Ｌ１０３の電位の低下が抑制されている。これにより、右側の列の列増幅部２０６は、左側の列の画素１の列増幅部２０６の影響を受けずに、黒階調の光信号に応じた電圧を保持容量８にチャージすることができる。このため、リセット信号と光信号との差分である画像信号ΔＶとして、左側の列から白階調に対応した電圧が後段に供給され、右側の列から黒階調に対応した電圧が後段に供給される。この結果、得られた画像信号に応じた画像において、高輝度の被写体４０に対して横方向に隣接した領域４５において偽信号（横スミア）が発生すること（図１０参照）を低減できる。

次に、本発明の光電変換装置を適用した撮像システムの一例を図４に示す。

撮像システム９０は、図４に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置２００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。

シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。

撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置２００へ被写体の像を結像させる。

絞り９３は、光路上において撮影レンズ９２と光電変換装置２００との間に設けられ、撮影レンズ９２を通過後に光電変換装置２００へ導かれる光の量を調節する。

撮像装置８６の光電変換装置２００は、光電変換装置２００に結像された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置２００から読み出して出力する。

撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。

Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。

画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。

メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。

外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。

タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。

全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。

記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。

以上の構成により、光電変換装置２００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。

次に、本発明の第２実施形態に係る光電変換装置３００について、図５及び図６を用いて説明する。図５は、本発明の第２実施形態に係る光電変換装置３００の構成図である。図６は、列増幅部３０６の構成を示す等価回路図である。

光電変換装置３００は、図５に示すように、その基本的な構成は第１実施形態と同様であるが、列増幅部３０６を備える点で第１実施形態と異なる。

列増幅部３０６は、図６に示すように、出力バッファー部３２８を含む点で、第１実施形態と異なる。出力バッファー部３２８は、電流制限部３３９を含む。

電流制限部３３９は、電源線Ｌ１０３から第２の列信号線Ｌ１０２へ流れる電流を制限する。電流制限部３３９は、例えば、抵抗素子を含む。これにより、簡易な構成で電流制限部を実現できる。

仮に、列増幅部３０６が電流制限部３３９を含まないとすると、列増幅部３０６に高い値の信号が入力された際に、第２の列信号線Ｌ１０２に接続された読み出し回路５の保持容量７，８を充電するための電流の負荷が大きくなる。これにより、出力バッファー部３２８のトランジスタＴｒにおいて、ドレイン−ソース間に大きな電流が流れるので、電源線Ｌ１０３にも大きな電流が流れる。

それに対して、本実施形態では、列増幅部３０６に高い値の信号が入力された際に、保持容量７，８を充電するための電流の負荷が大きくなる。しかし、電流制限部３３９が第２の列信号線Ｌ１０２へ流れる電流を制限するので、保持容量７，８がチャージアップし始めるタイミングＴ１において、列増幅部３０６の出力バッファー部３２８のＴｒのソース−ドレイン間に大きな電流が流れない。これにより、電源線Ｌ１０３にも大きな電流が流れず、電源線Ｌ１０３の配線抵抗による電源線Ｌ１０３の電位の低下も抑制されている。そして、タイミングＴ２において、電源線Ｌ１０３の電位がほぼＶＤＤに戻っている。

このように、本実施形態によっても、右側の列の列増幅部３０６は、左側の列の列増幅部３０６と電源線Ｌ１０３が共通であっても（図５参照）、左側の列の列増幅部３０６の影響を受けずに、安定した信号を出力することができる。例えば、右側の列の画素１に光が入射せず、左側の列の画素１に高輝度の光が入射した場合、左側の列の画素１の列増幅部３０６が白階調の光信号に応じた電圧を保持容量８にチャージする際に、電源線Ｌ１０３の電位の低下が抑制されている。これにより、右側の列の列増幅部３０６は、左側の列の画素１の列増幅部３０６の影響を受けずに、黒階調の光信号に応じた電圧を保持容量８にチャージすることができる。このため、リセット信号と光信号との差分である画像信号ΔＶとして、左側の列から白階調に対応した電圧が後段に供給され、右側の列から黒階調に対応した電圧が後段に供給される。この結果、得られた画像信号に応じた画像において、高輝度の被写体４０に対して横方向に隣接した領域４５において偽信号（横スミア）が発生すること（図１０参照）を低減できる。

本発明の第１実施形態に係る光電変換装置の構成図。 列増幅部の構成を示す等価回路図。 電源線の電位の変化を示す図。 第１実施形態に係る光電変換装置を適用した撮像システムの構成図。 本発明の第２実施形態に係る光電変換装置の構成図。 列増幅部の構成を示す等価回路図。 本発明の課題を説明する図。 本発明の課題を説明する図。 本発明の課題を説明する図。 本発明の課題を説明する図。

符号の説明

１ 画素
１ａ 光電変換部
５ 保持部
２４ 差動増幅部
２８ 出力バッファー部
４１ 帰還部
１００，２００，３００ 光電変換装置
１０６，２０６，３０６ 列増幅部
２３７，３３９ 電流制限部
２３９ 増幅部
Ｌ１０１ 第１の列信号線
Ｌ１０２ 第２の列信号線
Ｌ１０３ 電源線
ＰＡ 画素配列

Claims (5)

1. 光電変換部を含む画素が行方向及び列方向に配列された画素配列と、
   それぞれ、前記画素配列において列方向に配列された画素に接続された複数の第１の列信号線と、
   前記複数の第１の列信号線のそれぞれを介して提供された信号を増幅する複数の列増幅部と、
   前記複数の列増幅部に電源電圧を供給する電源線と、
   前記複数の列増幅部のそれぞれの出力側に接続された複数の第２の列信号線と、を備え、
   前記複数の列増幅部のそれぞれは、前記第１の列信号線を介して提供された信号を増幅する増幅器と、前記増幅器の出力に応じて前記第２の列信号線を駆動する出力バッファー部とを含み、前記出力バッファー部は、前記第２の列信号線へ流れる電流を制限する電流制限部を含み、前記電流制限部は、前記第２の列信号線と前記電源線との間に配置されていることを特徴とする光電変換装置。
2. 前記増幅器は、前記第１の列信号線を介して提供された信号と基準信号との差分を増幅した差動信号を前記出力バッファーに出力する
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記出力バッファー部は、ソースフォロワを含み、
   前記電流制限部は、飽和領域で動作するトランジスタを含む
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記出力バッファー部は、ソースフォロワを含み、
   前記電流制限部は、抵抗素子を含む
   ことを特徴とする請求項２に記載の光電変換装置。
5. 請求項１から４のいずれか１項に記載の光電変換装置と、
   前記光電変換装置へ光を結像する光学系と、
   前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、を備えたことを特徴とする撮像システム。