JP6857779B2 - Oledピクセル回路及びoled素子の劣化遅延方法 - Google Patents
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Description
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
Claims (8)
- 第1薄膜トランジスタ、第5薄膜トランジスタ、第1キャパシタ及び第1発光ダイオードを含む第1サブピクセル駆動ユニットと、
第2薄膜トランジスタ、第6薄膜トランジスタ、第2キャパシタ及び第2発光ダイオードを含む第2サブピクセル駆動ユニットと、
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
第4薄膜トランジスタ、第8薄膜トランジスタ及び第10薄膜トランジスタを含む第2逆バイアスユニットと、を包含するOLEDピクセル回路であって、
前記第1薄膜トランジスタのソース電極及び前記第2薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第1薄膜トランジスタのゲート電極は第1ノードに電気的に接続されており、前記第2薄膜トランジスタのゲート電極は第2ノードに電気的に接続されており、前記第1薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノードに電気的に接続されており、前記第2薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノードに電気的に接続されており、
前記第5薄膜トランジスタのソース電極及び前記第6薄膜トランジスタのソース電極はデータ信号を受信し、前記第5薄膜トランジスタのドレイン電極は前記第1ノードに電気的に接続されており、前記第6薄膜トランジスタのドレイン電極は前記第2ノードに電気的に接続されており、前記第5薄膜トランジスタのゲート電極は第2制御信号を受信し、前記第6薄膜トランジスタのゲート電極は第3制御信号を受信し、
前記第1キャパシタの一端は前記第1ノードに電気的に接続されており、前記第1キャパシタの他端は前記電源の正電圧を受け取り、前記第2キャパシタの一端は前記第2ノードに電気的に接続されており、前記第2キャパシタの他端は前記電源の正電圧を受け取り、
前記第3薄膜トランジスタのゲート電極及び前記第4薄膜トランジスタのゲート電極は第1制御信号を受信し、前記第3薄膜トランジスタのソース電極及び前記第4薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第3薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第4薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記第7薄膜トランジスタのゲート電極及び前記第8薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第7薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノード端子に電気的に接続されており、前記第8薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノード端子に電気的に接続されており、前記第7薄膜トランジスタのソース電極及び前記第8薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第9薄膜トランジスタのゲート電極及び前記第10薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第9薄膜トランジスタのソース電極及び前記第10薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第9薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第10薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記第1制御信号、前記第2制御信号及び前記第3制御信号はいずれも、外部のタイミングコントローラによって供給され、
前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであり、
前記第1制御信号、前記第2制御信号及び前記第3制御信号は互いに組み合わさり、順に第1発光ダイオードの電位記憶段階、第1発光ダイオードの発光表示段階、第2発光ダイオードの電位記憶段階、及び第2発光ダイオードの発光表示段階に対応し、
前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはいずれも、N型薄膜トランジスタであり、前記第4薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはいずれも、P型薄膜トランジスタであり、
前記第1発光ダイオードの電位記憶段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は高電位を提供し、前記第3制御信号は低電位を提供し、
前記第1発光ダイオードの発光表示段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供し、
前記第2発光ダイオードの電位記憶段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は高電位を提供し、
前記第2発光ダイオードの発光表示段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供することを特徴とするOLEDピクセル回路。 - 第1薄膜トランジスタ、第5薄膜トランジスタ、第1キャパシタ及び第1発光ダイオードを含む第1サブピクセル駆動ユニットと、
第2薄膜トランジスタ、第6薄膜トランジスタ、第2キャパシタ及び第2発光ダイオードを含む第2サブピクセル駆動ユニットと、
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
第4薄膜トランジスタ、第8薄膜トランジスタ及び第10薄膜トランジスタを含む第2逆バイアスユニットと、を包含するOLEDピクセル回路であって、
前記第1薄膜トランジスタのソース電極及び前記第2薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第1薄膜トランジスタのゲート電極は第1ノードに電気的に接続されており、前記第2薄膜トランジスタのゲート電極は第2ノードに電気的に接続されており、前記第1薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノードに電気的に接続されており、前記第2薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノードに電気的に接続されており、
前記第5薄膜トランジスタのソース電極及び前記第6薄膜トランジスタのソース電極はデータ信号を受信し、前記第5薄膜トランジスタのドレイン電極は前記第1ノードに電気的に接続されており、前記第6薄膜トランジスタのドレイン電極は前記第2ノードに電気的に接続されており、前記第5薄膜トランジスタのゲート電極は第2制御信号を受信し、前記第6薄膜トランジスタのゲート電極は第3制御信号を受信し、
前記第1キャパシタの一端は前記第1ノードに電気的に接続されており、前記第1キャパシタの他端は前記電源の正電圧を受け取り、前記第2キャパシタの一端は前記第2ノードに電気的に接続されており、前記第2キャパシタの他端は前記電源の正電圧を受け取り、
前記第3薄膜トランジスタのゲート電極及び前記第4薄膜トランジスタのゲート電極は第1制御信号を受信し、前記第3薄膜トランジスタのソース電極及び前記第4薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第3薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第4薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記第7薄膜トランジスタのゲート電極及び前記第8薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第7薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノード端子に電気的に接続されており、前記第8薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノード端子に電気的に接続されており、前記第7薄膜トランジスタのソース電極及び前記第8薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第9薄膜トランジスタのゲート電極及び前記第10薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第9薄膜トランジスタのソース電極及び前記第10薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第9薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第10薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記第1制御信号、前記第2制御信号及び前記第3制御信号は互いに組み合わさり、順に第1発光ダイオードの電位記憶段階、第1発光ダイオードの発光表示段階、第2発光ダイオードの電位記憶段階、及び第2発光ダイオードの発光表示段階に対応し、
前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはいずれもN型薄膜トランジスタであり、前記第4薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはいずれもP型薄膜トランジスタであり、
前記第1発光ダイオードの電位記憶段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は高電位を提供し、前記第3制御信号は低電位を提供し、
前記第1発光ダイオードの発光表示段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供し、
前記第2発光ダイオードの電位記憶段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は高電位を提供し、
前記第2発光ダイオードの発光表示段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供することを特徴とするOLEDピクセル回路。 - 前記第1制御信号、前記第2制御信号及び前記第3制御信号はいずれも、外部のタイミングコントローラによって供給されることを特徴とする請求項2に記載のOLEDピクセル回路。
- 前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであることを特徴とする請求項2に記載のOLEDピクセル回路。
- OLEDピクセル回路を提供するステップ1と、
第1発光ダイオードの電位記憶段階に入るステップ2と、
第1発光ダイオードの発光表示段階に入るステップ3と、
第2発光ダイオードの電位記憶段階に入るステップ4と、
第2発光ダイオードの発光表示段階に入るステップ5と、を含むOLED素子の劣化遅延方法であって、
前記ステップ1において、前記OLEDピクセル回路は、
第1薄膜トランジスタ、第5薄膜トランジスタ、第1キャパシタ及び第1発光ダイオードを含む第1サブピクセル駆動ユニットと、
第2薄膜トランジスタ、第6薄膜トランジスタ、第2キャパシタ及び第2発光ダイオードを含む第2サブピクセル駆動ユニットと、
第3薄膜トランジスタ、第7薄膜トランジスタ及び第9薄膜トランジスタを含む第1逆バイアスユニットと、
第4薄膜トランジスタ、第8薄膜トランジスタ及び第10薄膜トランジスタを含む第2逆バイアスユニットと、を包含し、
前記第1薄膜トランジスタのソース電極及び前記第2薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第1薄膜トランジスタのゲート電極は第1ノードに電気的に接続されており、前記第2薄膜トランジスタのゲート電極は第2ノードに電気的に接続されており、前記第1薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノードに電気的に接続されており、前記第2薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノードに電気的に接続されており、
前記第5薄膜トランジスタのソース電極及び前記第6薄膜トランジスタのソース電極はデータ信号を受信し、前記第5薄膜トランジスタのドレイン電極は前記第1ノードに電気的に接続されており、前記第6薄膜トランジスタのドレイン電極は前記第2ノードに電気的に接続されており、前記第5薄膜トランジスタのゲート電極は第2制御信号を受信し、前記第6薄膜トランジスタのゲート電極は第3制御信号を受信し、
前記第1キャパシタの一端は前記第1ノードに電気的に接続されており、前記第1キャパシタの他端は前記電源の正電圧を受け取り、前記第2キャパシタの一端は前記第2ノードに電気的に接続されており、前記第2キャパシタの他端は前記電源の正電圧を受け取り、
前記第3薄膜トランジスタのゲート電極及び前記第4薄膜トランジスタのゲート電極は第1制御信号を受信し、前記第3薄膜トランジスタのソース電極及び前記第4薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第3薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第4薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記第7薄膜トランジスタのゲート電極及び前記第8薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第7薄膜トランジスタのドレイン電極は前記第1発光ダイオードのアノード端子に電気的に接続されており、前記第8薄膜トランジスタのドレイン電極は前記第2発光ダイオードのアノード端子に電気的に接続されており、前記第7薄膜トランジスタのソース電極及び前記第8薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第9薄膜トランジスタのゲート電極及び前記第10薄膜トランジスタのゲート電極は前記第1制御信号を受信し、前記第9薄膜トランジスタのソース電極及び前記第10薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第9薄膜トランジスタのドレイン電極は前記第1発光ダイオードのカソードに電気的に接続されており、前記第10薄膜トランジスタのドレイン電極は前記第2発光ダイオードのカソードに電気的に接続されており、
前記ステップ2において、前記第1発光ダイオードの電位記憶段階は第Nフレームの画像期間にあり、前記第1制御信号、前記第2制御信号及び前記第3制御信号により、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはオンとなるように制御され、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはオフとなるように制御され、前記第1キャパシタは前記データ信号の電位を記憶し、且つ前記第2発光ダイオードは逆バイアス状態となり、
前記ステップ3において、前記第1発光ダイオードの発光表示段階は第Nフレームの画像期間にあり、前記第1制御信号、前記第2制御信号及び前記第3制御信号により、前記第1薄膜トランジスタ、前記第4薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはオンとなるように制御され、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはオフとなるように制御され、前記第1発光ダイオードは発光し、且つ前記第2発光ダイオードは引き続き、逆バイアス状態となり、
前記ステップ4において、前記第2発光ダイオードの電位記憶段階は第N+1フレームの画像期間にあり、前記第1制御信号、前記第2制御信号及び前記第3制御信号により、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはオンとなるように制御され、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはオフとなるように制御され、前記第2キャパシタは前記データ信号の電位を記憶し、且つ前記第1発光ダイオードは逆バイアス状態となり、
前記ステップ5において、前記第2発光ダイオードの発光表示段階は第N+1フレームの画像期間にあり、前記第1制御信号、前記第2制御信号及び前記第3制御信号により、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはオンとなるように制御され、前記第1薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはオフとなるように制御され、前記第2発光ダイオードは発光し、且つ前記第1発光ダイオードは引き続き、逆バイアス状態となることを特徴とするOLED素子の劣化遅延方法。 - 前記第1制御信号、前記第2制御信号及び前記第3制御信号はいずれも、外部のタイミングコントローラによって供給されることを特徴とする請求項5に記載のOLED素子の劣化遅延方法。
- 前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであることを特徴とする請求項5に記載のOLED素子の劣化遅延方法。
- 前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ及び前記第10薄膜トランジスタはいずれもN型薄膜トランジスタであり、前記第4薄膜トランジスタ、前記第8薄膜トランジスタ及び前記第9薄膜トランジスタはいずれもP型薄膜トランジスタであり、
前記第1発光ダイオードの電位記憶段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は高電位を提供し、前記第3制御信号は低電位を提供し、
前記第1発光ダイオードの発光表示段階において、前記第1制御信号は低電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供し、
前記第2発光ダイオードの電位記憶段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は高電位を提供し、
前記第2発光ダイオードの発光表示段階において、前記第1制御信号は高電位を提供し、前記第2制御信号は低電位を提供し、前記第3制御信号は低電位を提供することを特徴とする請求項5に記載のOLED素子の劣化遅延方法。
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