JP6846206B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体装置の一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のスイッチ素子にショットキーバリアダイオード（ＳＢＤ）等の整流素子を逆並列に接続して構成されるスイッチ装置又はこれを２つ直列に接続して構成される装置が、パワーコンディショナ（ＰＣＳ）、インバータ、スマートグリッド等の電力変換システムに組み込まれる。これらのシステムにおいて、半導体装置内のスイッチ素子がターンオン又はターンオフする際に、急激な電流変化（ｄｉ／ｄｔ）により装置内の配線インダクタンス（Ｌ）にサージ電圧（Ｌｄｉ／ｄｔ）が発生し、これに起因して高周波のノイズがシステム内の他の装置へ漏洩しないようにすることが求められていた。

そこで、例えば特許文献１から３には、半導体素子とともに基板上にスナバ回路が形成された半導体装置が開示されている。スナバ回路として、抵抗素子及びコンデンサ素子を直列に接続して構成されるＲＣスナバが採用されている。ＲＣスナバにより、サージ電圧に起因する高周波のノイズが吸収されて、装置外への漏洩を防止することができる。また、特許文献４には、２つのＩＧＢＴにそれぞれ並列に接続された２つのスナバモジュールに含まれるスナバコンデンサとスナバダイオードとの接続点をスナバ抵抗を介して互いに接続し、スナバ抵抗の一端とＩＧＢＴの負極側の回路との間にスナバ共通抵抗を接続した電力変換装置が開示されている。また、特許文献５には、スナバ抵抗及びスナバコンデンサを、複数の個別抵抗及び個別コンデンサに分割することによりリング状に形成し、その内側に平形半導体デバイスを配設した電力変換器が開示されている。また、特許文献６には、半導体装置内の主回路に電気的に接続し且つ外部に露出する２つの端子の間にスナバ回路が接続された半導体装置が開示されている。また、特許文献７には、半導体装置のＰ電極とＮ電極と、スイッチング素子およびダイオードを有するＵ相、Ｖ相及びＷ相の各層と、に接続された平板状またはブロック状のコンデンサを内蔵し、各層それぞれのＰ電極およびＮ電極に１個または複数個のコンデンサが接続されている半導体装置が開示されている。
特許文献１ 特開２０１０−２０６１０６号公報
特許文献２ 特開２０１０−２０５８３３号公報
特許文献３ 特開２０１０−１９９２０６号公報
特許文献４ 特開２０１０−９８８４６号公報
特許文献５ 特開平５−９８８４６号公報
特許文献６ 特開２０１４−１２８０６６号公報
特許文献７ 特開２００１−２５８２６７号公報

半導体素子と個別に形成されるスナバ回路を使用する場合、これを半導体素子の直近に配置し、半導体素子に接続して配線インダクタンスを低減することで、サージ電圧に起因する高周波のノイズを効率よく吸収することができる。しかしながら、大電流パルスを通電する半導体装置に対するスナバ回路において頻繁に使用されるフィルムコンデンサの耐熱性（例えば、１００℃以下）は、半導体装置の組み立て工程において求められる耐熱性（例えば、３００℃で数１０秒）より低いため、スナバ回路を半導体素子とともに筐体内に収容して組み立てることができない。従って、スナバ回路を半導体装置外から半導体素子に接続せざるを得ず、配線インダクタンスを低減して高周波のノイズを効率よく吸収することができない。

本発明の第１の態様においては、第１基板と、第１基板上に搭載される半導体素子と、半導体素子に並列に接続される電圧振動抑制回路と、半導体素子、この半導体素子が搭載された第１基板の一面、及び電圧振動抑制回路をモールド材により封止する中実な筐体と、を備える半導体装置が提供される。

本発明の第２の態様においては、第１基板上に半導体素子を搭載する段階と、半導体素子に並列に電圧振動抑制回路を接続する段階と、半導体素子、この半導体素子が搭載された第１基板の一面、及び電圧振動抑制回路をモールド材により封止する段階と、を備える半導体装置の製造方法が提供される。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る半導体装置の構成を上面視において示す。 半導体装置の構成を側面視において示す。 半導体装置内の基板上の回路構成を示す。 半導体装置の回路構成を示す。 第１の変形例に係る半導体装置の回路構成を示す。 抵抗素子の構成を示す。 容量素子の構成を示す。 半導体装置の製造工程のフローを示す。 第２の変形例に係る半導体装置の構成を側面視において示す。 半導体装置の基板上の回路構成を示す。 半導体装置の配線基板上の回路構成を示す。 第２の変形例に係る半導体装置の製造工程のフローを示す。 電圧振動抑制回路を搭載しない半導体装置におけるターンオン時の電流及び電圧の過渡的変化（第１の比較例）を示す。 電圧振動抑制回路を装置外に搭載した半導体装置におけるターンオン時の電流及び電圧の過渡的変化（第２の比較例）を示す。 電圧振動抑制回路を装置内に搭載した本実施形態に係る半導体装置におけるターンオン時の電流及び電圧の過渡的変化（実施例）を示す。 電圧振動抑制回路を搭載しない半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（第１の比較例）を示す。 電圧振動抑制回路を装置外に搭載した半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（第２の比較例）を示す。 電圧振動抑制回路を装置内に搭載した本実施形態に係る半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（実施例）を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１Ａから図１Ｃは、それぞれ、本実施形態に係る半導体装置１００の構成を示す。ここで、図１Ａは半導体装置１００の構成を上面視において示し、図１Ｂは側面視における内部構成を示し、図１Ｃは半導体装置１００内の基板１３上の回路構成を示す。なお、図１Ａ及び図１Ｃにおける上下方向及び図１Ｂにおける前奥方向を縦方向、図１Ａから図１Ｃにおける左右方向を横方向、図１Ａ及び図１Ｃにおける前奥方向及び図１Ｂにおける上下方向を高さ方向とする。半導体装置１００は、電圧振動抑制回路を半導体素子とともに筐体内に組み込んで配線インダクタンスを低減することで、スイッチ素子の動作により発生し得る高周波ノイズを効率良く抑制することを目的とするものである。

半導体装置１００は、筐体１０、基板１３、半導体素子１４ａ及び１５ａ、ダイオード素子１４ｂ及び１５ｂ、外部端子１６〜１８、導電部材１６ａ〜１８ａ、外部端子１９、並びに電圧振動抑制回路２０を備える。

なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとし、間に他の電子部品がある場合も含む。

筐体１０は、半導体装置１００の構成各部、特に後述する半導体素子１４ａ及び１５ａ、これらが搭載される基板１３の一面（一面上に設けられた配線パターン１３ｂ_１〜１３ｂ_８）、及び電圧振動抑制回路２０を内部に、ただし外部端子１９の上端を突出し、基板１３の下面を筐体１０の底面と面一に露出して封止するとともに、外部端子１６〜１８のそれぞれの上面を筐体１０の上面上に露出して固定する中実な部材である。半導体素子１４ａ及び１５ａとともに電圧振動抑制回路２０を中実な筐体１０内に設けることでこれらが発する熱が効率良く放熱され、熱による電圧振動抑制回路２０の性能劣化を防止することができる。筐体１０は、例えばエポキシ樹脂のような熱硬化性樹脂等のモールド材を用いて中実に成形することで形成される本体１１及び端子収容体１２を含む。

なお、「中実」とは、内部が詰まっていることを意味する。ここで、内部に埋め込まれる部品が中空の場合にモールド材が入らない部分は中空となるが、その部品自体は周囲が埋め込まれていることで内部は中実とみなすことができる。また、モールド材にボイドが発生することもあるが、意図せず発生した中空空間は実質的に中実であるものとする。

本体１１は、一軸方向（すなわち、横方向）を長手とする略直方体及びこの上面中央から上方に突出する略直方体状の突出部１１ｃを有する。本体１１の上面には、上面視において突出部１１ｃの中央から図面左方に延びる凹部１１ｂが形成されている。凹部１１ｂ内に、後述する端子収容体１２を挿入することができる。また、本体１１は、４つの角部に上面視において略正方形状、側面視において上側を欠いた段部１１ａを有し、それぞれの段部１１ａに高さ方向に貫通する貫通孔１１ａ_０が形成されている。貫通孔１１ａ_０に上方からボルト等の固定具を差し入れることで、半導体装置１００を外部装置等に固定することができる。

突出部１１ｃは、凹部１１ｂ内に挿入される端子収容体１２とともに、一軸方向に溝部を介して連接する複数の端子収容部１１ｃ_１〜１１ｃ_３を構成する。突出部１１ｃは、３つの端子収容部１１ｃ_１〜１１ｃ_３に対応する凹部１１ｂ内の位置にそれぞれ後述する外部端子１６〜１８を収容する。ただし、外部端子１６〜１８は、側面視Ｕ字状を有し、中央に孔部１６_０〜１８_０が形成されたそれらの上面を上方に向け、Ｕ字の開口端を縦方向の一側に向け、これらの内側に端子収容体１２を横方向に挿通可能に凹部１１ｂ内に配置される。

端子収容体１２は、端子１６ｂ〜１８ｂを収容するとともに外部端子１６〜１８を固定する部材である。端子収容体１２は、本体１１の凹部１１ｂと同形状を有する、すなわち一軸方向を長手とする平板上に、３つの端子収容部１１ｃ_１〜１１ｃ_３に対応して一軸方向に溝部を介して連接する３つの凸部を有する。３つの凸部のそれぞれの上面中央には、例えば上面視六角形状の穴部１２_１〜１２_３が形成され、端子１６ｂ〜１８ｂの一例として同形状のナットが雌ネジを高さ方向に向けてそれぞれ収容されている。

複数（本実施形態では一例として３つ）の端子収容部１１ｃ_１〜１１ｃ_３は、上述の端子収容体１２を、本体１１の凹部１１ｂ内に収容された外部端子１６〜１８のそれぞれの内側に通して、凹部１１ｂ内を図面右方に挿入することで構成される。このとき、端子収容体１２に収容された端子（すなわち、ナット）１６ｂ〜１８ｂの雌ネジが、縦方向及び横方向に位置決めされて、外部端子１６〜１８の孔部１６_０〜１８_０と高さ方向に連通することとなる。それにより、固定具の一例であるボルト（不図示）を、他の半導体装置等に接続するための導電板（不図示）を介し、外部端子１６〜１８の孔部１６_０〜１８_０に通して端子１６ｂ〜１８ｂの雌ネジに螺入することで、導電板を外部端子１６〜１８に着脱可能に接続することができる。

基板１３は、第１基板の一例であり、半導体素子等が搭載される平板上の部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。基板１３は、絶縁板１３ａ並びに回路層１３ｂ及び１３ｃを含む。絶縁板１３ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。回路層１３ｂ及び１３ｃは、例えば銅、アルミニウム等の導電性金属を用いて、それぞれ絶縁板１３ａの上面及び下面に設けられている。なお、回路層１３ｂは、半導体素子及び／又は導電部材に接続する配線パターン１３ｂ_１〜１３ｂ_８を含む。

なお、基板１３上の配線パターン１３ｂ_１〜１３ｂ_８のうちの少なくとも１つについて、特に後述する電圧振動抑制回路２０に接続する配線パターン１３ｂ_１，１３ｂ_３，１３ｂ_４について、例えば複数のパターンを、絶縁層を介して積層して形成される積層構造の配線パターンとしてよい。積層構造の配線パターンでは、これに流れる電流が積層された複数のパターンを往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。

半導体素子１４ａ及び１５ａは、それぞれ第１及び第２半導体素子の一例であり（第２及び第１半導体素子の一例でもよい）、例えばＳｉＣ等の化合物半導体からなるスイッチング素子（すなわち、ＳｉＣ半導体素子）であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、本実施形態では、ＩＧＢＴを採用する。また、半導体素子１４ａ及び１５ａは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１４ａ及び１５ａは、それぞれ、基板１３上の配線パターン１３ｂ_１及び１３ｂ_３上に搭載される。

半導体素子１４ａ及び１５ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（ソース電極）及びゲート電極、裏面にコレクタ電極（ドレイン電極）を有する。半導体素子１４ａ及び１５ａは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ_２及び１３ｂ_１に接合することで基板１３上に固定される。

ダイオード素子１４ｂ及び１５ｂは、ＳｉＣからなる整流素子であり、一例として、表面及び裏面のそれぞれに電極を有する縦型のショットキーバリアダイオード（ＳＢＤ）を採用することができる。なお、ダイオード素子１４ｂ及び１５ｂは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。ダイオード素子１４ｂ及び１５ｂは、それぞれ、基板１３上の配線パターン１３ｂ_２及び１３ｂ_１上に搭載される。

ダイオード素子１４ｂ及び１５ｂは、表面にアノード電極及び裏面にカソード電極を有する。ダイオード素子１４ｂ及び１５ｂは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ_２及び１３ｂ_１に接合することで基板１３上に固定される。それにより、ダイオード素子１４ｂ及び１５ｂのカソード電極は、それぞれ、半導体素子１４ａ及び１５ａのコレクタ電極に接続される。

なお、通常、半導体素子１４ａ及び１５ａに寄生ダイオードが含まれるため、必ずしも、ダイオード素子１４ｂ及び１５ｂを設けなくてもよい。

また、半導体素子１４ａのエミッタ電極及びダイオード素子１４ｂのアノード電極は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金からなるワイヤ１４ｃを用いて、基板１３上の配線パターン１３ｂ_３に接続される。それにより、半導体素子１４ａ及びダイオード素子１４ｂが逆並列に接続されてスイッチング装置を構成する。また、半導体素子１５ａのエミッタ電極及びダイオード素子１５ｂのアノード電極は、ワイヤ１４ｃと同様のワイヤ１５ｃを用いて、基板１３上の配線パターン１３ｂ_２に接続される。それにより、半導体素子１５ａ及びダイオード素子１５ｂが逆並列に接続されてスイッチング装置を構成するとともに、逆並列に接続された半導体素子１４ａ及びダイオード素子１４ｂに直列に接続される。さらに、半導体素子１４ａ及び１５ａのゲート電極はワイヤを用いて基板１３上の配線パターン１３ｂ_８及び１３ｂ_５に接続される。

外部端子１６〜１８は、半導体素子１４ａ及び１５ａから出力される電流を導通して半導体装置１００外に出力するための端子であり、例えば銅、アルミニウム等の導電性金属の板状部材を側面視Ｕ字状に変形して形成される。外部端子１６〜１８は、先述のとおり、上面の中央にそれぞれ孔部１６_０〜１８_０が形成され、３つの端子収容部１１ｃ_１〜１１ｃ_３に対応する筐体１０の凹部１１ｂ内の位置に配置される。

導電部材１６ａ〜１８ａは、それぞれ、基板１３上の配線パターン１３ｂ_１〜１３ｂ_３と外部端子１６〜１８との間に設けられて、それらの間で半導体素子１４ａ及び１５ａから出力される電流を通電するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。

導電部材１６ａ〜１８ａは、それぞれの下端をはんだ等の接合材により又は超音波接合により配線パターン１３ｂ_１〜１３ｂ_３に接合することで基板１３上に立設され、それぞれの上端をはんだ、ロウ付け、又はカシメにより外部端子１６〜１８の下面に接続される。導電部材１６ａにより、半導体素子１５ａのコレクタ電極及びダイオード素子１５ｂのカソード電極が配線パターン１３ｂ_１及び端子１６ｂ介して外部端子１６に接続され、導電部材１７ａにより、半導体素子１４ａのコレクタ電極、ダイオード素子１４ｂのカソード電極、半導体素子１５ａのエミッタ電極、及びダイオード素子１５ｂのアノード電極が配線パターン１３ｂ_２、ワイヤ１５ｃ、及び端子１７ｂ介して外部端子１７に接続され、導電部材１８ａにより、半導体素子１４ａのエミッタ電極及びダイオード素子１４ｂのアノード電極が配線パターン１３ｂ_３、ワイヤ１４ｃ、及び端子１８ｂ介して外部端子１８に接続される。

外部端子１９は、半導体装置１００外から半導体素子１４ａ及び１５ａに制御信号を入力する、また半導体素子１４ａ及び１５ａの出力信号を半導体装置１００外に出力するための端子である。外部端子１９は、例えば銅、アルミニウム等の導電性金属を用いて高さ方向を長手とする平板状に成形されている。外部端子１９は、４つの端子を含み、それぞれ基板１３の配線パターン１３ｂ_５〜１３ｂ_８に立設され、筐体１０の上面から突出する。配線パターン１３ｂ_５及び１３ｂ_８上の外部端子１９は、ワイヤを介して半導体素子１５ａ及び１４ａのゲート電極に接続されて、ゲート端子として機能する。なお、配線パターン１３ｂ_６及び１３ｂ_７は、それぞれ、配線パターン１３ｂ_２及び１３ｂ_３に接続し、それらの上の外部端子１９は、配線パターン１３ｂ_２及び１３ｂ_３を介して半導体素子１５ａ及び１４ａのエミッタ電極に接続されて、エミッタ端子として機能する。

電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続して、それらの動作により発生し得る高周波ノイズを抑制するスナバ回路である。ＳｉＣ−ＳＢＤ等のＳｉＣ素子を搭載した半導体装置１００では、その動作が高速であることから動作時に高周波のノイズが発生することがあり、ノイズはＳｉＣ−ＳＢＤの接合容量に起因して例えば１０ＭＨｚ以上２０ＭＨｚ以下とより高周波であることから、装置内の寄生容量を通ってほとんど減衰することなく装置外に漏洩するおそれがある。電圧振動抑制回路２０は、そのような高周波のノイズを抑制する。電圧振動抑制回路２０は、本実施形態では基板１３上に搭載され、抵抗素子２３及び容量素子２４を有する。

抵抗素子２３は、半導体装置１００から出力される高周波ノイズの電力を消費するための素子であり、基板１３上の配線パターン１３ｂ_１及び１３ｂ_４の間に接続される。抵抗素子２３は、例えばステンレス等から形成される金属シート抵抗を採用することができる。高耐熱の金属シート抵抗を用いることにより、電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが搭載される基板１３上に配置し、筐体１０内に封止して、半導体装置１００を製造することが可能となる。また、抵抗素子２３は、弾力を有する抵抗素材を用いて柔軟な形状に成形される。これにより、半導体素子１４ａ及び１５ａの動作による短パルス電流の導通にともなう熱ストレスを緩衝することができ、機械的振動に対する電圧振動抑制回路２０の信頼性を向上することができる。なお、抵抗素子２３の構成の詳細については後述する。

容量素子２４は、半導体装置１００から出力される高周波ノイズの電力を吸収するための素子であり、基板１３上の配線パターン１３ｂ_３及び１３ｂ_４の間に接続されて、抵抗素子２３に直列に接続される。容量素子２４は、例えば誘電体としてポリイミド又は木材パルプを加工した紙を用いた薄膜コンデンサを採用することができる。１００℃以上の高温に耐える薄膜誘電体を用いることにより、電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが搭載される基板１３上に配置し、筐体１０内に封止して、半導体装置１００を製造することが可能となる。また、容量素子２４は、弾力を有するポリイミド又は紙を用いて柔軟に形成されている。これにより、半導体素子１４ａ及び１５ａの動作による短パルス電流の導通にともなう熱ストレスを緩衝することができ、機械的振動に対する電圧振動抑制回路２０の信頼性を向上することができる。なお、容量素子２４の構成の詳細については後述する。

抵抗素子２３及び容量素子２４は、配線パターン１３ｂ_１及び１３ｂ_３を介して、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続される。ここで、容量素子２４は、例えば１００ｎＦ、より好ましくは１ｎＦ以上２０ｎＦ以下の容量を有する。抵抗素子２３は、例えば１Ω以上１０Ω以下の抵抗を有する。それにより、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａの動作時、特にターンオン時における１ＭＨｚ以上１００ＭＨｚの電圧変動、好ましくは１０ＭＨｚ以上の電圧変動、より好ましくは１０ＭＨｚ以上２０ＭＨｚ以下の電圧変動を抑制する。

上述のように電圧振動抑制回路２０は、基板１３上に搭載され、導電部材の一例である配線パターン１３ｂ_１、１３ｂ_３、及び１３ｂ_４により電気的に接続され、基板１３上に搭載される半導体素子１４ａ及び１５ａ、基板１３上の導電部材とともに中実な筐体１０内に封止される。電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが封止される筐体１０内に設けることで、それらを接続する導電部材が短くなり、それにより配線インダクタンスが小さくなり、特に導電部材のインダクタンスが、電圧振動抑制回路２０に並列に接続する、半導体素子１４ａ及び１５ａを含む外部端子１６及び１８間の回路内の配線インダクタンスより小さくなり、そして導電部材を介して半導体素子１４ａ及び１５ａに並列に接続される電圧振動抑制回路２０により、その振動抑制効果を損なうことなく、半導体素子の動作に伴う高周波の電圧振動を抑制することが可能となる。また、配線インダクタンスが小さくなることで、小さい抵抗値の抵抗素子及び小さい容量の容量素子から電圧振動抑制回路２０を構成することができ、それにより半導体装置１００の小型化及び効率化を図ることができる。また、半導体素子１４ａ，１５ａがＳｉＣ半導体素子であることで、大電流を導通可能なＳｉＣ半導体素子の動作に伴う高周波の電圧振動が電圧振動抑制回路２０により抑制されることとなる。

図２Ａは、半導体装置１００の回路構成を示す。半導体素子１４ａ及び１５ａは、配線パターン１３ｂ_１〜１３ｂ_３、ワイヤ１４ｃ及び１５ｃ、並びに導電部材１６ａ及び１８ａを介して外部端子１６及び１８の間に直列に接続されている。ダイオード素子１４ｂは、配線パターン１３ｂ_２、１３ｂ_３、及びワイヤ１４ｃを介して半導体素子１４ａに並列に接続され、ダイオード素子１５ｂは、配線パターン１３ｂ_１、１３ｂ_２、及びワイヤ１５ｃを介して半導体素子１５ａに並列に接続されている。また、電圧振動抑制回路２０は、配線パターン１３ｂ_１及び１３ｂ_３を介して外部端子１６及び１８の間に、半導体素子１４ａ及び１５ａ（並びにダイオード素子１４ｂ及び１５ｂ）と並列に接続されている。

半導体装置１００において、半導体素子１４ａ及び１５ａは、外部端子１９、配線パターン１３ｂ_８及び１３ｂ_５並びにワイヤを介して制御信号（これに含まれるスイッチング信号）がそれぞれのゲート電極に入力されることでオンオフされて、外部端子１６から外部端子１７又は外部端子１７から外部端子１８に電流を通す又は止める。また、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａの動作により発生し得る高周波ノイズを抑制する。

なお、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａ（並びにダイオード素子１４ｂ及び１５ｂ）に対して共通に設けるに限らず、半導体素子１４ａ（及びダイオード素子１４ｂ）並びに半導体素子１５ａ（及びダイオード素子１５ｂ）のそれぞれに対して個別に設けてもよい。

図２Ｂは、第１の変形例に係る半導体装置１１０の回路構成を示す。半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂは、半導体装置１００と同様に外部端子１６及び１８の間に接続されている。これに対して、２つの電圧振動抑制回路２０の一方が、外部端子１６及び１７の間に半導体素子１５ａ（及びダイオード素子１５ｂ）と並列に接続され、他方が外部端子１７及び１８の間に半導体素子１４ａ（及びダイオード素子１４ｂ）と並列に接続されている。

なお、変形例に係る半導体装置１１０において、半導体素子１４ａ（及びダイオード素子１４ｂ）並びに半導体素子１５ａ（及びダイオード素子１５ｂ）のそれぞれに対して電圧振動抑制回路２０を設けるに限らず、一方にのみ設けることとしてもよい。

図３は、抵抗素子２３の構成を示す。抵抗素子２３は、抵抗体２３ａ及び絶縁体２３ｂを有する。抵抗体２３ａは、ステンレス等から構成される板状の金属導体を、絶縁体２３ｂを挟んで屈曲成形することで形成される。抵抗体２３ａは、例えばステンレス繊維を用いた紙にすることにより柔軟性、発熱性に優れた構造とすることができる。ここでいう紙とは、繊維同士の接続点が化学結合されたシート状のものを指す。繊維はステンレスなどの金属繊維でもよく、前記金属繊維に木材パルプなどの植物由来の繊維を混合した複合繊維にしてもよい。また、屈曲構造とすることにより、抵抗体２３ａの絶縁体２３ｂより上側部分を流れる電流は、抵抗体２３ａの絶縁体２３ｂより下側部分を流れる電流に対して逆向きになり、これらの電流により生じる磁界を相殺できる。抵抗体２３ａの両端は、逆向きに屈曲され、電極２３ａ_１及び２３ａ_２が設けられる。ここで、電極２３ａ_１及び２３ａ_２の少なくとも一方について、例えばそれぞれ絶縁層を介して金属層を積層した構造の電極としてよい。積層構造の電極では、これに流れる電流が積層された複数の金属層を往復することで相互インダクタンス化され、半導体素子１４ａ及び／又は１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。絶縁体２３ｂは弾性を有し、抵抗体２３ａがこれを挟むことで、抵抗素子２３が抵抗体２３ａと絶縁体２３ｂの積層方向に柔軟に構成される。なお、この構造の抵抗素子は、少なくとも１００℃以上の耐熱性を有する。

図４は、容量素子２４の構成を示す。容量素子２４は、内部電極２４ａ_１〜２４ａ_４、誘電体２４ｂ_１〜２４ｂ_３、並びに電極２４ｄ_１及び２４ｄ_２を有する。

内部電極２４ａ_１〜２４ａ_４は、金属等から構成される導体板である。内部電極２４ａ_１〜２４ａ_４は、基端が電極２４ｄ_１又は２４ｄ_２に接続され、それぞれ誘電体２４ｂ_１〜２４ｂ_３を介して積層され、先端が隣接する誘電体で覆われている。内部電極２４ａ_１〜２４ａ_４の基端は、内部電極の積層方向に互い違いに左右に配置されている。すなわち、内部電極２４ａ_１及び２４ａ_３は基端を図面左方に向け、内部電極２４ａ_２及び２４ａ_４は基端を図面右方に向けて積層される。

誘電体２４ｂ_１〜２４ｂ_３は、樹脂、木材パルプ等を加工した紙から形成される。誘電体２４ｂ_１〜２４ｂ_３は、内部電極２４ａ_１及び２４ａ_３の基端の間並びに内部電極２４ａ_２及び２４ａ_４の基端の間に設けられ、内部電極２４ａ_１〜２４ａ_４のそれぞれの基端とは反対側の先端を覆う。

電極２４ｄ_１は、内部電極２４ａ_１及び２４ａ_３の基端に接続され、電極２４ｄ_２は、内部電極２４ａ_２及び２４ａ_４の基端に接続される。電極２４ｄ_１及び２４ｄ_２の少なくとも一方は、例えばそれぞれ絶縁層を介して金属層を積層した構造の電極としてよい。積層構造の電極では、これに流れる電流が積層された複数の金属層を往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。

図４は、内部電極が４層、誘電体層が３層の構造について説明したものであるが、積層数はこれに限るものではない。なお、この構造の容量素子は少なくとも１００℃以上の耐熱性を有する。

半導体装置１００の製造方法について、図５を用いて説明する。図５は、半導体装置１００の製造工程のフローを示す。

まず、ステップＳ１１において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂを基板１３上に搭載する。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂは、それぞれ、基板１３の配線パターン１３ｂ_２及び１３ｂ_１にはんだ層を介して支持される。

次に、ステップＳ１２において、電圧振動抑制回路２０を基板１３上に搭載して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続する。電圧振動抑制回路２０は金属シート抵抗である抵抗素子２３及び薄膜コンデンサである容量素子２４を直列に接続して含み、抵抗素子２３が基板１３の配線パターン１３ｂ_１及び１３ｂ_４の間にはんだ層を介して接続され、容量素子２４が配線パターン１３ｂ_３及び１３ｂ_４の間にはんだ層を介して接続される。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂと電圧振動抑制回路２０とが、導電部材である配線パターン１３ｂ_１〜１３ｂ_４を介して電気的に接続される。

次に、ワイヤ１４ｃ及び１５ｃを用いて、半導体素子１４ａ，１４ｂ，１５ａ及び１５ｂの表面電極を基板１３上の配線パターン１３ｂ_２，１３ｂ_３，１３ｂ_５，１３ｂ_８に接続する。

次に、導電部材１６ａ〜１８ａを、それぞれの下端をはんだ等の接合材により配線パターン１３ｂ_１〜１３ｂ_３に接合することで、基板１３上に立設する。また、外部端子１９の４つの端子を、それぞれ基板１３の配線パターン１３ｂ_５〜１３ｂ_８に立設する。

次に、ステップＳ１３において、リフロー炉等を用いてはんだを溶融して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、電圧振動抑制回路２０の抵抗素子２３及び容量素子２４、導電部材１６ａ〜１８ａを基板１３上に接合する。このとき、溶融したはんだの温度は例えば約３００℃に達するため、その熱が基板１３等を伝わって電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を加熱し、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内で半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂの直近に配置し、半導体素子に接続して、配線インダクタンスを低減することができる。

最後に、ステップＳ１４において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、これらが搭載された基板１３の一面（一面上に設けられた配線パターン１３ｂ_１〜１３ｂ_８を含む）、及び電圧振動抑制回路２０をモールド材により封止して、中実な筐体１０を成形する。このとき、モールド材により電圧振動抑制回路２０の抵抗素子２３及び容量素子２４は例えば２００℃の温度に加熱され、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内に組み込むことができる。

図６Ａから図６Ｃは、第２の変形例に係る半導体装置１２０の構成を示す。ここで、図６Ａは半導体装置１２０の構成を側面視において示し、図６Ｂは基板１３上の回路構成を示し、図６Ｃは配線基板２１上の回路構成を示す。半導体装置１２０は、筐体１０、基板１３、半導体素子１４ａ及び１５ａ、ダイオード素子１４ｂ及び１５ｂ、導通ポスト１４ａ_０，１４ｂ_０，１４ｄ，１４ｅ，１５ａ_０，１５ｂ_０及び１５ｄ、外部端子１６〜１８、導電部材１６ａ〜１８ａ、外部端子１９、配線基板２１、並びに電圧振動抑制回路２０を備える。これらの構成各部のうち、半導体装置１００の構成各部と対応するものについては同じ符号を付し、その説明を省略する。

筐体１０は、半導体装置１２０の構成各部、特に半導体素子１４ａ及び１５ａ、これらが搭載される基板１３の一面、電圧振動抑制回路２０、及びこれを搭載する配線基板２１を内部に、ただし外部端子１９の上端を突出し、基板１３の下面を筐体１０の底面と面一に露出して封止するとともに、外部端子１６〜１８のそれぞれの上面を筐体１０の上面上に露出して固定する中実な部材である。半導体素子１４ａ及び１５ａとともに電圧振動抑制回路２０を中実な筐体１０内に設けることでこれらが発する熱が効率良く放熱され、熱による電圧振動抑制回路２０の性能劣化を防止することができる。筐体１０は、半導体装置１００の筐体１０と同様に構成され、本体１１及び端子収容体１２を含む。

基板１３は、第１基板の一例であり、半導体装置１００の基板１３と同様に絶縁板１３ａ並びに回路層１３ｂ及び１３ｃを含む。ただし、回路層１３ｂは、半導体素子及び／又は導電部材に接続する配線パターン１３ｂ_１〜１３ｂ_３を含む。

半導体素子１４ａ及び１５ａは、半導体装置１００の半導体素子１４ａ及び１５ａと同様のＳｉＣ半導体素子である。半導体素子１４ａ及び１５ａは、それぞれ、基板１３上の配線パターン１３ｂ_２及び１３ｂ_１上に搭載される。半導体素子１４ａ及び１５ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（ソース電極）及びゲート電極、裏面にコレクタ電極（ドレイン電極）を有する。半導体素子１４ａ及び１５ａは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ_２及び１３ｂ_１に接合することで基板１３上に固定される。

ダイオード素子１４ｂ及び１５ｂは、半導体装置１００のダイオード素子１４ｂ及び１５ｂと同様のＳｉＣからなる整流素子である。ダイオード素子１４ｂ及び１５ｂは、それぞれ、基板１３上の配線パターン１３ｂ_２及び１３ｂ_１上に搭載される。ダイオード素子１４ｂ及び１５ｂは、表面にアノード電極及び裏面にカソード電極を有する。ダイオード素子１４ｂ及び１５ｂは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ_２及び１３ｂ_１に接合することで基板１３上に固定される。それにより、ダイオード素子１４ｂ及び１５ｂのカソード電極は、それぞれ、半導体素子１４ａ及び１５ａのコレクタ電極に接続される。

導通ポスト１４ａ_０，１４ｂ_０，１４ｄ，１４ｅ，１５ａ_０，１５ｂ_０及び１５ｄは、基板１３上の配線パターン１３ｂ_１〜１３ｂ_３、半導体素子１４ａ，１５ａ又はダイオード素子１４ｂ，１５ｂの表面電極を後述する配線基板２１上の配線パターン２１ａ_１〜２１ａ_３，２１ｂ_１，又は２１ｂ_４に接続して、それらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。なお、これらの導通ポストは、その下端をはんだ等の接合材により半導体素子１４ａ等に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより配線基板２１上の配線パターンに接続される。

導通ポスト１４ａ_０及び１５ａ_０は、各３つのポストを含む。それらのうちの各２つのポストはそれぞれ半導体素子１４ａ及び１５ａのエミッタ電極上に立設され、配線基板２１上の配線パターン２１ａ_２及び２１ａ_１にそれぞれ接続する。残りの各１つのポストは、半導体素子１４ａ及び１５ａのゲート電極上に立設され、配線基板２１上の配線パターン２１ｂ_４及び２１ｂ_１にそれぞれ接続する。導通ポスト１４ｂ_０及び１５ｂ_０は、各２つのポストを含み、ダイオード素子１４ｂ及び１５ｂのアノード電極上にそれぞれ立設され、配線基板２１上の配線パターン２１ａ_２及び２１ａ_１にそれぞれ接続する。導通ポスト１５ｄ，１４ｄ，１４ｅは、各２つのポストを含み、それぞれ基板１３の配線パターン１３ｂ_１〜１３ｂ_３上に立設され、配線基板２１上の配線パターン２１ａ_３，２１ａ_１，２１ａ_２に接続する。それにより、半導体素子１４ａ及びダイオード素子１４ｂが逆並列に接続されてスイッチング装置を構成し、半導体素子１５ａ及びダイオード素子１５ｂが逆並列に接続されてスイッチング装置を構成し、これら２つのスイッチング装置が直列に接続される。

外部端子１６〜１８は、半導体装置１００の外部端子１６〜１８と同様である。

導電部材１６ａ〜１８ａは、それぞれ、基板１３上の配線パターン１３ｂ_１、１３ｂ_２、及び基板１３上に立設され、導電部材１８ａは配線基板２１上の配線パターン２１ａ_２を介して、外部端子１６〜１８に接続して、それらの間で半導体素子１４ａ及び１５ａから出力される電流を通電する。

外部端子１９は、４つの端子を含み、基板１３上の図面右側に立設され、配線基板２１上の配線パターン２１ｂ_１〜２１ｂ_４を介して筐体１０の上面から突出する。

配線基板２１は、第２基板の一例であり、半導体素子１４ａ及び１５ａの電極を外部端子１６〜１９に接続する基板であり、絶縁板２１ａ及び回路層２１ｂを有する。絶縁板２１ａは、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成される柔軟性のある基板を採用することができる。回路層２１ｂは、銅、アルミニウム等の導電性金属を用いて、絶縁板２１ａの表面に設けられた配線パターン２１ａ_１〜２１ａ_４及び２１ｂ_１〜２１ｂ_４を有する。なお、配線パターン２１ｂ_２及び２１ｂ_３は、配線パターン２１ａ_１及び２１ａ_２に接続する。

なお、配線基板２１上の配線パターン２１ａ_１〜２１ａ_４及び２１ｂ_１〜２１ｂ_４のうちの少なくとも１つについて、特に電圧振動抑制回路２０に接続する配線パターン２１ａ_２〜２１ａ_４について、例えば複数のパターンを絶縁層を介して積層して形成される積層構造の配線パターンとしてよい。積層構造の配線パターンでは、これに流れる電流が積層された複数のパターンを往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。

先述の４つの外部端子１９は、それぞれ、配線パターン２１ｂ_１〜２１ｂ_４に接続する。配線パターン２１ｂ_４及び２１ｂ_１上の外部端子１９は、導通ポスト１４ａ_０及び１５ａ_０を介して半導体素子１４ａ及び１５ａのゲート電極に接続されて、ゲート端子として機能する。なお、配線パターン２１ｂ_２及び２１ｂ_３は、それぞれ、配線パターン２１ａ_１及び２１ａ_２に接続し、それらの上の外部端子１９は、配線パターン２１ａ_１及び２１ａ_２並びに導通ポスト１４ａ_０及び１５ａ_０を介して半導体素子１５ａ及び１４ａのエミッタ電極に接続されて、エミッタ端子として機能する。

電圧振動抑制回路２０は、半導体装置１００の電圧振動抑制回路２０と同様に半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続して、それらの動作により発生し得る高周波ノイズを抑制する回路である。電圧振動抑制回路２０は、本実施形態では配線基板２１上に搭載され、抵抗素子２３及び容量素子２４を有する。

抵抗素子２３は、半導体装置１００における抵抗素子２３と同様に柔軟に構成された金属シート抵抗であり、配線基板２１上の配線パターン２１ｂ_３及び２１ｂ_４の間に接続される。

容量素子２４は、半導体装置１００における容量素子２４と同様に柔軟に構成された薄膜コンデンサであり、配線基板２１上の配線パターン２１ａ_２及び２１ａ_４の間に接続される。

抵抗素子２３及び容量素子２４は、配線パターン２１ａ_２及び２１ａ_３並びに導通ポスト１４ａ_０，１４ｂ_０及び１５ｄ、配線パターン１３ｂ_１を介して、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続される。

上述のように電圧振動抑制回路２０は、配線基板２１上に搭載され、導電部材の一例である導通ポスト１４ａ_０，１４ｂ_０，１４ｄ，１４ｅ，１５ａ_０，１５ｂ_０及び１５ｄにより電気的に接続され、基板１３上に搭載される半導体素子１４ａ及び１５ａ並びに導電部材とともに中実な筐体１０内に封止される。電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが封止される筐体１０内に設けることで、それらを接続する導電部材が短くなり、それにより配線インダクタンスが小さくなり、そして導電部材を介して半導体素子１４ａ及び１５ａに並列に接続される電圧振動抑制回路２０により、その振動抑制効果を損なうことなく、半導体素子の動作に伴う高周波の電圧振動を抑制することが可能となる。

半導体装置１２０の製造方法について、図７を用いて説明する。図７は、半導体装置１２０の製造工程のフローを示す。

まず、ステップＳ２１において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂを基板１３上に搭載する。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂは、それぞれ、基板１３の配線パターン１３ｂ_２及び１３ｂ_１にはんだ層を介して支持される。

次に、ステップＳ２２において、電圧振動抑制回路２０を配線基板２１上に搭載する。電圧振動抑制回路２０は金属シート抵抗である抵抗素子２３及び薄膜コンデンサである容量素子２４を直列に接続して含み、抵抗素子２３が配線基板２１の配線パターン２１ｂ_３及び２１ｂ_４の間にはんだ層を介して接続され、容量素子２４が配線パターン２１ｂ_２及び１３ｂ_４の間にはんだ層を介して接続される。

次に、ステップＳ２３において、電圧振動抑制回路２０を半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続する。

まず、導電部材１６ａ〜１８ａを、それぞれの下端をはんだ等の接合材により配線パターン１３ｂ_１〜１３ｂ_３に接合することで、基板１３上に立設する。また、外部端子１９の４つの端子を、基板１３上に立設する。さらに、導通ポスト１４ａ_０，１４ｂ_０，１４ｄ，１４ｅ，１５ａ_０，１５ｂ_０及び１５ｄを、基板１３上の配線パターン１３ｂ_１〜１３ｂ_３、半導体素子１４ａ，１５ａ及びダイオード素子１４ｂ，１５ｂの表面電極上に立設する。

そして、配線基板２１を基板１３上に支持する。それにより、導通ポスト１４ａ_０，１４ｂ_０，１４ｄ，１４ｅ，１５ａ_０，１５ｂ_０及び１５ｄを介して、基板１３上の配線パターン１３ｂ_１〜１３ｂ_３、半導体素子１４ａ，１５ａ及びダイオード素子１４ｂ，１５ｂの表面電極がそれぞれ配線基板２１上の配線パターン２１ａ_１〜２１ａ_３，２１ｂ_１及び２１ｂ_４に接続される。また、電圧振動抑制回路２０が、導電部材である導通ポスト１４ａ_０及び１５ｄを介して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続される。

次に、ステップＳ２４において、リフロー炉等を用いてはんだを溶融して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、導電部材１６ａ〜１８ａを基板１３上に接合し、電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を配線基板２１上に接合する。このとき、溶融したはんだの温度は例えば約３００℃に達するため、その熱が基板１３等を伝わって配線基板２１上の電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を加熱し、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内で半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂの直近に配置し、半導体素子に接続して、配線インダクタンスを低減することができる。

最後に、ステップＳ２５において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、これらが搭載された基板１３の一面、配線基板２１とともに電圧振動抑制回路２０をモールド材により封止して、中実な筐体１０を成形する。

図８Ａから図８Ｃは、半導体装置におけるターンオン時の電流及び電圧の過渡的変化を示す。ここで、図８Ａは、第１の比較例として、電圧振動抑制回路を搭載しない半導体装置における過渡的変化、図８Ｂは、第２の比較例として、電圧振動抑制回路２０を装置外に搭載した半導体装置における過渡的変化、図８Ｃは、電圧振動抑制回路２０を装置内に搭載した本実施形態に係る半導体装置１００における過渡的変化を示す。ここで、電圧振動抑制回路２０において、抵抗素子２３の抵抗１．５Ω及び容量素子２４の容量１０ｎＦとした。過渡応答試験では、第１の比較例に係る半導体装置、第２の比較例に係る半導体装置、本実施形態に係る電圧振動抑制回路２０を装置内に搭載した半導体装置１００のそれぞれにおいて、外部端子１６及び１８間に電圧源を接続し、ゲート電圧Ｖ_ＧＥを入力して半導体素子１４ａをオンした際に、これを通電して外部端子１８から出力される電流Ｉ_Ｃ並びに外部端子１７及び１８間に加わる電圧Ｖ_ＣＥの過渡応答特性を測定した。

第１の比較例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約２００ｎｓにてオンすると、電流Ｉ_Ｃは、約２００ｎｓから増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３００ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、約２００ｎｓから減少しておよそ３００ｎｓにてディップを呈して増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。ここで、電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、おおよそ１０００ｎｓで減衰する。

第２の比較例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約２００ｎｓにてオンすると、第１の比較例と同様に、電流Ｉ_Ｃは、約２００ｎｓから増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３００ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、約２００ｎｓから減少しておよそ３００ｎｓにてディップを呈して増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、第１の比較例１に対して若干小さい程度であり、おおよそ１０００ｎｓで減衰する。従って、装置外に搭載された電圧振動抑制回路２０の振動抑制効果はさほど見られない。

実施例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約１８０ｎｓにてオンすると、電流Ｉ_Ｃは、約２００ｎｓから増加しておよそ２５０ｎｓにてピークを呈して減少に転じ、およそ２７０ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で微小な増減（すなわち、約２０ＭＨｚで微小振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、およそ１９０ｎｓから減少しておよそ３１０ｎｓにておよそ一定に収束する。電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、比較例１及び２に対して小さく、おおよそ４００ｎｓで十分に減衰する。従って、装置内に搭載した電圧振動抑制回路２０の振動抑制効果が十分に現れている。

図９Ａから図９Ｃは、半導体装置におけるターンオフ時の電流及び電圧の過渡的変化を示す。ここで、図９Ａは、第１の比較例として、電圧振動抑制回路を搭載しない半導体装置における過渡的変化、図９Ｂは、第２の比較例として、電圧振動抑制回路２０を装置外に搭載した半導体装置における過渡的変化、図９Ｃは、電圧振動抑制回路２０を装置内に搭載した本実施形態に係る半導体装置１００における過渡的変化を示す。ここで、電圧振動抑制回路２０において、先と同様に、抵抗素子２３の抵抗１．５Ω及び容量素子２４の容量１０ｎＦとした。過渡応答試験では、第１の比較例に係る半導体装置、第２の比較例に係る半導体装置、本実施形態に係る電圧振動抑制回路２０を装置内に搭載した半導体装置１００のそれぞれにおいて、外部端子１６及び１８間に電圧源を接続し、ゲート電圧Ｖ_ＧＥを入力して半導体素子１４ａをオフした際に、これを通電して外部端子１８から出力される電流Ｉ_Ｃ並びに外部端子１７及び１８間に加わる電圧Ｖ_ＣＥの過渡応答特性を測定した。

第１の比較例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約１５０ｎｓにてオフすると、電流Ｉ_Ｃは、約１８０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２５０ｎｓにてピークを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、約１８０ｎｓから増加しておよそ２１０ｎｓにてピークを呈して減少に転じ、およそ２４０ｎｓにてディップを呈して減少に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。ここで、電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、おおよそ１０００ｎｓで減衰する。

第２の比較例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約１５０ｎｓにてオフすると、第１の比較例と同様に、電流Ｉ_Ｃは、約１８０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２５０ｎｓにてピークを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、約１８０ｎｓから増加しておよそ２１０ｎｓにてピークを呈して減少に転じ、およそ２４０ｎｓにてディップを呈して減少に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、第１の比較例１に対して若干小さい程度であり、おおよそ１０００ｎｓで減衰する。従って、装置外に搭載された電圧振動抑制回路２０の振動抑制効果はさほど見られない。

実施例において、半導体素子１４ａがゲート電圧Ｖ_ＧＥに応答して約１３０ｎｓにてオフすると、電流Ｉ_Ｃは、約１７０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２４０ｎｓにてピークを呈して再度減少に転じ、以降、約５０ｎｓの周期で微小な増減（すなわち、約２０ＭＨｚで微小振動）を繰り返して飽和する。一方、電圧Ｖ_ＣＥは、およそ１７０ｎｓから増加して、およそ２１０ｎｓにてピークを呈して減少に転じ、緩やかに減衰する。電流Ｉ_Ｃ及び電圧Ｖ_ＣＥの振動は、比較例１及び２に対して小さく、おおよそ４００ｎｓで十分に減衰する。従って、装置内に搭載した電圧振動抑制回路２０の振動抑制効果が十分に現れている。

上述の半導体装置１００のターンオン及びターンオフに対する電流及び電圧の過渡応答試験の結果より、半導体装置１００内に搭載された電圧振動抑制回路２０により、半導体素子の動作時における高周波の電流及び電圧変動を抑制できることが確認できた。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０…筐体、１１…本体、１１ａ…段部、１１ａ_０…貫通孔、１１ｂ…凹部、１１ｃ…突出部、１１ｃ_１〜１１ｃ_３…端子収容部、１２…端子収容体、１２_１〜１２_３…穴部、１３…基板（第１基板の一例）、１３ａ…絶縁板、１３ｂ…回路層、１３ｂ_１〜１３ｂ_８…配線パターン（導電部材の一例）、１４ａ…半導体素子（第１又は第２半導体素子の一例）、１４ａ_０…導通ポスト（導電部材の一例）、１４ｂ…ダイオード素子、１４ｂ_０…導通ポスト（導電部材の一例）、１４ｃ…ワイヤ、１４ｄ…導通ポスト（導電部材の一例）、１４ｅ…導通ポスト（導電部材の一例）、１５ａ…半導体素子（第１又は第２半導体素子の一例）、１５ａ_０…導通ポスト（導電部材の一例）、１５ｂ…ダイオード素子、１５ｂ_０…導通ポスト（導電部材の一例）、１５ｃ…ワイヤ、１５ｄ…導通ポスト（導電部材の一例）、１６…外部端子、１６_０…孔部、１６ａ…導電部材、１６ｂ…端子、１７…外部端子、１７_０…孔部、１７ａ…導電部材、１７ｂ…端子、１８…外部端子、１８_０…孔部、１８ａ…導電部材、１８ｂ…端子、１９…外部端子、２０…電圧振動抑制回路、２１…配線基板（第２基板の一例）、２１ａ…絶縁板、２１ａ_１〜２１ａ_４…配線パターン、２１ｂ…回路層、２１ｂ_１〜２１ｂ_４…配線パターン、２３…抵抗素子、２３ａ…抵抗体、２３ａ_１，２３ａ_２…電極、２３ｂ…絶縁体、２４…容量素子、２４ａ_１〜２４ａ_４…内部電極、２４ｂ_１〜２４ｂ_３…誘電体、２４ｄ_１，２４ｄ_２…電極、１００，１１０，１２０…半導体装置。

Claims (17)

1. 第１基板（１３）と、
   前記第１基板（１３）上に搭載される半導体素子（１４ａ，１５ａ）と、
   前記半導体素子（１４ａ，１５ａ）に並列に接続される電圧振動抑制回路（２０）と、
   前記半導体素子（１４ａ，１５ａ）、該半導体素子（１４ａ，１５ａ）が搭載された前記第１基板（１３）の一面、及び前記電圧振動抑制回路（２０）をモールド材により封止する中実な筐体（１０）と、
   を備え、
   前記電圧振動抑制回路（２０）は、直列に接続された抵抗素子（２３）及び容量素子（２４）を含み、
   前記抵抗素子（２３）は、１００℃以上の耐熱性を有する金属シート抵抗であり、
   前記容量素子（２４）は、１００℃以上の耐熱性を有する薄膜コンデンサである
   半導体装置。
2. 前記抵抗素子（２３）及び前記容量素子（２４）の少なくとも一方は、積層構造の電極（２３ａ_１，２３ａ_２，２４ｄ_１，２４ｄ_２）を有する、請求項１に記載の半導体装置。
3. 前記抵抗素子（２３）及び前記容量素子（２４）の少なくとも一方は、柔軟である、請求項１または２に記載の半導体装置。
4. 前記半導体素子（１４ａ，１５ａ）及び前記電圧振動抑制回路（２０）を電気的に接続する導電部材（１３ｂ_１，１３ｂ_３，１３ｂ_４，１４ａ_０，１４ｂ_０，１４ｃ，１４ｅ，１５ａ_０，１５ｂ_０，１５ｄ）をさらに備え、
   前記筐体（１０）は、さらに前記導電部材（１３ｂ_１，１３ｂ_３，１３ｂ_４，１４ａ_０，１４ｂ_０，１４ｃ，１４ｅ，１５ａ_０，１５ｂ_０，１５ｄ）を封止する、請求項１から３のいずれか一項に記載の半導体装置。
5. 前記電圧振動抑制回路（２０）は、前記第１基板（１３）上に搭載される、請求項４に記載の半導体装置。
6. 前記第１基板（１３）は、前記電圧振動抑制回路（２０）に接続する積層構造の配線を有する、請求項５に記載の半導体装置。
7. 前記電圧振動抑制回路（２０）は第２基板（２１）上に搭載され、
   前記筐体（１０）は、前記第２基板（２１）とともに前記電圧振動抑制回路（２０）を封止する、請求項４に記載の半導体装置。
8. 前記第２基板（２１）は、前記電圧振動抑制回路（２０）に接続する積層構造の配線を有する、請求項７に記載の半導体装置。
9. 前記導電部材のインダクタンスは、前記電圧振動抑制回路（２０）に並列に接続する、前記半導体素子（１４ａ，１５ａ）を含む回路内の配線インダクタンスより小さい、請求項４から８のいずれか一項に記載の半導体装置。
10. 前記半導体素子（１４ａ，１５ａ）は、ＳｉＣ半導体素子である、請求項１から９のいずれか一項に記載の半導体装置。
11. 前記半導体素子（１４ａ，１５ａ）は、直列に接続される第１及び第２半導体素子（１４ａ，１５ａ）を含み、
    前記電圧振動抑制回路（２０）は、前記第１及び第２半導体素子（１４ａ，１５ａ）に並列に接続される、請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記半導体素子（１４ａ，１５ａ）は、直列に接続される第１及び第２半導体素子（１４ａ，１５ａ）を含み、
    前記電圧振動抑制回路（２０）は、前記第１半導体素子（１４ａ）に並列に接続される、請求項１から１０のいずれか一項に記載の半導体装置。
13. 前記第２半導体素子（１５ａ）に並列に接続される別の電圧振動抑制回路（２０）をさらに備える、請求項１２に記載の半導体装置。
14. 第１基板（１３）上に半導体素子を搭載する段階と、
    前記半導体素子（１４ａ，１５ａ）に並列に電圧振動抑制回路（２０）を接続する段階と、
    前記半導体素子（１４ａ，１５ａ）、該半導体素子（１４ａ，１５ａ）が搭載された前記第１基板（１３）の一面、及び前記電圧振動抑制回路（２０）をモールド材により封止する段階と、
    を備え、
    前記電圧振動抑制回路（２０）は、直列に接続された抵抗素子（２３）及び容量素子（２４）を含み、
    前記抵抗素子（２３）は、１００℃以上の耐熱性を有する金属シート抵抗であり、
    前記容量素子（２４）は、１００℃以上の耐熱性を有する薄膜コンデンサである
    半導体装置の製造方法。
15. 前記接続する段階では、前記半導体素子（１４ａ，１５ａ）及び前記電圧振動抑制回路（２０）を導電部材（１３ｂ_１，１３ｂ_３，１３ｂ_４，１４ａ_０，１４ｂ_０，１４ｃ，１４ｅ，１５ａ_０，１５ｂ_０，１５ｄ）により電気的に接続し、
    前記封止する段階では、さらに前記導電部材（１３ｂ_１，１３ｂ_３，１３ｂ_４，１４ａ_０，１４ｂ_０，１４ｃ，１４ｅ，１５ａ_０，１５ｂ_０，１５ｄ）を封止する、請求項１４に記載の半導体装置の製造方法。
16. 前記搭載する段階では、さらに前記電圧振動抑制回路（２０）を前記第１基板（１３）上に搭載する、請求項１４または１５に記載の半導体装置の製造方法。
17. 前記電圧振動抑制回路（２０）を第２基板（２１）上に搭載する段階をさらに備え、
    前記封止する段階では、前記第２基板（２１）とともに前記電圧振動抑制回路（２０）を封止する、請求項１４から１６のいずれか一項に記載の半導体装置の製造方法。

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