JP6846206B2 - Semiconductor devices and methods for manufacturing semiconductor devices - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体装置の一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のスイッチ素子にショットキーバリアダイオード（ＳＢＤ）等の整流素子を逆並列に接続して構成されるスイッチ装置又はこれを２つ直列に接続して構成される装置が、パワーコンディショナ（ＰＣＳ）、インバータ、スマートグリッド等の電力変換システムに組み込まれる。これらのシステムにおいて、半導体装置内のスイッチ素子がターンオン又はターンオフする際に、急激な電流変化（ｄｉ／ｄｔ）により装置内の配線インダクタンス（Ｌ）にサージ電圧（Ｌｄｉ／ｄｔ）が発生し、これに起因して高周波のノイズがシステム内の他の装置へ漏洩しないようにすることが求められていた。 As an example of a semiconductor device, a rectifying element such as a Schottky barrier diode (SBD) is connected in antiparallel to a switch element such as an insulated gate bipolar transistor (IGBT) or a metal oxide semiconductor field effect transistor (MOSFET). A switch device or a device configured by connecting two of them in series is incorporated in a power conversion system such as a power conditioner (PCS), an inverter, and a smart grid. In these systems, when the switch element in the semiconductor device turns on or off, a surge voltage (Ldi / dt) is generated in the wiring inductance (L) in the device due to a sudden current change (di / dt). It has been required to prevent high frequency noise from leaking to other devices in the system.

そこで、例えば特許文献１から３には、半導体素子とともに基板上にスナバ回路が形成された半導体装置が開示されている。スナバ回路として、抵抗素子及びコンデンサ素子を直列に接続して構成されるＲＣスナバが採用されている。ＲＣスナバにより、サージ電圧に起因する高周波のノイズが吸収されて、装置外への漏洩を防止することができる。また、特許文献４には、２つのＩＧＢＴにそれぞれ並列に接続された２つのスナバモジュールに含まれるスナバコンデンサとスナバダイオードとの接続点をスナバ抵抗を介して互いに接続し、スナバ抵抗の一端とＩＧＢＴの負極側の回路との間にスナバ共通抵抗を接続した電力変換装置が開示されている。また、特許文献５には、スナバ抵抗及びスナバコンデンサを、複数の個別抵抗及び個別コンデンサに分割することによりリング状に形成し、その内側に平形半導体デバイスを配設した電力変換器が開示されている。また、特許文献６には、半導体装置内の主回路に電気的に接続し且つ外部に露出する２つの端子の間にスナバ回路が接続された半導体装置が開示されている。また、特許文献７には、半導体装置のＰ電極とＮ電極と、スイッチング素子およびダイオードを有するＵ相、Ｖ相及びＷ相の各層と、に接続された平板状またはブロック状のコンデンサを内蔵し、各層それぞれのＰ電極およびＮ電極に１個または複数個のコンデンサが接続されている半導体装置が開示されている。
特許文献１ 特開２０１０−２０６１０６号公報
特許文献２ 特開２０１０−２０５８３３号公報
特許文献３ 特開２０１０−１９９２０６号公報
特許文献４ 特開２０１０−９８８４６号公報
特許文献５ 特開平５−９８８４６号公報
特許文献６ 特開２０１４−１２８０６６号公報
特許文献７ 特開２００１−２５８２６７号公報 Therefore, for example, Patent Documents 1 to 3 disclose a semiconductor device in which a snubber circuit is formed on a substrate together with a semiconductor element. As a snubber circuit, an RC snubber configured by connecting a resistance element and a capacitor element in series is adopted. The RC snubber can absorb high-frequency noise caused by the surge voltage and prevent leakage to the outside of the device. Further, in Patent Document 4, the connection points of the snubber capacitor and the snubber diode included in the two snubber modules connected in parallel to the two IGBTs are connected to each other via the snubber resistor, and one end of the snubber resistor and the IGBT are connected to each other. A power conversion device in which a snubber common resistor is connected to a circuit on the negative electrode side of the above is disclosed. Further, Patent Document 5 discloses a power converter in which a snubber resistor and a snubber capacitor are formed into a ring shape by dividing the snubber resistor and the snubber capacitor into a plurality of individual resistors and individual capacitors, and a flat semiconductor device is arranged inside the ring shape. There is. Further, Patent Document 6 discloses a semiconductor device in which a snubber circuit is connected between two terminals electrically connected to a main circuit in the semiconductor device and exposed to the outside. Further, Patent Document 7 incorporates a flat plate-shaped or block-shaped capacitor connected to a P electrode and an N electrode of a semiconductor device, and U-phase, V-phase, and W-phase layers having a switching element and a diode. , A semiconductor device in which one or more capacitors are connected to the P electrode and the N electrode of each layer is disclosed.
Patent Document 1 Japanese Patent Application Laid-Open No. 2010-206106 Patent Document 2 Japanese Patent Application Laid-Open No. 2010-205833 Patent Document 3 Japanese Patent Application Laid-Open No. 2010-199206 Patent Document 4 Japanese Patent Application Laid-Open No. 2010-98846 Patent Document 5 Japanese Patent Application Laid-Open No. 5-98846 Patent Document 6 Japanese Patent Application Laid-Open No. 2014-128066 Patent Document 7 Japanese Patent Application Laid-Open No. 2001-258267

半導体素子と個別に形成されるスナバ回路を使用する場合、これを半導体素子の直近に配置し、半導体素子に接続して配線インダクタンスを低減することで、サージ電圧に起因する高周波のノイズを効率よく吸収することができる。しかしながら、大電流パルスを通電する半導体装置に対するスナバ回路において頻繁に使用されるフィルムコンデンサの耐熱性（例えば、１００℃以下）は、半導体装置の組み立て工程において求められる耐熱性（例えば、３００℃で数１０秒）より低いため、スナバ回路を半導体素子とともに筐体内に収容して組み立てることができない。従って、スナバ回路を半導体装置外から半導体素子に接続せざるを得ず、配線インダクタンスを低減して高周波のノイズを効率よく吸収することができない。 When using a snubber circuit that is formed separately from the semiconductor element, by arranging this in the immediate vicinity of the semiconductor element and connecting it to the semiconductor element to reduce the wiring inductance, high-frequency noise caused by surge voltage can be efficiently eliminated. Can be absorbed. However, the heat resistance of a film capacitor (for example, 100 ° C. or lower) frequently used in a snubber circuit for a semiconductor device that energizes a large current pulse is the heat resistance required in the semiconductor device assembly process (for example, at 300 ° C.). Since it is lower than 10 seconds), the snubber circuit cannot be housed and assembled together with the semiconductor element in the housing. Therefore, the snubber circuit must be connected to the semiconductor element from outside the semiconductor device, and the wiring inductance cannot be reduced to efficiently absorb high-frequency noise.

本発明の第１の態様においては、第１基板と、第１基板上に搭載される半導体素子と、半導体素子に並列に接続される電圧振動抑制回路と、半導体素子、この半導体素子が搭載された第１基板の一面、及び電圧振動抑制回路をモールド材により封止する中実な筐体と、を備える半導体装置が提供される。 In the first aspect of the present invention, the first substrate, the semiconductor element mounted on the first substrate, the voltage vibration suppression circuit connected in parallel to the semiconductor element, the semiconductor element, and the semiconductor element are mounted. Provided is a semiconductor device including one surface of a first substrate and a solid housing in which a voltage vibration suppression circuit is sealed with a molding material.

本発明の第２の態様においては、第１基板上に半導体素子を搭載する段階と、半導体素子に並列に電圧振動抑制回路を接続する段階と、半導体素子、この半導体素子が搭載された第１基板の一面、及び電圧振動抑制回路をモールド材により封止する段階と、を備える半導体装置の製造方法が提供される。 In the second aspect of the present invention, a stage in which a semiconductor element is mounted on a first substrate, a stage in which a voltage vibration suppression circuit is connected in parallel with the semiconductor element, a semiconductor element, and a first stage in which the semiconductor element is mounted. Provided is a method of manufacturing a semiconductor device comprising one surface of a substrate and a step of sealing a voltage vibration suppression circuit with a molding material.

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The outline of the above invention does not list all the features of the present invention. Sub-combinations of these feature groups can also be inventions.

本実施形態に係る半導体装置の構成を上面視において示す。The configuration of the semiconductor device according to this embodiment is shown in a top view. 半導体装置の構成を側面視において示す。The configuration of the semiconductor device is shown from the side view. 半導体装置内の基板上の回路構成を示す。The circuit configuration on the substrate in the semiconductor device is shown. 半導体装置の回路構成を示す。The circuit configuration of the semiconductor device is shown. 第１の変形例に係る半導体装置の回路構成を示す。The circuit configuration of the semiconductor device according to the first modification is shown. 抵抗素子の構成を示す。The configuration of the resistance element is shown. 容量素子の構成を示す。The configuration of the capacitive element is shown. 半導体装置の製造工程のフローを示す。The flow of the manufacturing process of the semiconductor device is shown. 第２の変形例に係る半導体装置の構成を側面視において示す。The configuration of the semiconductor device according to the second modification is shown from the side view. 半導体装置の基板上の回路構成を示す。The circuit configuration on the substrate of the semiconductor device is shown. 半導体装置の配線基板上の回路構成を示す。The circuit configuration on the wiring board of the semiconductor device is shown. 第２の変形例に係る半導体装置の製造工程のフローを示す。The flow of the manufacturing process of the semiconductor device which concerns on the 2nd modification is shown. 電圧振動抑制回路を搭載しない半導体装置におけるターンオン時の電流及び電圧の過渡的変化（第１の比較例）を示す。A transient change in current and voltage at turn-on in a semiconductor device not equipped with a voltage vibration suppression circuit (first comparative example) is shown. 電圧振動抑制回路を装置外に搭載した半導体装置におけるターンオン時の電流及び電圧の過渡的変化（第２の比較例）を示す。A transient change in current and voltage at turn-on in a semiconductor device equipped with a voltage vibration suppression circuit outside the device (second comparative example) is shown. 電圧振動抑制回路を装置内に搭載した本実施形態に係る半導体装置におけるターンオン時の電流及び電圧の過渡的変化（実施例）を示す。A transient change (Example) of current and voltage at turn-on in the semiconductor device according to the present embodiment in which the voltage vibration suppression circuit is mounted in the device is shown. 電圧振動抑制回路を搭載しない半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（第１の比較例）を示す。A transient change in current and voltage at turn-off (first comparative example) in a semiconductor device not equipped with a voltage vibration suppression circuit is shown. 電圧振動抑制回路を装置外に搭載した半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（第２の比較例）を示す。A transient change in current and voltage at turn-off (second comparative example) in a semiconductor device in which a voltage vibration suppression circuit is mounted outside the device is shown. 電圧振動抑制回路を装置内に搭載した本実施形態に係る半導体装置におけるターンオフ時の電流及び電圧の過渡的変化（実施例）を示す。A transient change (Example) of current and voltage at turn-off in the semiconductor device according to the present embodiment in which the voltage vibration suppression circuit is mounted in the device is shown.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the inventions that fall within the scope of the claims. Also, not all combinations of features described in the embodiments are essential to the means of solving the invention.

図１Ａから図１Ｃは、それぞれ、本実施形態に係る半導体装置１００の構成を示す。ここで、図１Ａは半導体装置１００の構成を上面視において示し、図１Ｂは側面視における内部構成を示し、図１Ｃは半導体装置１００内の基板１３上の回路構成を示す。なお、図１Ａ及び図１Ｃにおける上下方向及び図１Ｂにおける前奥方向を縦方向、図１Ａから図１Ｃにおける左右方向を横方向、図１Ａ及び図１Ｃにおける前奥方向及び図１Ｂにおける上下方向を高さ方向とする。半導体装置１００は、電圧振動抑制回路を半導体素子とともに筐体内に組み込んで配線インダクタンスを低減することで、スイッチ素子の動作により発生し得る高周波ノイズを効率良く抑制することを目的とするものである。 1A to 1C show the configuration of the semiconductor device 100 according to the present embodiment, respectively. Here, FIG. 1A shows the configuration of the semiconductor device 100 in a top view, FIG. 1B shows an internal configuration in a side view, and FIG. 1C shows a circuit configuration on a substrate 13 in the semiconductor device 100. The vertical direction in FIGS. 1A and 1C and the front-back direction in FIG. 1B is the vertical direction, the left-right direction in FIGS. 1A to 1C is the horizontal direction, and the front-back direction in FIGS. 1A and 1C and the vertical direction in FIG. 1B are high. The direction is. The semiconductor device 100 aims to efficiently suppress high-frequency noise that may be generated by the operation of the switch element by incorporating a voltage vibration suppression circuit together with the semiconductor element in the housing to reduce the wiring inductance.

半導体装置１００は、筐体１０、基板１３、半導体素子１４ａ及び１５ａ、ダイオード素子１４ｂ及び１５ｂ、外部端子１６〜１８、導電部材１６ａ〜１８ａ、外部端子１９、並びに電圧振動抑制回路２０を備える。 The semiconductor device 100 includes a housing 10, a substrate 13, semiconductor elements 14a and 15a, diode elements 14b and 15b, external terminals 16 to 18, conductive members 16a to 18a, external terminals 19, and a voltage vibration suppression circuit 20.

なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとし、間に他の電子部品がある場合も含む。 In addition, in this specification, "connection" shall include the meaning of electrically connecting so as to be energized unless otherwise specified, and also includes the case where there is another electronic component in between.

筐体１０は、半導体装置１００の構成各部、特に後述する半導体素子１４ａ及び１５ａ、これらが搭載される基板１３の一面（一面上に設けられた配線パターン１３ｂ１〜１３ｂ８）、及び電圧振動抑制回路２０を内部に、ただし外部端子１９の上端を突出し、基板１３の下面を筐体１０の底面と面一に露出して封止するとともに、外部端子１６〜１８のそれぞれの上面を筐体１０の上面上に露出して固定する中実な部材である。半導体素子１４ａ及び１５ａとともに電圧振動抑制回路２０を中実な筐体１０内に設けることでこれらが発する熱が効率良く放熱され、熱による電圧振動抑制回路２０の性能劣化を防止することができる。筐体１０は、例えばエポキシ樹脂のような熱硬化性樹脂等のモールド材を用いて中実に成形することで形成される本体１１及び端子収容体１２を含む。 The housing 10 includes components of the semiconductor device 100, particularly semiconductor elements 14a and 15a described later, one surface of a substrate 13 on which these are mounted (wiring patterns 13b 1 to 13b 8 provided on one surface), and voltage vibration suppression. The circuit 20 is sealed inside, but the upper end of the external terminal 19 is projected so that the lower surface of the substrate 13 is exposed and flush with the bottom surface of the housing 10, and the upper surface of each of the external terminals 16 to 18 is exposed to the housing 10. It is a solid member that is exposed and fixed on the upper surface of the. By providing the voltage vibration suppression circuit 20 together with the semiconductor elements 14a and 15a in the solid housing 10, the heat generated by these circuits is efficiently dissipated, and the performance deterioration of the voltage vibration suppression circuit 20 due to the heat can be prevented. The housing 10 includes a main body 11 and a terminal accommodating body 12 formed by solid molding using a molding material such as a thermosetting resin such as an epoxy resin.

なお、「中実」とは、内部が詰まっていることを意味する。ここで、内部に埋め込まれる部品が中空の場合にモールド材が入らない部分は中空となるが、その部品自体は周囲が埋め込まれていることで内部は中実とみなすことができる。また、モールド材にボイドが発生することもあるが、意図せず発生した中空空間は実質的に中実であるものとする。 In addition, "solid" means that the inside is clogged. Here, when the part to be embedded inside is hollow, the part where the molding material does not enter is hollow, but the part itself can be regarded as solid because the periphery is embedded. In addition, although voids may be generated in the mold material, it is assumed that the hollow space generated unintentionally is substantially solid.

本体１１は、一軸方向（すなわち、横方向）を長手とする略直方体及びこの上面中央から上方に突出する略直方体状の突出部１１ｃを有する。本体１１の上面には、上面視において突出部１１ｃの中央から図面左方に延びる凹部１１ｂが形成されている。凹部１１ｂ内に、後述する端子収容体１２を挿入することができる。また、本体１１は、４つの角部に上面視において略正方形状、側面視において上側を欠いた段部１１ａを有し、それぞれの段部１１ａに高さ方向に貫通する貫通孔１１ａ０が形成されている。貫通孔１１ａ０に上方からボルト等の固定具を差し入れることで、半導体装置１００を外部装置等に固定することができる。 The main body 11 has a substantially rectangular parallelepiped having a longitudinal direction in the uniaxial direction (that is, the lateral direction) and a substantially rectangular parallelepiped protruding portion 11c protruding upward from the center of the upper surface thereof. A recess 11b extending from the center of the protrusion 11c to the left side of the drawing is formed on the upper surface of the main body 11. The terminal accommodating body 12 described later can be inserted into the recess 11b. Further, the main body 11 has step portions 11a having a substantially square shape in the top view and lacking the upper side in the side view at the four corners, and through holes 11a 0 penetrating in the height direction are formed in each step portion 11a. Has been done. The semiconductor device 100 can be fixed to an external device or the like by inserting a fixture such as a bolt into the through hole 11a 0 from above.

突出部１１ｃは、凹部１１ｂ内に挿入される端子収容体１２とともに、一軸方向に溝部を介して連接する複数の端子収容部１１ｃ１〜１１ｃ３を構成する。突出部１１ｃは、３つの端子収容部１１ｃ１〜１１ｃ３に対応する凹部１１ｂ内の位置にそれぞれ後述する外部端子１６〜１８を収容する。ただし、外部端子１６〜１８は、側面視Ｕ字状を有し、中央に孔部１６０〜１８０が形成されたそれらの上面を上方に向け、Ｕ字の開口端を縦方向の一側に向け、これらの内側に端子収容体１２を横方向に挿通可能に凹部１１ｂ内に配置される。 The protruding portion 11c, together with the terminal accommodating body 12 inserted into the recess 11b, constitutes a plurality of terminal accommodating portions 11c 1 to 11c 3 which are connected in the uniaxial direction via the groove portion. The protruding portion 11c accommodates the external terminals 16 to 18, which will be described later, at positions in the recesses 11b corresponding to the three terminal accommodating portions 11c 1 to 11c 3. However, the external terminals 16 to 18 has a side view U-shape, toward their upper surface with a hole portion 16 0-18 0 is formed at the center on the upper one side of the longitudinal open end of the U-shaped The terminal accommodating body 12 is arranged in the recess 11b so as to be able to be inserted laterally inside these.

端子収容体１２は、端子１６ｂ〜１８ｂを収容するとともに外部端子１６〜１８を固定する部材である。端子収容体１２は、本体１１の凹部１１ｂと同形状を有する、すなわち一軸方向を長手とする平板上に、３つの端子収容部１１ｃ１〜１１ｃ３に対応して一軸方向に溝部を介して連接する３つの凸部を有する。３つの凸部のそれぞれの上面中央には、例えば上面視六角形状の穴部１２１〜１２３が形成され、端子１６ｂ〜１８ｂの一例として同形状のナットが雌ネジを高さ方向に向けてそれぞれ収容されている。 The terminal accommodating body 12 is a member that accommodates the terminals 16b to 18b and fixes the external terminals 16 to 18. The terminal accommodating body 12 has the same shape as the recess 11b of the main body 11, that is, is connected in the uniaxial direction via a groove portion corresponding to the three terminal accommodating portions 11c 1 to 11c 3 on a flat plate having a longitudinal length in the uniaxial direction. It has three convex parts. On each of the upper surfaces central three projections, for example, is formed viewed from hexagonal holes 12 1 to 12 3, the shape of the nut as an example of a terminal 16b~18b is toward the female screw in the height direction Each is housed.

複数（本実施形態では一例として３つ）の端子収容部１１ｃ１〜１１ｃ３は、上述の端子収容体１２を、本体１１の凹部１１ｂ内に収容された外部端子１６〜１８のそれぞれの内側に通して、凹部１１ｂ内を図面右方に挿入することで構成される。このとき、端子収容体１２に収容された端子（すなわち、ナット）１６ｂ〜１８ｂの雌ネジが、縦方向及び横方向に位置決めされて、外部端子１６〜１８の孔部１６０〜１８０と高さ方向に連通することとなる。それにより、固定具の一例であるボルト（不図示）を、他の半導体装置等に接続するための導電板（不図示）を介し、外部端子１６〜１８の孔部１６０〜１８０に通して端子１６ｂ〜１８ｂの雌ネジに螺入することで、導電板を外部端子１６〜１８に着脱可能に接続することができる。 Terminal accommodating portion 11c 1 ~11c 3 of a plurality (three as an example in the present embodiment), the terminal receiving member 12 described above, each of the inner side of the external terminals 16 to 18 which is accommodated in the recess 11b of the body 11 It is configured by inserting the inside of the recess 11b to the right side of the drawing. In this case, accommodated in the terminal accommodating body 12 terminal (i.e., nuts) 16B～18b female screw, the longitudinal direction and are laterally positioned, the hole of the external terminals 16 to 18 16 0-18 0 and the high It will communicate in the vertical direction. Thereby, the bolts (not shown) which is an example of a fastener, conductive plate for connection to other semiconductor devices such as through a (not shown), through the holes 16 0-18 0 external terminals 16-18 The conductive plate can be detachably connected to the external terminals 16 to 18 by screwing them into the female screws of the terminals 16b to 18b.

基板１３は、第１基板の一例であり、半導体素子等が搭載される平板上の部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。基板１３は、絶縁板１３ａ並びに回路層１３ｂ及び１３ｃを含む。絶縁板１３ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。回路層１３ｂ及び１３ｃは、例えば銅、アルミニウム等の導電性金属を用いて、それぞれ絶縁板１３ａの上面及び下面に設けられている。なお、回路層１３ｂは、半導体素子及び／又は導電部材に接続する配線パターン１３ｂ１〜１３ｂ８を含む。 The substrate 13 is an example of the first substrate and is a member on a flat plate on which a semiconductor element or the like is mounted. For example, a DCB (Direct Copper Bonding) substrate, an AMB (Active Metal Blazing) substrate or the like can be adopted. The substrate 13 includes an insulating plate 13a and circuit layers 13b and 13c. The insulating plate 13a is a plate-shaped member made of insulating ceramics such as aluminum nitride, silicon nitride, and aluminum oxide. The circuit layers 13b and 13c are provided on the upper surface and the lower surface of the insulating plate 13a, respectively, using a conductive metal such as copper or aluminum. The circuit layer 13b includes wiring patterns 13b 1 to 13b 8 connected to the semiconductor element and / or the conductive member.

なお、基板１３上の配線パターン１３ｂ１〜１３ｂ８のうちの少なくとも１つについて、特に後述する電圧振動抑制回路２０に接続する配線パターン１３ｂ１，１３ｂ３，１３ｂ４について、例えば複数のパターンを、絶縁層を介して積層して形成される積層構造の配線パターンとしてよい。積層構造の配線パターンでは、これに流れる電流が積層された複数のパターンを往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。 For at least one of the wiring patterns 13b 1 to 13b 8 on the substrate 13, particularly for the wiring patterns 13b 1 , 13b 3 , 13b 4 connected to the voltage vibration suppression circuit 20 described later, for example, a plurality of patterns may be used. It may be a wiring pattern of a laminated structure formed by laminating through an insulating layer. In the wiring pattern of the laminated structure, the current flowing through the wiring pattern can be made into mutual inductance by reciprocating a plurality of laminated patterns, and the wiring inductance between the semiconductor elements 14a and 15a and the voltage vibration suppression circuit 20 can be reduced. it can.

半導体素子１４ａ及び１５ａは、それぞれ第１及び第２半導体素子の一例であり（第２及び第１半導体素子の一例でもよい）、例えばＳｉＣ等の化合物半導体からなるスイッチング素子（すなわち、ＳｉＣ半導体素子）であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、本実施形態では、ＩＧＢＴを採用する。また、半導体素子１４ａ及び１５ａは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１４ａ及び１５ａは、それぞれ、基板１３上の配線パターン１３ｂ１及び１３ｂ３上に搭載される。 The semiconductor elements 14a and 15a are examples of the first and second semiconductor elements (may be examples of the second and first semiconductor elements), respectively, and for example, a switching element made of a compound semiconductor such as SiC (that is, a SiC semiconductor element). Therefore, a vertical metal oxide semiconductor field effect transistor (MOSFET), an insulated gate bipolar transistor (IGBT), or the like having electrodes on the front surface and the back surface can be adopted. In this embodiment, the IGBT is adopted. Further, the semiconductor elements 14a and 15a are not limited to vertical elements, and may be horizontal elements in which electrodes are provided only on the surface. The semiconductor elements 14a and 15a are mounted on the wiring patterns 13b 1 and 13b 3 on the substrate 13, respectively.

半導体素子１４ａ及び１５ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（ソース電極）及びゲート電極、裏面にコレクタ電極（ドレイン電極）を有する。半導体素子１４ａ及び１５ａは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ２及び１３ｂ１に接合することで基板１３上に固定される。 In the case of an IGBT (or MOSFET), the semiconductor elements 14a and 15a have an emitter electrode (source electrode) and a gate electrode on the front surface, and a collector electrode (drain electrode) on the back surface. The semiconductor elements 14a and 15a are fixed on the substrate 13 by joining the back surfaces to the wiring patterns 13b 2 and 13b 1 , respectively, with a bonding material such as solder.

ダイオード素子１４ｂ及び１５ｂは、ＳｉＣからなる整流素子であり、一例として、表面及び裏面のそれぞれに電極を有する縦型のショットキーバリアダイオード（ＳＢＤ）を採用することができる。なお、ダイオード素子１４ｂ及び１５ｂは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。ダイオード素子１４ｂ及び１５ｂは、それぞれ、基板１３上の配線パターン１３ｂ２及び１３ｂ１上に搭載される。 The diode elements 14b and 15b are rectifying elements made of SiC, and as an example, a vertical Schottky barrier diode (SBD) having electrodes on the front surface and the back surface can be adopted. The diode elements 14b and 15b are not limited to vertical elements, and may be horizontal elements in which electrodes are provided only on the surface. The diode elements 14b and 15b are mounted on the wiring patterns 13b 2 and 13b 1 on the substrate 13, respectively.

ダイオード素子１４ｂ及び１５ｂは、表面にアノード電極及び裏面にカソード電極を有する。ダイオード素子１４ｂ及び１５ｂは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ２及び１３ｂ１に接合することで基板１３上に固定される。それにより、ダイオード素子１４ｂ及び１５ｂのカソード電極は、それぞれ、半導体素子１４ａ及び１５ａのコレクタ電極に接続される。 The diode elements 14b and 15b have an anode electrode on the front surface and a cathode electrode on the back surface. The diode elements 14b and 15b are fixed on the substrate 13 by joining the back surfaces to the wiring patterns 13b 2 and 13b 1 , respectively, with a bonding material such as solder. As a result, the cathode electrodes of the diode elements 14b and 15b are connected to the collector electrodes of the semiconductor elements 14a and 15a, respectively.

なお、通常、半導体素子１４ａ及び１５ａに寄生ダイオードが含まれるため、必ずしも、ダイオード素子１４ｂ及び１５ｂを設けなくてもよい。 Since the semiconductor elements 14a and 15a usually include a parasitic diode, it is not always necessary to provide the diode elements 14b and 15b.

また、半導体素子１４ａのエミッタ電極及びダイオード素子１４ｂのアノード電極は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金からなるワイヤ１４ｃを用いて、基板１３上の配線パターン１３ｂ３に接続される。それにより、半導体素子１４ａ及びダイオード素子１４ｂが逆並列に接続されてスイッチング装置を構成する。また、半導体素子１５ａのエミッタ電極及びダイオード素子１５ｂのアノード電極は、ワイヤ１４ｃと同様のワイヤ１５ｃを用いて、基板１３上の配線パターン１３ｂ２に接続される。それにより、半導体素子１５ａ及びダイオード素子１５ｂが逆並列に接続されてスイッチング装置を構成するとともに、逆並列に接続された半導体素子１４ａ及びダイオード素子１４ｂに直列に接続される。さらに、半導体素子１４ａ及び１５ａのゲート電極はワイヤを用いて基板１３上の配線パターン１３ｂ８及び１３ｂ５に接続される。 Further, the emitter electrode of the semiconductor element 14a and the anode electrode of the diode element 14b use a wire 14c made of a conductive metal such as copper or aluminum or a conductive alloy such as an iron-aluminum alloy, and a wiring pattern 13b on the substrate 13 is used. Connected to 3. As a result, the semiconductor element 14a and the diode element 14b are connected in antiparallel to form a switching device. Further, the emitter electrode of the semiconductor element 15a and the anode electrode of the diode element 15b are connected to the wiring pattern 13b 2 on the substrate 13 by using the same wire 15c as the wire 14c. As a result, the semiconductor element 15a and the diode element 15b are connected in antiparallel to form a switching device, and are connected in series to the semiconductor element 14a and the diode element 14b connected in antiparallel. Further, the gate electrodes of the semiconductor elements 14a and 15a are connected to the wiring patterns 13b 8 and 13b 5 on the substrate 13 by using wires.

外部端子１６〜１８は、半導体素子１４ａ及び１５ａから出力される電流を導通して半導体装置１００外に出力するための端子であり、例えば銅、アルミニウム等の導電性金属の板状部材を側面視Ｕ字状に変形して形成される。外部端子１６〜１８は、先述のとおり、上面の中央にそれぞれ孔部１６０〜１８０が形成され、３つの端子収容部１１ｃ１〜１１ｃ３に対応する筐体１０の凹部１１ｂ内の位置に配置される。 The external terminals 16 to 18 are terminals for conducting the currents output from the semiconductor elements 14a and 15a and outputting them to the outside of the semiconductor device 100. For example, a plate-shaped member of a conductive metal such as copper or aluminum is viewed from the side. It is formed by being deformed into a U shape. External terminals 16-18, as previously described, holes 16 0-18 0 respectively formed in the center of the upper surface, the position of the recess 11b of the housing 10 corresponding to the three terminal accommodating portions 11c 1 ~11c 3 Be placed.

導電部材１６ａ〜１８ａは、それぞれ、基板１３上の配線パターン１３ｂ１〜１３ｂ３と外部端子１６〜１８との間に設けられて、それらの間で半導体素子１４ａ及び１５ａから出力される電流を通電するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。 The conductive members 16a to 18a are provided between the wiring patterns 13b 1 to 13b 3 on the substrate 13 and the external terminals 16 to 18, respectively, and carry the current output from the semiconductor elements 14a and 15a between them. It is a conductive member for the purpose of forming a flat plate or a columnar shape using a conductive metal such as copper or aluminum as an example.

導電部材１６ａ〜１８ａは、それぞれの下端をはんだ等の接合材により又は超音波接合により配線パターン１３ｂ１〜１３ｂ３に接合することで基板１３上に立設され、それぞれの上端をはんだ、ロウ付け、又はカシメにより外部端子１６〜１８の下面に接続される。導電部材１６ａにより、半導体素子１５ａのコレクタ電極及びダイオード素子１５ｂのカソード電極が配線パターン１３ｂ１及び端子１６ｂ介して外部端子１６に接続され、導電部材１７ａにより、半導体素子１４ａのコレクタ電極、ダイオード素子１４ｂのカソード電極、半導体素子１５ａのエミッタ電極、及びダイオード素子１５ｂのアノード電極が配線パターン１３ｂ２、ワイヤ１５ｃ、及び端子１７ｂ介して外部端子１７に接続され、導電部材１８ａにより、半導体素子１４ａのエミッタ電極及びダイオード素子１４ｂのアノード電極が配線パターン１３ｂ３、ワイヤ１４ｃ、及び端子１８ｂ介して外部端子１８に接続される。 The conductive members 16a to 18a are erected on the substrate 13 by joining the lower ends of the conductive members 16a to 18a to the wiring patterns 13b 1 to 13b 3 by bonding material such as solder or ultrasonic bonding, and the upper ends of the conductive members 16a to 18a are soldered and brazed. , Or is connected to the lower surface of the external terminals 16 to 18 by caulking. The conductive member 16a connects the collector electrode of the semiconductor element 15a and the cathode electrode of the diode element 15b to the external terminal 16 via the wiring pattern 13b 1 and the terminal 16b, and the conductive member 17a connects the collector electrode of the semiconductor element 14a and the diode element 14b. The cathode electrode, the emitter electrode of the semiconductor element 15a, and the anode electrode of the diode element 15b are connected to the external terminal 17 via the wiring pattern 13b 2 , the wire 15c, and the terminal 17b, and the emitter electrode of the semiconductor element 14a is connected by the conductive member 18a. And the anode electrode of the diode element 14b is connected to the external terminal 18 via the wiring pattern 13b 3 , the wire 14c, and the terminal 18b.

外部端子１９は、半導体装置１００外から半導体素子１４ａ及び１５ａに制御信号を入力する、また半導体素子１４ａ及び１５ａの出力信号を半導体装置１００外に出力するための端子である。外部端子１９は、例えば銅、アルミニウム等の導電性金属を用いて高さ方向を長手とする平板状に成形されている。外部端子１９は、４つの端子を含み、それぞれ基板１３の配線パターン１３ｂ５〜１３ｂ８に立設され、筐体１０の上面から突出する。配線パターン１３ｂ５及び１３ｂ８上の外部端子１９は、ワイヤを介して半導体素子１５ａ及び１４ａのゲート電極に接続されて、ゲート端子として機能する。なお、配線パターン１３ｂ６及び１３ｂ７は、それぞれ、配線パターン１３ｂ２及び１３ｂ３に接続し、それらの上の外部端子１９は、配線パターン１３ｂ２及び１３ｂ３を介して半導体素子１５ａ及び１４ａのエミッタ電極に接続されて、エミッタ端子として機能する。 The external terminal 19 is a terminal for inputting a control signal to the semiconductor elements 14a and 15a from outside the semiconductor device 100 and outputting an output signal of the semiconductor elements 14a and 15a to the outside of the semiconductor device 100. The external terminal 19 is formed into a flat plate having a length in the height direction using a conductive metal such as copper or aluminum. The external terminals 19 include four terminals, each of which is erected in the wiring patterns 13b 5 to 13b 8 of the substrate 13 and projects from the upper surface of the housing 10. The external terminals 19 on the wiring patterns 13b 5 and 13b 8 are connected to the gate electrodes of the semiconductor elements 15a and 14a via wires and function as gate terminals. The wiring patterns 13b 6 and 13b 7 are connected to the wiring patterns 13b 2 and 13b 3 , respectively, and the external terminals 19 on them are the emitters of the semiconductor elements 15a and 14a via the wiring patterns 13b 2 and 13b 3. It is connected to an electrode and functions as an emitter terminal.

電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続して、それらの動作により発生し得る高周波ノイズを抑制するスナバ回路である。ＳｉＣ−ＳＢＤ等のＳｉＣ素子を搭載した半導体装置１００では、その動作が高速であることから動作時に高周波のノイズが発生することがあり、ノイズはＳｉＣ−ＳＢＤの接合容量に起因して例えば１０ＭＨｚ以上２０ＭＨｚ以下とより高周波であることから、装置内の寄生容量を通ってほとんど減衰することなく装置外に漏洩するおそれがある。電圧振動抑制回路２０は、そのような高周波のノイズを抑制する。電圧振動抑制回路２０は、本実施形態では基板１３上に搭載され、抵抗素子２３及び容量素子２４を有する。 The voltage vibration suppression circuit 20 is a snubber circuit that is connected in parallel to semiconductor elements 14a and 15a and diode elements 14b and 15b to suppress high-frequency noise that may be generated by their operation. In a semiconductor device 100 equipped with a SiC element such as SiC-SBD, high-frequency noise may be generated during operation due to its high-speed operation, and the noise is, for example, 10 MHz or more due to the junction capacitance of SiC-SBD. Since the frequency is as high as 20 MHz or less, there is a risk of leakage to the outside of the device through the parasitic capacitance inside the device with almost no attenuation. The voltage vibration suppression circuit 20 suppresses such high frequency noise. In the present embodiment, the voltage vibration suppression circuit 20 is mounted on the substrate 13 and has a resistance element 23 and a capacitance element 24.

抵抗素子２３は、半導体装置１００から出力される高周波ノイズの電力を消費するための素子であり、基板１３上の配線パターン１３ｂ１及び１３ｂ４の間に接続される。抵抗素子２３は、例えばステンレス等から形成される金属シート抵抗を採用することができる。高耐熱の金属シート抵抗を用いることにより、電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが搭載される基板１３上に配置し、筐体１０内に封止して、半導体装置１００を製造することが可能となる。また、抵抗素子２３は、弾力を有する抵抗素材を用いて柔軟な形状に成形される。これにより、半導体素子１４ａ及び１５ａの動作による短パルス電流の導通にともなう熱ストレスを緩衝することができ、機械的振動に対する電圧振動抑制回路２０の信頼性を向上することができる。なお、抵抗素子２３の構成の詳細については後述する。 The resistance element 23 is an element for consuming the power of high-frequency noise output from the semiconductor device 100, and is connected between the wiring patterns 13b 1 and 13b 4 on the substrate 13. As the resistance element 23, for example, a metal sheet resistance formed of stainless steel or the like can be adopted. By using a highly heat-resistant metal sheet resistor, the voltage vibration suppression circuit 20 is arranged on the substrate 13 on which the semiconductor elements 14a and 15a are mounted and sealed in the housing 10 to manufacture the semiconductor device 100. Is possible. Further, the resistance element 23 is formed into a flexible shape by using an elastic resistance material. As a result, the thermal stress associated with the conduction of the short pulse current due to the operation of the semiconductor elements 14a and 15a can be buffered, and the reliability of the voltage vibration suppression circuit 20 against mechanical vibration can be improved. The details of the configuration of the resistance element 23 will be described later.

容量素子２４は、半導体装置１００から出力される高周波ノイズの電力を吸収するための素子であり、基板１３上の配線パターン１３ｂ３及び１３ｂ４の間に接続されて、抵抗素子２３に直列に接続される。容量素子２４は、例えば誘電体としてポリイミド又は木材パルプを加工した紙を用いた薄膜コンデンサを採用することができる。１００℃以上の高温に耐える薄膜誘電体を用いることにより、電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが搭載される基板１３上に配置し、筐体１０内に封止して、半導体装置１００を製造することが可能となる。また、容量素子２４は、弾力を有するポリイミド又は紙を用いて柔軟に形成されている。これにより、半導体素子１４ａ及び１５ａの動作による短パルス電流の導通にともなう熱ストレスを緩衝することができ、機械的振動に対する電圧振動抑制回路２０の信頼性を向上することができる。なお、容量素子２４の構成の詳細については後述する。 The capacitive element 24 is an element for absorbing the electric power of high-frequency noise output from the semiconductor device 100, is connected between the wiring patterns 13b 3 and 13b 4 on the substrate 13, and is connected in series with the resistance element 23. Will be done. As the capacitive element 24, for example, a thin film capacitor using paper processed with polyimide or wood pulp as a dielectric can be adopted. By using a thin film dielectric that can withstand a high temperature of 100 ° C. or higher, the voltage vibration suppression circuit 20 is arranged on the substrate 13 on which the semiconductor elements 14a and 15a are mounted, sealed in the housing 10, and the semiconductor device 100. Can be manufactured. Further, the capacitive element 24 is flexibly formed by using elastic polyimide or paper. As a result, the thermal stress associated with the conduction of the short pulse current due to the operation of the semiconductor elements 14a and 15a can be buffered, and the reliability of the voltage vibration suppression circuit 20 against mechanical vibration can be improved. The details of the configuration of the capacitive element 24 will be described later.

抵抗素子２３及び容量素子２４は、配線パターン１３ｂ１及び１３ｂ３を介して、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続される。ここで、容量素子２４は、例えば１００ｎＦ、より好ましくは１ｎＦ以上２０ｎＦ以下の容量を有する。抵抗素子２３は、例えば１Ω以上１０Ω以下の抵抗を有する。それにより、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａの動作時、特にターンオン時における１ＭＨｚ以上１００ＭＨｚの電圧変動、好ましくは１０ＭＨｚ以上の電圧変動、より好ましくは１０ＭＨｚ以上２０ＭＨｚ以下の電圧変動を抑制する。 The resistance element 23 and the capacitance element 24 are connected in parallel to the semiconductor elements 14a and 15a and the diode elements 14b and 15b via the wiring patterns 13b 1 and 13b 3. Here, the capacitance element 24 has a capacitance of, for example, 100 nF, more preferably 1 nF or more and 20 nF or less. The resistance element 23 has, for example, a resistance of 1Ω or more and 10Ω or less. As a result, the voltage vibration suppression circuit 20 suppresses voltage fluctuations of 1 MHz or more and 100 MHz, preferably 10 MHz or more, more preferably 10 MHz or more and 20 MHz or less during operation of the semiconductor elements 14a and 15a, particularly during turn-on. To do.

上述のように電圧振動抑制回路２０は、基板１３上に搭載され、導電部材の一例である配線パターン１３ｂ１、１３ｂ３、及び１３ｂ４により電気的に接続され、基板１３上に搭載される半導体素子１４ａ及び１５ａ、基板１３上の導電部材とともに中実な筐体１０内に封止される。電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが封止される筐体１０内に設けることで、それらを接続する導電部材が短くなり、それにより配線インダクタンスが小さくなり、特に導電部材のインダクタンスが、電圧振動抑制回路２０に並列に接続する、半導体素子１４ａ及び１５ａを含む外部端子１６及び１８間の回路内の配線インダクタンスより小さくなり、そして導電部材を介して半導体素子１４ａ及び１５ａに並列に接続される電圧振動抑制回路２０により、その振動抑制効果を損なうことなく、半導体素子の動作に伴う高周波の電圧振動を抑制することが可能となる。また、配線インダクタンスが小さくなることで、小さい抵抗値の抵抗素子及び小さい容量の容量素子から電圧振動抑制回路２０を構成することができ、それにより半導体装置１００の小型化及び効率化を図ることができる。また、半導体素子１４ａ，１５ａがＳｉＣ半導体素子であることで、大電流を導通可能なＳｉＣ半導体素子の動作に伴う高周波の電圧振動が電圧振動抑制回路２０により抑制されることとなる。 As described above, the voltage vibration suppression circuit 20 is mounted on the substrate 13, and is electrically connected by the wiring patterns 13b 1 , 13b 3 , and 13b 4 which are examples of the conductive members, and is mounted on the substrate 13. The elements 14a and 15a and the conductive member on the substrate 13 are sealed in a solid housing 10. By providing the voltage vibration suppression circuit 20 in the housing 10 in which the semiconductor elements 14a and 15a are sealed, the conductive member connecting them is shortened, whereby the wiring inductance is reduced, and in particular, the inductance of the conductive member is reduced. It is smaller than the wiring inductance in the circuit between the external terminals 16 and 18 including the semiconductor elements 14a and 15a, which are connected in parallel to the voltage vibration suppression circuit 20, and are connected in parallel to the semiconductor elements 14a and 15a via the conductive member. The voltage vibration suppression circuit 20 makes it possible to suppress high-frequency voltage vibration accompanying the operation of the semiconductor element without impairing the vibration suppression effect. Further, by reducing the wiring inductance, the voltage vibration suppression circuit 20 can be configured from a resistance element having a small resistance value and a capacitance element having a small capacitance, thereby reducing the size and efficiency of the semiconductor device 100. it can. Further, since the semiconductor elements 14a and 15a are SiC semiconductor elements, the high-frequency voltage vibration accompanying the operation of the SiC semiconductor element capable of conducting a large current is suppressed by the voltage vibration suppression circuit 20.

図２Ａは、半導体装置１００の回路構成を示す。半導体素子１４ａ及び１５ａは、配線パターン１３ｂ１〜１３ｂ３、ワイヤ１４ｃ及び１５ｃ、並びに導電部材１６ａ及び１８ａを介して外部端子１６及び１８の間に直列に接続されている。ダイオード素子１４ｂは、配線パターン１３ｂ２、１３ｂ３、及びワイヤ１４ｃを介して半導体素子１４ａに並列に接続され、ダイオード素子１５ｂは、配線パターン１３ｂ１、１３ｂ２、及びワイヤ１５ｃを介して半導体素子１５ａに並列に接続されている。また、電圧振動抑制回路２０は、配線パターン１３ｂ１及び１３ｂ３を介して外部端子１６及び１８の間に、半導体素子１４ａ及び１５ａ（並びにダイオード素子１４ｂ及び１５ｂ）と並列に接続されている。 FIG. 2A shows the circuit configuration of the semiconductor device 100. The semiconductor elements 14a and 15a are connected in series between the external terminals 16 and 18 via wiring patterns 13b 1 to 13b 3 , wires 14c and 15c, and conductive members 16a and 18a. The diode element 14b is connected in parallel to the semiconductor element 14a via the wiring patterns 13b 2 , 13b 3 and the wire 14c, and the diode element 15b is connected to the semiconductor element 15a via the wiring patterns 13b 1 , 13b 2 and the wire 15c. Are connected in parallel to. Further, the voltage vibration suppression circuit 20 is connected in parallel with the semiconductor elements 14a and 15a (and the diode elements 14b and 15b) between the external terminals 16 and 18 via the wiring patterns 13b 1 and 13b 3.

半導体装置１００において、半導体素子１４ａ及び１５ａは、外部端子１９、配線パターン１３ｂ８及び１３ｂ５並びにワイヤを介して制御信号（これに含まれるスイッチング信号）がそれぞれのゲート電極に入力されることでオンオフされて、外部端子１６から外部端子１７又は外部端子１７から外部端子１８に電流を通す又は止める。また、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａの動作により発生し得る高周波ノイズを抑制する。 In the semiconductor device 100, the semiconductor elements 14a and 15a are turned on and off by inputting control signals (switching signals included therein) to their respective gate electrodes via external terminals 19, wiring patterns 13b 8 and 13b 5, and wires. Then, current is passed or stopped from the external terminal 16 to the external terminal 17 or from the external terminal 17 to the external terminal 18. Further, the voltage vibration suppression circuit 20 suppresses high frequency noise that may be generated by the operation of the semiconductor elements 14a and 15a.

なお、電圧振動抑制回路２０は、半導体素子１４ａ及び１５ａ（並びにダイオード素子１４ｂ及び１５ｂ）に対して共通に設けるに限らず、半導体素子１４ａ（及びダイオード素子１４ｂ）並びに半導体素子１５ａ（及びダイオード素子１５ｂ）のそれぞれに対して個別に設けてもよい。 The voltage vibration suppression circuit 20 is not limited to being provided in common for the semiconductor elements 14a and 15a (and the diode elements 14b and 15b), but also the semiconductor element 14a (and the diode element 14b) and the semiconductor element 15a (and the diode element 15b). ) May be provided individually.

図２Ｂは、第１の変形例に係る半導体装置１１０の回路構成を示す。半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂは、半導体装置１００と同様に外部端子１６及び１８の間に接続されている。これに対して、２つの電圧振動抑制回路２０の一方が、外部端子１６及び１７の間に半導体素子１５ａ（及びダイオード素子１５ｂ）と並列に接続され、他方が外部端子１７及び１８の間に半導体素子１４ａ（及びダイオード素子１４ｂ）と並列に接続されている。 FIG. 2B shows the circuit configuration of the semiconductor device 110 according to the first modification. The semiconductor elements 14a and 15a and the diode elements 14b and 15b are connected between the external terminals 16 and 18 in the same manner as the semiconductor device 100. On the other hand, one of the two voltage vibration suppression circuits 20 is connected in parallel with the semiconductor element 15a (and the diode element 15b) between the external terminals 16 and 17, and the other is a semiconductor between the external terminals 17 and 18. It is connected in parallel with the element 14a (and the diode element 14b).

なお、変形例に係る半導体装置１１０において、半導体素子１４ａ（及びダイオード素子１４ｂ）並びに半導体素子１５ａ（及びダイオード素子１５ｂ）のそれぞれに対して電圧振動抑制回路２０を設けるに限らず、一方にのみ設けることとしてもよい。 In the semiconductor device 110 according to the modified example, the voltage vibration suppression circuit 20 is not limited to being provided for each of the semiconductor element 14a (and the diode element 14b) and the semiconductor element 15a (and the diode element 15b), but is provided only on one of them. It may be a thing.

図３は、抵抗素子２３の構成を示す。抵抗素子２３は、抵抗体２３ａ及び絶縁体２３ｂを有する。抵抗体２３ａは、ステンレス等から構成される板状の金属導体を、絶縁体２３ｂを挟んで屈曲成形することで形成される。抵抗体２３ａは、例えばステンレス繊維を用いた紙にすることにより柔軟性、発熱性に優れた構造とすることができる。ここでいう紙とは、繊維同士の接続点が化学結合されたシート状のものを指す。繊維はステンレスなどの金属繊維でもよく、前記金属繊維に木材パルプなどの植物由来の繊維を混合した複合繊維にしてもよい。また、屈曲構造とすることにより、抵抗体２３ａの絶縁体２３ｂより上側部分を流れる電流は、抵抗体２３ａの絶縁体２３ｂより下側部分を流れる電流に対して逆向きになり、これらの電流により生じる磁界を相殺できる。抵抗体２３ａの両端は、逆向きに屈曲され、電極２３ａ１及び２３ａ２が設けられる。ここで、電極２３ａ１及び２３ａ２の少なくとも一方について、例えばそれぞれ絶縁層を介して金属層を積層した構造の電極としてよい。積層構造の電極では、これに流れる電流が積層された複数の金属層を往復することで相互インダクタンス化され、半導体素子１４ａ及び／又は１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。絶縁体２３ｂは弾性を有し、抵抗体２３ａがこれを挟むことで、抵抗素子２３が抵抗体２３ａと絶縁体２３ｂの積層方向に柔軟に構成される。なお、この構造の抵抗素子は、少なくとも１００℃以上の耐熱性を有する。 FIG. 3 shows the configuration of the resistance element 23. The resistance element 23 has a resistor 23a and an insulator 23b. The resistor 23a is formed by bending and molding a plate-shaped metal conductor made of stainless steel or the like with an insulator 23b interposed therebetween. The resistor 23a can have a structure excellent in flexibility and heat generation by, for example, using paper using stainless steel fibers. The term "paper" as used herein refers to a sheet-like material in which the connection points between fibers are chemically bonded. The fiber may be a metal fiber such as stainless steel, or may be a composite fiber in which a plant-derived fiber such as wood pulp is mixed with the metal fiber. Further, due to the bent structure, the current flowing in the portion above the insulator 23b of the resistor 23a is opposite to the current flowing in the portion below the insulator 23b of the resistor 23a, and these currents cause the current to flow. The generated magnetic field can be offset. Both ends of the resistor 23a are bent in opposite directions, and electrodes 23a 1 and 23a 2 are provided. Here, at least one of the electrodes 23a 1 and 23a 2 may be an electrode having a structure in which a metal layer is laminated, for example, via an insulating layer. In the electrode having a laminated structure, the current flowing through the electrode is made mutual inductance by reciprocating between a plurality of laminated metal layers, and the wiring inductance between the semiconductor element 14a and / or 15a and the voltage vibration suppression circuit 20 is reduced. be able to. The insulator 23b has elasticity, and by sandwiching the resistor 23a, the resistance element 23 is flexibly configured in the stacking direction of the resistor 23a and the insulator 23b. The resistance element having this structure has a heat resistance of at least 100 ° C. or higher.

図４は、容量素子２４の構成を示す。容量素子２４は、内部電極２４ａ１〜２４ａ４、誘電体２４ｂ１〜２４ｂ３、並びに電極２４ｄ１及び２４ｄ２を有する。 FIG. 4 shows the configuration of the capacitive element 24. The capacitive element 24 has internal electrodes 24a 1 to 24a 4 , dielectrics 24b 1 to 24b 3 , and electrodes 24d 1 and 24d 2 .

内部電極２４ａ１〜２４ａ４は、金属等から構成される導体板である。内部電極２４ａ１〜２４ａ４は、基端が電極２４ｄ１又は２４ｄ２に接続され、それぞれ誘電体２４ｂ１〜２４ｂ３を介して積層され、先端が隣接する誘電体で覆われている。内部電極２４ａ１〜２４ａ４の基端は、内部電極の積層方向に互い違いに左右に配置されている。すなわち、内部電極２４ａ１及び２４ａ３は基端を図面左方に向け、内部電極２４ａ２及び２４ａ４は基端を図面右方に向けて積層される。 The internal electrodes 24a 1 to 24a 4 are conductor plates made of metal or the like. The base ends of the internal electrodes 24a 1 to 24a 4 are connected to the electrodes 24d 1 or 24d 2 , are laminated via dielectrics 24b 1 to 24b 3 , respectively, and the tips are covered with adjacent dielectrics. The base ends of the internal electrodes 24a 1 to 24a 4 are alternately arranged on the left and right in the stacking direction of the internal electrodes. That is, the internal electrodes 24a 1 and 24a 3 are laminated with their base ends facing the left side of the drawing, and the internal electrodes 24a 2 and 24a 4 are laminated with their base ends facing the right side of the drawing.

誘電体２４ｂ１〜２４ｂ３は、樹脂、木材パルプ等を加工した紙から形成される。誘電体２４ｂ１〜２４ｂ３は、内部電極２４ａ１及び２４ａ３の基端の間並びに内部電極２４ａ２及び２４ａ４の基端の間に設けられ、内部電極２４ａ１〜２４ａ４のそれぞれの基端とは反対側の先端を覆う。 The dielectrics 24b 1 to 24b 3 are formed from processed paper such as resin and wood pulp. Dielectric 24b 1 ~24b 3 is provided between the proximal end of the inner electrodes 24a 1 and between the proximal ends of 24a 3 and internal electrodes 24a 2 and 24a 4, each of the proximal end of the internal electrode 24a 1 ~24a 4 Cover the tip on the opposite side.

電極２４ｄ１は、内部電極２４ａ１及び２４ａ３の基端に接続され、電極２４ｄ２は、内部電極２４ａ２及び２４ａ４の基端に接続される。電極２４ｄ１及び２４ｄ２の少なくとも一方は、例えばそれぞれ絶縁層を介して金属層を積層した構造の電極としてよい。積層構造の電極では、これに流れる電流が積層された複数の金属層を往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。 The electrode 24d 1 is connected to the proximal ends of the internal electrodes 24a 1 and 24a 3 , and the electrode 24d 2 is connected to the proximal ends of the internal electrodes 24a 2 and 24a 4 . At least one of the electrodes 24d 1 and 24d 2 may be, for example, an electrode having a structure in which a metal layer is laminated via an insulating layer. In an electrode having a laminated structure, the current flowing through the electrode can be made into mutual inductance by reciprocating between a plurality of laminated metal layers, and the wiring inductance between the semiconductor elements 14a and 15a and the voltage vibration suppression circuit 20 can be reduced. it can.

図４は、内部電極が４層、誘電体層が３層の構造について説明したものであるが、積層数はこれに限るものではない。なお、この構造の容量素子は少なくとも１００℃以上の耐熱性を有する。 FIG. 4 describes a structure in which the internal electrodes have four layers and the dielectric layer has three layers, but the number of layers is not limited to this. The capacitive element having this structure has a heat resistance of at least 100 ° C. or higher.

半導体装置１００の製造方法について、図５を用いて説明する。図５は、半導体装置１００の製造工程のフローを示す。 A method of manufacturing the semiconductor device 100 will be described with reference to FIG. FIG. 5 shows the flow of the manufacturing process of the semiconductor device 100.

まず、ステップＳ１１において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂを基板１３上に搭載する。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂは、それぞれ、基板１３の配線パターン１３ｂ２及び１３ｂ１にはんだ層を介して支持される。 First, in step S11, the semiconductor elements 14a, 14b and 15a, 15b are mounted on the substrate 13. The semiconductor elements 14a, 14b and 15a, 15b are supported by the wiring patterns 13b 2 and 13b 1 of the substrate 13 via the solder layer, respectively.

次に、ステップＳ１２において、電圧振動抑制回路２０を基板１３上に搭載して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続する。電圧振動抑制回路２０は金属シート抵抗である抵抗素子２３及び薄膜コンデンサである容量素子２４を直列に接続して含み、抵抗素子２３が基板１３の配線パターン１３ｂ１及び１３ｂ４の間にはんだ層を介して接続され、容量素子２４が配線パターン１３ｂ３及び１３ｂ４の間にはんだ層を介して接続される。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂと電圧振動抑制回路２０とが、導電部材である配線パターン１３ｂ１〜１３ｂ４を介して電気的に接続される。 Next, in step S12, the voltage vibration suppression circuit 20 is mounted on the substrate 13 and connected in parallel to the semiconductor elements 14a, 14b and 15a, 15b. The voltage vibration suppression circuit 20 includes a resistance element 23 which is a metal sheet resistance and a capacitance element 24 which is a thin film capacitor connected in series, and the resistance element 23 has a solder layer between the wiring patterns 13b 1 and 13b 4 of the substrate 13. The capacitive element 24 is connected via a solder layer between the wiring patterns 13b 3 and 13b 4. The semiconductor elements 14a, 14b and 15a, 15b and the voltage vibration suppression circuit 20 are electrically connected via wiring patterns 13b 1 to 13b 4, which are conductive members.

次に、ワイヤ１４ｃ及び１５ｃを用いて、半導体素子１４ａ，１４ｂ，１５ａ及び１５ｂの表面電極を基板１３上の配線パターン１３ｂ２，１３ｂ３，１３ｂ５，１３ｂ８に接続する。 Next, the surface electrodes of the semiconductor elements 14a, 14b, 15a and 15b are connected to the wiring patterns 13b 2 , 13b 3 , 13b 5 , 13b 8 on the substrate 13 by using the wires 14c and 15c.

次に、導電部材１６ａ〜１８ａを、それぞれの下端をはんだ等の接合材により配線パターン１３ｂ１〜１３ｂ３に接合することで、基板１３上に立設する。また、外部端子１９の４つの端子を、それぞれ基板１３の配線パターン１３ｂ５〜１３ｂ８に立設する。 Next, the conductive members 16a to 18a are erected on the substrate 13 by joining the lower ends of the conductive members 16a to 18a to the wiring patterns 13b 1 to 13b 3 with a joining material such as solder. Further, the four terminals of the external terminals 19 are erected on the wiring patterns 13b 5 to 13b 8 of the substrate 13, respectively.

次に、ステップＳ１３において、リフロー炉等を用いてはんだを溶融して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、電圧振動抑制回路２０の抵抗素子２３及び容量素子２４、導電部材１６ａ〜１８ａを基板１３上に接合する。このとき、溶融したはんだの温度は例えば約３００℃に達するため、その熱が基板１３等を伝わって電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を加熱し、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内で半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂの直近に配置し、半導体素子に接続して、配線インダクタンスを低減することができる。 Next, in step S13, the solder is melted using a reflow furnace or the like, and the semiconductor elements 14a, 14b and 15a, 15b, the resistance element 23 and the capacitance element 24 of the voltage vibration suppression circuit 20, and the conductive members 16a to 18a are mounted on the substrate. Join on top 13. At this time, since the temperature of the molten solder reaches, for example, about 300 ° C., the heat can be transmitted to the substrate 13 and the like to heat the resistance element 23 and the capacitance element 24 of the voltage vibration suppression circuit 20, and change their characteristics. .. However, in the present embodiment, since the highly heat-resistant metal sheet resistance and the thin film capacitor are used, the characteristics are not changed by being heated at the time of assembly, and the voltage vibration suppression circuit 20 is mounted on the semiconductor element in the housing 10. It can be arranged in the immediate vicinity of 14a, 14b and 15a, 15b and connected to a semiconductor element to reduce the wiring inductance.

最後に、ステップＳ１４において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、これらが搭載された基板１３の一面（一面上に設けられた配線パターン１３ｂ１〜１３ｂ８を含む）、及び電圧振動抑制回路２０をモールド材により封止して、中実な筐体１０を成形する。このとき、モールド材により電圧振動抑制回路２０の抵抗素子２３及び容量素子２４は例えば２００℃の温度に加熱され、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内に組み込むことができる。 Finally, in step S14, the semiconductor elements 14a, 14b and 15a, 15b, one surface of the substrate 13 on which these are mounted ( including the wiring patterns 13b 1 to 13b 8 provided on one surface), and the voltage vibration suppression circuit 20. Is sealed with a molding material to form a solid housing 10. At this time, the resistance element 23 and the capacitance element 24 of the voltage vibration suppression circuit 20 are heated to a temperature of, for example, 200 ° C. by the molding material, and their characteristics can be changed. However, in the present embodiment, since the highly heat-resistant metal sheet resistor and the thin film capacitor are used, the voltage vibration suppression circuit 20 is incorporated in the housing 10 without being heated at the time of assembly to change the characteristics. Can be done.

図６Ａから図６Ｃは、第２の変形例に係る半導体装置１２０の構成を示す。ここで、図６Ａは半導体装置１２０の構成を側面視において示し、図６Ｂは基板１３上の回路構成を示し、図６Ｃは配線基板２１上の回路構成を示す。半導体装置１２０は、筐体１０、基板１３、半導体素子１４ａ及び１５ａ、ダイオード素子１４ｂ及び１５ｂ、導通ポスト１４ａ０，１４ｂ０，１４ｄ，１４ｅ，１５ａ０，１５ｂ０及び１５ｄ、外部端子１６〜１８、導電部材１６ａ〜１８ａ、外部端子１９、配線基板２１、並びに電圧振動抑制回路２０を備える。これらの構成各部のうち、半導体装置１００の構成各部と対応するものについては同じ符号を付し、その説明を省略する。 6A to 6C show the configuration of the semiconductor device 120 according to the second modification. Here, FIG. 6A shows the configuration of the semiconductor device 120 in a side view, FIG. 6B shows the circuit configuration on the substrate 13, and FIG. 6C shows the circuit configuration on the wiring board 21. The semiconductor device 120 includes a housing 10, a substrate 13, semiconductor elements 14a and 15a, diode elements 14b and 15b, conductive posts 14a 0 , 14b 0 , 14d, 14e, 15a 0 , 15b 0 and 15d, and external terminals 16-18. It includes conductive members 16a to 18a, an external terminal 19, a wiring board 21, and a diode vibration suppression circuit 20. Of these constituent parts, those corresponding to the constituent parts of the semiconductor device 100 are designated by the same reference numerals, and the description thereof will be omitted.

筐体１０は、半導体装置１２０の構成各部、特に半導体素子１４ａ及び１５ａ、これらが搭載される基板１３の一面、電圧振動抑制回路２０、及びこれを搭載する配線基板２１を内部に、ただし外部端子１９の上端を突出し、基板１３の下面を筐体１０の底面と面一に露出して封止するとともに、外部端子１６〜１８のそれぞれの上面を筐体１０の上面上に露出して固定する中実な部材である。半導体素子１４ａ及び１５ａとともに電圧振動抑制回路２０を中実な筐体１０内に設けることでこれらが発する熱が効率良く放熱され、熱による電圧振動抑制回路２０の性能劣化を防止することができる。筐体１０は、半導体装置１００の筐体１０と同様に構成され、本体１１及び端子収容体１２を含む。 The housing 10 contains the constituent parts of the semiconductor device 120, particularly the semiconductor elements 14a and 15a, one side of the substrate 13 on which these are mounted, the voltage vibration suppression circuit 20, and the wiring board 21 on which the semiconductor devices 120 are mounted, but external terminals. The upper end of 19 is projected, the lower surface of the substrate 13 is exposed and sealed flush with the bottom surface of the housing 10, and the upper surfaces of the external terminals 16 to 18 are exposed and fixed on the upper surface of the housing 10. It is a solid member. By providing the voltage vibration suppression circuit 20 together with the semiconductor elements 14a and 15a in the solid housing 10, the heat generated by these circuits is efficiently dissipated, and the performance deterioration of the voltage vibration suppression circuit 20 due to the heat can be prevented. The housing 10 is configured in the same manner as the housing 10 of the semiconductor device 100, and includes a main body 11 and a terminal accommodating body 12.

基板１３は、第１基板の一例であり、半導体装置１００の基板１３と同様に絶縁板１３ａ並びに回路層１３ｂ及び１３ｃを含む。ただし、回路層１３ｂは、半導体素子及び／又は導電部材に接続する配線パターン１３ｂ１〜１３ｂ３を含む。 The substrate 13 is an example of the first substrate, and includes an insulating plate 13a and circuit layers 13b and 13c like the substrate 13 of the semiconductor device 100. However, the circuit layer 13b includes wiring patterns 13b 1 to 13b 3 connected to the semiconductor element and / or the conductive member.

半導体素子１４ａ及び１５ａは、半導体装置１００の半導体素子１４ａ及び１５ａと同様のＳｉＣ半導体素子である。半導体素子１４ａ及び１５ａは、それぞれ、基板１３上の配線パターン１３ｂ２及び１３ｂ１上に搭載される。半導体素子１４ａ及び１５ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（ソース電極）及びゲート電極、裏面にコレクタ電極（ドレイン電極）を有する。半導体素子１４ａ及び１５ａは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ２及び１３ｂ１に接合することで基板１３上に固定される。 The semiconductor elements 14a and 15a are SiC semiconductor elements similar to the semiconductor elements 14a and 15a of the semiconductor device 100. The semiconductor elements 14a and 15a are mounted on the wiring patterns 13b 2 and 13b 1 on the substrate 13, respectively. In the case of an IGBT (or MOSFET), the semiconductor elements 14a and 15a have an emitter electrode (source electrode) and a gate electrode on the front surface, and a collector electrode (drain electrode) on the back surface. The semiconductor elements 14a and 15a are fixed on the substrate 13 by joining the back surfaces to the wiring patterns 13b 2 and 13b 1 , respectively, with a bonding material such as solder.

ダイオード素子１４ｂ及び１５ｂは、半導体装置１００のダイオード素子１４ｂ及び１５ｂと同様のＳｉＣからなる整流素子である。ダイオード素子１４ｂ及び１５ｂは、それぞれ、基板１３上の配線パターン１３ｂ２及び１３ｂ１上に搭載される。ダイオード素子１４ｂ及び１５ｂは、表面にアノード電極及び裏面にカソード電極を有する。ダイオード素子１４ｂ及び１５ｂは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ２及び１３ｂ１に接合することで基板１３上に固定される。それにより、ダイオード素子１４ｂ及び１５ｂのカソード電極は、それぞれ、半導体素子１４ａ及び１５ａのコレクタ電極に接続される。 The diode elements 14b and 15b are rectifying elements made of SiC similar to the diode elements 14b and 15b of the semiconductor device 100. The diode elements 14b and 15b are mounted on the wiring patterns 13b 2 and 13b 1 on the substrate 13, respectively. The diode elements 14b and 15b have an anode electrode on the front surface and a cathode electrode on the back surface. The diode elements 14b and 15b are fixed on the substrate 13 by joining the back surfaces to the wiring patterns 13b 2 and 13b 1 , respectively, with a bonding material such as solder. As a result, the cathode electrodes of the diode elements 14b and 15b are connected to the collector electrodes of the semiconductor elements 14a and 15a, respectively.

導通ポスト１４ａ０，１４ｂ０，１４ｄ，１４ｅ，１５ａ０，１５ｂ０及び１５ｄは、基板１３上の配線パターン１３ｂ１〜１３ｂ３、半導体素子１４ａ，１５ａ又はダイオード素子１４ｂ，１５ｂの表面電極を後述する配線基板２１上の配線パターン２１ａ１〜２１ａ３，２１ｂ１，又は２１ｂ４に接続して、それらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。なお、これらの導通ポストは、その下端をはんだ等の接合材により半導体素子１４ａ等に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより配線基板２１上の配線パターンに接続される。 For the conductive posts 14a 0 , 14b 0 , 14d, 14e, 15a 0 , 15b 0 and 15d, the surface electrodes of the wiring patterns 13b 1 to 13b 3 on the substrate 13, the semiconductor elements 14a, 15a or the diode elements 14b, 15b will be described later. It is a conductive member for connecting to the wiring patterns 21a 1 to 21a 3 , 21b 1 or 21b 4 on the wiring board 21 and energizing between them. As an example, a conductive metal such as copper or aluminum is used. It is molded into a columnar shape. These conductive posts are erected on the semiconductor element 14a or the like by connecting the lower end to the semiconductor element 14a or the like with a joining material such as solder, and the upper end is wired on the wiring board 21 by soldering, brazing, or caulking. Connected to the pattern.

導通ポスト１４ａ０及び１５ａ０は、各３つのポストを含む。それらのうちの各２つのポストはそれぞれ半導体素子１４ａ及び１５ａのエミッタ電極上に立設され、配線基板２１上の配線パターン２１ａ２及び２１ａ１にそれぞれ接続する。残りの各１つのポストは、半導体素子１４ａ及び１５ａのゲート電極上に立設され、配線基板２１上の配線パターン２１ｂ４及び２１ｂ１にそれぞれ接続する。導通ポスト１４ｂ０及び１５ｂ０は、各２つのポストを含み、ダイオード素子１４ｂ及び１５ｂのアノード電極上にそれぞれ立設され、配線基板２１上の配線パターン２１ａ２及び２１ａ１にそれぞれ接続する。導通ポスト１５ｄ，１４ｄ，１４ｅは、各２つのポストを含み、それぞれ基板１３の配線パターン１３ｂ１〜１３ｂ３上に立設され、配線基板２１上の配線パターン２１ａ３，２１ａ１，２１ａ２に接続する。それにより、半導体素子１４ａ及びダイオード素子１４ｂが逆並列に接続されてスイッチング装置を構成し、半導体素子１５ａ及びダイオード素子１５ｂが逆並列に接続されてスイッチング装置を構成し、これら２つのスイッチング装置が直列に接続される。 Conductive posts 14a 0 and 15a 0 each include three posts. Each of the two posts is erected on the emitter electrodes of the semiconductor elements 14a and 15a, respectively, and is connected to the wiring patterns 21a 2 and 21a 1 on the wiring board 21, respectively. The remaining one post is erected on the gate electrodes of the semiconductor elements 14a and 15a and is connected to the wiring patterns 21b 4 and 21b 1 on the wiring board 21, respectively. The conductive posts 14b 0 and 15b 0 include two posts each, are erected on the anode electrodes of the diode elements 14b and 15b, respectively, and are connected to the wiring patterns 21a 2 and 21a 1 on the wiring board 21, respectively. The conductive posts 15d, 14d, and 14e include two posts each, and are erected on the wiring patterns 13b 1 to 13b 3 of the substrate 13, respectively, and connected to the wiring patterns 21a 3 , 21a 1 , and 21a 2 on the wiring board 21. To do. As a result, the semiconductor element 14a and the diode element 14b are connected in antiparallel to form a switching device, and the semiconductor element 15a and the diode element 15b are connected in antiparallel to form a switching device, and these two switching devices are connected in series. Connected to.

外部端子１６〜１８は、半導体装置１００の外部端子１６〜１８と同様である。 The external terminals 16 to 18 are the same as the external terminals 16 to 18 of the semiconductor device 100.

導電部材１６ａ〜１８ａは、それぞれ、基板１３上の配線パターン１３ｂ１、１３ｂ２、及び基板１３上に立設され、導電部材１８ａは配線基板２１上の配線パターン２１ａ２を介して、外部端子１６〜１８に接続して、それらの間で半導体素子１４ａ及び１５ａから出力される電流を通電する。 The conductive members 16a to 18a are erected on the wiring patterns 13b 1 and 13b 2 on the substrate 13 and the substrate 13, respectively, and the conductive members 18a are placed on the external terminals 16 via the wiring patterns 21a 2 on the wiring board 21. ~ 18, and the current output from the semiconductor elements 14a and 15a is energized between them.

外部端子１９は、４つの端子を含み、基板１３上の図面右側に立設され、配線基板２１上の配線パターン２１ｂ１〜２１ｂ４を介して筐体１０の上面から突出する。 The external terminal 19 includes four terminals, is erected on the right side of the drawing on the substrate 13, and projects from the upper surface of the housing 10 via the wiring patterns 21b 1 to 21b 4 on the wiring board 21.

配線基板２１は、第２基板の一例であり、半導体素子１４ａ及び１５ａの電極を外部端子１６〜１９に接続する基板であり、絶縁板２１ａ及び回路層２１ｂを有する。絶縁板２１ａは、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成される柔軟性のある基板を採用することができる。回路層２１ｂは、銅、アルミニウム等の導電性金属を用いて、絶縁板２１ａの表面に設けられた配線パターン２１ａ１〜２１ａ４及び２１ｂ１〜２１ｂ４を有する。なお、配線パターン２１ｂ２及び２１ｂ３は、配線パターン２１ａ１及び２１ａ２に接続する。 The wiring board 21 is an example of a second board, which is a board for connecting the electrodes of the semiconductor elements 14a and 15a to the external terminals 16 to 19, and has an insulating plate 21a and a circuit layer 21b. As the insulating plate 21a, for example, a rigid substrate made of a glass epoxy material or the like or a flexible substrate made of a polyimide material or the like can be adopted. Circuit layer 21b includes copper, using a conductive metal such as aluminum, the wiring pattern 21a 1 ~21a 4 and 21b 1 ~21b 4 provided on the surface of the insulating plate 21a. The wiring patterns 21b 2 and 21b 3 are connected to the wiring patterns 21a 1 and 21a 2.

なお、配線基板２１上の配線パターン２１ａ１〜２１ａ４及び２１ｂ１〜２１ｂ４のうちの少なくとも１つについて、特に電圧振動抑制回路２０に接続する配線パターン２１ａ２〜２１ａ４について、例えば複数のパターンを絶縁層を介して積層して形成される積層構造の配線パターンとしてよい。積層構造の配線パターンでは、これに流れる電流が積層された複数のパターンを往復することで相互インダクタンス化され、半導体素子１４ａ及び１５ａと電圧振動抑制回路２０との間の配線インダクタンスを小さくすることができる。 Note that at least one of the wiring substrate 21 on the wiring pattern 21a 1 ~21a 4 and 21b 1 ~21b 4, the wiring pattern 21a 2 ~21a 4 in particular connected to the voltage oscillation suppression circuit 20, for example, a plurality of patterns May be used as a wiring pattern of a laminated structure formed by laminating the above with an insulating layer. In the wiring pattern of the laminated structure, the current flowing through the wiring pattern can be made into mutual inductance by reciprocating a plurality of laminated patterns, and the wiring inductance between the semiconductor elements 14a and 15a and the voltage vibration suppression circuit 20 can be reduced. it can.

先述の４つの外部端子１９は、それぞれ、配線パターン２１ｂ１〜２１ｂ４に接続する。配線パターン２１ｂ４及び２１ｂ１上の外部端子１９は、導通ポスト１４ａ０及び１５ａ０を介して半導体素子１４ａ及び１５ａのゲート電極に接続されて、ゲート端子として機能する。なお、配線パターン２１ｂ２及び２１ｂ３は、それぞれ、配線パターン２１ａ１及び２１ａ２に接続し、それらの上の外部端子１９は、配線パターン２１ａ１及び２１ａ２並びに導通ポスト１４ａ０及び１５ａ０を介して半導体素子１５ａ及び１４ａのエミッタ電極に接続されて、エミッタ端子として機能する。 The four external terminals 19 described above are connected to the wiring patterns 21b 1 to 21b 4, respectively. The external terminals 19 on the wiring patterns 21b 4 and 21b 1 are connected to the gate electrodes of the semiconductor elements 14a and 15a via the conduction posts 14a 0 and 15a 0, and function as gate terminals. The wiring patterns 21b 2 and 21b 3 are connected to the wiring patterns 21a 1 and 21a 2 , respectively, and the external terminals 19 above them are via the wiring patterns 21a 1 and 21a 2 and the conduction posts 14a 0 and 15a 0 . It is connected to the emitter electrodes of the semiconductor elements 15a and 14a and functions as an emitter terminal.

電圧振動抑制回路２０は、半導体装置１００の電圧振動抑制回路２０と同様に半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続して、それらの動作により発生し得る高周波ノイズを抑制する回路である。電圧振動抑制回路２０は、本実施形態では配線基板２１上に搭載され、抵抗素子２３及び容量素子２４を有する。 The voltage vibration suppression circuit 20 is a circuit that is connected in parallel to the semiconductor elements 14a and 15a and the diode elements 14b and 15b in the same manner as the voltage vibration suppression circuit 20 of the semiconductor device 100 to suppress high frequency noise that may be generated by their operation. Is. In the present embodiment, the voltage vibration suppression circuit 20 is mounted on the wiring board 21 and has a resistance element 23 and a capacitance element 24.

抵抗素子２３は、半導体装置１００における抵抗素子２３と同様に柔軟に構成された金属シート抵抗であり、配線基板２１上の配線パターン２１ｂ３及び２１ｂ４の間に接続される。 The resistance element 23 is a metal sheet resistance flexibly configured like the resistance element 23 in the semiconductor device 100, and is connected between the wiring patterns 21b 3 and 21b 4 on the wiring board 21.

容量素子２４は、半導体装置１００における容量素子２４と同様に柔軟に構成された薄膜コンデンサであり、配線基板２１上の配線パターン２１ａ２及び２１ａ４の間に接続される。 The capacitive element 24 is a thin film capacitor flexibly configured like the capacitive element 24 in the semiconductor device 100, and is connected between the wiring patterns 21a 2 and 21a 4 on the wiring board 21.

抵抗素子２３及び容量素子２４は、配線パターン２１ａ２及び２１ａ３並びに導通ポスト１４ａ０，１４ｂ０及び１５ｄ、配線パターン１３ｂ１を介して、半導体素子１４ａ及び１５ａ並びにダイオード素子１４ｂ及び１５ｂに並列に接続される。 The resistance element 23 and the capacitance element 24 are connected in parallel to the semiconductor elements 14a and 15a and the diode elements 14b and 15b via the wiring patterns 21a 2 and 21a 3 , the conduction posts 14a 0 , 14b 0 and 15d, and the wiring pattern 13b 1. Will be done.

上述のように電圧振動抑制回路２０は、配線基板２１上に搭載され、導電部材の一例である導通ポスト１４ａ０，１４ｂ０，１４ｄ，１４ｅ，１５ａ０，１５ｂ０及び１５ｄにより電気的に接続され、基板１３上に搭載される半導体素子１４ａ及び１５ａ並びに導電部材とともに中実な筐体１０内に封止される。電圧振動抑制回路２０を半導体素子１４ａ及び１５ａが封止される筐体１０内に設けることで、それらを接続する導電部材が短くなり、それにより配線インダクタンスが小さくなり、そして導電部材を介して半導体素子１４ａ及び１５ａに並列に接続される電圧振動抑制回路２０により、その振動抑制効果を損なうことなく、半導体素子の動作に伴う高周波の電圧振動を抑制することが可能となる。 As described above, the voltage vibration suppression circuit 20 is mounted on the wiring board 21 and is electrically connected by conduction posts 14a 0 , 14b 0 , 14d, 14e, 15a 0 , 15b 0 and 15d, which are examples of conductive members. , The semiconductor elements 14a and 15a mounted on the substrate 13 and the conductive member are sealed in the solid housing 10. By providing the voltage vibration suppression circuit 20 in the housing 10 in which the semiconductor elements 14a and 15a are sealed, the conductive member connecting them is shortened, thereby reducing the wiring inductance, and the semiconductor via the conductive member. The voltage vibration suppression circuit 20 connected in parallel to the elements 14a and 15a makes it possible to suppress high-frequency voltage vibration accompanying the operation of the semiconductor element without impairing the vibration suppression effect.

半導体装置１２０の製造方法について、図７を用いて説明する。図７は、半導体装置１２０の製造工程のフローを示す。 A method of manufacturing the semiconductor device 120 will be described with reference to FIG. FIG. 7 shows the flow of the manufacturing process of the semiconductor device 120.

まず、ステップＳ２１において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂを基板１３上に搭載する。半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂは、それぞれ、基板１３の配線パターン１３ｂ２及び１３ｂ１にはんだ層を介して支持される。 First, in step S21, the semiconductor elements 14a, 14b and 15a, 15b are mounted on the substrate 13. The semiconductor elements 14a, 14b and 15a, 15b are supported by the wiring patterns 13b 2 and 13b 1 of the substrate 13 via the solder layer, respectively.

次に、ステップＳ２２において、電圧振動抑制回路２０を配線基板２１上に搭載する。電圧振動抑制回路２０は金属シート抵抗である抵抗素子２３及び薄膜コンデンサである容量素子２４を直列に接続して含み、抵抗素子２３が配線基板２１の配線パターン２１ｂ３及び２１ｂ４の間にはんだ層を介して接続され、容量素子２４が配線パターン２１ｂ２及び１３ｂ４の間にはんだ層を介して接続される。 Next, in step S22, the voltage vibration suppression circuit 20 is mounted on the wiring board 21. The voltage vibration suppression circuit 20 includes a resistance element 23 which is a metal sheet resistance and a capacitance element 24 which is a thin film capacitor connected in series, and the resistance element 23 is a solder layer between wiring patterns 21b 3 and 21b 4 of a wiring board 21. The capacitive element 24 is connected between the wiring patterns 21b 2 and 13b 4 via a solder layer.

次に、ステップＳ２３において、電圧振動抑制回路２０を半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続する。 Next, in step S23, the voltage vibration suppression circuit 20 is connected in parallel to the semiconductor elements 14a, 14b and 15a, 15b.

まず、導電部材１６ａ〜１８ａを、それぞれの下端をはんだ等の接合材により配線パターン１３ｂ１〜１３ｂ３に接合することで、基板１３上に立設する。また、外部端子１９の４つの端子を、基板１３上に立設する。さらに、導通ポスト１４ａ０，１４ｂ０，１４ｄ，１４ｅ，１５ａ０，１５ｂ０及び１５ｄを、基板１３上の配線パターン１３ｂ１〜１３ｂ３、半導体素子１４ａ，１５ａ及びダイオード素子１４ｂ，１５ｂの表面電極上に立設する。 First, the conductive members 16a to 18a are erected on the substrate 13 by joining the lower ends of the conductive members 16a to 18a to the wiring patterns 13b 1 to 13b 3 with a joining material such as solder. Further, the four terminals of the external terminal 19 are erected on the substrate 13. Further, the conduction posts 14a 0 , 14b 0 , 14d, 14e, 15a 0 , 15b 0 and 15d are placed on the surface electrodes of the wiring patterns 13b 1 to 13b 3 on the substrate 13, the semiconductor elements 14a and 15a and the diode elements 14b and 15b. Stand up in.

そして、配線基板２１を基板１３上に支持する。それにより、導通ポスト１４ａ０，１４ｂ０，１４ｄ，１４ｅ，１５ａ０，１５ｂ０及び１５ｄを介して、基板１３上の配線パターン１３ｂ１〜１３ｂ３、半導体素子１４ａ，１５ａ及びダイオード素子１４ｂ，１５ｂの表面電極がそれぞれ配線基板２１上の配線パターン２１ａ１〜２１ａ３，２１ｂ１及び２１ｂ４に接続される。また、電圧振動抑制回路２０が、導電部材である導通ポスト１４ａ０及び１５ｄを介して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂに並列に接続される。 Then, the wiring board 21 is supported on the board 13. As a result, the wiring patterns 13b 1 to 13b 3 , the semiconductor elements 14a, 15a, and the diode elements 14b, 15b on the substrate 13 pass through the conduction posts 14a 0 , 14b 0 , 14d, 14e, 15a 0 , 15b 0, and 15d. The surface electrodes are connected to the wiring patterns 21a 1 to 21a 3 , 21b 1 and 21b 4 on the wiring board 21, respectively. Further, the voltage vibration suppression circuit 20 is connected in parallel to the semiconductor elements 14a, 14b and 15a, 15b via the conduction posts 14a 0 and 15d, which are conductive members.

次に、ステップＳ２４において、リフロー炉等を用いてはんだを溶融して、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、導電部材１６ａ〜１８ａを基板１３上に接合し、電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を配線基板２１上に接合する。このとき、溶融したはんだの温度は例えば約３００℃に達するため、その熱が基板１３等を伝わって配線基板２１上の電圧振動抑制回路２０の抵抗素子２３及び容量素子２４を加熱し、それらの特性を変化させ得る。しかし、本実施形態では、高耐熱の金属シート抵抗及び薄膜コンデンサを使用していることで、組立時に加熱されて特性を変化させることはなく、電圧振動抑制回路２０を筐体１０内で半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂの直近に配置し、半導体素子に接続して、配線インダクタンスを低減することができる。 Next, in step S24, the solder is melted using a reflow furnace or the like, the semiconductor elements 14a, 14b and 15a, 15b, and the conductive members 16a to 18a are joined onto the substrate 13, and the resistance element of the voltage vibration suppression circuit 20 is joined. The 23 and the capacitance element 24 are joined onto the wiring board 21. At this time, since the temperature of the molten solder reaches, for example, about 300 ° C., the heat is transmitted through the substrate 13 and the like to heat the resistance element 23 and the capacitance element 24 of the voltage vibration suppression circuit 20 on the wiring board 21, and they are heated. The characteristics can be changed. However, in the present embodiment, since the highly heat-resistant metal sheet resistance and the thin film capacitor are used, the characteristics are not changed by being heated at the time of assembly, and the voltage vibration suppression circuit 20 is mounted on the semiconductor element in the housing 10. It can be arranged in the immediate vicinity of 14a, 14b and 15a, 15b and connected to a semiconductor element to reduce the wiring inductance.

最後に、ステップＳ２５において、半導体素子１４ａ，１４ｂ及び１５ａ，１５ｂ、これらが搭載された基板１３の一面、配線基板２１とともに電圧振動抑制回路２０をモールド材により封止して、中実な筐体１０を成形する。 Finally, in step S25, the voltage vibration suppression circuit 20 is sealed with a molding material together with the semiconductor elements 14a, 14b and 15a, 15b, one surface of the substrate 13 on which these are mounted, and the wiring board 21, to form a solid housing. 10 is molded.

図８Ａから図８Ｃは、半導体装置におけるターンオン時の電流及び電圧の過渡的変化を示す。ここで、図８Ａは、第１の比較例として、電圧振動抑制回路を搭載しない半導体装置における過渡的変化、図８Ｂは、第２の比較例として、電圧振動抑制回路２０を装置外に搭載した半導体装置における過渡的変化、図８Ｃは、電圧振動抑制回路２０を装置内に搭載した本実施形態に係る半導体装置１００における過渡的変化を示す。ここで、電圧振動抑制回路２０において、抵抗素子２３の抵抗１．５Ω及び容量素子２４の容量１０ｎＦとした。過渡応答試験では、第１の比較例に係る半導体装置、第２の比較例に係る半導体装置、本実施形態に係る電圧振動抑制回路２０を装置内に搭載した半導体装置１００のそれぞれにおいて、外部端子１６及び１８間に電圧源を接続し、ゲート電圧ＶＧＥを入力して半導体素子１４ａをオンした際に、これを通電して外部端子１８から出力される電流ＩＣ並びに外部端子１７及び１８間に加わる電圧ＶＣＥの過渡応答特性を測定した。 8A-8C show transient changes in current and voltage during turn-on in semiconductor devices. Here, FIG. 8A shows a transient change in a semiconductor device not equipped with a voltage vibration suppression circuit as a first comparative example, and FIG. 8B shows a voltage vibration suppression circuit 20 mounted outside the device as a second comparative example. Transient change in the semiconductor device, FIG. 8C shows the transient change in the semiconductor device 100 according to the present embodiment in which the voltage vibration suppression circuit 20 is mounted in the device. Here, in the voltage vibration suppression circuit 20, the resistance of the resistance element 23 is 1.5Ω and the capacity of the capacitance element 24 is 10 nF. In the transient response test, the external terminals of the semiconductor device according to the first comparative example, the semiconductor device according to the second comparative example, and the semiconductor device 100 in which the voltage vibration suppression circuit 20 according to the present embodiment is mounted in the device, respectively. 16 and a voltage source connected between the 18, upon turning on the semiconductor element 14a to input gate voltage V GE, while the current I C and the external terminals 17 and 18 is outputted from the external terminal 18 by energizing it The transient response characteristics of the voltage VCE applied to the voltage were measured.

第１の比較例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約２００ｎｓにてオンすると、電流ＩＣは、約２００ｎｓから増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３００ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧ＶＣＥは、約２００ｎｓから減少しておよそ３００ｎｓにてディップを呈して増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。ここで、電流ＩＣ及び電圧ＶＣＥの振動は、おおよそ１０００ｎｓで減衰する。 In the first comparative example, the semiconductor element 14a is turned on at about 200ns in response to the gate voltage V GE, the current I C is started to decline exhibited a peak at approximately increases from about 200ns 280 ns, approximately It exhibits a dip at 300 ns and starts to increase again, and thereafter, it is saturated by repeating an increase / decrease (that is, vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is turned upward exhibits a dip at decreased by approximately 300ns to about 200 ns, and later, increase or decrease at a period of about 50 ns (i.e., vibration at about 20 MHz) saturated Repeat. Here, the vibration of the current I C and the voltage V CE is approximately attenuated 1000 ns.

第２の比較例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約２００ｎｓにてオンすると、第１の比較例と同様に、電流ＩＣは、約２００ｎｓから増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３００ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧ＶＣＥは、約２００ｎｓから減少しておよそ３００ｎｓにてディップを呈して増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。電流ＩＣ及び電圧ＶＣＥの振動は、第１の比較例１に対して若干小さい程度であり、おおよそ１０００ｎｓで減衰する。従って、装置外に搭載された電圧振動抑制回路２０の振動抑制効果はさほど見られない。 In the second comparative example, the semiconductor element 14a is turned on at about 200ns in response to the gate voltage V GE, as in the first comparative example, the current I C is at approximately an increase of about 200ns 280 ns It shows a peak and turns to decrease, shows a dip at about 300 ns and turns to increase again, and thereafter, it is saturated by repeating increase and decrease (that is, vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is turned upward exhibits a dip at decreased by approximately 300ns to about 200 ns, and later, increase or decrease at a period of about 50 ns (i.e., vibration at about 20 MHz) saturated Repeat. Oscillation of current I C and the voltage V CE is a degree slightly smaller with respect to the first comparative example 1 is approximately attenuated 1000 ns. Therefore, the vibration suppression effect of the voltage vibration suppression circuit 20 mounted outside the device is not so much observed.

実施例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約１８０ｎｓにてオンすると、電流ＩＣは、約２００ｎｓから増加しておよそ２５０ｎｓにてピークを呈して減少に転じ、およそ２７０ｎｓにてディップを呈して再度増加に転じ、以降、約５０ｎｓの周期で微小な増減（すなわち、約２０ＭＨｚで微小振動）を繰り返して飽和する。一方、電圧ＶＣＥは、およそ１９０ｎｓから減少しておよそ３１０ｎｓにておよそ一定に収束する。電流ＩＣ及び電圧ＶＣＥの振動は、比較例１及び２に対して小さく、おおよそ４００ｎｓで十分に減衰する。従って、装置内に搭載した電圧振動抑制回路２０の振動抑制効果が十分に現れている。 In embodiments, the semiconductor element 14a is turned on at about 180ns in response to the gate voltage V GE, the current I C is started to decline exhibited a peak at approximately increased from about 200 ns 250 ns, at approximately 270ns It exhibits a dip and starts to increase again, and thereafter, it is saturated by repeating a minute increase / decrease (that is, a minute vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is converged to a constant approximately at decreased by approximately 310ns approximately 190Ns. Oscillation of current I C and the voltage V CE is small with respect to Comparative Example 1 and 2, it is sufficiently attenuated approximately in 400ns. Therefore, the vibration suppression effect of the voltage vibration suppression circuit 20 mounted in the apparatus is sufficiently exhibited.

図９Ａから図９Ｃは、半導体装置におけるターンオフ時の電流及び電圧の過渡的変化を示す。ここで、図９Ａは、第１の比較例として、電圧振動抑制回路を搭載しない半導体装置における過渡的変化、図９Ｂは、第２の比較例として、電圧振動抑制回路２０を装置外に搭載した半導体装置における過渡的変化、図９Ｃは、電圧振動抑制回路２０を装置内に搭載した本実施形態に係る半導体装置１００における過渡的変化を示す。ここで、電圧振動抑制回路２０において、先と同様に、抵抗素子２３の抵抗１．５Ω及び容量素子２４の容量１０ｎＦとした。過渡応答試験では、第１の比較例に係る半導体装置、第２の比較例に係る半導体装置、本実施形態に係る電圧振動抑制回路２０を装置内に搭載した半導体装置１００のそれぞれにおいて、外部端子１６及び１８間に電圧源を接続し、ゲート電圧ＶＧＥを入力して半導体素子１４ａをオフした際に、これを通電して外部端子１８から出力される電流ＩＣ並びに外部端子１７及び１８間に加わる電圧ＶＣＥの過渡応答特性を測定した。 9A-9C show transient changes in current and voltage during turn-off in semiconductor devices. Here, FIG. 9A shows a transient change in a semiconductor device not equipped with a voltage vibration suppression circuit as a first comparative example, and FIG. 9B shows a voltage vibration suppression circuit 20 mounted outside the device as a second comparative example. Transient change in the semiconductor device, FIG. 9C shows the transient change in the semiconductor device 100 according to the present embodiment in which the voltage vibration suppression circuit 20 is mounted in the device. Here, in the voltage vibration suppression circuit 20, the resistance of the resistance element 23 is 1.5Ω and the capacity of the capacitance element 24 is 10 nF, as before. In the transient response test, the external terminals of the semiconductor device according to the first comparative example, the semiconductor device according to the second comparative example, and the semiconductor device 100 in which the voltage vibration suppression circuit 20 according to the present embodiment is mounted in the device, respectively. 16 and a voltage source connected between the 18, when turning off the semiconductor device 14a to input gate voltage V GE, while the current I C and the external terminals 17 and 18 is outputted from the external terminal 18 by energizing it The transient response characteristics of the voltage VCE applied to the voltage were measured.

第１の比較例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約１５０ｎｓにてオフすると、電流ＩＣは、約１８０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２５０ｎｓにてピークを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧ＶＣＥは、約１８０ｎｓから増加しておよそ２１０ｎｓにてピークを呈して減少に転じ、およそ２４０ｎｓにてディップを呈して減少に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。ここで、電流ＩＣ及び電圧ＶＣＥの振動は、おおよそ１０００ｎｓで減衰する。 In the first comparative example, the semiconductor element 14a is turned off at about in response 150ns to the gate voltage V GE, the current I C is turned upward exhibits a dip at decreased by approximately 220ns to about 180ns, approximately It peaks at 250 ns and starts to increase again, and thereafter, it is saturated by repeating increase / decrease (that is, vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is started to decline exhibited a peak at increased by approximately 210ns to about 180ns, started to decline exhibits a dip at approximately 240 ns, and later, increase or decrease at a period of about 50 ns (i.e., about 20MHz (Vibration) is repeated to saturate. Here, the vibration of the current I C and the voltage V CE is approximately attenuated 1000 ns.

第２の比較例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約１５０ｎｓにてオフすると、第１の比較例と同様に、電流ＩＣは、約１８０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２５０ｎｓにてピークを呈して再度増加に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。一方、電圧ＶＣＥは、約１８０ｎｓから増加しておよそ２１０ｎｓにてピークを呈して減少に転じ、およそ２４０ｎｓにてディップを呈して減少に転じ、以降、約５０ｎｓの周期で増減（すなわち、約２０ＭＨｚで振動）を繰り返して飽和する。電流ＩＣ及び電圧ＶＣＥの振動は、第１の比較例１に対して若干小さい程度であり、おおよそ１０００ｎｓで減衰する。従って、装置外に搭載された電圧振動抑制回路２０の振動抑制効果はさほど見られない。 In the second comparative example, the semiconductor element 14a is turned off at about in response 150ns to the gate voltage V GE, as in the first comparative example, the current I C is at approximately reduced from about 180ns 220 ns It exhibits a dip and turns to increase, peaks at about 250 ns and starts to increase again, and thereafter, it is saturated by repeating increase and decrease (that is, vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is started to decline exhibited a peak at increased by approximately 210ns to about 180ns, started to decline exhibits a dip at approximately 240 ns, and later, increase or decrease at a period of about 50 ns (i.e., about 20MHz (Vibration) is repeated to saturate. Oscillation of current I C and the voltage V CE is a degree slightly smaller with respect to the first comparative example 1 is approximately attenuated 1000 ns. Therefore, the vibration suppression effect of the voltage vibration suppression circuit 20 mounted outside the device is not so much observed.

実施例において、半導体素子１４ａがゲート電圧ＶＧＥに応答して約１３０ｎｓにてオフすると、電流ＩＣは、約１７０ｎｓから減少しておよそ２２０ｎｓにてディップを呈して増加に転じ、およそ２４０ｎｓにてピークを呈して再度減少に転じ、以降、約５０ｎｓの周期で微小な増減（すなわち、約２０ＭＨｚで微小振動）を繰り返して飽和する。一方、電圧ＶＣＥは、およそ１７０ｎｓから増加して、およそ２１０ｎｓにてピークを呈して減少に転じ、緩やかに減衰する。電流ＩＣ及び電圧ＶＣＥの振動は、比較例１及び２に対して小さく、おおよそ４００ｎｓで十分に減衰する。従って、装置内に搭載した電圧振動抑制回路２０の振動抑制効果が十分に現れている。 In embodiments, the semiconductor element 14a is turned off at about in response 130ns to the gate voltage V GE, the current I C is turned upward exhibits a dip at decreased by approximately 220ns to about 170 ns, at approximately 240ns It shows a peak and starts to decrease again, and thereafter, it is saturated by repeating a minute increase / decrease (that is, a minute vibration at about 20 MHz) in a cycle of about 50 ns. On the other hand, the voltage V CE is increased from approximately 170 ns, started to decline exhibited a peak at approximately 210ns, slowly decay. Oscillation of current I C and the voltage V CE is small with respect to Comparative Example 1 and 2, it is sufficiently attenuated approximately in 400ns. Therefore, the vibration suppression effect of the voltage vibration suppression circuit 20 mounted in the apparatus is sufficiently exhibited.

上述の半導体装置１００のターンオン及びターンオフに対する電流及び電圧の過渡応答試験の結果より、半導体装置１００内に搭載された電圧振動抑制回路２０により、半導体素子の動作時における高周波の電流及び電圧変動を抑制できることが確認できた。 Based on the results of the current and voltage transient response tests for turn-on and turn-off of the semiconductor device 100 described above, the voltage vibration suppression circuit 20 mounted in the semiconductor device 100 suppresses high-frequency current and voltage fluctuations during operation of the semiconductor device. I was able to confirm that I could do it.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be apparent to those skilled in the art that various changes or improvements can be made to the above embodiments. It is clear from the description of the claims that such modified or improved forms may also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of operations, procedures, steps, steps, etc. in the devices, systems, programs, and methods shown in the claims, specification, and drawings is particularly "before" and "prior to". It should be noted that it can be realized in any order unless the output of the previous process is used in the subsequent process. Even if the scope of claims, the specification, and the operation flow in the drawings are explained using "first", "next", etc. for convenience, it means that it is essential to carry out in this order. It's not a thing.

１０…筐体、１１…本体、１１ａ…段部、１１ａ０…貫通孔、１１ｂ…凹部、１１ｃ…突出部、１１ｃ１〜１１ｃ３…端子収容部、１２…端子収容体、１２１〜１２３…穴部、１３…基板（第１基板の一例）、１３ａ…絶縁板、１３ｂ…回路層、１３ｂ１〜１３ｂ８…配線パターン（導電部材の一例）、１４ａ…半導体素子（第１又は第２半導体素子の一例）、１４ａ０…導通ポスト（導電部材の一例）、１４ｂ…ダイオード素子、１４ｂ０…導通ポスト（導電部材の一例）、１４ｃ…ワイヤ、１４ｄ…導通ポスト（導電部材の一例）、１４ｅ…導通ポスト（導電部材の一例）、１５ａ…半導体素子（第１又は第２半導体素子の一例）、１５ａ０…導通ポスト（導電部材の一例）、１５ｂ…ダイオード素子、１５ｂ０…導通ポスト（導電部材の一例）、１５ｃ…ワイヤ、１５ｄ…導通ポスト（導電部材の一例）、１６…外部端子、１６０…孔部、１６ａ…導電部材、１６ｂ…端子、１７…外部端子、１７０…孔部、１７ａ…導電部材、１７ｂ…端子、１８…外部端子、１８０…孔部、１８ａ…導電部材、１８ｂ…端子、１９…外部端子、２０…電圧振動抑制回路、２１…配線基板（第２基板の一例）、２１ａ…絶縁板、２１ａ１〜２１ａ４…配線パターン、２１ｂ…回路層、２１ｂ１〜２１ｂ４…配線パターン、２３…抵抗素子、２３ａ…抵抗体、２３ａ１，２３ａ２…電極、２３ｂ…絶縁体、２４…容量素子、２４ａ１〜２４ａ４…内部電極、２４ｂ１〜２４ｂ３…誘電体、２４ｄ１，２４ｄ２…電極、１００，１１０，１２０…半導体装置。 10 ... Housing, 11 ... Main body, 11a ... Step part, 11a 0 ... Through hole, 11b ... Recessed part, 11c ... Protruding part, 11c 1 to 11c 3 ... Terminal housing part, 12 ... Terminal housing, 12 1 to 12 3 ... Hole, 13 ... Substrate (example of first substrate), 13a ... Insulation plate, 13b ... Circuit layer, 13b 1 to 13b 8 ... Wiring pattern (example of conductive member), 14a ... Semiconductor element (first or second) Semiconductor element example), 14a 0 ... Conductive post (example of conductive member), 14b ... Diode element, 14b 0 ... Conductive post (example of conductive member), 14c ... Wire, 14d ... Conductive post (example of conductive member), 14e ... Conductive post (example of conductive member), 15a ... Semiconductor element (example of first or second semiconductor element), 15a 0 ... Conductive post (example of conductive member), 15b ... Diode element, 15b 0 ... Conductive post (example) An example of a conductive member), an example of 15c ... wire, 15d ... conducting post (conductive member), 16 ... outer terminal, 16 0 ... hole portion, 16a ... conductive member, 16b ... terminal, 17 ... external terminal, 17 0 ... hole parts, 17a ... conductive member, 17b ... terminal, 18 ... external terminal, 18 0 ... hole, 18a ... conductive member, 18b ... terminal, 19 ... external terminal, 20 ... voltage oscillation suppression circuit, 21 ... wiring board (second Example of substrate), 21a ... Insulation plate, 21a 1 to 21a 4 ... Wiring pattern, 21b ... Circuit layer, 21b 1 to 21b 4 ... Wiring pattern, 23 ... Resistive element, 23a ... Resistor, 23a 1 , 23a 2 ... Electrode , 23b ... Insulator, 24 ... Capacitive element, 24a 1 to 24a 4 ... Internal electrode, 24b 1 to 24b 3 ... Dielectric, 24d 1 , 24d 2 ... Electrode, 100, 110, 120 ... Semiconductor device.

Claims (17)

第１基板（１３）と、
前記第１基板（１３）上に搭載される半導体素子（１４ａ，１５ａ）と、
前記半導体素子（１４ａ，１５ａ）に並列に接続される電圧振動抑制回路（２０）と、
前記半導体素子（１４ａ，１５ａ）、該半導体素子（１４ａ，１５ａ）が搭載された前記第１基板（１３）の一面、及び前記電圧振動抑制回路（２０）をモールド材により封止する中実な筐体（１０）と、
を備え、
前記電圧振動抑制回路（２０）は、直列に接続された抵抗素子（２３）及び容量素子（２４）を含み、
前記抵抗素子（２３）は、１００℃以上の耐熱性を有する金属シート抵抗であり、
前記容量素子（２４）は、１００℃以上の耐熱性を有する薄膜コンデンサである
半導体装置。 The first substrate (13) and
The semiconductor elements (14a, 15a) mounted on the first substrate (13) and
A voltage vibration suppression circuit (20) connected in parallel to the semiconductor elements (14a, 15a) and
A solid material that seals the semiconductor element (14a, 15a), one surface of the first substrate (13) on which the semiconductor element (14a, 15a) is mounted, and the voltage vibration suppression circuit (20) with a molding material. Housing (10) and
Equipped with a,
The voltage vibration suppression circuit (20) includes a resistance element (23) and a capacitance element (24) connected in series.
The resistance element (23) is a metal sheet resistance having a heat resistance of 100 ° C. or higher.
The capacitive element (24) is a semiconductor device which is a thin film capacitor having a heat resistance of 100 ° C. or higher. 前記抵抗素子（２３）及び前記容量素子（２４）の少なくとも一方は、積層構造の電極（２３ａ１，２３ａ２，２４ｄ１，２４ｄ２）を有する、請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein at least one of the resistance element (23) and the capacitance element (24) has electrodes (23a 1 , 23a 2 , 24d 1 , 24d 2 ) having a laminated structure. 前記抵抗素子（２３）及び前記容量素子（２４）の少なくとも一方は、柔軟である、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2 , wherein at least one of the resistance element (23) and the capacitance element (24) is flexible. 前記半導体素子（１４ａ，１５ａ）及び前記電圧振動抑制回路（２０）を電気的に接続する導電部材（１３ｂ１，１３ｂ３，１３ｂ４，１４ａ０，１４ｂ０，１４ｃ，１４ｅ，１５ａ０，１５ｂ０，１５ｄ）をさらに備え、
前記筐体（１０）は、さらに前記導電部材（１３ｂ１，１３ｂ３，１３ｂ４，１４ａ０，１４ｂ０，１４ｃ，１４ｅ，１５ａ０，１５ｂ０，１５ｄ）を封止する、請求項１から３のいずれか一項に記載の半導体装置。 Conductive members (13b 1 , 13b 3 , 13b 4 , 14a 0 , 14b 0 , 14c, 14e, 15a 0 , 15b 0 ) that electrically connect the semiconductor element (14a, 15a) and the voltage vibration suppression circuit (20). , 15d)
The housing (10) further seals the conductive member (13b 1 , 13b 3 , 13b 4 , 14a 0 , 14b 0 , 14c, 14e, 15a 0 , 15b 0 , 15d), claims 1 to 3. The semiconductor device according to any one of the above. 前記電圧振動抑制回路（２０）は、前記第１基板（１３）上に搭載される、請求項４に記載の半導体装置。 The semiconductor device according to claim 4 , wherein the voltage vibration suppression circuit (20) is mounted on the first substrate (13). 前記第１基板（１３）は、前記電圧振動抑制回路（２０）に接続する積層構造の配線を有する、請求項５に記載の半導体装置。 The semiconductor device according to claim 5 , wherein the first substrate (13) has wiring having a laminated structure connected to the voltage vibration suppression circuit (20). 前記電圧振動抑制回路（２０）は第２基板（２１）上に搭載され、
前記筐体（１０）は、前記第２基板（２１）とともに前記電圧振動抑制回路（２０）を封止する、請求項４に記載の半導体装置。 The voltage vibration suppression circuit (20) is mounted on the second substrate (21).
The semiconductor device according to claim 4 , wherein the housing (10) seals the voltage vibration suppression circuit (20) together with the second substrate (21). 前記第２基板（２１）は、前記電圧振動抑制回路（２０）に接続する積層構造の配線を有する、請求項７に記載の半導体装置。 The semiconductor device according to claim 7 , wherein the second substrate (21) has wiring having a laminated structure connected to the voltage vibration suppression circuit (20). 前記導電部材のインダクタンスは、前記電圧振動抑制回路（２０）に並列に接続する、前記半導体素子（１４ａ，１５ａ）を含む回路内の配線インダクタンスより小さい、請求項４から８のいずれか一項に記載の半導体装置。 The inductance of the conductive member is smaller than the wiring inductance in the circuit including the semiconductor element (14a, 15a) connected in parallel to the voltage vibration suppression circuit (20), according to any one of claims 4 to 8. The semiconductor device described. 前記半導体素子（１４ａ，１５ａ）は、ＳｉＣ半導体素子である、請求項１から９のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 9 , wherein the semiconductor element (14a, 15a) is a SiC semiconductor element. 前記半導体素子（１４ａ，１５ａ）は、直列に接続される第１及び第２半導体素子（１４ａ，１５ａ）を含み、
前記電圧振動抑制回路（２０）は、前記第１及び第２半導体素子（１４ａ，１５ａ）に並列に接続される、請求項１から１０のいずれか一項に記載の半導体装置。 The semiconductor elements (14a, 15a) include first and second semiconductor elements (14a, 15a) connected in series.
The semiconductor device according to any one of claims 1 to 10 , wherein the voltage vibration suppression circuit (20) is connected in parallel to the first and second semiconductor elements (14a, 15a). 前記半導体素子（１４ａ，１５ａ）は、直列に接続される第１及び第２半導体素子（１４ａ，１５ａ）を含み、
前記電圧振動抑制回路（２０）は、前記第１半導体素子（１４ａ）に並列に接続される、請求項１から１０のいずれか一項に記載の半導体装置。 The semiconductor elements (14a, 15a) include first and second semiconductor elements (14a, 15a) connected in series.
The semiconductor device according to any one of claims 1 to 10 , wherein the voltage vibration suppression circuit (20) is connected in parallel to the first semiconductor element (14a). 前記第２半導体素子（１５ａ）に並列に接続される別の電圧振動抑制回路（２０）をさらに備える、請求項１２に記載の半導体装置。 The semiconductor device according to claim 12 , further comprising another voltage vibration suppression circuit (20) connected in parallel to the second semiconductor element (15a). 第１基板（１３）上に半導体素子を搭載する段階と、
前記半導体素子（１４ａ，１５ａ）に並列に電圧振動抑制回路（２０）を接続する段階と、
前記半導体素子（１４ａ，１５ａ）、該半導体素子（１４ａ，１５ａ）が搭載された前記第１基板（１３）の一面、及び前記電圧振動抑制回路（２０）をモールド材により封止する段階と、
を備え、
前記電圧振動抑制回路（２０）は、直列に接続された抵抗素子（２３）及び容量素子（２４）を含み、
前記抵抗素子（２３）は、１００℃以上の耐熱性を有する金属シート抵抗であり、
前記容量素子（２４）は、１００℃以上の耐熱性を有する薄膜コンデンサである
半導体装置の製造方法。 At the stage of mounting the semiconductor element on the first substrate (13),
At the stage of connecting the voltage vibration suppression circuit (20) in parallel with the semiconductor elements (14a, 15a),
A step of sealing the semiconductor element (14a, 15a), one surface of the first substrate (13) on which the semiconductor element (14a, 15a) is mounted, and the voltage vibration suppression circuit (20) with a molding material.
Equipped with a,
The voltage vibration suppression circuit (20) includes a resistance element (23) and a capacitance element (24) connected in series.
The resistance element (23) is a metal sheet resistance having a heat resistance of 100 ° C. or higher.
The method for manufacturing a semiconductor device, wherein the capacitive element (24) is a thin film capacitor having a heat resistance of 100 ° C. or higher. 前記接続する段階では、前記半導体素子（１４ａ，１５ａ）及び前記電圧振動抑制回路（２０）を導電部材（１３ｂ１，１３ｂ３，１３ｂ４，１４ａ０，１４ｂ０，１４ｃ，１４ｅ，１５ａ０，１５ｂ０，１５ｄ）により電気的に接続し、
前記封止する段階では、さらに前記導電部材（１３ｂ１，１３ｂ３，１３ｂ４，１４ａ０，１４ｂ０，１４ｃ，１４ｅ，１５ａ０，１５ｂ０，１５ｄ）を封止する、請求項１４に記載の半導体装置の製造方法。 At the stage of connecting, the semiconductor element (14a, 15a) and the voltage vibration suppression circuit (20) are connected to the conductive members (13b 1 , 13b 3 , 13b 4 , 14a 0 , 14b 0 , 14c, 14e, 15a 0 , 15b. Electrically connected by 0, 15d)
The 14th aspect of the present invention, wherein the conductive member (13b 1 , 13b 3 , 13b 4 , 14a 0 , 14b 0 , 14c, 14e, 15a 0 , 15b 0 , 15d) is further sealed at the sealing step. Manufacturing method of semiconductor devices. 前記搭載する段階では、さらに前記電圧振動抑制回路（２０）を前記第１基板（１３）上に搭載する、請求項１４または１５に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 14 or 15 , wherein at the mounting stage, the voltage vibration suppression circuit (20) is further mounted on the first substrate (13). 前記電圧振動抑制回路（２０）を第２基板（２１）上に搭載する段階をさらに備え、
前記封止する段階では、前記第２基板（２１）とともに前記電圧振動抑制回路（２０）を封止する、請求項１４から１６のいずれか一項に記載の半導体装置の製造方法。 Further, a step of mounting the voltage vibration suppression circuit (20) on the second substrate (21) is provided.
The method for manufacturing a semiconductor device according to any one of claims 14 to 16 , wherein at the sealing step, the voltage vibration suppression circuit (20) is sealed together with the second substrate (21).
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