JP6597902B2 - 半導体装置及び振動抑制装置 - Google Patents

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Description

本発明は、半導体装置及び振動抑制装置に関する。
半導体装置の一例として、絶縁ゲートバイポーラトランジスタ(IGBT)、金属酸化物半導体電界効果トランジスタ(MOSFET)等のスイッチ素子にショットキーバリアダイオード(SBD)等の整流素子を逆並列に接続して構成されるスイッチ装置又はこれを2つ直列に接続して構成される装置が、パワーコンディショナ(PCS)、インバータ、スマートグリッド等の電力変換システムに組み込まれる。これらのシステムにおいて、半導体装置内のスイッチ素子がターンオン若しくはターンオフする際又は整流素子における逆回復時に、急激な電流変化(di/dt)により装置内の配線インダクタンス(L)にサージ電圧(Ldi/dt)が発生し、これに起因して例えば10kHz以下の高周波のノイズがシステム内の他の装置に漏洩することがある。
そこで、例えば特許文献1には、半導体装置内の主回路に電気的に接続し且つ外部に露出する2つの端子の間にスナバ回路が接続された半導体装置が開示されている。スナバ回路として、抵抗素子及びコンデンサ素子を直列に接続して構成されるRCスナバが採用されている。RCスナバにより、サージ電圧に起因する高周波のノイズが吸収されて、装置外への漏洩を防止することができる。
特許文献1 特開2014−128066号公報
解決しようとする課題
近年、シリコンカーバイド化合物半導体(SiC)素子等の化合物半導体素子のような次世代半導体素子を搭載したパワー半導体装置(単に、半導体装置と呼ぶ)の開発が進められている。SiC素子は、従来のシリコン半導体(Si)素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型の半導体装置を実現することができる。しかし、この様な半導体素子は高速動作が可能であることから、従来のRCスナバ或いはCスナバでは解決できない(又は抑制できない)高周波のノイズが発生し得る。
一般的開示
(項目1)
半導体装置は、直列に接続された第1半導体素子および第2半導体素子を備えてよい。
半導体装置は、第1半導体素子に並列に接続される第1SiCダイオード素子を備えてよい。
半導体装置は、第1半導体素子および第1SiCダイオード素子と並列に接続され、第2半導体素子がターンオンしたことに応じて第1SiCダイオード素子に生じる電圧変動を抑制する第1振動抑制回路を備えてよい。
(項目2)
半導体装置は、第2半導体素子に並列に接続される第2SiCダイオード素子を更に備えてよい。
(項目3)
第1振動抑制回路は、直列に接続した抵抗およびキャパシタを有してよい。
(項目4)
第1振動抑制回路は、10MHz以上の電圧変動を抑制してよい。
(項目5)
第1振動抑制回路は、1MHz以上100MHz以下の電圧変動を抑制してよい。
(項目6)
キャパシタは、100nF以下の容量を有してよい。
(項目7)
キャパシタは、1nF以上20nF以下の容量を有してよい。
(項目8)
第1振動抑制回路が有する抵抗およびキャパシタの少なくとも一方は、弾性を有してよい。
(項目9)
半導体装置は、第1半導体素子、第2半導体素子、第1SiCダイオード素子、および第2SiCダイオード素子を収容する筐体を更に備えてよい。
筐体は、第1半導体素子における第2半導体素子とは反対側に接続され、第1の外部端子と接続されるべき第1端子を収容する、筐体の本体部分から突出した第1端子収容部と、第1半導体素子および第2半導体素子の間、または第2半導体素子における第1半導体素子とは反対側に接続され、第2の外部端子と接続されるべき第2端子を収容する、筐体の本体部分から突出した第2端子収容部と、を有してよい。
(項目10)
第1振動抑制回路は、第1端子収容部および第2端子収容部における、第1の外部端子および第2の外部端子が接続される面に搭載されてよい。
(項目11)
第1振動抑制回路は、第1端子収容部内の第1端子に対して第1の外部端子と共にネジ止めされると共に、第2端子収容部内の第2端子に対して第2の外部端子と共にネジ止めされてよい。
(項目12)
第1振動抑制回路は、第1端子収容部および第2端子収容部における、第1の外部端子および第2の外部端子が接続される面に対して側方に位置する側面に搭載されてよい。
(項目13)
第1振動抑制回路は、筐体の外側から筐体に取り付けられる付加基板を有してよい。
付加基板が第1端子収容部および第2端子収容部に対して固定されてよい。
(項目14)
付加基板は、分離した第1部分基板および第2部分基板を含んでよい。
第1振動抑制回路は、直列に接続した抵抗およびキャパシタを有し、抵抗およびキャパシタの少なくとも一方は弾性を有し、第1部分基板および第2部分基板間を跨いで設けられてよい。
(項目15)
第1振動抑制回路は、第1半導体素子における第2半導体素子とは反対側に接続される第1端子と第1半導体素子および第2半導体素子の間に接続される第2端子との間に接続されてよい。
(項目16)
半導体装置は、第2半導体素子における第2端子側とは反対側に接続される第3端子と第2端子との間に設けられ、第1半導体素子がターンオンしたことに応じて第2SiCダイオード素子に生じる電圧変動を抑制する第2振動抑制回路を更に備えてよい。
(項目17)
第1振動抑制回路は、第1半導体素子における第2半導体素子とは反対側に接続される第1端子と、第2半導体素子における第1半導体素子とは反対側に接続される第2端子との間に設けられてよい。
(項目18)
半導体装置は、第1半導体素子、第1SiCダイオード素子、および第1振動抑制回路と並列に接続されたRCスナバ回路を更に備えてよい。
(項目19)
RCスナバ回路は、400nF以上10μF以下の容量を有するキャパシタを有してよい。
(項目20)
直列に接続された第1半導体素子および第2半導体素子と、第1半導体素子に並列に接続される第1SiCダイオード素子とを有する半導体装置に付加される振動抑制装置は、半導体装置の筐体に対して取り付けられて第1半導体素子および第1SiCダイオード素子と並列に接続され、第2半導体素子がターンオンしたことに応じて第1SiCダイオード素子に生じる電圧変動を抑制してよい。
(項目21)
振動抑制回路は、第1半導体素子および第1SiCダイオード素子と並列に接続される、直列に接続した抵抗およびキャパシタを有してよい。
(項目22)
筐体は、第1半導体素子における第2半導体素子とは反対側に設けられ、第1の外部端子と接続されるべき第1端子を収容する、筐体の本体部分から突出した第1端子収容部と、第1半導体素子および第2半導体素子の間、または第2半導体素子における第1半導体素子とは反対側に設けられ、第2の外部端子と接続されるべき第2端子を収容する、筐体の本体部分から突出した第2端子収容部と、を有してよい。
当該振動抑制装置は、第1端子収容部および第2端子収容部における、第1の外部端子および第2の外部端子が接続される面、または、第1端子収容部および第2端子収容部における、第1の外部端子および第2の外部端子が接続される面に対して側方に位置する側面に搭載されてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置の構成を上面視において示す。 半導体装置の構成を側面視において示す。 半導体装置の内部構成を示す。 振動抑制回路の構成を示す。 変形例に係る振動抑制回路の構成を示す。 半導体装置の回路構成を示す。 第1の変形例に係る半導体装置の回路構成を示す。 ターンオン時における電流及び電圧の過渡的変化を示す。 第2の変形例に係る半導体装置の回路構成を示す。 第3の変形例に係る半導体装置の回路構成を示す。 第4の変形例に係る半導体装置の回路構成を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1A及び図1B並びに図2は、それぞれ、本実施形態に係る半導体装置100の上面視及び側面視における構成並びに内部構成を示す。ここで、図1Aにおける上下方向及び図1B並びに図2における前奥方向を縦方向、図1A及び図1B並びに図2における左右方向を横方向、図1Aにおける前奥方向及び図1B並びに図2における上下方向を高さ方向とする。半導体装置100は、振動抑制回路を組み込むことによりスイッチ素子のターンオン時に発生し得る高周波ノイズを抑制すること、好ましくはさらに熱ストレス等のストレスに対して高い信頼性を有する振動抑制回路を構成することを目的とするものである。
半導体装置100は、筐体10、基板13、半導体素子14a及び15a、SiCダイオード素子14b及び15b、外部端子16〜18、導電部材16a〜18a、外部端子19、並びに振動抑制回路20を備える。
なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとする。
筐体10は、半導体装置100の構成各部を内部に、ただし外部端子19の上端を突出し、基板13の下面を筐体10の底面と面一に露出して封止するとともに、外部端子16〜18のそれぞれの上面を筐体10の上面上に露出して固定する部材である。筐体10は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで形成される本体11及び端子収容体12を含む。
なお、筐体10は、モールド成形に限らず、内部空間にシリコーンゲル等のゲル充填材を充填することで半導体装置100の構成各部を封止してもよい。また、基板13の下面を筐体10の底面から露出して構成各部を筐体10内に封止するに限らず、基板13を例えば銅等の金属材料からなる板状のベース部材上にはんだ等の接合材により接合し、ベース部材の周縁上に枠体を接着剤等により固定し、これを底面にベース部材を有する筐体10として、その内部に構成各部を封止することとしてもよい。それにより、後述する半導体素子により発生した熱は、基板13及びベース部材を介して半導体装置100が実装される部材、すなわちヒートシンクに排熱される。
本体11は、一軸方向(すなわち、横方向)を長手とする略直方体及びこの上面中央から上方に突出する略直方体状の突出部11cを有する。本体11の上面には、上面視において突出部11cの中央から図面左方に延びる凹部11bが形成されている。凹部11b内に、後述する端子収容体12を挿入することができる。また、本体11は、4つの角部に上面視において略正方形状の段部11aを有し、それぞれの段部11aに高さ方向に貫通する貫通孔11aが形成されている。貫通孔11aに上方からボルト等の固定具を差し入れることで、半導体装置100を外部装置等に固定することができる。
突出部11cは、凹部11b内に挿入される端子収容体12とともに、一軸方向に溝部を介して連接する複数の端子収容部11c〜11cを構成する。突出部11cは、3つの端子収容部11c〜11cに対応する凹部11b内の位置にそれぞれ後述する外部端子16〜18を収容する。ただし、外部端子16〜18は、側面視U字状を有し、中央に孔部16〜18が形成されたそれらの上面を上方に向け、U字の開口端を縦方向の一側に向け、これらの内側に端子収容体12を横方向に挿通可能に凹部11b内に配置される。
端子収容体12は、端子16b〜18bを収容するとともに外部端子16〜18を固定する部材である。端子収容体12は、本体11の凹部11bと同形状を有する、すなわち一軸方向を長手とする平板上に、3つの端子収容部11c〜11cに対応して一軸方向に溝部を介して連接する3つの凸部を有する。3つの凸部のそれぞれの上面中央には、例えば上面視六角形状の穴部12〜12が形成され、端子16b〜18bの一例として同形状のナットが雌ネジを高さ方向に向けてそれぞれ収容されている。
複数(本実施形態では一例として3つ)の端子収容部11c〜11cは、上述の端子収容体12を、本体11の凹部11b内に収容された外部端子16〜18のそれぞれの内側を通して、凹部11b内を図面右方に挿入することで構成される。このとき、端子収容体12に収容された端子(すなわち、ナット)16b〜18bの雌ネジが、縦方向及び横方向に位置決めされて、外部端子16〜18の孔部16〜18と高さ方向に連通することとなる。それにより、固定具の一例であるボルト17c及び18cを、後述する振動抑制回路20の付加基板21及び他の半導体装置等に接続するための導電板(不図示)を介し、外部端子16〜18の孔部16〜18を通して端子16b〜18bの雌ネジに螺入することで、付加基板21及び導電板を外部端子16〜18に着脱可能に接続するとともに筐体10に取外し可能に固定することができる。
基板13は、半導体素子等が搭載される平板上の部材であり、例えばDCB(Direct Copper Bonding)基板、AMB(Active Metal Brazing)基板等を採用することができる。基板13は、絶縁板13a並びに回路層13b及び13cを含む。絶縁板13aは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。回路層13b及び13cは、例えば銅、アルミニウム等の導電性金属を用いて、それぞれ絶縁板13aの上面及び下面に設けられている。なお、回路層13bは、半導体素子及び/又は導電部材に接続する配線パターン13b〜13bを含む。
半導体素子14a及び15aは、それぞれ第1及び第2半導体素子の一例であり(第2及び第1半導体素子の一例でもよい)、例えばSiC等の化合物半導体からなるスイッチング素子であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ(MOSFET)、絶縁ゲートバイポーラトランジスタ(IGBT)等を採用することができる。なお、半導体素子14a及び15aは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子14a及び15aは、それぞれ、基板13上の配線パターン13b及び13b上に搭載される。
半導体素子14a及び15aは、IGBT(又はMOSFET)の場合に、表面にエミッタ電極(ソース電極)及びゲート電極、裏面にコレクタ電極(ドレイン電極)を有する。半導体素子14a及び15aは、はんだ等の接合材により、それぞれ、裏面を配線パターン13b及び13bに接合することで基板13上に固定される。
SiCダイオード素子14b及び15bは、それぞれ第1及び第2SiCダイオード素子の一例であり(第2及び第1SiCダイオード素子の一例でもよい)、SiCからなる整流素子であり、一例として、表面及び裏面のそれぞれに電極を有する縦型のショットキーバリアダイオード(SBD)を採用することができる。なお、SiCダイオード素子14b及び15bは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。SiCダイオード素子14b及び15bは、それぞれ、基板13上の配線パターン13b及び13b上に搭載される。
SiCダイオード素子14b及び15bは、表面にアノード電極及び裏面にカソード電極を有する。SiCダイオード素子14b及び15bは、はんだ等の接合材により、それぞれ、裏面を配線パターン13b及び13bに接合することで基板13上に固定される。それにより、SiCダイオード素子14b及び15bのカソード電極は、それぞれ、半導体素子14a及び15aのコレクタ電極に接続される。
また、SiCダイオード素子14b及び15bのアノード電極は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金からなるワイヤ(不図示)を用いて、それぞれ、半導体素子14a及び15aのエミッタ電極に接続される。それにより、SiCダイオード素子14b及び15bは、それぞれ、半導体素子14a及び15aに逆並列に接続されてスイッチング装置を構成する。また、半導体素子15aのエミッタ電極は、ワイヤ(不図示)を用いて、基板13上の配線パターン13bに接続される。それにより、逆並列に接続された半導体素子15a及びSiCダイオード素子15bが逆並列に接続された半導体素子14a及びSiCダイオード素子14bに直列に接続される。さらに、SiCダイオード素子14bのアノード電極はワイヤ(不図示)を用いてさらに基板13上の配線パターン13bに接続され、半導体素子14a及び15aのゲート電極はワイヤ(不図示)を用いて基板13上の配線パターン13bに接続される。
外部端子16〜18は、半導体素子14a及び15aから出力される電流を導通して半導体装置100外に出力するための端子であり、例えば銅、アルミニウム等の導電性金属の板状部材を側面視U字状に変形して形成される。外部端子16〜18は、先述のとおり、上面の中央にそれぞれ孔部16〜18が形成され、3つの端子収容部11c〜11cに対応する筐体10の凹部11b内の位置に配置される。
導電部材16a〜18aは、それぞれ、基板13上の配線パターン13b〜13bと外部端子16〜18との間に設けられて、それらの間で半導体素子14a及び15aから出力される電流を通電するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。
導電部材16a〜18aは、それぞれの下端をはんだ等の接合材により又は超音波接合により配線パターン13b〜13bに接合することで基板13上に立設され、それぞれの上端をはんだ、ロウ付け、又はカシメにより外部端子16〜18の下面に接続される。導電部材16aにより、半導体素子14aのコレクタ電極、SiCダイオード素子14bのカソード電極、半導体素子15aのエミッタ電極、及びSiCダイオード素子15bのアノード電極が配線パターン13b、ワイヤ(不図示)、及び端子16b介して外部端子16に接続され、導電部材17aにより、半導体素子14aのエミッタ電極及びSiCダイオード素子14bのアノード電極が配線パターン13b、ワイヤ(不図示)、及び端子17b介して外部端子17に接続され、導電部材18aにより、半導体素子15aのコレクタ電極及びSiCダイオード素子15bのカソード電極が配線パターン13b及び端子18b介して外部端子18に接続される。
外部端子19は、半導体装置100外から半導体素子14a及び15aに制御信号を入力する、また半導体素子14a及び15aの出力信号を半導体装置100外に出力するための端子である。外部端子19は、例えば銅、アルミニウム等の導電性金属を用いて高さ方向を長手とする平板状に成形されている。外部端子19は、4つの端子を含み、基板13の配線パターン13b上に立設され、筐体10の上面から突出する。なお、配線パターン13bは、ワイヤ(不図示)を介して半導体素子14a及び15aのゲート電極及びエミッタ電極に接続されている。外部端子19のうちの2つの端子は、配線パターン13b及びワイヤ(不図示)を介して半導体素子14a及び15aのゲート電極に接続されて、ゲート端子として機能する。また、外部端子19のうちの残りの2つの端子は、配線パターン13b及びワイヤ(不図示)を介して半導体素子14a及び15aのエミッタ電極に接続されて、エミッタ端子として機能する。
図3Aは、振動抑制回路20の構成を上面視において示す。SiC−SBD等のSiC素子を搭載した半導体装置100では、その動作が高速であることから、特にターンオン時に高周波のノイズが発生することがある。ノイズはSiC−SBDの接合容量に起因して例えば10MHz以上20MHz以下とより高周波であることから、装置内の寄生容量をほとんど減衰することなく通って装置外に漏洩するおそれがある。振動抑制回路20は、そのような高周波のノイズ、すなわち半導体素子15aがターンオンしたことに応じてSiCダイオード素子14bに生じる電圧変動及び/又は半導体素子14aがターンオンしたことに応じてSiCダイオード素子15bに生じる電圧変動(例えば、高周波ノイズ)を抑制する。振動抑制回路20は、付加基板21、抵抗23、及びキャパシタ24を有する。
付加基板21は、抵抗23及びキャパシタ24を搭載して、筐体10の外部から振動抑制回路20を筐体に取り付けるための平板状の部材であり、例えばDCB(Direct Copper Bonding)基板、AMB(Active Metal Blazing)基板等を採用することができ、またプリント基板を採用することもできる。付加基板21は、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスを用いて板状に成形し、その表面に例えば銅、アルミニウム等の導電性金属を用いて互いに離間する3つの配線パターン22a〜22cを設けることで構成される。付加基板21は、図面左右側のそれぞれに、固定具の一例であるボルト17c及び18cを通すための貫通孔(不図示)が形成されている。
抵抗23は、半導体装置100から出力される高周波ノイズの電力を消費するための抵抗素子である。本実施形態では、抵抗23は、2つの抵抗素子23a及び23bを並列接続して構成され、それらの両端がそれぞれ付加基板21の配線パターン22a及び22bに接続される。ここで、抵抗23、すなわち抵抗素子23a及び23bは、弾力を有する抵抗素材を用いて少なくとも微小変形可能な形状、例えば側面視U字状に成形し、その両端をそれぞれ異なる配線パターンに接続することとしてもよい。ここで、半導体装置100内に大きな電流が過渡的に流れて熱ストレスが発生することで、或いは装置内の導電部材又は装置に接続される導電部材に大きな電流が過渡的に流れて磁場が発生し、その磁場により振動抑制回路20が接続される外部端子16〜18にストレスが加わることがある。弾力を有する抵抗23により、付加基板21の機械的振動に対して柔軟に変形して振動を吸収することで、例えば抵抗素子23a及び23bの付加基板21への良好な接合を維持して、機械的振動に対する振動抑制回路20の信頼性を向上することができる。
キャパシタ24は、半導体装置100から出力される高周波ノイズの電力を吸収するための容量素子である。キャパシタ24は、付加基板21の配線パターン22b及び22c間に接続され、抵抗23と直列に接続される。ここで、キャパシタ24は、フィルム、紙等の弾力を有する誘電体を用いて少なくとも微小変形可能に形成されている。それにより、付加基板21の機械的振動に対して柔軟に変形して振動を吸収することで、例えばキャパシタ24の付加基板21への良好な接合を維持して、機械的振動に対する振動抑制回路20の信頼性を向上することができる。
ここで、キャパシタ24は、例えば100nF、より好ましくは1nF以上20nF以下の容量を有する。抵抗23は、例えば1Ω以上10Ω以下の抵抗を有する。それにより、振動抑制回路20は、1MHz以上100MHz以下の電圧変動、好ましくは10MHz以上の電圧変動、より好ましくは10MHz以上20MHz以下の電圧変動を抑制する。
振動抑制回路20は、外部端子17及び18の上面が露出する筐体10、すなわち端子収容部11c 及び11c の上面上に搭載される。ここで、振動抑制回路20は、先述のとおり、固定具の一例であるボルト17c及び18cを、それぞれ、矩形状の座金27及び28を介し、さらに付加基板21に設けられた貫通孔(不図示)、外部端子17及び18を他の半導体装置等に接続するための導電板(不図示)、並びに外部端子17及び18の孔部17及び18に通して、端子収容部11c及び11cを構成する端子収容体12に収容された端子17b及び18bの雌ネジに螺入してネジ止めすることで、導電板とともに外部端子17及び18の間に接続される。それにより、付加基板21上の配線パターン22a及び22cがそれぞれボルト17c及び18cにより外部端子17及び18に接続されて、これらの間に抵抗23及びキャパシタ24が直列接続される。
なお、振動抑制回路20は、端子収容部11c〜11cを構成する筐体10の突出部11c又は端子収容体12の縦方向の一側の側面に搭載することとしてよい。係る場合、突出部11c又は端子収容体12の側面に、例えば横方向に延びる凹部を設け、その内に端子収容部11c〜11cに対応して凹部11b内に収容された外部端子16〜18に接続する3つの配線並びに3つの配線のうちの任意の2つの間に直列に接続する抵抗素子及び容量素子を嵌入することで、振動抑制回路20を構成してもよい。
上述の構成の振動抑制回路20並びにこれを筐体10に固定するボルト17c及び18c等の手段により、半導体装置100の内部回路に対して適当な抵抗及び容量をそれぞれ有する振動抑制回路20を選択して、筐体10の端子収容部11c〜11c上又は端子収容部11c〜11c若しくは突出部11cの側面に着脱可能に固定することができる。
図3Bは、変形例に係る振動抑制回路20'の構成を上面視において示す。振動抑制回路20'は、付加基板21(21a及び21b)、抵抗23、並びにキャパシタ24を有する。なお、先の振動抑制回路20の構成各部と同じ又は対応する部材については同じ符号を付し、その説明を省略する。
付加基板21は、互いに分離した第1部分基板21a及び第2部分基板21bを含む。第1部分基板21aは、振動抑制回路20の付加基板21と同様に構成することができる。ただし、表面に1つの配線パターン22aが設けられる。また、固定具の一例であるボルト17cを通すための貫通孔(不図示)が形成されている。第2部分基板21は、振動抑制回路20の付加基板21と同様に構成することができる。ただし、表面に互いに離間する2つの配線パターン22b及び22cが設けられる。また、固定具の一例であるボルト18cを通すための貫通孔(不図示)が形成されている。
抵抗23は、本実施形態では2つの抵抗素子23a及び23bを並列に組み合わせて構成され、それらの両端がそれぞれ第1部分基板21aの配線パターン22a及び第2部分基板21bの配線パターン22bに接続される。ここで、抵抗23、すなわち抵抗素子23a及び23bは、弾力を有する抵抗素材を用いて少なくとも微小変形可能な形状、例えば側面視U字状に成形し、第1部分基板21a及び第2部分基板21bの間を跨いで設けられる。それにより、付加基板21、すなわち第1部分基板21a及び第2部分基板21bの機械的振動に対して柔軟に変形して振動を吸収することで、例えば抵抗素子23a及び23bの付加基板21への良好な接合を維持して、機械的振動に対する振動抑制回路20'の信頼性を向上することができる。
キャパシタ24は、第2部分基板21bの配線パターン22b及び22c間に接続され、抵抗23と直列に接続される。ここで、キャパシタ24は、フィルム、紙等の弾力を有する誘電体を用いて少なくとも微小変形可能に形成されている。それにより、付加基板21の機械的振動に対して柔軟に変形して振動を吸収することで、例えばキャパシタ24の付加基板21への良好な接合を維持して、機械的振動に対する振動抑制回路20'の信頼性を向上することができる。
なお、抵抗23を第1部分基板21a及び第2部分基板21bの間を跨いで設けることに代えて、キャパシタ24をそれらの間を跨いで設けてもよい。振動抑制回路20'を、振動抑制回路20に代えて使用する又はこれとともに併用することもできる。
なお、付加基板21において、第1部分基板21a及び第2部分基板21bを互いに分離するに限らず、例えばスリットを間に設けて部分的に分離し、その部分的に分離した第1部分基板21a及び第2部分基板21bの間を跨いで抵抗23及び/又はキャパシタ24を設けてもよい。
図4Aは、半導体装置100の回路構成を示す。半導体素子14a及び15aは、配線パターン13b〜13b、ワイヤ(不図示)、及び導電部材17a及び18aを介して外部端子17及び18の間に直列に接続されている。SiCダイオード素子14bは、配線パターン13b及びワイヤ(不図示)を介して半導体素子14aに並列に接続され、SiCダイオード素子15bは、配線パターン13b及びワイヤ(不図示)を介して半導体素子15aに並列に接続されている。また、振動抑制回路20は、外部端子17及び18の間に、半導体素子14a及び15a(並びにSiCダイオード素子14b及び15b)と並列に接続されている。
半導体装置100において、半導体素子14a及び15aは、外部端子19、配線パターン13b、及びワイヤ(不図示)を介して制御信号(これに含まれるスイッチング信号)がそれぞれのゲート電極に入力されることでオンオフされて、外部端子18から外部端子16又は外部端子16から外部端子17に電流を通す又は止める。また、振動抑制回路20は、半導体素子15aがターンオンしたことに応じてSiCダイオード素子14bに生じる電圧変動及び/又は半導体素子14aがターンオンしたことに応じてSiCダイオード素子15bに生じる電圧変動(例えば、高周波ノイズ)を抑制する。
なお、振動抑制回路20は、半導体素子14a及び15a(並びにSiCダイオード素子14b及び15b)に対して共通に設けるに限らず、半導体素子14a(及びSiCダイオード素子14b)並びに半導体素子15a(及びSiCダイオード素子15b)のそれぞれに対して個別に設けてもよい。
図4Bは、第1の変形例に係る半導体装置110の回路構成を示す。半導体素子14a及び15a並びにSiCダイオード素子14b及び15bは、半導体装置100と同様に外部端子17及び18の間に接続されている。これに対して、2つの振動抑制回路20の一方が、外部端子16及び17の間に半導体素子14a(及びSiCダイオード素子14b)と並列に接続され、他方が外部端子16及び18の間に半導体素子15a(及びSiCダイオード素子15b)と並列に接続されている。
半導体装置110において、外部端子16及び17の間に接続された振動抑制回路20は、半導体素子15aがターンオンしたことに応じてSiCダイオード素子14bに生じる電圧変動を抑制し、外部端子16及び18の間に接続された振動抑制回路20は、半導体素子14aがターンオンしたことに応じてSiCダイオード素子15bに生じる電圧変動を抑制する。
なお、変形例に係る半導体装置110において、半導体素子14a(及びSiCダイオード素子14b)並びに半導体素子15a(及びSiCダイオード素子15b)のそれぞれに対して振動抑制回路20を設けるに限らず、一方にのみ設けることとしてもよい。
図5は、半導体装置100及び110において、半導体装置のターンオン時における電流及び電圧の過渡応答試験の結果を示す。ここで、半導体装置100の振動抑制回路20において、抵抗23の抵抗2.5Ω及びキャパシタ24の容量11nFとした。これを、実施例1とする。また、半導体装置110の振動抑制回路20において、抵抗23の抵抗6.8Ω及びキャパシタ24の容量5.2nFとした。これを、実施例2とする。また、振動抑制回路20を含まない半導体装置100を比較例とする。過渡応答試験では、振動抑制回路20を含まない半導体装置100(比較例)、半導体装置100(実施例1)、及び半導体装置110(実施例2)のそれぞれにおいて、外部端子16及び18間に配線インダクタンス並びに外部端子17及び18間に電圧源をそれぞれ接続し、半導体素子14aをオンした際に、これを通電して外部端子17から出力される電流I並びに外部端子16及び18間に加わる電圧VCEの過渡応答特性を測定した。
比較例において、半導体素子14aがオンすると、電流Iは、徐々に増加しておよそ280nsにてピークを呈して減少に転じ、およそ330nsにてディップを呈して再度増加に転じ、およそ370nsにて再度ピークを呈して減少に転じ、以降、80ns以上100ns以下の周期で増減(すなわち、振動)を繰り返して飽和する。一方、電圧VCEは、およそ280nsから急激に増加して、およそ320nsにてピークを呈して減少に転じ、およそ370nsにてディップを呈して再度増加に転じ、及び430nsにて再度ピークを呈して減少に転じ、以降、80ns以上100ns以下の周期で増減(すなわち、10MHz以上12.5MHz以下で振動)を繰り返して飽和する。ここで、電流I及び電圧VCEの振動は、おおよそ1200nsで減衰する。
実施例1において、半導体素子14aがオンすると、電流Iは、徐々に増加しておよそ280nsにてピークを呈して減少に転じ、およそ330nsにてディップを呈して再度増加に転じ、およそ350nsにてほぼ一定になる。一方、電圧VCEは、およそ280nsから急激に増加して、およそ320nsにてピークを呈して減少に転じ、およそ380nsにてディップを呈して再度増加に転じ、以降、徐々に増加して飽和する。ここで、電流I及び電圧VCEの振動は、比較例1に対して小さく、おおよそ100ns程度で減衰する。
実施例2において、半導体素子14aがオンすると、電流Iは、徐々に増加しておよそ260nsにてピークを呈して減少に転じ、およそ315nsにてディップを呈して再度増加に転じ、およそ350nsにて再度ピークを呈して減少に転じ、以降、50ns程度の短い周期で微小な増減(すなわち、微小振動)を繰り返して飽和する。一方、電圧VCEは、およそ280nsから急激に増加して、およそ310nsにてピークを呈して減少に転じ、およそ370nsにてディップを呈して再度増加に転じ、以降、50ns程度の短い周期で微小に増減(すなわち、微小振動)を繰り返して飽和する。ここで、電流I及び電圧VCEの振動は、比較例1に対して小さく、しかし実施例1に対して大きく、おおよそ300nsで減衰する。
なお、実施例1及び2において、振動抑制回路20による電力損失はほとんど確認できなかった。
上述の半導体装置100及び110における半導体装置のターンオンに対する電流及び電圧の過渡応答試験の結果より、半導体装置100及び110のいずれにおいても振動抑制回路20により、半導体素子のターンオン時における高周波の電流及び電圧変動を抑制できることが確認できた。つまり、振動抑制回路20は、従来のRCスナバと比較してより高周波(例えば10MHz以上20MHz以下)のノイズを抑えることができる。
なお、本実施形態の半導体装置100及び第1の変形例に係る半導体装置110において、振動抑制回路20に並列にRCスナバ回路を接続してもよい。
図6Aは、第2の変形例に係る半導体装置120の回路構成を示す。半導体装置100と同様に、半導体素子14a及び15a並びにSiCダイオード素子14b及び15bが外部端子17及び18の間に接続され、これらに並列に振動抑制回路20が外部端子17及び18の間に接続されている。これに対して、さらに、振動抑制回路20と並列にRCスナバ回路30が接続されている。
RCスナバ回路30は、直列に接続された抵抗33及びキャパシタ34を有する。キャパシタ34は、例えば400nF以上10μF以下の容量を有する。抵抗33は、例えば100Ω以上の抵抗を有する。それにより、RCスナバ回路30は、半導体素子14a又は15aがターンオフする際の急激な電流変化(di/dt)により装置内の配線インダクタンス(L)に発生するサージ電圧(Ldi/dt)を吸収する。なお、RCスナバ回路30と比較すると、先述の振動抑制回路20ではこのサージ電圧を吸収する能力は低い。
なお、直列に接続された抵抗33及びキャパシタ34を有するRCスナバ回路30に代えて、キャパシタのみを有するC一括スナバ回路を用いてもよい。
図6Bは、第3の変形例に係る半導体装置130の回路構成を示す。半導体装置100と同様に、半導体素子14a及び15a並びにSiCダイオード素子14b及び15bが外部端子17及び18の間に接続され、これらに並列に振動抑制回路20が外部端子17及び18の間に接続されている。これに対して、さらに、振動抑制回路20と並列にC一括スナバ回路40が接続されている。
C一括スナバ回路40は、キャパシタ44を有する。キャパシタ44は、例えば400nF以上10μF以下の容量を有する。それにより、RCスナバ回路30と同様に、半導体素子14a又は15aがターンオフする際にこれらに加わるサージ電圧を吸収することができる。
図6Cは、第4の変形例に係る半導体装置140の回路構成を示す。半導体装置110と同様に、半導体素子14a及び15a並びにSiCダイオード素子14b及び15bが外部端子17及び18の間に接続され、2つの振動抑制回路20の一方が、外部端子16及び17の間に半導体素子14a(及びSiCダイオード素子14b)と並列に接続され、他方が外部端子16及び18の間に半導体素子15a(及びSiCダイオード素子15b)と並列に接続されている。これに対して、さらに、一方の振動抑制回路20と並列に2つのRCスナバ回路30の一方が外部端子16及び17の間に接続され、他方の振動抑制回路20と並列に2つのRCスナバ回路30の他方が外部端子16及び18の間に接続されている。
2つのRCスナバ回路30は、半導体装置120におけるRCスナバ回路30と同様に構成される。半導体装置140において、外部端子16及び17の間に接続されたRCスナバ回路30は、半導体素子14aがターンオフする際にこれに加わるサージ電圧を吸収する。外部端子16及び18の間に接続されたRCスナバ回路30は、半導体素子15aがターンオフする際にこれに加わるサージ電圧を吸収する。
なお、第4の変形例に係る半導体装置140において、2つのRCスナバ回路30の少なくとも一方に代えてC一括スナバ回路40を用いてもよい。
なお、本実施形態に係る半導体装置100では、振動抑制回路20を筐体10(すなわち、端子収容部11c〜11c)上に固定することとしたが、これに代えて、半導体素子14a及び15aを搭載する基板13上に組み込んでもよい。
なお、本実施形態に係る半導体装置100及び変形例に係る半導体装置110〜140では、2つの半導体素子14a及び15aを含むこととしたが、例えば、半導体素子14aを複数直列及び/又は並列に外部端子16及び17間に接続してもよいし、半導体素子15aを複数直列及び/又は並列に外部端子16及び18間に接続してもよい。同様に、SiCダイオード素子14bを複数直列及び/又は並列に外部端子16及び17間に接続してもよいし、SiCダイオード素子15bを複数直列及び/又は並列に外部端子16及び18間に接続してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10…筐体、11…本体、11a…段部、11a0…貫通孔、11b…凹部、11c…突出部、11c〜11c…端子収容部、12…端子収容体、12〜12…穴部、13…基板、13a…絶縁板、13b…回路層、13b〜13b…配線パターン、13c…回路層、14a…半導体素子、14b…SiCダイオード素子、15a…半導体素子、15b…SiCダイオード素子、16…外部端子、16…孔部、16a…導電部材、16b…端子、17…外部端子、17…孔部、17a…導電部材、17b…端子、17c…ボルト、18…外部端子、18…孔部、18a…導電部材、18b…端子、18c…ボルト、19…外部端子、20,20'…振動抑制回路、21…付加基板、21a…第1部分基板、21b…第2部分基板、22a〜22c…配線パターン、23…抵抗、23a,23b…抵抗素子、24…キャパシタ、27…座金、30…RCスナバ回路、33…抵抗、34…キャパシタ、40…C一括スナバ回路、44…キャパシタ、100,110,120,130,140…半導体装置。

Claims (15)

  1. 第1の外部端子(17)と第2の外部端子(16)との間に並列に接続された第1半導体素子(14a)および第1SiCダイオード素子(14b)と、
    前記第2の外部端子(16)と第3の外部端子(18)との間に並列に接続された第2半導体素子(15a)および第2SiCダイオード素子(15b)と、
    前記第1の外部端子(17)と前記第2の外部端子(16)との間又は前記第1の外部端子(17)と前記第3の外部端子(18)との間に接続され、前記第2半導体素子(15a)がターンオンしたことに応じて前記第1SiCダイオード素子(14b)に生じる電圧変動を抑制する第1振動抑制回路(20)と、
    前記第1半導体素子(14a)、前記第2半導体素子(15a)、前記第1SiCダイオード素子(14b)、および前記第2SiCダイオード素子(15b)を収容する筐体(11)と、
    を備え、
    前記筐体(11)は、前記第1の外部端子(17)と接続されるべき第1端子(17b)を収容する、前記筐体(11)の本体部分から突出した第1端子収容部(11c )、
    前記第2の外部端子(16)と接続されるべき第2端子(16b)を収容する、前記筐体(11)の本体部分から突出した第2端子収容部(11c )、
    および前記第3の外部端子(18)と接続されるべき第3端子(18b)を収容する、前記筐体(11)の本体部分から突出した第3端子収容部(11c )を有し、
    前記第1振動抑制回路(20)は、第1部分基板(21a)および第2部分基板(21b)を含む付加基板(21)と、
    抵抗(23)と、前記抵抗に直列接続したキャパシタ(24)と、を有し、
    前記第1部分基板(21a)は、前記筐体(11)の外側から前記第1端子収容部(11c)に対して取り付けられ、
    前記第2部分基板(21b)は、前記筐体(11)の外側から前記第2端子収容部(11c)または前記第3端子収容部(11c)に対して取り付けられ、
    前記抵抗(23)および前記キャパシタ(24)の少なくとも一方は弾性を有し、
    前記抵抗(23)および前記キャパシタ(24)の前記少なくとも一方は、前記第1部分基板(21a)と前記第2部分基板(21b)との間を跨いで設けられる、半導体装置(100)。
  2. 前記第1振動抑制回路(20)は、1MHz以上100MHz以下の前記電圧変動を抑制する請求項1に記載の半導体装置(100)。
  3. 前記第1振動抑制回路(20)は、10MHz以上20MHz以下の前記電圧変動を抑制する請求項に記載の半導体装置(100)。
  4. 前記キャパシタ(24)は、100nF以下の容量を有する請求項1からのいずれか一項に記載の半導体装置(100)。
  5. 前記キャパシタ(24)は、1nF以上20nF以下の容量を有する請求項に記載の半導体装置(100)。
  6. 前記第1振動抑制回路(20)は、前記第1端子収容部(11c 前記第2端子収容部(11c 、および前記第3端子収容部(11c における、前記第1の外部端子(17前記第2の外部端子(16、および前記第3の外部端子(18)が接続される面に搭載される請求項1から5のいずれか一項に記載の半導体装置(100)。
  7. 前記第1振動抑制回路(20)は、前記第1端子収容部(11c )内の第1端子(17b)に対して前記第1の外部端子(17)と共にネジ止めされると共に、前記第2端子収容部(11c )内の第2端子(16b)に対して前記第2の外部端子(16または前記第3端子収容部(11c )内の第3端子(18b)に対して前記第3の外部端子(18)と共にネジ止めされる請求項に記載の半導体装置(100)。
  8. 前記第1振動抑制回路(20)は、前記第1端子収容部(11c 前記第2端子収容部(11c 、および前記第3端子収容部(11c における、前記第1の外部端子(17前記第2の外部端子(16、および前記第3の外部端子(18)が接続される面に対して側方に位置する側面に搭載される請求項1から5のいずれか一項に記載の半導体装置(100)。
  9. 前記第1振動抑制回路(20)は、前記第1の外部端子(17)に接続される第1端子(17b)と前記第2の外部端子(16)に接続される第2端子(16b)との間に接続される請求項からのいずれか一項に記載の半導体装置(110)。
  10. 前記第3の外部端子(18)に接続される第3端子(18b)と前記第2端子(16b)との間に設けられ、前記第1半導体素子(14a)がターンオンしたことに応じて前記第2SiCダイオード素子(15b)に生じる電圧変動を抑制する第2振動抑制回路(20)を更に備える請求項に記載の半導体装置(110)。
  11. 前記第1振動抑制回路(20)は、前記第1の外部端子(17)に接続される第1端子(17b)と、前記第3の外部端子(18)に接続される第端子(18b)との間に設けられる請求項からのいずれか一項に記載の半導体装置(100)。
  12. 記第1振動抑制回路(20)と並列に接続されたRCスナバ回路(30)を更に備える請求項1から11のいずれか一項に記載の半導体装置(120,140)。
  13. 前記RCスナバ回路(30)は、400nF以上10μF以下の容量を有するキャパシタ(34)を有する請求項12に記載の半導体装置(120,140)。
  14. 第1の外部端子(17)と第2の外部端子(16)との間に並列に接続された第1半導体素子(14a)および第1SiCダイオード素子(14b)と、前記第2の外部端子(16)と第3の外部端子(18)との間に並列に接続された第2半導体素子(15a)および第2SiCダイオード素子(15b)と、を有する半導体装置に付加される振動抑制装置であって、
    前記半導体装置の筐体(11)に対して取り付けられて前記第1の外部端子(17)と前記第2の外部端子(16)との間又は前記第1の外部端子(17)と前記第3の外部端子(18)との間に接続され、前記第2半導体素子(15a)がターンオンしたことに応じて前記第1SiCダイオード素子(14b)に生じる電圧変動を抑制する振動抑制回路(20)
    を備え、前記振動抑制回路(20)は、第1部分基板(21a)および第2部分基板(21b)を含む付加基板(21)と、抵抗(23)と、前記抵抗に直列接続したキャパシタ(24)と、を有し、
    前記第1部分基板(21a)および前記第2部分基板(21b)は、前記筐体(11)の外側から前記筐体(11)に取り付けられ、
    前記抵抗(23)および前記キャパシタ(24)の少なくとも一方は弾性を有し、前記抵抗(23)および前記キャパシタ(24)の前記少なくとも一方は前記第1部分基板(21a)と前記第2部分基板(21b)との間を跨いで設けられる、振動抑制装置。
  15. 前記筐体(11)は、
    記第1の外部端子(17)と接続されるべき第1端子(17b)を収容する、前記筐体(11)の本体部分から突出した第1端子収容部(11c )と、
    記第2の外部端子(16)と接続されるべき第2端子(16b)を収容する、前記筐体(11)の本体部分から突出した第2端子収容部(11c )と、
    記第3の外部端子(18)と接続されるべき第端子(18b)を収容する、前記筐体(11)の本体部分から突出した第端子収容部(11c )と、
    を有し、
    当該振動抑制装置は、前記第1端子収容部(11c 前記第2端子収容部(11c 、および前記第3端子収容部(11c における、前記第1の外部端子(17前記第2の外部端子(16、前記第3の外部端子(18)が接続される面、または、前記第1端子収容部(11c 前記第2端子収容部(11c 、および前記第3端子収容部(11c における、前記第1の外部端子(17前記第2の外部端子(16、前記第3の外部端子(18)が接続される面に対して側方に位置する側面に搭載される
    請求項14に記載の振動抑制装置。
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