JP2003242044A - マイクロコンピュータ回路 - Google Patents
マイクロコンピュータ回路Info
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Abstract
(57)【要約】
【課題】従来技術では、プログラムのイニシャル処理に
おいて、アプリケーションプログラムをフラッシュメモ
リからＲＡＭへ転送するイニシャル処理に障害が発生す
ると、以降の全てのプログラムは実行されず、動作がス
トップしてしまう。本発明は、前記イニシャル処理時の
障害でもプログラムが実行停止状態に陥らないようにす
ることを目的とする。 【解決手段】本発明は、上記目的を達成するため、制御
装置内マイクロコンピュータ回路にプログラム格納用フ
ラッシュメモリを2面実装してプログラムを前記両方の
メモリに格納し、一方のフラッシュメモリに格納された
プログラムで起動し、前記イニシャル処理手順が正常に
進行しているかどうかを監視する手段を設け、イニシャ
ル処理に障害が発生した場合は、前記手段からＣＰＵに
リセットをかけ、強制的に他方のフラッシュメモリに格
納されたプログラムにて再起動させるようにする。
おいて、アプリケーションプログラムをフラッシュメモ
リからＲＡＭへ転送するイニシャル処理に障害が発生す
ると、以降の全てのプログラムは実行されず、動作がス
トップしてしまう。本発明は、前記イニシャル処理時の
障害でもプログラムが実行停止状態に陥らないようにす
ることを目的とする。 【解決手段】本発明は、上記目的を達成するため、制御
装置内マイクロコンピュータ回路にプログラム格納用フ
ラッシュメモリを2面実装してプログラムを前記両方の
メモリに格納し、一方のフラッシュメモリに格納された
プログラムで起動し、前記イニシャル処理手順が正常に
進行しているかどうかを監視する手段を設け、イニシャ
ル処理に障害が発生した場合は、前記手段からＣＰＵに
リセットをかけ、強制的に他方のフラッシュメモリに格
納されたプログラムにて再起動させるようにする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ回路のプログラム動作バックアップに関するもので
ある。 【０００２】 【従来の技術】従来の技術では、制御装置内マイクロコ
ンピュータ回路に、プログラム格納用フラッシュメモリ
を２面又はプログラム容量の２倍以上実装し、各々のフ
ラッシュメモリエリアにプログラムを書き込んでプログ
ラムのバックアップを行っていた。ここで、フラッシュ
メモリとはデータを電気的に書き込み、また、消去する
ことができるメモリで電源を切ってもデータ内容を保持
できるメモリである。なお、ランダムアクセスメモリ
（以下、ＲＡＭと略す）と比べると書き込み速度は遅い
ため主にプログラム格納用やデータ保存用に使用するも
のである。回路リセット後のイニシャル処理プログラム
実行時にアクセスするフラッシュメモリは決まってい
て、イニシャル処理にて、フラッシュメモリに格納され
たプログラムをプログラム実行用ＲＡＭに転送してＲＡ
Ｍ上でプログラムを実行し、中央処理装置（以下、ＣＰ
Ｕと略す）からアクセスするフラッシュメモリ又はフラ
ッシュメモリエリアをセレクトできるようにし、リモー
トメンテナンス等の遠隔でのプログラム書き替えにも対
応していた。従来の回路構成では、イニシャル処理で、
プログラム格納用フラッシュメモリに格納されているプ
ログラムをＲＡＭに転送し、アプリケーションプログラ
ムの実行はプログラム実行用ＲＡＭ上で行われる。アプ
リケーションプログラムの実行中に関しては、動作監視
が行われているが、イニシャル処理プログラムに関して
は動作監視はなされておらず、イニシャル処理プログラ
ム動作中にフラッシュメモリ自身の動作不良等の障害が
あった場合は、その後のイニシャル処理プログラム及び
アプリケーションプログラムが実行されず、動作がスト
ップしてしまうという問題点が有った。 【０００３】 【発明が解決しようとする課題】前述の従来技術では、
プログラムのバックアップは行っていたものの、リセッ
ト後にアクセスされるフラッシュメモリは決まってお
り、そのフラッシュメモリに格納されたプログラムにお
いて、フラッシュメモリからランダムアクセスメモリへ
プログラムを転送するイニシャル処理に障害が発生する
と、以降の全てのプログラムは実行されず、動作がスト
ップしてしまう。本発明は、前記イニシャル処理時の障
害でもプログラムが実行停止状態に陥らないようにする
ことを目的とする。 【０００４】 【課題を解決するための手段】本発明は、上記目的を達
成するため、制御装置内マイクロコンピュータ回路にプ
ログラム格納用フラッシュメモリを2面実装してプログ
ラムを両方のフラッシュメモリに格納し、２面の内どち
らのフラッシュメモリをセレクトしているかの状態をＣ
ＰＵに読み込み可能とし、フラッシュメモリセレクト情
報をＣＰＵに取り込む。前記イニシャル処理プログラム
の処理手順が正常に進行しているかどうかを監視する手
段を設け、イニシャル処理に障害が発生した場合は、前
記手段からＣＰＵにリセットをかけ、強制的にもう一方
のフラッシュメモリに格納されたプログラムにて再起動
させるようにする。ＣＰＵはリセット後、アクセスして
いるフラッシュメモリがどちらかを識別し、リセット前
後の状態と比較して、異なるフラッシュメモリをセレク
トしていた場合、イニシャル処理にて障害が発生したと
認識し、該障害情報をロギング情報として保存し、後で
読み出せるようにする。 【０００５】 【発明の実施の形態】以下、本発明の実施例を図１およ
び図２により説明する。図１は本発明の全体構成を示す
ブロック図である。１はＣＰＵ、２はフラッシュメモリ
Ａ、３はフラッシュメモリＢ、４はランダムアクセスメ
モリであるＳＤＲＡＭ、５はパルス監視部、６はエラー
カウンタ、７はフラッシュメモリセレクタ、８はフラッ
シュメモリセレクトステータス信号、９はプログラム障
害検出時フラッシュメモリを切替えるためのフラッシュ
メモリチェンジ信号Ａ、１０はフラッシュメモリセレク
ト信号、１１はフラッシュメモリＡセレクト信号、１２
はフラッシュメモリＢセレクト信号、１３はＳＤＲＡＭ
セレクト信号、１４はパワーオンリセット信号、１５は
ＣＰＵ１およびエラーカウンタ６リセット信号、１６は
データおよびアドレスバスであるシステムバス信号、１
７はリモートメンテナンス時、ＣＰＵからフラッシュメ
モリＡまたはＢを指定するためのフラッシュメモリチェ
ンジ信号Ｂである。図２は本発明のメモリ配置の実施例
で、ＣＰＵ１のメモリ空間上に配置した例である。フラ
ッシュメモリＡ２とフラッシュメモリＢ３は同一空間エ
リア上に配置する。フラッシュメモリＡ２とフラッシュ
メモリＢ３の内部は共に同一アドレスとして、イニシャ
ル処理プログラムとアプリケーションプログラムおよび
未使用領域から構成される。イニシャル処理プログラム
はオペレーティングシステムと、フラッシュメモリから
ＳＤＲＡＭへプログラムを転送し、ロードするためのロ
ーダ等が含まれている。また、アプリケーションプログ
ラムは制御装置を動作させるための実行プログラムであ
る。動作は、まず電源を投入すると、パワーオンリセッ
ト信号１４によりフラッシュメモリセレクタ７およびエ
ラーカウンタ６がリセットされる。該リセットにより、
フラッシュメモリセレクタ７の出力であるフラッシュメ
モリＡセレクト信号１１がイネーブル、フラッシュメモ
リＢセレクト信号１２がディスエーブルとなり、フラッ
シュメモリＡ２がセレクトされる。また、フラッシュメ
モリセレクトステータス信号８によりＣＰＵ１へフラッ
シュメモリＡ２がセレクトされている旨を通知する。Ｃ
ＰＵ１はフラッシュメモリセレクトステータス信号８を
読み込み、フラッシュメモリＡ２がセレクトされている
ことを認識し、セレクト情報を格納する。そして、フラ
ッシュメモリＡ２のイニシャル処理プログラムが動作
し、フラッシュメモリＡ２内のアプリケーションプログ
ラムをＳＤＲＡＭ４に転送しロードする。ロードが終了
すると、フラッシュメモリＡ２上のイニシャル処理プロ
グラムとＳＤＲＡＭ４上にロードされたアプリケーショ
ンプログラムが結合して動作を開始するようになってい
る。このイニシャル処理プログラム動作において、アプ
リケーションプログラム動作でも使用するパルス監視部
５内のウォッチドッグタイマを使用し、ウォッチドッグ
タイマ解除用パルスをＣＰＵ１からパルス監視部５へ定
期的に送出することにより、イニシャル処理プログラム
において処理動作が正常に進行しているかを監視する。
もし、定期的にウォッチドッグタイマ解除用パルスがＣ
ＰＵ１からパルス監視部５へ出力されない場合は、パル
ス監視部５でエラー出力としてリセット信号１５を出力
する。該リセット信号１５はＣＰＵ１およびエラーカウ
ンタ６へ出力し、ＣＰＵ１では前記リセット信号１５で
リセットされ、エラーカウンタ６では前記リセット信号
１５をカウントする。エラーカウンタ６では、予め定め
た回数のエラー発生としてのリセット信号１５が入力さ
れると、フラッシュメモリセレクタ７に対し、フラッシ
ュメモリセレクトチェンジ信号Ａ９を送出すると共に、
エラーカウンタ６の内容をクリアする。フラッシュメモ
リセレクトチェンジ信号Ａ９を受信したフラッシュメモ
リセレクタ７は、フラッシュメモリＡ２へ送出していた
フラッシュメモリＡセレクト信号１１をディスエーブル
し、フラッシュメモリＢセレクト信号１２をイネーブル
にすると共に、フラッシュメモリセレクトステータス信
号８にて、フラッシュメモリＢ３をセレクトしている
旨、ＣＰＵ１へ通知する。ＣＰＵ１はリセット後、フラ
ッシュメモリＢ３に格納してあるプログラムで再起動す
る。イニシャル処理終了後、フラッシュメモリセレクト
ステータス信号８を読み込み、リセット前に格納したフ
ラッシュメモリのセレクト情報と比較し、リセット前と
異なるフラッシュメモリがセレクトされていることを識
別し、イニシャル処理プログラム動作において障害が発
生したことを認識し、例えばＳＤＲＡＭのロギング情報
エリアに前記障害状況を記録、保存し、後で読み出せる
ようにする。 【０００６】 【発明の効果】本発明により、イニシャル処理プログラ
ム動作時に障害が発生しても、バックアップしたプログ
ラムで再起動して正常動作が可能となり、かつ、ＣＰＵ
にてイニシャル処理プログラム動作時に障害が発生した
状況を認識できるとともに前記状況情報を保存し、後で
障害状況を読み出し、障害履歴管理等に役立てることも
できる。
ータ回路のプログラム動作バックアップに関するもので
ある。 【０００２】 【従来の技術】従来の技術では、制御装置内マイクロコ
ンピュータ回路に、プログラム格納用フラッシュメモリ
を２面又はプログラム容量の２倍以上実装し、各々のフ
ラッシュメモリエリアにプログラムを書き込んでプログ
ラムのバックアップを行っていた。ここで、フラッシュ
メモリとはデータを電気的に書き込み、また、消去する
ことができるメモリで電源を切ってもデータ内容を保持
できるメモリである。なお、ランダムアクセスメモリ
（以下、ＲＡＭと略す）と比べると書き込み速度は遅い
ため主にプログラム格納用やデータ保存用に使用するも
のである。回路リセット後のイニシャル処理プログラム
実行時にアクセスするフラッシュメモリは決まってい
て、イニシャル処理にて、フラッシュメモリに格納され
たプログラムをプログラム実行用ＲＡＭに転送してＲＡ
Ｍ上でプログラムを実行し、中央処理装置（以下、ＣＰ
Ｕと略す）からアクセスするフラッシュメモリ又はフラ
ッシュメモリエリアをセレクトできるようにし、リモー
トメンテナンス等の遠隔でのプログラム書き替えにも対
応していた。従来の回路構成では、イニシャル処理で、
プログラム格納用フラッシュメモリに格納されているプ
ログラムをＲＡＭに転送し、アプリケーションプログラ
ムの実行はプログラム実行用ＲＡＭ上で行われる。アプ
リケーションプログラムの実行中に関しては、動作監視
が行われているが、イニシャル処理プログラムに関して
は動作監視はなされておらず、イニシャル処理プログラ
ム動作中にフラッシュメモリ自身の動作不良等の障害が
あった場合は、その後のイニシャル処理プログラム及び
アプリケーションプログラムが実行されず、動作がスト
ップしてしまうという問題点が有った。 【０００３】 【発明が解決しようとする課題】前述の従来技術では、
プログラムのバックアップは行っていたものの、リセッ
ト後にアクセスされるフラッシュメモリは決まってお
り、そのフラッシュメモリに格納されたプログラムにお
いて、フラッシュメモリからランダムアクセスメモリへ
プログラムを転送するイニシャル処理に障害が発生する
と、以降の全てのプログラムは実行されず、動作がスト
ップしてしまう。本発明は、前記イニシャル処理時の障
害でもプログラムが実行停止状態に陥らないようにする
ことを目的とする。 【０００４】 【課題を解決するための手段】本発明は、上記目的を達
成するため、制御装置内マイクロコンピュータ回路にプ
ログラム格納用フラッシュメモリを2面実装してプログ
ラムを両方のフラッシュメモリに格納し、２面の内どち
らのフラッシュメモリをセレクトしているかの状態をＣ
ＰＵに読み込み可能とし、フラッシュメモリセレクト情
報をＣＰＵに取り込む。前記イニシャル処理プログラム
の処理手順が正常に進行しているかどうかを監視する手
段を設け、イニシャル処理に障害が発生した場合は、前
記手段からＣＰＵにリセットをかけ、強制的にもう一方
のフラッシュメモリに格納されたプログラムにて再起動
させるようにする。ＣＰＵはリセット後、アクセスして
いるフラッシュメモリがどちらかを識別し、リセット前
後の状態と比較して、異なるフラッシュメモリをセレク
トしていた場合、イニシャル処理にて障害が発生したと
認識し、該障害情報をロギング情報として保存し、後で
読み出せるようにする。 【０００５】 【発明の実施の形態】以下、本発明の実施例を図１およ
び図２により説明する。図１は本発明の全体構成を示す
ブロック図である。１はＣＰＵ、２はフラッシュメモリ
Ａ、３はフラッシュメモリＢ、４はランダムアクセスメ
モリであるＳＤＲＡＭ、５はパルス監視部、６はエラー
カウンタ、７はフラッシュメモリセレクタ、８はフラッ
シュメモリセレクトステータス信号、９はプログラム障
害検出時フラッシュメモリを切替えるためのフラッシュ
メモリチェンジ信号Ａ、１０はフラッシュメモリセレク
ト信号、１１はフラッシュメモリＡセレクト信号、１２
はフラッシュメモリＢセレクト信号、１３はＳＤＲＡＭ
セレクト信号、１４はパワーオンリセット信号、１５は
ＣＰＵ１およびエラーカウンタ６リセット信号、１６は
データおよびアドレスバスであるシステムバス信号、１
７はリモートメンテナンス時、ＣＰＵからフラッシュメ
モリＡまたはＢを指定するためのフラッシュメモリチェ
ンジ信号Ｂである。図２は本発明のメモリ配置の実施例
で、ＣＰＵ１のメモリ空間上に配置した例である。フラ
ッシュメモリＡ２とフラッシュメモリＢ３は同一空間エ
リア上に配置する。フラッシュメモリＡ２とフラッシュ
メモリＢ３の内部は共に同一アドレスとして、イニシャ
ル処理プログラムとアプリケーションプログラムおよび
未使用領域から構成される。イニシャル処理プログラム
はオペレーティングシステムと、フラッシュメモリから
ＳＤＲＡＭへプログラムを転送し、ロードするためのロ
ーダ等が含まれている。また、アプリケーションプログ
ラムは制御装置を動作させるための実行プログラムであ
る。動作は、まず電源を投入すると、パワーオンリセッ
ト信号１４によりフラッシュメモリセレクタ７およびエ
ラーカウンタ６がリセットされる。該リセットにより、
フラッシュメモリセレクタ７の出力であるフラッシュメ
モリＡセレクト信号１１がイネーブル、フラッシュメモ
リＢセレクト信号１２がディスエーブルとなり、フラッ
シュメモリＡ２がセレクトされる。また、フラッシュメ
モリセレクトステータス信号８によりＣＰＵ１へフラッ
シュメモリＡ２がセレクトされている旨を通知する。Ｃ
ＰＵ１はフラッシュメモリセレクトステータス信号８を
読み込み、フラッシュメモリＡ２がセレクトされている
ことを認識し、セレクト情報を格納する。そして、フラ
ッシュメモリＡ２のイニシャル処理プログラムが動作
し、フラッシュメモリＡ２内のアプリケーションプログ
ラムをＳＤＲＡＭ４に転送しロードする。ロードが終了
すると、フラッシュメモリＡ２上のイニシャル処理プロ
グラムとＳＤＲＡＭ４上にロードされたアプリケーショ
ンプログラムが結合して動作を開始するようになってい
る。このイニシャル処理プログラム動作において、アプ
リケーションプログラム動作でも使用するパルス監視部
５内のウォッチドッグタイマを使用し、ウォッチドッグ
タイマ解除用パルスをＣＰＵ１からパルス監視部５へ定
期的に送出することにより、イニシャル処理プログラム
において処理動作が正常に進行しているかを監視する。
もし、定期的にウォッチドッグタイマ解除用パルスがＣ
ＰＵ１からパルス監視部５へ出力されない場合は、パル
ス監視部５でエラー出力としてリセット信号１５を出力
する。該リセット信号１５はＣＰＵ１およびエラーカウ
ンタ６へ出力し、ＣＰＵ１では前記リセット信号１５で
リセットされ、エラーカウンタ６では前記リセット信号
１５をカウントする。エラーカウンタ６では、予め定め
た回数のエラー発生としてのリセット信号１５が入力さ
れると、フラッシュメモリセレクタ７に対し、フラッシ
ュメモリセレクトチェンジ信号Ａ９を送出すると共に、
エラーカウンタ６の内容をクリアする。フラッシュメモ
リセレクトチェンジ信号Ａ９を受信したフラッシュメモ
リセレクタ７は、フラッシュメモリＡ２へ送出していた
フラッシュメモリＡセレクト信号１１をディスエーブル
し、フラッシュメモリＢセレクト信号１２をイネーブル
にすると共に、フラッシュメモリセレクトステータス信
号８にて、フラッシュメモリＢ３をセレクトしている
旨、ＣＰＵ１へ通知する。ＣＰＵ１はリセット後、フラ
ッシュメモリＢ３に格納してあるプログラムで再起動す
る。イニシャル処理終了後、フラッシュメモリセレクト
ステータス信号８を読み込み、リセット前に格納したフ
ラッシュメモリのセレクト情報と比較し、リセット前と
異なるフラッシュメモリがセレクトされていることを識
別し、イニシャル処理プログラム動作において障害が発
生したことを認識し、例えばＳＤＲＡＭのロギング情報
エリアに前記障害状況を記録、保存し、後で読み出せる
ようにする。 【０００６】 【発明の効果】本発明により、イニシャル処理プログラ
ム動作時に障害が発生しても、バックアップしたプログ
ラムで再起動して正常動作が可能となり、かつ、ＣＰＵ
にてイニシャル処理プログラム動作時に障害が発生した
状況を認識できるとともに前記状況情報を保存し、後で
障害状況を読み出し、障害履歴管理等に役立てることも
できる。
【図面の簡単な説明】
【図１】本発明の全体構成を示すブロック図
【図２】本発明のメモリ配置の実施例
【符号の説明】
１：ＣＰＵ、２：フラッシュメモリＡ、３：フラッシュ
メモリＢ、４：ＳＤＲＡＭ、５：パルス監視部、６：エ
ラーカウンタ、７：フラッシュメモリセレクタ、８：フ
ラッシュメモリセレクトステータス信号、９：フラッシ
ュメモリチェンジ信号Ａ、１０：フラッシュメモリセレ
クト信号、１１：フラッシュメモリＡセレクト信号、１
２：フラッシュメモリＢセレクト信号、１３：ＳＤＲＡ
Ｍセレクト信号、１４：パワーオンリセット信号、１
５：リセット信号、１６：システムバス信号、１７：フ
ラッシュメモリチェンジ信号Ｂ
メモリＢ、４：ＳＤＲＡＭ、５：パルス監視部、６：エ
ラーカウンタ、７：フラッシュメモリセレクタ、８：フ
ラッシュメモリセレクトステータス信号、９：フラッシ
ュメモリチェンジ信号Ａ、１０：フラッシュメモリセレ
クト信号、１１：フラッシュメモリＡセレクト信号、１
２：フラッシュメモリＢセレクト信号、１３：ＳＤＲＡ
Ｍセレクト信号、１４：パワーオンリセット信号、１
５：リセット信号、１６：システムバス信号、１７：フ
ラッシュメモリチェンジ信号Ｂ
Claims (1)
- 【特許請求の範囲】 【請求項１】中央処理装置とプログラムの格納用メモリ
とプログラム実行用メモリを含むマイクロコンピュータ
回路であって、プログラムを格納したフラッシュメモリ
を2面以上又はプログラム容量の2倍以上の容量を持つフ
ラッシュメモリを備え、プログラム実行用メモリとして
プログラム容量以上の容量を有するランダムアクセスメ
モリを備え、一方のフラッシュメモリに格納されている
プログラムをランダムアクセスメモリへ転送し、ランダ
ムアクセスメモリ上でプログラムを実行し、プログラム
動作障害時に他方のフラッシュメモリから前記ランダム
アクセスメモリへプロクラムを転送し直し、プログラム
を動作させるマイクロコンピュータ回路において、前記
一方のフラッシュメモリから前記ランダムアクセスメモ
リへプログラムを転送するイニシャル処理時に、該イニ
シャル処理手順が所定の流れで進行しなくなったことを
監視する手段を備え、該手段により中央処理装置をリセ
ットし、前記他方のフラッシュメモリからランダムアク
セスメモリへプログラムを転送し直し、プログラム動作
をバックアップする手段を備えたことを特徴とするマイ
クロコンピュータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039389A JP2003242044A (ja) | 2002-02-18 | 2002-02-18 | マイクロコンピュータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039389A JP2003242044A (ja) | 2002-02-18 | 2002-02-18 | マイクロコンピュータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242044A true JP2003242044A (ja) | 2003-08-29 |
Family
ID=27780418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039389A Pending JP2003242044A (ja) | 2002-02-18 | 2002-02-18 | マイクロコンピュータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003242044A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006276967A (ja) * | 2005-03-28 | 2006-10-12 | Renesas Technology Corp | 半導体装置 |
| JP2007304781A (ja) * | 2006-05-10 | 2007-11-22 | Nec Electronics Corp | 半導体装置、及び起動方法 |
| JP4933268B2 (ja) * | 2003-12-31 | 2012-05-16 | サンディスク コーポレイション | フラッシュメモリシステムの起動動作 |
| JP2017045311A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社東芝 | メモリシステム |
| CN115098304A (zh) * | 2022-06-20 | 2022-09-23 | 中国科学院空间应用工程与技术中心 | 一种嵌入式***、电子设备及软件运行方法 |
-
2002
- 2002-02-18 JP JP2002039389A patent/JP2003242044A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4933268B2 (ja) * | 2003-12-31 | 2012-05-16 | サンディスク コーポレイション | フラッシュメモリシステムの起動動作 |
| JP2006276967A (ja) * | 2005-03-28 | 2006-10-12 | Renesas Technology Corp | 半導体装置 |
| JP2007304781A (ja) * | 2006-05-10 | 2007-11-22 | Nec Electronics Corp | 半導体装置、及び起動方法 |
| JP2017045311A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社東芝 | メモリシステム |
| CN115098304A (zh) * | 2022-06-20 | 2022-09-23 | 中国科学院空间应用工程与技术中心 | 一种嵌入式***、电子设备及软件运行方法 |
| CN115098304B (zh) * | 2022-06-20 | 2022-11-29 | 中国科学院空间应用工程与技术中心 | 一种嵌入式***、电子设备及软件运行方法 |
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