JP6835144B2 - 半導体ユニット、半導体装置および無停電電源装置 - Google Patents

半導体ユニット、半導体装置および無停電電源装置 Download PDF

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Description

本発明は、半導体装置に関する。
パワー半導体モジュールと呼ばれる半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar
Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が形成された半導体チップを含み、電力変換装置として広く用いられている。
そして、３レベルインバータ回路を備えたパワー半導体モジュールが、風力発電や太陽光発電等の高効率化が求められる分野で近年適用されている（例えば、特許文献１参照）。
特開２０１２−１１００９５号公報
特許文献１のパワー半導体モジュールでは、接続用端子から電圧が印加されると、電流が、モジュール内の素子と、配線用の導電層とを経て別の接続用端子から出力される。このようにして出力される電流容量は大きいものの、電流が入力されてから出力されるまでの電流経路が長いために、配線のインダクタンスを抑制することが難しい。
また、素子を搭載する導電層とは別に、配線用の導電層が積層基板上に必要なため、電流の大容量化を図るためには、より広い面積を持つ積層基板が必要となる。そのため、大容量化のためにはパワー半導体モジュールの大型化は避けられない。また、大型化により電流経路が一層長くなるため、配線のインダクタンスを抑制することはさらに困難になる。
本発明は、このような点に鑑みてなされたものであり、配線のインダクタンスを低減しつつ、定格電流の大容量化が図られた半導体装置を提供することを目的とする。
本発明の一観点によれば、一方の側に配置された複数の半導体素子と、前記一方の側に対向する他方の側に配置された複数の逆阻止型ＩＧＢＴと、前記複数の半導体素子と前記複数の逆阻止型ＩＧＢＴの間に配置された複数のダイオードと、を有する半導体ユニットであって、前記複数の半導体素子、前記複数の逆阻止型ＩＧＢＴおよび前記複数のダイオードを電気的に接続して３レベルインバータ回路を形成され、かつ、第１の前記半導体素子と第１の前記ダイオードが並列接続された上アームと、第２の前記半導体素子と第２の前記ダイオードが並列接続された下アームと、第１および第２の前記逆阻止型ＩＧＢＴが逆並列に接続され、前記上アームと前記下アームとの間の導電体に電気的に接続された中間アームと、を備え、かつ、前記上アームに接続されたＰ端子と、前記下アームに接続されたＮ端子と、前記上アームと前記下アームとの間の導電体に接続された出力端子と、前記中間アームに接続され中間電位であるＭ端子と、を有し、前記Ｐ端子、前記Ｎ端子、前記出力端子および前記Ｍ端子が、前記半導体ユニットの外周近傍に配置され、かつ、前記Ｐ端子と前記Ｎ端子が前記第１の前記半導体素子および前記第２の前記半導体素子を挟んで対向して配置されている半導体ユニットが提供される。
開示の技術によれば、定格電流を大容量化しつつ、配線のインダクタンスを低減することができるようになる。
第１の実施の形態の半導体装置を説明するための図である。 第２の実施の形態の半導体装置を示す図である。 第２の実施の形態の半導体装置が備える半導体ユニットと接続ユニットとを示す斜視図である。 第２の実施の形態の半導体装置が備える半導体ユニットの外観を示す斜視図である。 第２の実施の形態の半導体装置が備える半導体ユニットを示す図である。 第２の実施の形態の半導体装置が備える半導体ユニットの積層基板、半導体素子及びダイオードを示す図である。 第２の実施の形態の半導体装置が有する半導体ユニットの積層基板に対する導電ポストの接続位置を示す図である。 第２の実施の形態の半導体装置が備える半導体ユニット内に構成された回路構成を示す回路図である。 第３の実施の形態の半導体装置が有する半導体ユニットの積層基板を示す図である。 電力変換システムを構成する回路構成を示す回路図である。 電力変換システムにおいて各半導体チップで発生する損失を示す図である。 第４の実施の形態のＰＷＭインバータを示す図である。 第５の実施の形態のＰＷＭインバータを示す図である。 第６の実施の形態のＰＷＭコンバータを示す図である。 第７の実施の形態のＰＷＭコンバータを示す図である。
以下、図面を参照して実施の形態について説明する。
［第１の実施の形態］
図１は、第１の実施の形態の半導体装置を説明するための図である。
図１（Ａ）は半導体装置の断面図である。図１（Ｂ）は半導体装置の分解斜視図である。なお、図１（Ｂ）では、ケースの図示を省略している。
３レベルインバータ回路を備えた半導体装置１００は、図１に示されるように、複数（２つ）の半導体ユニット１３０ａ，１３０ｂと、半導体ユニット１３０ａ，１３０ｂを電気的に並列に接続する接続ユニット１２０とを備える。さらに、半導体装置１００は、ケース１１０を備える。
接続ユニット１２０は、第１の実施の形態ではプリント基板を用いた場合を示す。接続ユニット１２０は、その内部に複数の回路層（図示を省略）が積層されて構成されている。そして、接続ユニット１２０には、それぞれの回路層に電気的に接続されている外部端子１２１ａ〜１２１ｄが設けられている。なお、外部端子１２１ａ〜１２１ｄは、３レベルインバータのＰ端子、Ｍ端子、Ｎ端子、Ｕ端子にそれぞれ対応するものである。
半導体ユニット１３０ａ，１３０ｂは、同一平面上に並んで配置され、それらを覆うように接続ユニット１２０が配置される。そして、半導体ユニット１３０ａ，１３０ｂの主端子１３５及び制御端子１３６が、接続ユニット１２０の接続孔１２２に挿入される。そして、主端子１３５及び制御端子１３６と接続ユニット１２０とが電気的に接続される。各主端子１３５は、接続ユニット１２０の各回路層を経由して、各外部端子１２１ａ〜１２１ｄと電気的に接続される。これにより、半導体ユニット１３０ａ，１３０ｂは、電気的に並列に接続される。
半導体ユニット１３０ａ，１３０ｂは、積層基板１３１と、複数の半導体素子１３３と、配線部材であるプリント基板１３７及び複数の導電ポスト１３４と、を有する。また、
半導体ユニット１３０ａ，１３０ｂは、主端子１３５と制御端子１３６とをさらに有する。
積層基板１３１は、絶縁板１３９と、回路板１３２とを有している。そして、絶縁板１３９の主面（図では上面）に、回路板１３２が配置されている。また、積層基板１３１は、絶縁板１３９の主面と反対側の面に、金属板１４０を有している。回路板１３２は、導電層が所定形状に形成されたものである。回路板１３２には、主端子１３５の一端が固定されている。積層基板１３１は、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭ
Ｂ（Active Metal Blazed）基板を用いることができる。
半導体素子１３３は、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子である。半導体素子１３３は、
裏面が回路板１３２にはんだ等の接合材で固定されており、おもて面にエミッタ電極等の主電極を有している。なお、半導体素子１３３が縦型のＩＧＢＴの場合、おもて面にはゲート電極を、裏面にはコレクタ電極をさらに有している。そして、裏面のコレクタ電極と回路板１３２が電気的にも接続されている。なお、半導体装置１００には、スイッチング素子である半導体素子１３３の他、ＳＢＤ（Schottky Barrier Diode）、ＦＷＤ等のダイオードも搭載されている（図示を省略）。
プリント基板１３７は、積層基板１３１の絶縁板１３１の主面に対向して配置され、そのひょう面や内部に、所定の配線構造が構成された回路層（図示を省略）が設けられている。
導電ポスト１３４は、柱形状の導電体で構成され、半導体素子１３３のおもて面にある主電極と、プリント基板１３７の回路層との間を電気的に接続している。また、導電ポスト１３４は、プリント基板１３７に挿入されて固定されている。また、別の導電ポスト１３４が、積層基板１３１の回路板１３２と、プリント基板１３７の回路層との間を電気的に接続している。このように、プリント基板１３７と複数の導電ポスト１３４とを含んだ配線部材を用いて、半導体素子１３３の主電極と、回路板１３２等との間が電気的に接続されている。
主端子１３５は、柱形状の導電体で構成され、一端が回路板１３２にはんだ等の導電性接合材で固定されている。そして、他端がプリント基板１３７の貫通孔１３８を貫通して、一方向（図では上方向）に突出している。また、主端子１３５は、プリント基板１３７の回路層や導電ポスト１３４、回路板１３２を経由して、半導体素子１３３の主電極と電気的に接続されている。また、別の主端子１３５が、半導体素子１３３の裏面のコレクタ電極と電気的に接続されている。そして、主端子１３５は、接続ユニット１２０からの電力を半導体素子１３３に入力し、半導体素子１３３からの電力を接続ユニット１２０へ出力する機能を有する。
制御端子１３６は、柱形状の導電体で構成され、プリント基板１３７に挿入されて固定され、主端子１３５と同じ方向（図では上方向）に突出している。また、制御端子１３６は、プリント基板１３７の回路層や導電ポスト１３４を経由して、半導体素子１３３のゲート電極と電気的に接続されている。そして、制御端子１３６は、外部からの制御信号に基づいて、プリント基板１３７の回路層及び導電ポスト１３４を経由して、半導体素子１３３のゲート電極にゲート電圧を印加する機能を有する。
そして、各半導体ユニット１３０ａ，１３０ｂの内部にはそれぞれ、回路板１３２を備えた積層基板１３１、複数の半導体素子１３３、回路層を備えたプリント基板１３７、複数の導電ポスト１３４により、３レベルインバータ回路が構成されている。
このような半導体装置１００において、外部端子１２１ａ〜１２１ｃに外部電源を接続して電圧を印加すると、接続ユニット１２０を経由して、並列接続された各半導体ユニット１３０ａ，１３０ｂの主端子１３５にそれぞれ入力電圧が印加される。また、各半導体ユニット１３０ａ，１３０ｂの制御端子１３６に対して、それぞれゲート電圧を印加する。半導体ユニット１３０ａ，１３０ｂでは、主端子１３５から回路板１３２を経由して、半導体素子１３３の裏面のコレクタ電極に入力電圧が印加される。また、制御端子１３６からプリント基板１３７及び導電ポスト１３４を経由して、半導体素子１３３のおもて面のゲート電極にゲート電圧が印加される。各半導体ユニット１３０ａ，１３０ｂでは前述のように、それぞれで３レベルインバータ回路が構成されているため、半導体装置１００は、各半導体ユニット１３０ａ，１３０ｂの定格電流の２倍の定格電流を備えた３レベルインバータモジュールの機能を有する。
このような構成にすることにより、半導体装置１００では、従来技術に比べ、配線のインダクタンスを大幅に低減することが可能となる。なぜなら、半導体ユニット１３０ａと半導体ユニット１３０ｂとを並列接続しているため、半導体ユニット１３０ａ，１３０ｂ全体のインダクタンスは半導体ユニット１個分の１／２となるからである。そのため、並列接続する接続ユニット１２０のインダクタンスを追加したとしても、従来技術に比べて装置内部のインダクタンスを大幅に低減することが可能となる。加えて、第１の実施の形態の半導体ユニット１３０ａ，１３０ｂは、プリント基板１３７及び複数の導電ポスト１３４を採用しているため、従来のワイヤーボンディング方式に比べて、配線が太く且つ短くなる分、この半導体ユニット１３０ａ，１３０ｂ自体のインダクタンスも小さくなる。
また、さらに、本発明者の鋭意研究により、３レベルインバータモジュールにおいては、３レベルインバータ回路のＰ端子−Ｍ端子の間、及びＭ端子−Ｎ端子間の配線のインダクタンスを低減することが、モジュールの高効率化に効果的であることが明らかとなった。
そして、第１の実施の形態では、各半導体ユニット１３０ａ，１３０ｂそれぞれにおいて、プリント基板１３７及び複数の導電ポスト１３４による電気配線を採用している。そのため、半導体ユニット１３０ａ，１３０ｂ内部の４か所の半導体素子１３３の間のインダクタンスを低減することができ、３レベルインバータ回路の高効率化が実現できた。
また、プリント基板１３７及び複数の導電ポスト１３４による電気配線を採用することにより、従来技術で用いられていた積層基板１３１上の配線用の導電層が不要となる。そのため、各半導体ユニット１３０ａ，１３０ｂそれぞれの小型化も可能となる。その結果、半導体装置１００においても、小型化と大電流容量化の両立が可能となった。
また、接続ユニット１２０に半導体装置１００の外部端子１２１ａ〜１２１ｄを直接設けることにより、各半導体ユニットと各外部端子との間のインダクタンスを低減することが可能である。そのため、より高効率な３レベルインバータモジュールが実現可能である。なお、第１の実施の形態においては、接続ユニット１２０にプリント基板を用いた例を示したが、接続ユニット１２０はプリント基板に限られない。例えば、接続ユニットにバスバー、リードフレーム等を用いることもできる。接続ユニットにプリント基板を用いれば、接続する半導体ユニットの端子数が多い場合など、複雑な配線でも対応可能である上、多品種少量生産での回路・形状変更にも容易に対応できる。また、接続ユニット１２０にバスバー、リードフレームを用いれば、大量生産において、部品コストを低減することができる。
［第２の実施の形態］
第２の実施の形態の半導体装置について、図２〜図８を用いて説明する。
図２は、第２の実施の形態の半導体装置を示す図であり、図２（Ａ）は半導体装置の上面図、図２（Ｂ）は図２（Ａ）の一点鎖線Ｘ−Ｘにおける断面図である。
図３は、第２の実施の形態の半導体装置が備える半導体ユニットと接続ユニットとを示す斜視図である。なお、図３では、ケースの図示を省略している。
半導体装置１０００は、４つの半導体ユニット１３００ａ〜１３００ｄと、各半導体ユニット１３００ａ〜１３００ｄを電気的に並列に接続する接続ユニット１２００とを有する。さらに、半導体装置１０００は、半導体ユニット１３００ａ〜１３００ｄを収納するケース１１００を有する。
ケース１１００は、中央部に半導体ユニット１３００ａ〜１３００ｄを縦横２列ずつ収納することができる。なお、第２の実施の形態では、４つの半導体ユニット１３００ａ〜１３００ｄを縦横２列ずつ収納する場合を例示しているが、半導体ユニットの収納数と、収納される半導体ユニットの配置の仕方はこの場合に限らない。また、ケース１１００には、半導体装置１０００を所定場所に設置する際に用いられるネジ孔１１００ａ〜１１００ｄが、四隅にそれぞれ配置されている。
第２の実施の形態においては、接続ユニット１２００にプリント基板を用いた場合を示す。接続ユニット１２００には、３レベルインバータモジュールのＰ端子、Ｍ端子、Ｎ端子、Ｕ端子にそれぞれ対応する４つの外部端子１２１０ａ〜１２１０ｄが配置されている。接続ユニット１２００は、その内部に、外部端子１２１０ａ〜１２１０ｄ等の端子にそれぞれ電気的に接続されている４層の回路層（図示を省略）が積層されている。なお、接続ユニット１２００は、その内部にさらに、制御端子に接続される回路層（図示を省略）も積層されている。また、接続ユニット１２００は、半導体ユニット１３００ａ〜１３００ｄの主端子及び制御端子（後述）が接続される接続孔（図示を省略）が設けられている。
図３で示すように、４つの半導体ユニット１３００ａ〜１３００ｄは、同一平面上に並んで配置され、それらを覆うように接続ユニット１２００が配置される。そして、半導体ユニット１３００ａ〜１３００ｄの主端子及び制御端子が、接続ユニット１２００の接続孔に挿入される。半導体ユニット１３００ａ〜１３００ｄの主端子は、接続ユニット１２００の各回路層を経由して、各外部端子１２１０ａ〜１２１０ｄと電気的に接続する。これにより、半導体ユニット１３００ａ〜１３００ｄは、電気的に並列に接続される。
次に、半導体装置１０００に収納されている半導体ユニット１３００ａ〜１３００ｄについて図４を用いて説明する。
なお、以下では、半導体ユニット１３００ａ〜１３００ｄの総称として、半導体ユニット１３００と表す。また、半導体ユニット１３００に設けられた主端子及び制御端子の総称として、接続端子と表す。
図４は、第２の実施の形態の半導体装置が備える半導体ユニットの外観を示す斜視図である。
半導体ユニット１３００は、熱硬化性樹脂で構成される樹脂１３１０によりモールド成形されており、樹脂１３１０から接続端子１３２０ａ〜１３２０ｐが突出している。
また、主端子１３２０ａ，１３２０ｂはＰ端子に、主端子１３２０ｅ，１３２０ｆはＮ端子に、主端子１３２０ｍ，１３２０ｎはＰ端子とＮ端子との中間電位であるＭ端子に、主端子１３２０ｉ，１３２０ｊは図示しない負荷に対して出力するＵ端子に、それぞれ対応する。
なお、図４では、半導体ユニット１３００単体が、樹脂１３１０によりモールド成形されている場合を図示しているが、半導体ユニット１３００単体で、樹脂１３１０によるモールド成形を必ずしも行う必要はない。例えば、一般的なパワー半導体モジュールのように、すべての部品を電気的・機械的に接続した後に、ゲル封止してもよい。しかしながら、樹脂１３１０によるモールド成形を行うことにより、一般的なゲル封止に比べ、耐圧特性が向上し、また、パワーサイクル・ヒートサイクル耐量等も向上する。そして、半導体ユニット１３００単体で樹脂モールドされていれば、内部への異物混入による破損などが防げるため、複数個組み付け時の取り扱いが容易である。
さらに、半導体ユニット１３００の樹脂１３１０により封止されている内部構成について、図５を用いて説明する。
図５は、第２の実施の形態の半導体装置が備える半導体ユニットを示す図である。
図５（Ａ）は、半導体ユニットの斜視図である。図５（Ｂ）は、図５（Ａ）の矢視方向の側面図である。
半導体ユニット１３００は、積層基板１３３０と、複数の半導体素子１３４０ａ〜１３４０ｄと、配線部材であるプリント基板１３６０及び複数の導電ポスト１３６４ａ〜１３６４ｄと、を備える。
プリント基板１３６０は、平面形状の樹脂により構成された樹脂層１３６１と、樹脂層１３６１の図５中おもて面に配置された導電性の回路層１３６２ａ〜１３６２ｇを備える。
また、プリント基板１３６０には、プリント基板１３６０のおもて面側、裏面側にそれぞれ突出する複数の導電ポスト１３６４ａ〜１３６４ｄが設けられている。そして、複数の導電ポスト１３６４ａ〜１３６４ｄと、対応するおもて面の回路層１３６２ａ〜１３６２ｇが電気的に接続されている。
さらに、導電ポスト１３６４ａは、半導体素子１３４０ａ〜１３４０ｄ，ダイオード１３５０ａ〜１３５０ｌの主電極もしくはゲート電極に電気的に接続されている。導電ポスト１３６４ｂは、積層基板１３３０の回路板１３３２ｄに電気的に接続されている。導電ポスト１３６４ｃは、積層基板１３３０の回路板１３３２ｂに電気的に接続されている。導電ポスト１３６４ｄは、積層基板１３３０の回路板１３３２ｃに電気的に接続されている。導電ポスト１３６４ａ〜１３６４ｄの詳細については後述する。
さらに、プリント基板１３６０には、制御端子１３２０ｃ，１３２０ｄ，１３２０ｇ，１３２０ｈ，１３２０ｋ，１３２０ｌ，１３２０ｏ，１３２０ｐが配置されている。また、制御端子１３２０ｄ，１３２０ｈ，１３２０ｌ，１３２０ｐは、それぞれ回路層１３６２ｂ，１３６２ｄ，１３６２ｅ，１３６２ｇに電気的に接続されている。そして、制御端子１３２０ｄ，１３２０ｈ，１３２０ｌ，１３２０ｐは、前記それぞれの回路層と導電ポスト１３６４ａを経由して、半導体素子１３４０ａ〜１３４０ｄの各ゲート電極に電気的に接続されている。
また、制御端子１３２０ｃ，１３２０ｇ，１３２０ｋ，１３２０ｏは、半導体素子１３４０ａ〜１３４０ｄのそれぞれのエミッタ電極に電気的に接続されている。すなわち、制御端子１３２０ｃ，１３２０ｇ，１３２０ｋ，１３２０ｏは、半導体素子１３４０ａ〜１３４０ｄから出力されるエミッタ電流を検知する機能を有する。そのため、検知したエミッタ電流に基づいて、過電流の検知を行うセンスエミッタ端子として利用することができる。
主端子１３２０ａ，１３２０ｂは、一端が積層基板１３３０の回路板１３３２ａ（後述）に固定され、電気的に接続されている。主端子１３２０ｅ，１３２０ｆは、一端が積層基板１３３０の回路板１３３２ｃに固定されて、電気的に接続されている。主端子１３２０ｉ，１３２０ｊは、一端が積層基板１３３０の回路板１３３２ｂに固定されて、電気的に接続されている。主端子１３２０ｍ，１３２０ｎは、一端が積層基板１３３０の回路板１３３２ｄに固定されて、電気的に接続されている。また、主端子１３２０ａ，１３２０ｂ，１３２０ｅ，１３２０ｆ，１３２０ｉ，１３２０ｊ，１３２０ｍ，１３２０ｎの他端は、プリント基板１３６０の貫通孔を貫通して、同一方向に突出している。
次いで、半導体ユニット１３００が備える積層基板１３３０について、図６を用いて説明する。
図６は、第２の実施の形態の半導体装置が備える半導体ユニットの積層基板、半導体素子及びダイオードを示す図である。
図６（Ａ）は、半導体ユニットの積層基板の斜視図である。図６（Ｂ）は、図６（Ａ）の矢視方向の側面図である。
積層基板１３３０は、セラミックスなどで構成された絶縁板１３３１と、回路板１３３２ａ〜１３３２ｄを有する。そして、絶縁板１３３１の主面（おもて面）に、回路板１３３２ａ〜１３３２ｄが配置されている。また、積層基板１３３０は、絶縁板１３３１の主面と反対側の面（裏面）に、金属板１３３３を有する。
回路板１３３２ａ〜１３３２ｄは、導電材料で形成されており、互いに電気的に絶縁して、絶縁板１３３１の主面に配置されている。積層基板１３３０は、例えばＤＣＢ基板やＡＭＢ基板を用いることができる。
このうち、回路板１３３２ａ，１３３２ｂには、ＩＧＢＴである半導体素子１３４０ａ，１３４０ｂが配置されている。また、回路板１３３２ｂ，１３３２ｄには、逆阻止型ＩＧＢＴである半導体素子１３４０ｃ，１３４０ｄが配置されている。なお、半導体素子１３４０ａ〜１３４０ｄの裏面のコレクタ電極は、回路板１３３２ａ，１３３２ｂ，１３３２ｄと、導電性接合材を用いて電気的に接続されている。
また、回路板１３３２ａ，１３３２ｂには、ＳＢＤであるダイオード１３５０ａ〜１３５０ｌが配置されている。なお、ダイオード１３５０ａ〜１３５０ｌの裏面のカソード電極は、回路板１３３２ａ，１３３２ｂと、導電性接合材を用いて電気的に接続されている。
半導体ユニット１３００は、このような積層基板１３３０に、プリント基板１３６０が、図５に示されるように、セットされて構成される。
この際の積層基板１３３０に対する導電ポスト１３６４ａ〜１３６４ｄの接続位置について図５〜図８を用いて説明する。
図７は、第２の実施の形態の半導体装置が有する半導体ユニットの積層基板に対する導電ポストの接続位置を示す図である。
なお、図７は、図５で示した半導体ユニット１３００の上面図であって、積層基板１３３０が備える構成については破線で示している。
図８は、第２の実施の形態の半導体装置が備える半導体ユニット内に構成された回路構成を示す回路図である。
複数の導電ポスト１３６４ａは、半導体素子１３４０ａ〜１３４０ｄ及びダイオード１
３５０ａ〜１３５０ｌのおもて面にある電極に電気的に接続されている。具体的には、導電ポスト１３６４ａは、半導体素子１３４０ａ〜１３４０ｄの主電極（エミッタ電極）とゲート電極にそれぞれ電気的に接続されている。また、導電ポスト１３６４ａは、ダイオード１３５０ａ〜１３５０ｌのアノード電極にそれぞれ接続されている。
そして、制御端子１３２０ｄは、プリント基板１３６０の回路層１３６２ｂと導電ポスト１３６４ａとを経由して、半導体素子１３４０ａのゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子１３２０ｄにゲート電圧を印加すると、半導体素子１３４０ａのゲート電極にゲート電圧が印加され、半導体素子１３４０ａがオフ状態（遮断状態）からオン状態（導通状態）になる。
制御端子１３２０ｈは、プリント基板１３６０の回路層１３６２ｄと導電ポスト１３６４ａとを経由して、半導体素子１３４０ｂのゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子１３２０ｈにゲート電圧を印加すると、半導体素子１３４０ｂのゲート電極にゲート電圧が印加され、半導体素子１３４０ｂがオフ状態からオン状態になる。
制御端子１３２０ｌは、プリント基板１３６０の回路層１３６２ｅと導電ポスト１３６４ａとを経由して、半導体素子１３４０ｃのゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子１３２０ｌにゲート電圧を印加すると、半導体素子１３４０ｃのゲート電極にゲート電圧が印加され、半導体素子１３４０ｃがオフ状態からオン状態になる。
制御端子１３２０ｐは、プリント基板１３６０の回路層１３６２ｇと導電ポスト１３６４ａとを経由して、半導体素子１３４０ｄのゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子１３２０ｐにゲート電圧を印加すると、半導体素子１３４０ｄのゲート電極にゲート電圧が印加され、半導体素子１３４０ｄがオフ状態からオン状態になる。
複数の導電ポスト１３６４ｂは、積層基板１３３０の回路板１３３２ｄに電気的に接続されている。すなわち、導電ポスト１３６４ｂは、プリント基板１３６０の回路層１３６２ｆと、積層基板１３３０の回路板１３３２ｄとを電気的に接続する。
複数の導電ポスト１３６４ｃは、積層基板１３３０の回路板１３３２ｂに電気的に接続されている。すなわち、導電ポスト１３６４ｃは、プリント基板１３６０の回路層１３６２ａと、積層基板１３３０の回路板１３３２ｂとを電気的に接続する。
導電ポスト１３６４ｄは、積層基板１３３０の回路板１３３２ｃに電気的に接続されている。すなわち、導電ポスト１３６４ｄは、プリント基板１３６０の回路層１３６２ｃと、積層基板１３３０の回路板１３３２ｃとを電気的に接続する。
このように、積層基板１３３０と、半導体素子１３４０ａ〜１３４０ｄと、プリント基板１３６０と、導電ポスト１３６４ａ〜１３６４ｄにより、半導体ユニット１３００の内部に、図８で示す３レベルインバータ回路が構成される。
そして、Ｐ端子である主端子１３２０ａ，１３２０ｂに、外部電源の高電位端子を接続し、Ｎ端子である主端子１３２０ｅ，１３２０ｆに、外部電源の低電位端子を接続する。また、Ｍ端子である主端子１３２０ｍ，１３２０ｎには、外部電源の中間電位端子を接続する。そして、半導体ユニット１３００の出力端子（Ｕ端子）である主端子１３２０ｉ，１３２０ｊに負荷（図示を省略）を接続する。これにより、半導体ユニット１３００は、
３レベルインバータとして機能する。
３レベルインバータでは、一般的にインバータ出力電圧極性が正の場合は、Ｔ１及びＴ３を交互にオンオフさせ、Ｔ４は常時オン状態、Ｔ２は常時オフ状態にさせておく。逆にインバータ出力電圧極性が負の場合は、Ｔ２及びＴ４を交互にオンオフさせ、Ｔ３は常時オン状態、Ｔ１は常時オフ状態にさせておく。
さて、半導体素子１３４０ａのコレクタ電極には、Ｐ端子である主端子１３２０ａ，１３２０ｂから、積層基板１３３０の回路板１３３２ａを経由して、外部電源からの入力電圧が印加されている。そして、例えば、上述の正の電圧極性を出力する場合においては、Ｔ１にオン信号を与える。すると、半導体素子１３４０ａのおもて面にあるエミッタ電極から電流が出力され、これが出力電流となる。
半導体素子１３４０ａ（Ｔ１）のエミッタ電極から出力された電流は、エミッタ電極に接続された導電ポスト１３６４ａを経由してプリント基板１３６０の回路層１３６２ａに流入する。出力された電流は、さらに、導電ポスト１３６４ｃから、積層基板１３３０の回路板１３３２ｂに流入し、Ｕ端子の主端子１３２０ｉ，１３２０ｊから出力される。
また、半導体素子１３４０ｄのコレクタ電極には、Ｍ端子である主端子１３２０ｍ，１３２０ｎから、積層基板１３３０の回路板１３３２ｄを経由して、外部電源からの中間電圧が印加されている。そして、半導体素子１３４０ａ（Ｔ１）をオフ状態にすると、オン状態であった半導体素子１３４０ｄ（Ｔ４）に出力電流が転流し、半導体素子１３４０ｄのおもて面にあるエミッタ電極から電流が出力される。
半導体素子１３４０ｄ（Ｔ４）のエミッタ電極から出力された電流は、エミッタ電極に接続された導電ポスト１３６４ａを経由してプリント基板１３６０の回路層１３６２ａに流入する。出力された電流は、さらに、導電ポスト１３６４ｃから、積層基板１３３０の回路板１３３２ｂに流入し、Ｕ端子の主端子１３２０ｉ，１３２０ｊから出力される。
また、半導体素子１３４０ｂのコレクタ電極には、Ｕ端子である主端子１３２０ｉ，１３２０ｊから、積層基板１３３０の回路板１３３２ｂを経由して、負荷が接続されている。そして、インバータが負の電圧極性を出力する場合には、半導体素子１３４０ｂ（Ｔ２）をオン状態にすると、半導体素子１３４０ｂのおもて面にあるエミッタ電極から電流が出力される。
半導体素子１３４０ｂ（Ｔ２）のエミッタ電極から出力された電流は、エミッタ電極に接続された導電ポスト１３６４ａを経由してプリント基板１３６０の回路層１３６２ｃに流入する。出力された電流は、さらに、導電ポスト１３６４ｄから、積層基板１３３０の回路板１３３２ｃに流入し、Ｎ端子の主端子１３２０ｅ，１３２０ｆから出力される。
また、半導体素子１３４０ｃ（Ｔ３）のコレクタ電極には、Ｕ端子である主端子１３２０ｉ，１３２０ｊから、積層基板１３３０の回路板１３３２ｂを経由して、負荷が接続されている。そして、半導体素子１３４０ｂ（Ｔ２）をオフ状態にすると、オン状態であった半導体素子１３４０ｃ（Ｔ３）に出力電流が転流する。
半導体素子１３４０ｃ（Ｔ３）のエミッタ電極から出力された電流は、エミッタ電極に接続された導電ポスト１３６４ａを経由してプリント基板１３６０の回路層１３６２ｆに流入する。出力された電流は、さらに、導電ポスト１３６４ｂから、積層基板１３３０の回路板１３３２ｄに流入し、Ｍ端子の主端子１３２０ｍ，１３２０ｎから出力される。
半導体ユニット１３００は、上記の各動作を適切に制御することにより、外部電源から入力された直流電力を交流電力に高効率に変換することができる。
半導体装置１０００は、図２及び図３に示したように、接続ユニット１２００を用いて、複数の半導体ユニット１３００が電気的に並列に接続されている。そこで、接続ユニット１２００の外部端子１２１０ａに外部電源の高電位端子を接続し、外部端子１２１０ｃに低電位端子を接続し、外部端子１２１０ｂに外部電源の中間電位端子を接続する。これにより、各半導体ユニット１３００ａ〜１３００ｄのＰ端子である主端子１３２０ａ，１３２０ｂと、外部端子１２１０ａが同電位となる。また、各半導体ユニット１３００ａ〜１３００ｄのＮ端子である主端子１３２０ｅ，１３２０ｆと、外部端子１２１０ｃが同電位となる。また、各半導体ユニット１３００ａ〜１３００ｄのＭ端子である主端子１３２０ｎ，１３２０ｍと、外部端子１２１０ｂが同電位となる。また、各半導体ユニット１３００ａ〜１３００ｄのＵ端子である主端子１３２０ｉ，１３２０ｊから出力される電流は合成されて、接続ユニット１２００の外部端子１２１０ｄから出力される。なお、各半導体ユニット１３００ａ〜１３００ｄの制御端子１３２０ｃ，１３２０ｄ，１３２０ｇ，１３２０ｈ，１３２０ｋ，１３２０ｌ，１３２０ｏ，１３２０ｐも、上記と同様に、接続ユニット１２００に設けられた回路層により、それぞれ並列に接続されている。そして、並列に接続された各制御端子１３２０ｃ，１３２０ｄ，１３２０ｇ，１３２０ｈ，１３２０ｋ，１３２０ｌ，１３２０ｏ，１３２０ｐは、半導体装置１０００に設けられた複数の外部制御端子１２２０のそれぞれに電気的に接続されている。
このような構成にすることにより、半導体装置１０００では、従来技術に比べ、配線のインダクタンスを低減することが可能となる。
具体例として、特許文献１に記載の３レベルインバータモジュール（外部端子等除く装置内部のインダクタンス：約３０ｎＨ）相当を構築した場合について述べる。まず、この従来のモジュールと同じ大きさで、第２の実施の形態の半導体装置１０００を構築すると、半導体ユニット１３００一つ当たりの内部のインダクタンスを約２０ｎＨにすることができる。次に、４つの半導体ユニット１３００の全体のインダクタンスは、４つの半導体ユニットを並列接続していることから、約５ｎＨ（＝２０ｎＨ／４）となる。一方、接続ユニット１２００のインダクタンスは、１０ｎＨ程度である。すなわち、半導体装置１０００の内部のインダクタンスは約１５ｎＨ（＝５ｎＨ＋１０ｎＨ）にすることができることから、従来技術に比べて装置内部のインダクタンスを大幅に低減することが可能となる。
さらに、このような構成にすることにより、半導体ユニット１３００では、半導体素子１３４０ａ〜１３３２ｄの間、特にＰ端子−Ｍ端子の間、Ｍ端子とＮ端子の間のインダクタンスを抑制することが可能となる。
これにより、３レベルインバータモジュールの高効率化が実現できた。さらに、積層基板１３３０上に配線用の導電層が不要となるため、半導体ユニット１３００の小型化が実現した。このように、半導体装置１０００は、電流の大容量化とインバータの高効率化の両立が可能となった。
また、半導体装置１０００は、定格容量に必要な数の半導体ユニット１３００を用意し、各定格容量毎の接続ユニット１２００を用意するだけで、電流の大容量化が可能となる。そのため、３レベルインバータモジュールの製造コストの低減も可能である。
さらに、本実施形態においては、各半導体ユニット１３００から、複数の接続端子１３２０ａ〜１３２０ｐが同一方向に突出させている。これにより、各半導体ユニット１３００を電気的に並列に接続する工程は、接続ユニット１２００の接続孔に各接続端子を一方向から挿入するだけで可能である。そのため、３レベルインバータモジュールの製造コス
トをさらに低減することができる。
第２の実施の形態においては、半導体素子としてＩＧＢＴを用いた場合を説明しているが、半導体素子はＩＧＢＴに限らず、例えば、パワーＭＯＳＦＥＴを用いることも可能である。なお、半導体素子としてパワーＭＯＳＦＥＴを用いた場合は、上述したおもて面の主電極はソース電極となり、裏面のコレクタ電極はドレイン電極となる。
すなわち、本出願の明細書及び特許請求の範囲において、「コレクタ電極」とはスイッチング素子である半導体素子の陽極側の電極の総称であり、「エミッタ電極」とはスイッチング素子である半導体素子の陰極側の電極の総称である。
また、第２の実施の形態において、半導体素子としてシリコン（Ｓｉ）半導体素子のみならず、炭化シリコン（ＳｉＣ）半導体素子や窒化ガリウム（ＧａＮ）半導体素子等のワイドバンドギャップ半導体素子を適用することもできる。ワイドバンドギャップ半導体素子は、Ｓｉ半導体素子と比較して、高速スイッチングが可能であり、これを用いて高速スイッチングを行うと、損失を減らすことができる。更に、高速スイッチングにより、キャリア周波数を上げることができるので、インバータモジュールに搭載されるコイルやコンデンサ等を小型化することができる。これにより、インバータモジュールの小型化とコストダウンを図ることができる。一方で、高速スイッチングを行うと、配線のインダクタンスにより、電圧の跳ね上がり等の悪影響が大きくなる。しかしながら、第２の実施の形態では配線のインダクタンスが低減できたため、効率的な高速スイッチングが可能となった。
［第３の実施の形態］
第１，第２の実施の形態では、半導体ユニット内部の半導体素子及びダイオード（なお、以下においてこれらを「半導体チップ」と総称する場合がある）への配線部材が、複数の導電ポスト及びプリント基板を含む場合について説明した。第３の実施の形態では、積層基板に設けられた半導体ユニット内部の半導体チップへの配線部材が、複数のワイヤを含む場合について、図９を用いて説明する。
図９は、第３の実施の形態の配線部材が複数のワイヤを含む場合の積層基板を示す図である。
積層基板２３３０は、第２の実施の形態の積層基板１３３０と同様の構成をなしている。具体的には、積層基板２３３０は、セラミックス等で構成された絶縁板１３３１と、回路板１３３２ａ〜１３３２ｄとを有し、さらに、回路板１３３２ｅ〜１３３２ｌを有する。そして、絶縁板１３３１の主面（おもて面）に、回路板１３３２ａ〜１３３２ｌが配置されている。また、積層基板２３３０は、絶縁板１３３１の主面と反対側の面（裏面）に、金属板（図示を省略）を有する。
回路板１３３２ａ〜１３３２ｌは、導電材料で形成されており、互いに電気的に絶縁して、絶縁板１３３１の主面に配置されている。積層基板２３３０は、例えばＤＣＢ基板やＡＭＢ基板を用いることができる。
このうち、回路板１３３２ａ，１３３２ｂには、ＩＧＢＴである半導体素子１３４０ａ，１３４０ｂが配置されている。また、回路板１３３２ｂ，１３３２ｄには、逆阻止型ＩＧＢＴである半導体素子１３４０ｃ，１３４０ｄが配置されている。なお、半導体素子１３４０ａ〜１３４０ｄの裏面のコレクタ電極は、回路板１３３２ａ，１３３２ｂ，１３３２ｄと、導電性接合材を用いて電気的に接続されている。さらに、回路板１３３２ａ，１３３２ｂ，１３３２ｄには、主端子１３２０ａ，１３２０ｂ，１３２０ｉ，１３２０ｊ，１３２０ｎ，１３２０ｍが配置されている。主端子１３２０ａ，１３２０ｂ，１３２０ｉ
，１３２０ｊ，１３２０ｎ，１３２０ｍも、回路板１３３２ａ，１３３２ｂ，１３３２ｄと、導電性接合材を用いて電気的に接続されている。
また、回路板１３３２ａ，１３３２ｂには、ＳＢＤであるダイオード１３５０ａ〜１３５０ｄ，１３５０ｇ〜１３５０ｊが配置されている。なお、ダイオード１３５０ａ〜１３５０ｄ，１３５０ｇ〜１３５０ｊの裏面のカソード電極は、回路板１３３２ａ，１３３２ｂと、導電性接合材を用いて電気的に接続されている。
さらに、回路板１３３２ｃ，１３３２ｅ〜１３３２ｌには、主端子１３２０ｅ，１３２０ｆと、制御端子１３２０ｈ，１３２０ｇ，１３２０ｋ，１３２０ｌ，１３２０ｐ，１３２０ｏ，１３２０ｃ，１３２０ｄとが配置されている。また、主端子１３２０ｅ，１３２０ｆと、制御端子１３２０ｈ，１３２０ｇ，１３２０ｋ，１３２０ｌ，１３２０ｐ，１３２０ｏ，１３２０ｃ，１３２０ｄも、回路板１３３２ｃ，１３３２ｅ〜１３３２ｌと、導電性接合材を用いて電気的に接続されている。
半導体素子１３４０ａ〜１３４０ｄ及びダイオード１３５０ａ〜１３５０ｄ，１３５０ｇ〜１３５０ｊは、ワイヤ１３６５により電気的に接続されている。
具体的には、半導体素子１３４０ａのゲート電極と回路板１３３２ｌとがワイヤ１３６５により接続されており、半導体素子１３４０ａのエミッタ電極と回路板１３３２ｂ，１３３２ｋとがワイヤ１３６５により接続されている。半導体素子１３４０ｂのゲート電極と回路板１３３２ｅとがワイヤ１３６５により接続されており、半導体素子１３４０ｂのエミッタ電極と回路板１３３２ｃ，１３３２ｆとがワイヤ１３６５により接続されている。半導体素子１３４０ｃのゲート電極と回路板１３３２ｈとがワイヤ１３６５により接続されており、半導体素子１３４０ｃのエミッタ電極と回路板１３３２ｄ，１３２２ｇとがワイヤ１３６５により接続されている。半導体素子１３４０ｄのゲート電極と回路板１３３２ｉとがワイヤ１３６５により接続されており、半導体素子１３４０ｄのエミッタ電極と回路板１３３２ｂ，１３３２ｊとがワイヤ１３６５により接続されている。さらに、ダイオード１３５０ａ〜１３５０ｄのアノード電極は、回路板１３３２ｂにワイヤ１３６５により接続されている。ダイオード１３５０ｇ〜１３５０ｊのアノード電極は、回路板１３３２ｃとワイヤ１３６５により接続されている。
このような構成を有する積層基板２３３０は、第２の実施の形態と同様に、熱硬化性樹脂で構成される樹脂によりモールド成形されて、樹脂から接続端子１３２０ａ〜１３２０ｐが突出して、半導体ユニットが構成される。
このような半導体ユニットでは、Ｐ端子である主端子１３２０ａ，１３２０ｂに、外部電源の高電位端子を接続し、Ｎ端子である主端子１３２０ｅ，１３２０ｆに、外部電源の低電位端子を接続する。また、Ｍ端子である主端子１３２０ｍ，１３２０ｎには、外部電源の中間電位端子を接続する。そして、半導体ユニットの出力端子（Ｕ端子）である主端子１３２０ｉ，１３２０ｊに負荷（図示を省略）を接続する。これにより、半導体ユニットは、第２の実施の形態の半導体ユニット１３００と同様に、３レベルインバータとして機能する。
［第４の実施の形態］
まず、半導体装置により構成される様々な電力変換システムについて、図１０を用いて説明する。
なお、第４の実施の形態以降では、第２の実施の形態の半導体ユニット１３００を用いた場合を例に挙げて説明する。しかし、この場合に限らず、第３の実施の形態のように配線部材にワイヤを用いた場合も適用することができる。
図１０は、電力変換システムを構成する回路構成を示す回路図である。
図１０（Ａ）は、無停電電源装置１４００を、図１０（Ｂ），（Ｃ）は、太陽光発電用のインバータ装置２４００，３４００をそれぞれ表している。
無停電電源装置１４００は、図１０（Ａ）に示されるように、ＰＷＭ（Pulse Width Modulation）コンバータ１４１０と、直流電源１４２０と、ＰＷＭインバータ１４３０とにより構成されている。
ＰＷＭコンバータ１４１０は、コンバータ回路が構成されるように配線された半導体ユニット１３００を含む半導体装置１０００が用いられている。ＰＷＭコンバータ１４１０は、３つのアームにより構成されている。半導体素子Ｔ１（１３４０ａ）とダイオードＤ１（１３５０ａ〜１３５０ｆ）とが並列接続されたアーム（上アーム）と、半導体素子Ｔ２（１３４０ｂ）とダイオードＤ２（１３５０ｇ〜１３５０ｌ）とが並列接続されたアーム（下アーム）と有する。さらに、半導体素子Ｔ３，Ｔ４（１３４０ｃ，１３４０ｄ）が逆並列に接続されたアーム（中間アーム）を有する。
直流電源１４２０は、コンデンサＣ１，Ｃ２が直列に接続されている。
ＰＷＭインバータ１４３０は、インバータ回路が構成されるように配線された半導体ユニット１３００を含む半導体装置１０００が用いられている。ＰＷＭインバータ１４３０も、ＰＭＷコンバータ１４１０と同様に、３つのアームにより構成されている。半導体素子Ｔ１（１３４０ａ）とダイオードＤ１（１３５０ａ〜１３５０ｆ）とが並列接続されたアーム（上アーム）と、半導体素子Ｔ２（１３４０ｂ）とダイオードＤ２（１３５０ｇ〜１３５０ｌ）とが並列接続されたアーム（下アーム）と有する。さらに、半導体素子Ｔ３，Ｔ４（１３４０ｃ，１３４０ｄ）が逆並列に接続されたアーム（中間アーム）を有する。
このような無停電電源装置１４００は、商用電源がＰＷＭコンバータ１４１０に入力されると、ＰＷＭコンバータ１４１０により一旦制御された直流が直流電源１４２０に整流されて入力される。そして、ＰＭＷインバータ１４３０により直流電源１４２０からの直流が再度交流に逆変換されて負荷に電力を供給される。
太陽光発電用のインバータ装置２４００は、図１０（Ｂ）に示されるように、昇圧チョッパ２４１０と、直流電源２４２０と、ＰＷＭインバータ２４３０とを有する。
太陽光パネル２５００は、太陽光が照射されると発電して、電流（直流）を出力する。
昇圧チョッパ２４１０は、太陽光パネル２５００から出力される電圧を増大して安定化させる。このような昇圧チョッパ２４１０は、インダクタンスＬ１と、ダイオードＤ５と、パワーＭＯＳＦＥＴ等の半導体素子Ｔ５と、半導体素子Ｔ５に並列接続されたダイオードＤ６とを有する。
このような太陽光発電用のインバータ装置２４００は、太陽光が照射された太陽光パネル２５００で発電された電圧が、昇圧チョッパ２４１０により安定化されて、直流電源２４２０に整流されて入力される。そして、ＰＭＷインバータ２４３０により直流電源２４２０からの直流が交流に逆変換されて負荷に電力が供給される。
なお、太陽光発電用のインバータ装置２４００は、家庭用等の低電圧システムに用いられる場合が多い。
太陽光発電用のインバータ装置３４００は、メガソーラ等の大規模システムで利用されるものである。連携する系統の電圧が高いことから、インバータ装置２４００のような昇
圧チョッパ２４１０を備えていない。このような太陽光発電用のインバータ装置３４００は、図１０（Ｃ）に示されるように、インバータ装置２４００と同様に、直流電源３４２０と、ＰＷＭインバータ３４３０とを有し、さらに、昇圧トランスＴＲ１を有する。
このような太陽光発電用のインバータ装置３４００は、太陽光が照射された太陽光パネル３５００が発電して出力された直流が直流電源３４２０に整流されて入力される。そして、ＰＭＷインバータ３４３０により、直流電源３４２０からの直流が交流に逆変換される。そして、昇圧トランスＴＲ１により所望の高さの電圧に変換されて負荷に電力を供給する。
次に、このような電力変換システムを構成する各半導体装置における各半導体チップで発生する損失について、図１１を用いて説明する。
図１１（Ａ）は、無停電電源装置１４００のＰＷＭインバータ１４３０、及びインバータ装置２４００のＰＷＭインバータ２４３０の各半導体チップで発生する損失を表している。また、図１１（Ｂ）は、無停電電源装置１４００のＰＭＷコンバータ１４１０の各半導体チップで発生する損失を表している。さらに、図１１（Ｃ）は、インバータ装置３４００のＰＷＭインバータ３４３０の各半導体チップで発生する損失を表している。なお、各半導体チップで発生する損失は、電流が通過する際の導通損失と、ターンオン動作やターンオフ動作、逆回復動作の際に発生するスイッチング損失とがある。図１１では、同一の出力電流、スイッチング周波数を使用した場合のものであって、各損失は、すべての合計損失を１００％として正規化している。
ＰＷＭインバータ１４３０及びＰＷＭインバータ２４３０では、図１１（Ａ）に示されるように、３種の半導体チップのうち、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の損失が最も大きく、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）の損失が最も小さい。これは、ＰＷＭインバータ１４３０では、一般的に、０．９〜１．０の高力率であるために上・下アームのＦＷＤ及び中間アームの逆阻止型ＩＧＢＴの導通率が小さく、主な損失源は、上・下アームのＩＧＢＴであるためである。
ＰＭＷコンバータ１４１０では、図１１（Ｂ）に示されるように、３種の半導体チップのうち、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）の損失が中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の損失よりも大きく、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の損失はほぼゼロである。ＰＷＭコンバータ１４１０では、上・下アームのＦＷＤと中間アームの逆阻止型ＩＧＢＴにより昇圧動作が行われる。このため、上・下アームのＦＷＤや中間アームの逆阻止型ＩＧＢＴでの損失が支配的になる。
インバータ装置３４００のＰＷＭインバータ３４３０では、図１１（Ｃ）に示されるように、３種の半導体チップのうち、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）と中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の損失が、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）の損失よりも大きい。ＰＷＭインバータ３４３０は、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の導通率が下がり、中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の導通率が上がる。このため、ＰＷＭインバータ３４３０は、ＰＭＷインバータ１４３０よりも、中間アームの逆阻止型ＩＧＢＴの損失比率が大きくなる。
このように、図１１から、第１〜第３の実施の形態における半導体装置は、その用途や使用条件によって、半導体ユニット内部のそれぞれの半導体チップで発生する損失が異なることが分かる。また、第１〜第３の実施の形態における半導体装置では、複数の半導体ユニットが所定の位置にセットされると、各半導体チップの配置位置、運転条件によって、特定の半導体チップのみが発熱し、半導体装置の発熱にむらが生じる場合がある。発熱
にむらが生じた場合、発熱が集中している箇所において半導体装置の温度が上昇する恐れがある。
そこで、半導体装置の用途、使用条件等に応じて、半導体装置の発熱のむらの発生を抑制するように、複数の半導体ユニットを配置するようにした。
以下では、ＰＷＭインバータ１４３０（もしくはＰＷＭインバータ２４３０）として利用する場合（図１１（Ａ）に対応）について、図１２を用いて説明する。
図１２は、第４の実施の形態のＰＷＭインバータ１４３０における、各半導体ユニットの配置を示す上面図である。
ＰＷＭインバータ１４３０は、第２の実施の形態の半導体ユニット１３００ａ〜１３００ｄが、例えば、４つ配置されている。なお、図１２では、半導体ユニット１３００ａ〜１３００ｄに配置された半導体チップ（半導体素子及びダイオード）のみを表している。また、半導体ユニット１３００ａの半導体チップのみ符号を付し、他の半導体ユニット１３００ｂ〜１３００ｄの半導体チップの符号は省略している。
ＰＷＭインバータ１４３０は、図１１（Ａ）に示したように、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の損失が最も大きく、次に、中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の損失が大きい。このため、ＰＷＭインバータ１４３０では、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の発熱が最も大きく、次いで、中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の発熱が大きい。
そこで、ＰＷＭインバータ１４３０では、半導体素子Ｔ１，Ｔ２が外側に、半導体素子Ｔ３，Ｔ４が内側になるように半導体ユニット１３００ａ〜１３００ｄを配置している。具体的には、半導体ユニット１３００ａ，１３００ｂでは、半導体素子Ｔ１，Ｔ２が図中左側（外側）に、半導体素子Ｔ３，Ｔ４が図中右側（内側）に位置するように配置されている。また、半導体ユニット１３００ｃ，１３００ｄでは、半導体素子Ｔ１，Ｔ２が図中右側（外側）に、半導体素子Ｔ３，Ｔ４が図中左側（内側）に位置するように配置されている。
このように本実施の形態のＰＷＭインバータ１４３０では、発熱量が多い半導体素子Ｔ１，Ｔ２がＰＷＭインバータ１４３０の外側に位置するように、半導体ユニット１３００ａ〜１３００ｄを回転させて配置した。これにより、ＰＷＭインバータ１４３０の発熱箇所が分散され、ＰＷＭインバータ１４３０の温度上昇が抑制される。このため、さらに信頼性の高いＰＷＭインバータ１４３０が実現できる。
［第５の実施の形態］
第５の実施の形態では、ＰＷＭインバータ１４３０として用いる場合に、半導体ユニット１３００ａ〜１３００ｂの配置を第４の実施の形態とは異ならせた場合について、図１３を用いて説明する。
図１３は、第５の実施の形態のＰＷＭインバータ１４３０における、各半導体ユニットの配置を示す上面図である。
第５の実施の形態のＰＷＭインバータ１４３０は、第４の実施の形態と同様、半導体ユニット１３００ａ〜１３００ｄが、例えば、４つ配置されている。そして、第５の実施の形態のＰＷＭインバータ１４３０は、第４の実施の形態のＰＷＭインバータ１４３０の半導体ユニット１３００ｂ，１３００ｃをそれぞれ図中反時計回りに９０度回転させたものである。
第５の実施の形態では、半導体ユニット１３００ａ〜１３００ｄが順に９０度ずつ回転
した状態であるために、半導体ユニット１３００ａ〜１３００ｄ間で半導体素子Ｔ１，Ｔ２が隣り合うことを防ぐことができる。このため、ＰＷＭインバータ１４３０の発熱箇所がさらに分散され、より信頼性の高いＰＷＭインバータ１４３０が実現できる。
［第６の実施の形態］
第６の実施の形態では、半導体装置を無停電電源装置１４００のＰＷＭコンバータ１４１０として利用する場合について、図１４を用いて説明する。
図１４は、第６の実施の形態のＰＷＭコンバータ１４１０における、各半導体ユニットの配置を示す上面図である。
ＰＷＭコンバータ１４１０では、第２の実施の形態の半導体ユニット１３００ａ〜１３００ｄが、例えば、４つ配置されている。
ＰＷＭコンバータ１４１０は、図１１（Ｂ）に示したように、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）並びに中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の損失が大きい。また、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の損失はほぼゼロである。このため、ＰＷＭコンバータ１４１０では、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）並びに中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の発熱が大きく、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の発熱はほぼゼロである。
そこで、本実施の形態のＰＷＭコンバータ１４１０では、ダイオードＤ１，Ｄ２及び半導体素子Ｔ３，Ｔ４が外側に、半導体素子Ｔ１，Ｔ２が内側に位置するように半導体ユニット１３００ａ〜１３００ｄを配置している。
具体的には、半導体ユニット１３００ａ，１３００ｂでは、半導体素子Ｔ３，Ｔ４及びダイオードＤ１，Ｄ２が図中左側（外側）に、半導体素子Ｔ１，Ｔ２が図中右側（内側）に位置するように配置されている。また、半導体ユニット１３００ｃ，１３００ｄでは、半導体素子Ｔ３，Ｔ４及びダイオードＤ１，Ｄ２が図中右側（外側）に、半導体素子Ｔ１，Ｔ２が図中左側（内側）に位置するように配置されている。
このように本実施の形態のＰＷＭコンバータ１４１０では、発熱が多いダイオードＤ１，Ｄ２及び半導体素子Ｔ３，Ｔ４がＰＷＭコンバータ１４１０の外側に位置するように、半導体ユニット１３００ａ〜１３００ｄを回転させて配置した。これにより、ＰＷＭコンバータ１４１０の発熱箇所が分散され、ＰＷＭコンバータ１４１０の温度上昇が抑制される。このため、さらに信頼性の高いＰＷＭコンバータ１４１０が実現できる。
なお、第６の実施の形態のＰＷＭコンバータ１４１０についても、第５の実施の形態のＰＷＭインバータ１４３０と同様に、半導体ユニット１３００ｂ，１３００ｃをそれぞれ図中反時計回りに９０度回転させることができる。
また、インバータ装置３４００のＰＷＭインバータ３４３０は、図１１（Ｃ）に示したように、中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）並びに上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）が、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）よりも損失が大きい。このため、ＰＷＭインバータ３４３０の半導体ユニット１３００ａ〜１３００ｄも、図１４のように配置させることで、温度上昇を抑制することができる。
［第７の実施の形態］
第７の実施の形態では、半導体装置をＰＷＭコンバータ１４１０として利用して、半導体ユニット１３００ａ〜１３００ｂの各半導体チップの配置を第６の実施の形態とは異ならせた場合について、図１５を用いて説明する。
図１５は、第７の実施の形態のＰＷＭコンバータ１４１０における、各半導体ユニットの配置を示す上面図である。
第７の実施の形態のＰＷＭコンバータ１４１０では、第２の実施の形態の半導体ユニット１３００ａ〜１３００ｄが、例えば、４つ配置されている。なお、図１５でも、半導体ユニット１３００ａ〜１３００ｄに配置された半導体チップ（半導体素子及びダイオード）のみを表している。また、半導体ユニット１３００ａの半導体チップのみ符号を付し、他の半導体ユニット１３００ｂ〜１３００ｄの半導体チップの符号は省略している。
既述の通り、図１１（Ｂ）から、無停電電源装置１４００のＰＷＭコンバータ１４１０では、上・下アームのＦＷＤ（ダイオードＤ１，Ｄ２）の発熱が中間アームの逆阻止型ＩＧＢＴ（半導体素子Ｔ３，Ｔ４）の発熱よりも大きく、上・下アームのＩＧＢＴ（半導体素子Ｔ１，Ｔ２）の発熱はほぼゼロであることが考えられる。
そこで、第７の実施の形態のＰＷＭコンバータ装置１４１０では、半導体ユニット１３００ａ〜１３００ｄにおいて、ダイオードＤ１，Ｄ２と半導体素子Ｔ１，Ｔ２との配置位置をそれぞれ入れ替える。さらに、ダイオードＤ１，Ｄ２が外側に、半導体素子Ｔ３，Ｔ４が内側に位置するように半導体ユニット１３００ａ〜１３００ｄを配置している。
具体的には、ダイオードＤ１，Ｄ２と半導体素子Ｔ１，Ｔ２との配置位置をそれぞれ入れ替えた半導体ユニット１３００ａ，１３００ｂでは、ダイオードＤ１，Ｄ２が図中左側（外側）に、半導体素子Ｔ３，Ｔ４が図中右側（内側）に位置するように配置されている。また、ダイオードＤ１，Ｄ２と半導体素子Ｔ１，Ｔ２との配置位置をそれぞれ入れ替えた半導体ユニット１３００ｃ，１３００ｄでは、ダイオードＤ１，Ｄ２が図中右側（外側）に、半導体素子Ｔ３，Ｔ４が図中左側（内側）に位置するように配置されている。
本実施の形態のＰＷＭコンバータ１４１０では、第６の実施の形態と同様に、半導体素子Ｔ３，Ｔ４よりも発熱が多いダイオードＤ１，Ｄ２がＰＷＭコンバータ１４１０の外側に位置するように、半導体ユニット１３００ａ〜１３００ｄを回転させて配置した。これにより、ＰＷＭコンバータ１４１０の発熱箇所が分散され、ＰＷＭコンバータ１４１０の温度上昇が抑制される。このため、さらに信頼性の高いＰＷＭコンバータが実現できる。
なお、第１〜第７の実施の形態は一例であって、これに限定されるものではない。例えば、第１の実施の形態では、２個の半導体ユニットを例示して説明し、第２〜第７の実施の形態では、４個の半導体ユニットを例示して説明したが、半導体ユニットは、３個、または５個以上であっても構わない。
また、複数の半導体ユニットは、すべてが同じ内部構造である必要はなく、内部構造が線対称または点対称となるような構造でも構わない。
また、半導体ユニットに実装される半導体素子は、各アームに１チップではなく、複数個並列に接続して大容量化を図ることも可能である。
また、半導体ユニットの配線部材は、例えば、リードフレーム等を適用することができる。
また、一つの半導体ユニットに、複数の積層基板を備えていても構わない。
なお、第１〜第７の実施の形態においては、中間アームに逆耐圧を有する逆阻止型ＩＧＢＴを用いている場合について説明したが、通常のＩＧＢＴ及びＦＷＤを逆並列接続したものを更に逆直列に接続した、双方向スイッチを中間アームに用いることもできる。
また、半導体装置の構成は単相のブリッジ接続構成としているが、３相ないしそれ以上の複数相を一括して内蔵させることも可能である。
１００ 半導体装置
１１０ ケース
１２０ 接続ユニット
１２１ａ〜１２１ｄ 外部端子
１２２ 接続孔
１３０ａ，１３０ｂ 半導体ユニット
１３１ 積層基板
１３２ 回路板
１３３ 半導体素子
１３４ 導電ポスト
１３５ 主端子
１３６ 制御端子
１３７ プリント基板
１３８ 貫通孔
１３９ 絶縁板
１４０ 金属板

Claims (11)

  1. 一方の側に配置された複数の半導体素子と、
    前記一方の側に対向する他方の側に配置された複数の逆阻止型ＩＧＢＴと、
    前記複数の半導体素子と前記複数の逆阻止型ＩＧＢＴの間に配置された複数のダイオードと、を有する半導体ユニットであって、
    前記複数の半導体素子、前記複数の逆阻止型ＩＧＢＴおよび前記複数のダイオードを電気的に接続して３レベルインバータ回路を形成され、かつ、
    第１の前記半導体素子と第１の前記ダイオードが並列接続された上アームと、
    第２の前記半導体素子と第２の前記ダイオードが並列接続された下アームと、
    第１および第２の前記逆阻止型ＩＧＢＴが逆並列に接続され、前記上アームと前記下アームとの間の導電体に電気的に接続された中間アームと、
    を備え、かつ、
    前記上アームに接続されたＰ端子と、
    前記下アームに接続されたＮ端子と、
    前記上アームと前記下アームとの間の導電体に接続された出力端子と、
    前記中間アームに接続され中間電位であるＭ端子と、を有し、
    前記Ｐ端子、前記Ｎ端子、前記出力端子および前記Ｍ端子が、前記半導体ユニットの外周近傍に配置され、かつ、
    前記Ｐ端子と前記Ｎ端子が前記第１の前記半導体素子および前記第２の前記半導体素子を挟んで対向して配置されている半導体ユニット。
  2. 前記Ｐ端子および前記Ｍ端子が近傍に列状に配置され、
    前記Ｎ端子および前記出力端子が近傍に列状に配置され、
    前記Ｐ端子および前記Ｍ端子の列が、前記Ｎ端子および前記出力端子の列に対向して配置されている請求項１に記載の半導体ユニット。
  3. 第１の前記半導体素子および第１の前記ダイオードが載置され、前記Ｐ端子と接続された第１の回路板と、
    前記Ｎ端子と接続された第２の回路板と、
    第２の前記逆阻止型ＩＧＢＴが載置され、前記Ｍ端子に接続された第３の回路板と、
    第２の前記半導体素子、第２の前記ダイオードおよび第１の前記逆阻止型ＩＧＢＴが載置され、前記出力端子に接続された第４の回路板と、
    を備え、
    前記第１の回路板は、前記第３の回路板の近傍に対向して配置され、
    前記第４の回路板は、前記第１の回路板および前記第３の回路板の近傍に対向して配置され、
    前記第２の回路板は、前記第４の回路板の近傍に対向して配置され、
    前記Ｐ端子、前記第１の回路板、第１の前記半導体素子、前記第４の回路板および前記出力端子を経由する電流経路が形成され、かつ、
    前記Ｍ端子、前記第３の回路板、第２の前記逆阻止型ＩＧＢＴ、前記第４の回路板および前記出力端子を経由する電流経路が形成され、かつ、
    前記出力端子、前記第４の回路板、第２の前記半導体素子、前記第２の回路板および前記Ｎ端子を経由する電流経路が形成され、かつ、
    前記Ｍ端子、前記第３の回路板、第１の前記逆阻止型ＩＧＢＴ、前記第４の回路板および前記出力端子を経由する電流経路が形成された請求項２に記載の半導体ユニット。
  4. 請求項１から３のいずれか１項に記載の前記半導体ユニットを複数有し、略同一平面に並んで配置された半導体ユニット群と、
    前記半導体ユニット群を構成するそれぞれの前記半導体ユニットを電気的に並列に接続する接続ユニットと、を備え、
    前記半導体ユニットの前記逆阻止型ＩＧＢＴが他の前記半導体ユニットの前記逆阻止型ＩＧＢＴの近傍となるように前記半導体ユニットを配置した半導体装置。
  5. 前記接続ユニットは、４つの前記半導体ユニットを電気的に並列に接続し、
    前記半導体ユニットは、縦横２列ずつ配置された請求項４に記載の半導体装置。
  6. 各前記半導体ユニットが、前記複数の半導体素子を外側になるように、かつ、前記複数の逆阻止型ＩＧＢＴを内側になるように、配置された請求項４または５に記載の半導体装置。
  7. 各前記半導体ユニットが、前記複数の半導体素子を内側になるように、かつ、前記複数の逆阻止型ＩＧＢＴを外側になるように、配置された請求項４または５に記載の半導体装置。
  8. 前記半導体ユニットに対して、隣接する他の前記半導体ユニットが順に９０度回転して配置されている請求項６に記載の半導体装置。
  9. 前記半導体ユニットに対して、隣接する他の前記半導体ユニットが順に９０度回転して配置されている請求項７に記載の半導体装置。
  10. 請求項４、５、６、８のいずれか一項に記載の半導体装置をＰＷＭインバータとして搭載した無停電電源装置。
  11. 請求項４、５、７、９の内いずれか一項に記載の半導体装置をＰＷＭコンバータとして搭載した無停電電源装置。
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