JP2016123259A - 半導体装置 - Google Patents
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Abstract
Description
[第1の実施の形態]
図1は、第1の実施の形態の半導体装置を説明するための図である。
3レベルインバータ回路を備えた半導体装置100は、図1に示されるように、複数(2つ)の半導体ユニット130a,130bと、半導体ユニット130a,130bを電気的に並列に接続する接続ユニット120とを備える。さらに、半導体装置100は、ケース110を備える。
第2の実施の形態の半導体装置について、図2〜図8を用いて説明する。
図2は、第2の実施の形態の半導体装置を示す図であり、図2(A)は半導体装置の上面図、図2(B)は図2(A)の一点鎖線X−Xにおける断面図である。
半導体装置1000は、4つの半導体ユニット1300a〜1300dと、各半導体ユニット1300a〜1300dを電気的に並列に接続する接続ユニット1200とを有する。さらに、半導体装置1000は、半導体ユニット1300a〜1300dを収納するケース1100を有する。
なお、以下では、半導体ユニット1300a〜1300dの総称として、半導体ユニット1300と表す。また、半導体ユニット1300に設けられた主端子及び制御端子の総称として、接続端子と表す。
半導体ユニット1300は、熱硬化性樹脂で構成される樹脂1310によりモールド成形されており、樹脂1310から接続端子1320a〜1320pが突出している。
図5は、第2の実施の形態の半導体装置が備える半導体ユニットを示す図である。
半導体ユニット1300は、積層基板1330と、複数の半導体素子1340a〜1340dと、配線部材であるプリント基板1360及び複数の導電ポスト1364a〜1364dと、を備える。
図6は、第2の実施の形態の半導体装置が備える半導体ユニットの積層基板、半導体素子及びダイオードを示す図である。
積層基板1330は、セラミックスなどで構成された絶縁板1331と、回路板1332a〜1332dを有する。そして、絶縁板1331の主面(おもて面)に、回路板1332a〜1332dが配置されている。また、積層基板1330は、絶縁板1331の主面と反対側の面(裏面)に、金属板1333を有する。
この際の積層基板1330に対する導電ポスト1364a〜1364dの接続位置について図5〜図8を用いて説明する。
なお、図7は、図5で示した半導体ユニット1300の上面図であって、積層基板1330が備える構成については破線で示している。
複数の導電ポスト1364aは、半導体素子1340a〜1340d及びダイオード1350a〜1350lのおもて面にある電極に電気的に接続されている。具体的には、導電ポスト1364aは、半導体素子1340a〜1340dの主電極(エミッタ電極)とゲート電極にそれぞれ電気的に接続されている。また、導電ポスト1364aは、ダイオード1350a〜1350lのアノード電極にそれぞれ接続されている。
半導体装置1000は、図2及び図3に示したように、接続ユニット1200を用いて、複数の半導体ユニット1300が電気的に並列に接続されている。そこで、接続ユニット1200の外部端子1210aに外部電源の高電位端子を接続し、外部端子1210cに低電位端子を接続し、外部端子1210bに外部電源の中間電位端子を接続する。これにより、各半導体ユニット1300a〜1300dのP端子である主端子1320a,1320bと、外部端子1210aが同電位となる。また、各半導体ユニット1300a〜1300dのN端子である主端子1320e,1320fと、外部端子1210cが同電位となる。また、各半導体ユニット1300a〜1300dのM端子である主端子1320n,1320mと、外部端子1210bが同電位となる。また、各半導体ユニット1300a〜1300dのU端子である主端子1320i,1320jから出力される電流は合成されて、接続ユニット1200の外部端子1210dから出力される。なお、各半導体ユニット1300a〜1300dの制御端子1320c,1320d,1320g,1320h,1320k,1320l,1320o,1320pも、上記と同様に、接続ユニット1200に設けられた回路層により、それぞれ並列に接続されている。そして、並列に接続された各制御端子1320c,1320d,1320g,1320h,1320k,1320l,1320o,1320pは、半導体装置1000に設けられた複数の外部制御端子1220のそれぞれに電気的に接続されている。
具体例として、特許文献1に記載の3レベルインバータモジュール(外部端子等除く装置内部のインダクタンス:約30nH)相当を構築した場合について述べる。まず、この従来のモジュールと同じ大きさで、第2の実施の形態の半導体装置1000を構築すると、半導体ユニット1300一つ当たりの内部のインダクタンスを約20nHにすることができる。次に、4つの半導体ユニット1300の全体のインダクタンスは、4つの半導体ユニットを並列接続していることから、約5nH(=20nH/4)となる。一方、接続ユニット1200のインダクタンスは、10nH程度である。すなわち、半導体装置1000の内部のインダクタンスは約15nH(=5nH+10nH)にすることができることから、従来技術に比べて装置内部のインダクタンスを大幅に低減することが可能となる。
第1,第2の実施の形態では、半導体ユニット内部の半導体素子及びダイオード(なお、以下においてこれらを「半導体チップ」と総称する場合がある)への配線部材が、複数の導電ポスト及びプリント基板を含む場合について説明した。第3の実施の形態では、積層基板に設けられた半導体ユニット内部の半導体チップへの配線部材が、複数のワイヤを含む場合について、図9を用いて説明する。
積層基板2330は、第2の実施の形態の積層基板1330と同様の構成をなしている。具体的には、積層基板2330は、セラミックス等で構成された絶縁板1331と、回路板1332a〜1332dとを有し、さらに、回路板1332e〜1332lを有する。そして、絶縁板1331の主面(おもて面)に、回路板1332a〜1332lが配置されている。また、積層基板2330は、絶縁板1331の主面と反対側の面(裏面)に、金属板(図示を省略)を有する。
具体的には、半導体素子1340aのゲート電極と回路板1332lとがワイヤ1365により接続されており、半導体素子1340aのエミッタ電極と回路板1332b,1332kとがワイヤ1365により接続されている。半導体素子1340bのゲート電極と回路板1332eとがワイヤ1365により接続されており、半導体素子1340bのエミッタ電極と回路板1332c,1332fとがワイヤ1365により接続されている。半導体素子1340cのゲート電極と回路板1332hとがワイヤ1365により接続されており、半導体素子1340cのエミッタ電極と回路板1332d,1322gとがワイヤ1365により接続されている。半導体素子1340dのゲート電極と回路板1332iとがワイヤ1365により接続されており、半導体素子1340dのエミッタ電極と回路板1332b,1332jとがワイヤ1365により接続されている。さらに、ダイオード1350a〜1350dのアノード電極は、回路板1332bにワイヤ1365により接続されている。ダイオード1350g〜1350jのアノード電極は、回路板1332cとワイヤ1365により接続されている。
まず、半導体装置により構成される様々な電力変換システムについて、図10を用いて説明する。
図10(A)は、無停電電源装置1400を、図10(B),(C)は、太陽光発電用のインバータ装置2400,3400をそれぞれ表している。
PWMインバータ1430は、インバータ回路が構成されるように配線された半導体ユニット1300を含む半導体装置1000が用いられている。PWMインバータ1430も、PMWコンバータ1410と同様に、3つのアームにより構成されている。半導体素子T1(1340a)とダイオードD1(1350a〜1350f)とが並列接続されたアーム(上アーム)と、半導体素子T2(1340b)とダイオードD2(1350g〜1350l)とが並列接続されたアーム(下アーム)と有する。さらに、半導体素子T3,T4(1340c,1340d)が逆並列に接続されたアーム(中間アーム)を有する。
太陽光パネル2500は、太陽光が照射されると発電して、電流(直流)を出力する。
太陽光発電用のインバータ装置3400は、メガソーラ等の大規模システムで利用されるものである。連携する系統の電圧が高いことから、インバータ装置2400のような昇圧チョッパ2410を備えていない。このような太陽光発電用のインバータ装置3400は、図10(C)に示されるように、インバータ装置2400と同様に、直流電源3420と、PWMインバータ3430とを有し、さらに、昇圧トランスTR1を有する。
図11(A)は、無停電電源装置1400のPWMインバータ1430、及びインバータ装置2400のPWMインバータ2430の各半導体チップで発生する損失を表している。また、図11(B)は、無停電電源装置1400のPMWコンバータ1410の各半導体チップで発生する損失を表している。さらに、図11(C)は、インバータ装置3400のPWMインバータ3430の各半導体チップで発生する損失を表している。なお、各半導体チップで発生する損失は、電流が通過する際の導通損失と、ターンオン動作やターンオフ動作、逆回復動作の際に発生するスイッチング損失とがある。図11では、同一の出力電流、スイッチング周波数を使用した場合のものであって、各損失は、すべての合計損失を100%として正規化している。
以下では、PWMインバータ1430(もしくはPWMインバータ2430)として利用する場合(図11(A)に対応)について、図12を用いて説明する。
PWMインバータ1430は、第2の実施の形態の半導体ユニット1300a〜1300dが、例えば、4つ配置されている。なお、図12では、半導体ユニット1300a〜1300dに配置された半導体チップ(半導体素子及びダイオード)のみを表している。また、半導体ユニット1300aの半導体チップのみ符号を付し、他の半導体ユニット1300b〜1300dの半導体チップの符号は省略している。
第5の実施の形態では、PWMインバータ1430として用いる場合に、半導体ユニット1300a〜1300bの配置を第4の実施の形態とは異ならせた場合について、図13を用いて説明する。
第5の実施の形態のPWMインバータ1430は、第4の実施の形態と同様、半導体ユニット1300a〜1300dが、例えば、4つ配置されている。そして、第5の実施の形態のPWMインバータ1430は、第4の実施の形態のPWMインバータ1430の半導体ユニット1300b,1300cをそれぞれ図中反時計回りに90度回転させたものである。
第6の実施の形態では、半導体装置を無停電電源装置1400のPWMコンバータ1410として利用する場合について、図14を用いて説明する。
PWMコンバータ1410では、第2の実施の形態の半導体ユニット1300a〜1300dが、例えば、4つ配置されている。
第7の実施の形態では、半導体装置をPWMコンバータ1410として利用して、半導体ユニット1300a〜1300bの各半導体チップの配置を第6の実施の形態とは異ならせた場合について、図15を用いて説明する。
第7の実施の形態のPWMコンバータ1410では、第2の実施の形態の半導体ユニット1300a〜1300dが、例えば、4つ配置されている。なお、図15でも、半導体ユニット1300a〜1300dに配置された半導体チップ(半導体素子及びダイオード)のみを表している。また、半導体ユニット1300aの半導体チップのみ符号を付し、他の半導体ユニット1300b〜1300dの半導体チップの符号は省略している。
また、半導体ユニットに実装される半導体素子は、各アームに1チップではなく、複数個並列に接続して大容量化を図ることも可能である。
また、一つの半導体ユニットに、複数の積層基板を備えていても構わない。
110 ケース
120 接続ユニット
121a〜121d 外部端子
122 接続孔
130a,130b 半導体ユニット
131 積層基板
132 回路板
133 半導体素子
134 導電ポスト
135 主端子
136 制御端子
137 プリント基板
138 貫通孔
139 絶縁板
140 金属板
Claims (13)
- 複数の半導体ユニットと、
複数の前記半導体ユニットを電気的に並列に接続する接続ユニットと、
を備え、
前記半導体ユニットは、
絶縁板と、前記絶縁板の主面に配置された回路板とを有する積層基板と、
裏面が前記回路板に固定され、おもて面に主電極を有する複数の半導体素子と、
前記半導体素子の前記主電極に電気的に接続される配線部材と、
を有し、
前記積層基板と、前記半導体素子と、前記配線部材とにより、前記半導体ユニットの内部に3レベルインバータ回路が構成されている半導体装置。 - 前記配線部材は、前記積層基板の前記絶縁板の主面に対向して配置されたプリント基板と、前記プリント基板と前記半導体素子の前記主電極との間を電気的に接続する複数の導電ポストとを含む請求項1記載の半導体装置。
- 前記接続ユニットは、複数の外部端子を有する請求項1または2に記載の半導体装置。
- 複数の前記半導体ユニットは、略同一平面に並んで配置され、
前記接続ユニットは、並んで配置された複数の前記半導体ユニットを覆っている請求項1乃至3のいずれかに記載の半導体装置。 - 前記半導体ユニットは、一端が前記積層基板の前記回路板に固定され、他端が前記プリント基板の貫通孔から同一方向に突出している複数の主端子をさらに有し、
前記接続ユニットに複数の前記主端子の他端がそれぞれ挿入されて、前記接続ユニットと前記半導体ユニットとが電気的に並列に接続されている請求項2乃至4のいずれかに記載の半導体装置。 - 前記接続ユニットは、他のプリント基板またはバスバーである請求項2乃至5のいずれかに記載の半導体装置。
- 前記半導体ユニットは、前記半導体素子、前記プリント基板及び前記導電ポストが熱硬化性樹脂により封止されている請求項2乃至6のいずれかに記載の半導体装置。
- 複数の前記半導体ユニットを収納するケースをさらに備えた請求項1乃至7のいずれかに記載の半導体装置。
- 前記半導体素子は、裏面にコレクタ電極が設けられ、
前記回路板と前記コレクタ電極が電気的に接続されている請求項1乃至8のいずれかに記載の半導体装置。 - 前記配線部材は、前記半導体素子の前記主電極に接続される複数のワイヤを含む請求項1記載の半導体装置。
- 前記半導体素子の動作時の損失に応じて、発熱する前記半導体素子が分散されるように、前記半導体ユニットが配置される請求項1記載の半導体装置。
- 前記損失が最も大きい前記半導体素子が前記半導体装置の外周側に位置するように前記半導体ユニットが配置される請求項11記載の半導体装置。
- 前記損失に応じて、発熱する前記半導体素子が前記半導体ユニットの外周側に位置するように前記半導体素子が前記半導体ユニットに配置される請求項11記載の半導体装置。
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