JP6797849B2 - 電圧電流変換回路 - Google Patents

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Description

本発明の実施形態は、電圧電流変換回路に関する。
電圧電流変換回路では、電圧電流変換を行う抵抗によって生じる熱雑音電流により、信号対雑音比（ＳＮ比）が制限されてしまう。
したがって、電圧電流変換回路において、ＳＮ比を改善することが可能な回路構成が望まれている。
特許第２６６１５３０号公報
電圧電流変換回路において、ＳＮ比を改善することが可能な回路構成を提供する。
実施形態に係る電圧電流変換回路は、非反転入力及び反転入力の一方であり且つ入力電圧が印加される第１の入力と、非反転入力及び反転入力の他方である第２及び第３の入力とを有する増幅器と、第１の端子と、第２の端子と、前記増幅器の出力に接続された制御端子とを有するトランジスタと、前記トランジスタの第１の端子と交流的な接地点との間に直列に設けられた２以上の抵抗の直列接続と、を備え、前記トランジスタの第１の端子と前記直列接続との第１の接続点と、前記交流的な接地点と前記直列接続との第２の接続点と、前記２以上の抵抗の抵抗間の１以上の第３の接続点との中の所定の接続点が、前記増幅器の前記第２の入力に接続され、前記所定の接続点以外の接続点が、前記増幅器の前記第３の入力に接続されている。
第１の実施形態の第１の構成例に係る電圧電流変換回路の構成を示した電気回路図である。 第１の実施形態の第１の構成例に係る電圧電流変換回路の等価回路を示した図である。 第１の実施形態の第２の構成例に係る電圧電流変換回路の構成を示した電気回路図である。 第１の実施形態の第２の構成例に係る電圧電流変換回路の等価回路を示した図である。 第２の実施形態に係る電圧電流変換回路の構成例を示した電気回路図である。 第３の実施形態の第１の構成例に係る電圧電流変換回路の構成を示した電気回路図である。 第３の実施形態の第２の構成例に係る電圧電流変換回路の構成を示した電気回路図である。 第３の実施形態の第３の構成例に係る電圧電流変換回路の構成を示した電気回路図である。 第４の実施形態に係る電圧電流変換回路の構成例を示した電気回路図である。 第５の実施形態に係り、図１、図３、図６、図７及び図８で用いる増幅器の具体例を示した電気回路図である。 第５の実施形態に係り、図５及び図９で用いる増幅器の具体例を示した電気回路図である。 第６の実施形態に係り、第１の実施形態で説明した事項を一般化した電気回路図である。 第６の実施形態に係り、第２の実施形態で説明した事項を一般化した電気回路図である。 第６の実施形態に係り、第３の実施形態で説明した事項を一般化した電気回路図である。 第６の実施形態に係り、第４の実施形態で説明した事項を一般化した電気回路図である。 図１に示した電圧電流変換回路の変更例の構成を示した電気回路図である。 図８に示した電圧電流変換回路の変更例の構成を示した電気回路図である。
以下、図面を参照して実施形態を説明する。
（実施形態１）
図１は、第１の実施形態の第１の構成例に係る電圧電流変換回路の構成を示した電気回路図である。
図１に示す電圧電流変換回路は、増幅器Ａ１と、トランジスタＭ１と、抵抗Ｒ１及びＲ２と、電流源Ｉｂ１と、キャパシタＣｄｃと、抵抗Ｒｂとを備えている。
増幅器Ａ１は、第１の入力１、第２の入力２及び第３の入力３を有している。第１の入力１は非反転入力（＋入力）であり、第２の入力２及び第３の入力３は反転入力（−入力）である。第１の入力１には、キャパシタＣｄｃを介して入力電圧信号が入力される。
トランジスタＭ１は、Ｎ型ＭＯＳトランジスタであり、ゲート端子（制御端子）、ソース端子（第１の端子）及びドレイン端子（第２の端子）を有している。ゲート端子は、増幅器Ａ１の出力に接続されている。
抵抗Ｒ１及びＲ２は、トランジスタのソース端子と交流的接地点ＡＣ−ＧＮＤとの間に直列に接続されている。交流的接地点ＡＣ−ＧＮＤと抵抗Ｒ２との接続点は、増幅器Ａ１の第２の入力２に接続されている。トランジスタのソース端子と抵抗Ｒ１との接続点は、増幅器Ａ１の第３の入力３に接続されている。
電流源Ｉｂ１は、トランジスタＭ１にバイアス電流を供給するものであり、トランジスタＭ１のソース端子と電源Ｖｓｓとの間に接続されている。
キャパシタＣｄｃは、入力信号電圧Ｖｉｎの交流成分のみを通過させて、交流成分を増幅器Ａ１の第１の入力１に供給するＤＣカット用のものである。
抵抗Ｒｂは、交流的接地点ＡＣ−ＧＮＤのバイアス電圧を増幅器Ａ１の第１の入力１に印加するためのものである。
図１に示した電圧電流変換回路により、入力信号電圧ＶｉｎがトランジスタＭ１に流れる電流Ｉｏｕｔに変換される。
なお、図１に示した例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝Ｒ２＝Ｒｏとし、増幅器Ａ１の第１の入力１から出力への利得を＋Ａ、第２の入力２及び第３の入力３から出力への利得をいずれも−Ａ／２としている。
図２は、図１の等価回路を示した図である。ここで、Inoise は抵抗Ｒ１＋抵抗Ｒ２による熱雑音電流を表す。つまり、
Inoise = {4kT/(2Ro)}1/2 (1)
となる。図２より、増幅器Ａ１の第２の入力２には等価的にゼロが入力されるため、以下の式
(Vin-Vout/2)Agm = Vout/(2Ro) + Inoise (2)
Iout ＝ (Vin-Vout/2)Agm (3)
が得られる。
増幅器の利得Ａが大きいので、近似的に
Vout = 2Vin (4)
Iout = Vin/Ro + Inoise = Vin/Ro + {4kT/(2Ro)}1/2 (5)
となる。
上述した式（４）より、ＶｏｕｔはＶｉｎの２倍となる。このとき、Ｖｏｕｔが抵抗２Ｒｏに印加されて電圧電流変換が行われるため、式（５）のように信号電流はＶｉｎ／Ｒｏとなり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。
図３は、本実施形態の第２の構成例に係る電圧電流変換回路の構成を示した電気回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
本構成例では、増幅器Ａ１の第２の入力２が抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。本構成例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝４Ｒｏ／３、Ｒ２＝２Ｒｏ／３とし、増幅器Ａ１の第１の入力１から出力への利得を＋Ａ、第２の入力２から出力への利得を−３Ａ／４、第３の入力３から出力への利得を−Ａ／４としている。
図４は、図３の等価回路を示した図である、ここで、ここで、Inoise1 及び Inoise2 はそれぞれ、抵抗Ｒ１及びＲ２による熱雑音電流を表す。つまり、
Inoise1 = {4kT/(4Ro/3)}1/2 (6)
Inoise2 = {4kT/(2Ro/3)}1/2 (7)
となる。図４より、以下の式
[A{Vin - (3Vf + Vout)/4} - Vout]gm = Iout (8)
[A{Vin - (3Vf + Vout)/4} - Vout]gm = 3(Vout - Vf)/(4Ro) + Inoise1 (9)
3(Vout - Vf)/(4Ro) + Inoise1 = 3Vf/(2Ro) + Inoise2 (10)
が得られる。
増幅器の利得Ａが大きく、Inoise1 とInoise2 とは無相関の雑音なので、近似的に、
Vout = 2Vin (11)
Iout = Vin/Ro + {3kT/(Ro)}1/2 (12)
となる。
上述した式（１１）より、ＶｏｕｔはＶｉｎの２倍となる。このとき、Ｖｏｕｔが抵抗２Ｒｏに印加されて電圧電流変換が行われるため、式（１２）のように信号電流はＶｉｎ／Ｒｏとなり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{３ｋＴ/(Ｒｏ)}1/2 ととなり、従来の（３／４）1/2 に低減する。
以上のように、本実施形態によれば、電圧電流変換回路において、電圧電流変換用の抵抗による雑音を低減することができ、ＳＮ比を改善することが可能となる。
（実施形態２）
図５は、第２の実施形態に係る電圧電流変換回路の構成例を示した電気回路図である。
図５に示す電圧電流変換回路は、増幅器Ａ１と、トランジスタＭ１及びＭ２と、抵抗Ｒ１及びＲ２と、電流源Ｉｂ１と、キャパシタＣｄｃと、抵抗Ｒｂとを備えている。
増幅器Ａ１は、第１の入力１、第２の入力２及び第３の入力３を有している。第１の入力は反転入力（−入力）であり、第２の入力２及び第３の入力３は非反転入力（プラス入力）である。第１の入力には、キャパシタＣｄｃを介して入力電圧信号が入力される。
トランジスタＭ１は、Ｐ型ＭＯＳトランジスタであり、ゲート端子（制御端子）、ドレイン端子（第１の端子）及びソース端子（第２の端子）を有している。ゲート端子は、増幅器Ａ１の出力に接続されている。ソース端子は、Ｖｄｄに接続されている。
トランジスタＭ２は、Ｐ型ＭＯＳトランジスタであり、ゲート端子、ドレイン端子及びソース端子を有している。ゲート端子は、増幅器Ａ１の出力に接続されている。ソース端子は、Ｖｄｄに接続されている。また、トランジスタＭ２のサイズは、トランジスタＭ１のサイズと同じである。
抵抗Ｒ１及びＲ２は、トランジスタのドレイン端子と交流的接地点ＡＣ−ＧＮＤとの間に直列に接続されている。交流的接地点ＡＣ−ＧＮＤと抵抗Ｒ２との接続点は、増幅器Ａ１の第２の入力２に接続されている。トランジスタＭ１のドレイン端子と抵抗Ｒ１との接続点は、増幅器Ａ１の第３の入力３に接続されている。
電流源Ｉｂ１は、トランジスタＭ１にバイアス電流を供給するものであり、トランジスタＭ１のドレイン端子と電源Ｖｓｓとの間に接続されている。
キャパシタＣｄｃは、入力信号電圧Ｖｉｎの交流成分のみを通過させて、交流成分を増幅器Ａ１の第１の入力１に供給するＤＣカット用のものである。
抵抗Ｒｂは、交流的接地点ＡＣ−ＧＮＤのバイアス電圧を増幅器Ａ１の第１の入力１に印加するためのものである。
図５に示した電圧電流変換回路により、入力信号電圧ＶｉｎがトランジスタＭ１に流れる電流に変換される。
トランジスタＭ２のサイズとトランジスタＭ１のサイズとが同じであるため、トランジスタＭ２に流れる電流はトランジスタＭ１に流れる電流と等しい。すなわち、トランジスタＭ１に流れる電流が、トランジスタＭ２に流れる電流として出力される。
なお、図５に示した例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝Ｒ２＝Ｒｏとし、増幅器Ａ１の第１の入力１から出力への利得を−Ａ、第２の入力２及び第３の入力３から出力への利得をいずれも＋Ａ／２としている。
第１の実施形態の第１の構成例と同様に、抵抗Ｒ１＋抵抗Ｒ２による熱雑音電流をInoise とすると、
Inoise = {4kT/(2Ro)}1/2 (13)
となる。
また、増幅器Ａ１の利得が大きいので、近似的に
Vout = 2Vin (14)
Iout = Vin/Ro + Inoise = Vin/Ro + {4kT/(2Ro)}1/2 (15)
となる。
上述した式（１４）より、ＶｏｕｔはＶｉｎの２倍となる。このとき、Ｖｏｕｔが抵抗Ｒ１＋抵抗Ｒ２（抵抗値＝２Ｒｏ）に印加されて電圧電流変換が行われるため、式（１５）のようにトランジスタＭ１を流れる信号電流はＶｉｎ／Ｒｏとなり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。
なお、第１の実施形態の第１の構成例では、入力信号電圧を電流に変換する抵抗Ｒ１及びＲ２がトランジスタのソース端子に接続されている。そのため、信号電流を取り出すドレイン端子の動作点電圧は、バイアス電圧よりトランジスタＭ１が飽和領域で動作するためのオーバードライブ電圧Ｖov_M1だけ高くなくてはならない。これに対して、本実施形態では、信号電流を取り出すトランジスタＭ２のドレイン端子の電圧は、電源電圧ＶｄｄからトランジスタＭ２が飽和領域で動作するためのオーバードライブ電圧Ｖov_M2だけ低い電圧あればよい。したがって、本実施形態では、第１の実施形態よりも設定電圧範囲を広くすることが可能である。
以上のように、本実施形態によれば、電圧電流変換回路において、電圧電流変換用の抵抗による雑音を低減することができ、ＳＮ比を改善することが可能となる。
（実施形態３）
図６は、第３の実施形態の第１の構成例に係る電圧電流変換回路の構成を示した電気回路図である。
図６に示す電圧電流変換回路は、増幅器Ａ１及びＡ２と、トランジスタＭ１及びＭ２と、抵抗Ｒ１及びＲ２と、電流源Ｉｂ１及びＩｂ２とを備えている。
増幅器Ａ１及びＡ２の第１の入力１はいずれも非反転入力（＋入力）であり、第２の入力２及び第３の入力３は反転入力（−入力）である。増幅器Ａ１の第１の入力１には入力信号電圧Ｖｉｎ−Ｐが入力されており、増幅器Ａ２の第１の入力１には入力信号電圧Ｖｉｎ−Ｍが入力されている。
トランジスタＭ１及びＭ２はいずれも、Ｐ型ＭＯＳトランジスタである。トランジスタＭ１及びＭ２はいずれも、ゲート端子（制御端子）、ソース端子（第１の端子）及びドレイン端子（第２の端子）を有している。トランジスタＭ１のゲート端子は増幅器Ａ１の出力に接続されており、トランジスタＭ２のゲート端子は増幅器Ａ２の出力に接続されている。
抵抗Ｒ１及びＲ２は、トランジスタＭ１のソース端子とトランジスタＭ２のソース端子との間に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２の接続点は、増幅器Ａ１の第２の入力２及び増幅器Ａ２の第２の入力２に接続されている。トランジスタＭ１のソース端子と抵抗Ｒ１との接続点は増幅器Ａ１の第３の入力３に接続されており、トランジスタＭ２のソース端子と抵抗Ｒ２との接続点は増幅器Ａ２の第３の入力３に接続されている。
電流源Ｉｂ１はトランジスタＭ１にバイアス電流を供給するものであり、電流源Ｉｂ２はトランジスタＭ２にバイアス電流を供給するものである。
図６に示した電圧電流変換回路により、入力信号電圧Ｖｉｎ−Ｐと入力信号電圧Ｖｉｎ−Ｍとの差分信号電圧（Ｖｉｎ-Ｐ）−（Ｖｉｎ-Ｍ）が、トランジスタＭ１及びＭ２に流れる電流に変換される。
なお、図６に示した例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝Ｒ２＝Ｒｏとし、増幅器Ａ１及びＡ２の第１の入力１から出力への利得をいずれも＋Ａとし、増幅器Ａ１及びＡ２の第２の入力２及び第３の入力３から出力への利得をいずれも−Ａ／２としている。
第１の実施形態の第１の構成例と同様に、抵抗Ｒ１＋抵抗Ｒ２による熱雑音電流をInoise とすると、
Inoise = {4kT/(2Ro)}1/2 (16)
となる。
また、増幅器Ａ１及びＡ２の利得が大きいので、近似的に
Vout-P = 2Vin-P (17)
Vout-M = 2Vin-M (18)
Vout-P - Vout-M = 2(Vin-P - Vin-M) (19)
Iout-M = -(Vin-P - Vin-M)/Ro - Inoise = -Vin/Ro - {4kT/(2Ro)}1/2 (20)
Iout-P = (Vin-P - Vin-M)/Ro + Inoise = Vin/Ro + {4kT/(2Ro)}1/2 (21)
となる。
上述した式（１７）及び式（１８）より、Ｖｏｕｔ−Ｐ及びＶｏｕｔ−Ｍはそれぞれ、Ｖｉｎ−Ｐ及びＶｉｎ−Ｍの２倍となる。このとき、（Ｖｏｕｔ-Ｐ）−（Ｖｏｕｔ-Ｍ）が抵抗Ｒ１＋抵抗Ｒ２（抵抗値＝２Ｒｏ）に印加されて電圧電流変換が行われるため、式（２０）のようにトランジスタＭ１を流れる信号電流は（-(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、−{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。また、式（２１）のようにトランジスタＭ２を流れる信号電流は（(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。
図７は、本実施形態の第２の構成例に係る電圧電流変換回路の構成を示した電気回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
上述した第１の構成例では、抵抗Ｒ１及びＲ２により入力信号電圧を電流に変換していたが、本構成例では、電流源Ｉｂ１及びＩｂ２の代わりに抵抗Ｒ３及びＲ４を接続し、入力信号電圧を抵抗Ｒ１＋Ｒ２と抵抗Ｒ３＋Ｒ４との並列接続された抵抗によって電流に変換している。本構成例では、抵抗Ｒ１＋Ｒ２と抵抗Ｒ３＋Ｒ４との並列接続の抵抗値が２Ｒｏとなるように設定することで、第１の構成例の電流源Ｉｂ１及びＩｂ２が発生する雑音を無くすことができる。
図８は、本実施形態の第３の構成例に係る電圧電流変換回路の構成を示した電気回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
図８に示す電圧電流変換回路は、増幅器Ａ１及びＡ２と、トランジスタＭ１及びＭ２と、抵抗Ｒ１及びＲ２と、電流源Ｉｂ１及びＩｂ２とを備えている。
増幅器Ａ１及びＡ２の第１の入力はいずれも非反転入力（＋入力）であり、第２の入力２及び第３の入力３はいずれも反転入力（−入力）である。増幅器Ａ１の第１の入力１には入力信号電圧Ｖｉｎ−Ｐが入力されており、増幅器Ａ２の第１の入力１には入力信号電圧Ｖｉｎ−Ｍが入力されている。
トランジスタＭ１及びＭ２はいずれも、Ｐ型ＭＯＳトランジスタである。トランジスタＭ１及びＭ２はいずれも、ゲート端子（制御端子）、ソース端子（第１の端子）及びドレイン端子（第２の端子）を有している。トランジスタＭ１のゲート端子は増幅器Ａ１の出力に接続されており、トランジスタＭ２のゲート端子は増幅器Ａ２の出力に接続されている。
抵抗Ｒ１及びＲ２は、トランジスタＭ１のソース端子とトランジスタＭ２のソース端子との間に直列に接続されている。トランジスタＭ１のソース端子と抵抗Ｒ１との接続点は、増幅器Ａ１の第３の入力３並びに増幅器Ａ２の第２の入力２に接続されている。トランジスタＭ２のソース端子と抵抗Ｒ２との接続点は、増幅器Ａ２の第３の入力３並びに増幅器Ａ１の第２の入力２に接続されている。
電流源Ｉｂ１はトランジスタＭ１にバイアス電流を供給するものであり、電流源Ｉｂ２はトランジスタＭ２にバイアス電流を供給するものである。
図８に示した電圧電流変換回路により、入力信号電圧Ｖｉｎ−Ｐと入力信号電圧Ｖｉｎ−Ｍとの差分電圧（Ｖｉｎ-Ｐ）−（Ｖｉｎ-Ｍ）が、トランジスタＭ１及びＭ２に流れる電流に変換される。
なお、図８に示した例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝Ｒ２＝Ｒｏとし、増幅器Ａ１及びＡ２の第１の入力１から出力への利得をいずれも＋Ａ、増幅器Ａ１及びＡ２の第２の入力２から出力への利得をいずれも−Ａ／４とし、増幅器Ａ１及びＡ２の第３の入力３から出力への利得をいずれも−３Ａ／４としている。
第１の実施形態の第１の構成例と同様に、抵抗Ｒ１＋抵抗Ｒ２による熱雑音電流をInoise とすると、
Inoise = {4kT/(2Ro)}1/2 (22)
となる。
また、増幅器Ａ１及びＡ２の利得が大きいので、近似的に
Vout-P = 2Vin-P (23)
Vout-M = 2Vin-M (24)
Vout-P - Vout-M = 2(Vin-P - Vin-M) (25)
Iout-M = -(Vin-P - Vin-M)/Ro - Inoise = -Vin/Ro - {4kT/(2Ro)}1/2 (26)
Iout-P = (Vin-P - Vin-M)/Ro + Inoise = Vin/Ro + {4kT/(2Ro)}1/2 (27)
となる。
上述した式（２３）及び式（２４）より、Ｖｏｕｔ−Ｐ及びＶｏｕｔ−Ｍはそれぞれ、Ｖｉｎ−Ｐ及びＶｉｎ−Ｍの２倍となる。このとき、（Ｖｏｕｔ-Ｐ）−（Ｖｏｕｔ-Ｍ）が抵抗Ｒ１＋抵抗Ｒ２（抵抗値＝２Ｒｏ）に印加されて電圧電流変換が行われるため、式（２６）のようにトランジスタＭ１を流れる信号電流は（-(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、−{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。また、式（２７）のようにトランジスタＭ２を流れる信号電流は（(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。
以上のように、本実施形態によれば、電圧電流変換回路において、電圧電流変換用の抵抗による雑音を低減することができ、ＳＮ比を改善することが可能となる。
（実施形態４）
図９は、第４の実施形態に係る電圧電流変換回路の構成例を示した電気回路図である。
図９に示す電圧電流変換回路は、増幅器Ａ１及びＡ２と、トランジスタＭ１、Ｍ２、Ｍ３及びＭ４と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５及びＲ６と、電流源Ｉｂ１及びＩｂ２とを備えている。
増幅器Ａ１及びＡ２それぞれの第１の入力１は反転入力（−入力）であり、第２の入力２及び第３の入力３は非反転入力（＋入力）である。増幅器Ａ１の第１の入力１には入力信号電圧Ｖｉｎ−Ｐが入力されており、増幅器Ａ２の第１の入力１には入力信号電圧Ｖｉｎ−Ｍが入力されている。
トランジスタＭ１、Ｍ２、Ｍ３及びＭ４はいずれも、Ｎ型ＭＯＳトランジスタである。トランジスタＭ１、Ｍ２、Ｍ３及びＭ４はいずれも、ゲート端子（制御端子）、ドレイン端子（第１の端子）及びソース端子（第２の端子）を有している。トランジスタＭ１及びＭ３のゲート端子はいずれも増幅器Ａ１の出力に接続されており、トランジスタＭ２及びＭ４のゲート端子はいずれも増幅器Ａ２の出力に接続されている。
抵抗Ｒ１及びＲ２は、トランジスタＭ１のドレイン端子とトランジスタＭ２のドレイン端子との間に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２の接続点は、増幅器Ａ１の第２の入力２及び増幅器Ａ２の第２の入力２に接続されている。トランジスタＭ１のドレイン端子と抵抗Ｒ１との接続点は増幅器Ａ１の第３の入力３に接続されており、トランジスタＭ２のドレイン端子と抵抗Ｒ２との接続点は増幅器Ａ２の第３の入力３に接続されている。
抵抗Ｒ３はトランジスタＭ１と電源Ｖｓｓとの間に接続され、抵抗Ｒ４はトランジスタＭ２と電源Ｖｓｓとの間に接続され、抵抗Ｒ５はトランジスタＭ３と電源Ｖｓｓとの間に接続され、抵抗Ｒ６はトランジスタＭ４と電源Ｖｓｓとの間に接続されている。
電流源Ｉｂ１はトランジスタＭ１にバイアス電流を供給するものであり、電流源Ｉｂ２はトランジスタＭ２にバイアス電流を供給するものである。
図９に示した電圧電流変換回路により、入力信号電圧Ｖｉｎ−Ｐと入力信号電圧Ｖｉｎ−Ｍとの差分信号電圧（Ｖｉｎ-Ｐ）−（Ｖｉｎ-Ｍ）が、トランジスタＭ１及びＭ２に流れる電流に変換される。
なお、説明を簡単にするため、トランジスタＭ１、Ｍ２、Ｍ３及びＭ４のサイズは同じとし、抵抗Ｒ３、Ｒ４、Ｒ５及びＲ６の抵抗値は等しいとする。このような構成により、トランジスタＭ３及びＭ４に流れる電流はそれぞれ、トランジスタＭ１及びＭ２に流れる電流と等しくなる。すなわち、トランジスタＭ１に流れる電流はトランジスタＭ３のドレイン電流として、トランジスタＭ２に流れる電流はトランジスタＭ４のドレイン電流として出力される。なお、図９に示した例では、電圧電流変換係数を１／Ｒｏとし、Ｒ１＝Ｒ２＝Ｒｏとし、増幅器Ａ１及びＡ２の第１の入力１から出力への利得をいずれも−Ａとし、増幅器Ａ１及びＡ２の第２の入力２及び第３の入力３から出力への利得をいずれも＋Ａ／２としている。
第１の実施形態の第１の構成例と同様に、抵抗Ｒ１＋抵抗Ｒ２による熱雑音電流をInoise とすると、
Inoise = {4kT/(2Ro)}1/2 (28)
となる。
また、増幅器Ａ１及びＡ２の利得が大きいので、近似的に
Vout-P = 2Vin-P (29)
Vout-M = 2Vin-M (30)
Vout-P - Vout-M = 2(Vin-P - Vin-M) (31)
Iout-M = -(Vin-P - Vin-M)/Ro - Inoise = -Vin/Ro - {4kT/(2Ro)}1/2 (32)
Iout-P = (Vin-P - Vin-M)/Ro + Inoise = Vin/Ro + {4kT/(2Ro)}1/2 (33)
となる。
上述した式（２９）及び式（３０）より、Ｖｏｕｔ−Ｐ及びＶｏｕｔ−Ｍはそれぞれ、Ｖｉｎ−Ｐ及びＶｉｎ−Ｍの２倍となる。このとき、（Ｖｏｕｔ-Ｐ）−（Ｖｏｕｔ-Ｍ）が抵抗Ｒ１＋抵抗Ｒ２（抵抗値＝２Ｒｏ）に印加されて電圧電流変換が行われるため、式（３２）のようにトランジスタＭ１及びＭ３を流れる信号電流は（-(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、−{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。また、式（３３）のようにトランジスタＭ２及びＭ４を流れる信号電流は（(Vin-P - Vin-M)/Ro）となり、電圧電流変換係数は１／Ｒｏとなる。雑音電流は、{４ｋＴ/(２Ｒｏ)}1/2 となり、従来の(１／２)1/2 に低減する。
以上のように、本実施形態によれば、電圧電流変換回路において、電圧電流変換用の抵抗による雑音を低減することができ、ＳＮ比を改善することが可能となる。
（実施形態５）
本実施形態は、図１、図３、図６、図７及び図８で用いる増幅器の具体例に関するものであり、その具体例が図１０に示されている。
図１０に示した増幅器は、差動対を構成するトランジスタＭｓ１〜Ｍｓ４と、能動負荷を構成するトランジスタＭｓ５及びＭｓ６と、抵抗Ｒｓ１及びＲｓ２と、差動対に電流を供給する電流源Ｉｂ１０とを備えている。
トランジスタＭｓ１とトランジスタＭｓ３のサイズは等しく、トランジスタＭｓ２とトランジスタＭｓ４のサイズは等しいとする。
電流源Ｉｂ１０から供給される電流は、トランジスタのサイズに比例してトランジスタＭｓ１〜Ｍｓ４に流れる。トランジスタＭｓ１〜Ｍｓ４の電圧電流変換係数をｇｍ_ｓ１〜ｇｍ_ｓ４とすると、ｇｍ_ｓ１＝ｇｍ_ｓ３、ｇｍ_ｓ２＝ｇｍ_ｓ４、となる。
例えば、図１の増幅器の場合には、ｇｍ_ｓ３＝ｇｍ_ｓ４となるようにトランジスタＭｓ３及びＭｓ４のサイズを同じにすることで、増幅器の第１の入力１（Ｖｉｎ１）から増幅器の出力（Ｖｏｕｔ）までの利得を＋Ａ、増幅器の第２の入力２及び第３の入力３（Ｖｉｎ２、Ｖｉｎ３）から増幅器の出力（Ｖｏｕｔ）までの利得をいずれも−Ａ／２とすることができる。
また、図３の増幅器の場合には、トランジスタＭｓ３のサイズとトランジスタＭｓ４のサイズとの比を３：１に設定することにより、増幅器の第１の入力１（Ｖｉｎ１）から増幅器の出力（Ｖｏｕｔ）までの利得を＋Ａ、増幅器の第２の入力２（Ｖｉｎ２）から増幅器の出力（Ｖｏｕｔ）までの利得を−３Ａ／４、増幅器の第３の入力３（Ｖｉｎ３）から増幅器の出力（Ｖｏｕｔ）までの利得を−Ａ／４とすることができる。このように、トランジスタＭｓ３及びＭｓ４のサイズ比を選ぶことにより、第２の入力２から出力への利得と第３の入力３から出力への利得を適宜設定することが可能である。
なお、図５及び図９で用いる増幅器は、図１、図３、図６、図７及び図８で用いる増幅器と利得の極性が逆となっている。これは、図１１に示すようにトランジスタＭｓ３及びＭｓ４のゲート端子を第１の入力１に、トランジスタＭｓ１のゲート端子を第２の入力２に、トランジスタＭｓ２のゲート端子を第３の入力３とすることにより、実現可能である。
（実施形態６）
本実施形態では、上述した第１〜第５の実施形態で説明した事項を一般化する。すなわち、上述した実施形態では、入力信号電圧の２倍の信号電圧が、電流変換用の抵抗に印加される例で説明してきたが、Ｇ倍の信号電圧が電流変換用の抵抗に印加されるように一般化することができる。
例えば、第１の実施形態に関しては、図１２に示すように、直列に接続した抵抗Ｒ１〜ＲＮのいずれか２つの接続点から増幅器Ａ１の第２の入力２及び第３の入力３に帰還されることができる。このとき、第２の入力２にはｂＶｏｕｔが帰還され、第３の入力３にはａＶｏｕｔが帰還されている。ここで、第２の入力２からの利得を（１−α）Ａ、第３の入力３からの利得をαＡとし、式（３４）
(1-α)b + αa = 1/G (34)
を満足するようにａ、ｂ及びαを選べばよい。
図１の場合には、Ｇ＝２、ａ＝１、ｂ＝０であり、α＝１／２となる。図３の場合には、Ｇ＝２、ａ＝１、ｂ＝１／３であり、α＝１／４となる。したがって、例えば、３倍の信号電圧が電流変換用の抵抗に印加されるようにＧ＝３とし、ａ＝１、ｂ＝０とすると、α＝１／３となる。抵抗Ｒ１〜ＲＮの和が３Ｒｏとすると、出力される信号電流は、3Vin/(3Ro) = Vin/Roであり、雑音電流は、{4kT/(3Ro)}1/2と従来の(1/3)1/2に低減する。
図１３は、第２の実施形態を一般化した例である。図１３に示すように、直列に接続された抵抗Ｒ１〜ＲＮのいずれか２つの接続点から増幅器Ａ１の第２の入力２及び第３の入力３に帰還を行う。このとき、第２の入力２にはｂＶｏｕｔが、第３の入力３にはａＶｏｕｔが帰還されている。ここで、第２の入力２からの利得を−（１−α）Ａ、第３の入力３からの利得を−αＡとし、式（３４）を満足するように、ａ、ｂ及びαを選べばよい。図５は、ａ＝１、ｂ＝０、Ｇ＝２で、α＝１／２の例である。
図１４は、第３の実施形態を一般化した例である。図１４は差動回路なので、Vin-P = Vin、Vin-M = -Vin、Vout-P = Vout、Vout-M = -Voutとする。図１４に示すように、増幅器Ａ１の第２の入力２にはｂＶｏｕｔが、第３の入力３にはａＶｏｕｔが帰還されるように、増幅器Ａ２の第２の入力２には−ｂＶｏｕｔが、第３の入力３には−ａＶｏｕｔが帰還されるように、直列に接続された抵抗Ｒ１〜ＲＮの接続点から増幅器Ａ１及びＡ２の第２の入力２及び第３の入力３に接続する。ここで、第２の入力２からの利得を（１−α）Ａ、第３の入力３からの利得をαａとし、式（３４）を満足するように、ａ、ｂ及びαを選べばよい。図６及び図７は、ａ＝１、ｂ＝０、Ｇ＝２で、α＝１／２の例である。図８は、ａ＝１、ｂ＝−１、Ｇ＝２で、α＝３／４の例である。
図１５は、第４の実施形態を一般化した例である。図１５は差動回路なので、Vin-P = Vin、Vin-M = -Vin、Vout-P = Vout、Vout-M = -Voutとする。図１５に示すように、増幅器Ａ１の第２の入力２にはｂＶｏｕｔが、第３の入力３にはａＶｏｕｔが帰還されるように、増幅器Ａ２の第２の入力２には−ｂＶｏｕｔが、第３の入力３には−ａＶｏｕｔが帰還されるように、直列に接続された抵抗Ｒ１〜ＲＮの接続点から増幅器Ａ１及びＡ２の第２の入力２及び第３の入力３に接続する。ここで、第２の入力２からの利得を（１−α）Ａ、第３の入力３からの利得をαａとし、式（３４）を満足するように、ａ、ｂ及びαを選べばよい。図９は、ａ＝１、ｂ＝０、Ｇ＝２で、α＝１／２の例である。
なお、式（３４）が概ね満足されていれば、雑音低減の効果は変わらない。例えば、図１２において、ａ＝１、ｂ＝０．１、α＝１／２となった場合でも、雑音電流は技術の(1/2)1/2である。出力電流は０．９１倍と若干小さくなるが、雑音電流の方が(1/2)1/2 ? 0.71とより小さくなっているので、信号対雑音比は改善する。また、ａ＝１、ｂ＝０、α＝０．５５となった場合も同様、出力電流は０．９１倍と若干小さくなるが、雑音電流は従来の(1/2)1/2であり信号対雑音比は改善する。
以上、第１〜第６の実施形態について説明したが、上述した実施形態で説明した事項は、種々の変更及び応用が可能である。
例えば、図１の構成では、トランジスタの第１の端子（ソース端子）と交流的接地点ＡＣ−ＧＮＤとの間に直列に抵抗Ｒ１及び抵抗Ｒ２を設けていたが、図１６に示すように、抵抗Ｒ１及び抵抗Ｒ２を１つの抵抗Ｒ１０で構成してもよい。
また、例えば、図８の構成では、第１のトランジスタＭ１の第１の端子（ソース端子）と第２のトランジスタＭ２の第１の端子（ソース端子）との間に直列に抵抗Ｒ１及び抵抗Ｒ２を設けていたが、図１７に示すように、抵抗Ｒ１及び抵抗Ｒ２を１つの抵抗Ｒ２０で構成してもよい。
また、以上の説明では、トランジスタとして電界効果トランジスタ（ＦＥＴ）を用いて説明したが、ゲート端子をベース端子に、ソース端子をエミッタ端子に、ドレイン端子をコレクタ端子に置き換えることにより、バイポーラトランジスタを用いても同様の構成を実現することが可能である。
また、上述した電圧電流変換回路は、特に微小な信号を扱うセンサ（角速度センサ、加速度センサ等）に適用することで、高精度のセンサを得ることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ａ１、Ａ２…増幅器
Ｍ１、Ｍ２、Ｍ３、Ｍ４…トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１０、Ｒ２０、ＲＮ…抵抗
Ｉｂ１、Ｉｂ２…電流源
Ｃｄｃ…キャパシタ
Ｒｂ…抵抗

Claims (6)

  1. 非反転入力及び反転入力の一方であり且つ入力電圧が印加される第１の入力と、非反転入力及び反転入力の他方である第２及び第３の入力とを有する増幅器と、
    第１の端子と、第２の端子と、前記増幅器の出力に接続された制御端子とを有するトランジスタと、
    前記トランジスタの第１の端子と交流的な接地点との間に直列に設けられた２以上の抵抗の直列接続と、
    を備え、
    前記トランジスタの第１の端子と前記直列接続との第１の接続点と、前記交流的な接地点と前記直列接続との第２の接続点と、前記２以上の抵抗の抵抗間の１以上の第３の接続点との中の所定の接続点が、前記増幅器の前記第２の入力に接続され、前記所定の接続点以外の接続点が、前記増幅器の前記第３の入力に接続され、
    前記増幅器の第１の入力から出力への利得がＡ、第２の入力から出力への利得が（１−α）Ａ、第３の入力から出力への利得がαＡであるか、或いは、前記増幅器の第１の入力から出力への利得が−Ａ、第２の入力から出力への利得が−（１−α）Ａ、第３の入力から出力への利得が−αＡであり、
    前記増幅器の第１の入力に入力された入力電圧が前記トランジスタの第１の端子から出力される電流に変換される
    ことを特徴とする電圧電流変換回路。
  2. 非反転入力及び反転入力の一方であり且つ入力電圧が印加される第１の入力と、非反転入力及び反転入力の他方である第２及び第３の入力とを有する増幅器と、
    第１の端子と、第２の端子と、前記増幅器の出力に接続された制御端子とを有するトランジスタと、
    前記トランジスタの第１の端子と交流的な接地点との間に接続された抵抗と、
    を備え、
    前記トランジスタの第１の端子と前記抵抗との第１の接続点と、前記交流的な接地点と前記抵抗との第２の接続点との中の一方の接続点が、前記増幅器の前記第２の入力に接続され、前記第１の接続点と前記第２の接続点との中の他方の接続点が、前記増幅器の前記第３の入力に接続され、
    前記増幅器の第１の入力から出力への利得がＡ、第２の入力から出力への利得が（１−α）Ａ、第３の入力から出力への利得がαＡであるか、或いは、前記増幅器の第１の入力から出力への利得が−Ａ、第２の入力から出力への利得が−（１−α）Ａ、第３の入力から出力への利得が−αＡであり、
    前記増幅器の第１の入力に入力された入力電圧が前記トランジスタの第１の端子から出力される電流に変換される
    ことを特徴とする電圧電流変換回路。
  3. 前記トランジスタの第１の端子がソース端子で且つ前記トランジスタの第２の端子がドレイン端子で且つ前記制御端子がゲート端子であるか、或いは前記トランジスタの第１の端子がエミッタ端子で且つ前記トランジスタの第２の端子がコレクタ端子で且つ前記制御端子がベース端子である
    ことを特徴とする請求項１又は２に記載の電圧電流変換回路。
  4. 前記トランジスタの第１の端子がドレイン端子で且つ前記トランジスタの第２の端子がソース端子で且つ前記制御端子がゲート端子であるか、或いは前記トランジスタの第１の端子がコレクタ端子で且つ前記トランジスタの第２の端子がエミッタ端子で且つ前記制御端子がベース端子である
    ことを特徴とする請求項１又は２に記載の電圧電流変換回路。
  5. それぞれが、非反転入力及び反転入力の一方である第１の入力と、非反転入力及び反転入力の他方である第２及び第３の入力とを有する第１及び第２の増幅器と、
    第１の端子と、第２の端子と、前記第１の増幅器の出力に接続された制御端子とを有する第１のトランジスタと、
    第１の端子と、第２の端子と、前記第２の増幅器の出力に接続された制御端子とを有する第２のトランジスタと、
    前記第１のトランジスタの第１の端子と前記第２のトランジスタの第１の端子との間に直列に設けられた２以上の抵抗の直列接続と、
    を備え、
    前記第１のトランジスタの第１の端子と前記直列接続との接続点、前記２以上の抵抗間の１以上の接続点、及び前記第２のトランジスタの第１の端子と前記直列接続との接続点を、順次第１から第Ｎの接続点として（ただし、Ｎは３以上の整数）、第ｎ番目の接続点が前記第１の増幅器の前記第２の入力に接続され、第ｍ番目（ただし、ｍ≠ｎ）の接続点が前記第１の増幅器の前記第３の入力に接続され、第（Ｎ＋１−ｎ）番目の接続点が前記第２の増幅器の前記第２の入力に接続され、第（Ｎ＋１−ｍ）番目の接続点が前記第２の増幅器の前記第３の入力に接続され、
    前記第１の増幅器及び前記第１のトランジスタを含む第１の回路と、前記第２の増幅器及び前記第２のトランジスタを含む第２の回路とで、差動回路が構成され、
    前記第１及び第２の増幅器それぞれについて、第１の入力から出力への利得がＡ、第２の入力から出力への利得が（１−α）Ａ、第３の入力から出力への利得がαＡであるか、或いは、前記第１及び第２の増幅器それぞれについて、第１の入力から出力への利得が−Ａ、第２の入力から出力への利得が−（１−α）Ａ、第３の入力から出力への利得が−αＡであり、
    前記第１の増幅器の第１の入力に入力された入力電圧と前記第２の増幅器の第１の入力に入力された入力電圧との差分電圧が前記第１のトランジスタの第１の端子から出力される電流及び前記第２のトランジスタの第１の端子から出力される電流に変換される
    ことを特徴とする電圧電流変換回路。
  6. それぞれが、非反転入力及び反転入力の一方である第１の入力と、非反転入力及び反転入力の他方である第２及び第３の入力とを有する第１及び第２の増幅器と、
    第１の端子と、第２の端子と、前記第１の増幅器の出力に接続された制御端子とを有する第１のトランジスタと、
    第１の端子と、第２の端子と、前記第２の増幅器の出力に接続された制御端子とを有する第２のトランジスタと、
    前記第１のトランジスタの第１の端子と前記第２のトランジスタの第１の端子との間に接続された抵抗と、
    を備え、
    前記第１のトランジスタの第１の端子と前記抵抗との接続点が、前記第２の増幅器の前記第２の入力及び前記第１の増幅器の前記第３の入力に接続され、前記第２のトランジスタの第１の端子と前記抵抗との接続点が、前記第１の増幅器の前記第２の入力及び前記第２の増幅器の前記第３の入力に接続され、
    前記第１の増幅器及び前記第１のトランジスタを含む第１の回路と、前記第２の増幅器及び前記第２のトランジスタを含む第２の回路とで、差動回路が構成され、
    前記第１及び第２の増幅器それぞれについて、第１の入力から出力への利得がＡ、第２の入力から出力への利得が（１−α）Ａ、第３の入力から出力への利得がαＡであるか、或いは、前記第１及び第２の増幅器それぞれについて、第１の入力から出力への利得が−Ａ、第２の入力から出力への利得が−（１−α）Ａ、第３の入力から出力への利得が−αＡであり、
    前記第１の増幅器の第１の入力に入力された入力電圧と前記第２の増幅器の第１の入力に入力された入力電圧との差分電圧が前記第１のトランジスタの第１の端子から出力される電流及び前記第２のトランジスタの第１の端子から出力される電流に変換される
    ことを特徴とする電圧電流変換回路。
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