JPH0993052A - 多入力差動増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックレンジを広げることができ、回
路規模の縮小、低消費電力化を図れる多入力差動増幅回
路を実現する。 【解決手段】 差動対を構成するｐＭＯＳトランジスタ
ＰＴ₁₀，ＰＴ₁₁および差動対を構成するｐＭＯＳトラン
ジスタＰＴ₂₀，ＰＴ₂₁にバイアス部１１のｐＭＯＳトラ
ンジスタＰＴ₁ と共にカレントミラー回路を構成するｐ
ＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂によって、それぞれ
差動対毎に別個に電流を供給する。差動増幅部１２ａの
出力信号がｐＭＯＳトランジスタＰＴ₂ ，ＰＴ₃ によっ
て構成されたソースフォロワ部１３を介して、ｐＭＯＳ
トランジスタＰＴ₄ 、ｎＭＯＳトランジスタＮＴ₃ 、抵
抗素子Ｒ₁₀および容量素子Ｃ₁₀によって構成されたプッ
シュプル出力部１４に入力され、反転され、出力端子Ｔ
_OUT に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２対以上の正と負
の入力端子を有する多入力差動増幅回路に関するもので
ある。

【０００２】

【従来の技術】従来の多入力差動増幅回路、たとえば、
ＭＯＳ型４端子入力差動増幅回路を例として、従来の技
術について説明する。図１０はＭＯＳ型４端子入力差動
増幅回路１０の回路図である。図１０に示すように、こ
の差動増幅回路はバイアス部１１、差動増幅部１２、ソ
ースフォロワ部１３およびプッシュプル出力部１４から
構成されている。図１０において、ＰＴ₀ ，ＰＴ₁ ，Ｐ
Ｔ₂ ，ＰＴ₃ ，ＰＴ₄ ，ＰＴ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ
₂₁はｐチャネルＭＯＳ（以下ｐＭＯＳという）トランジ
スタ、ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ はｎチャネルＭＯＳ（以
下ｎＭＯＳという）トランジスタ、ＣＵＲ₁ は電流源、
Ｒ₁₀は抵抗素子、Ｃ₁₀は容量素子、Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，
Ｔ ₂₁は入力端子、Ｔ_OUT は出力端子をそれぞれ示してい
る。また、１５と１６はそれぞれ電源電圧Ｖ_DDおよび電
源電圧Ｖ_SSの供給線を示している。

【０００３】図１０に示す４端子入力差動増幅回路１０
においては、ｐＭＯＳトランジスタＰＴ₀ ，ＰＴ₁ ，Ｐ
Ｔ₂ がカレントミラー回路を構成し、また、ｎＭＯＳト
ランジスタＮＴ₁ ，ＮＴ₂ もカレントミラー回路を構成
している。

【０００４】ｐＭＯＳトランジスタＰＴ₁ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、ｐＭＯＳトランジ
スタＰＴ₁ のゲートとドレインが接続され、これらの接
続点によりノードＮＤ₁ が構成されている。ノードＮＤ
₁ と電源電圧Ｖ_SSの供給線１６との間に、電流源ＣＵＲ
₁ が接続されている。ｐＭＯＳトランジスタＰＴ₁ およ
び電流源ＣＵＲ₁ によって、バイアス部１１が構成され
ている。

【０００５】ｐＭＯＳトランジスタＰＴ₀ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₀ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₀ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。

【０００６】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁，Ｐ
Ｔ₂₀，ＰＴ₂₁のソース同士が接続され、これらの接続点
によりノードＮＤ₂ が構成されている。ノードＮＤ₂ が
ｐＭＯＳトランジスタＰＴ₀ のドレインと接続されてい
る。ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁のドレイン同
士が接続され、これらの接続点によりノードＮＤ₃ が構
成されている。ノードＮＤ₃ にｎＭＯＳトランジスタＮ
Ｔ₁ のドレインが接続されている。また、ｐＭＯＳトラ
ンジスタＰＴ₁₀，ＰＴ₂₀のドレイン同士が接続され、こ
れらの接続点によりノードＮＤ₄ が構成されている。ノ
ードＮＤ₄ にｎＭＯＳトランジスタＮＴ₂ のドレインが
接続されている。さらに、ｎＭＯＳトランジスタＮ
Ｔ₁ ，ＮＴ₂ のゲートがノードＮＤ₃ に接続され、ソー
スが電源電圧Ｖ_SSの供給線１６に接続されている。ｐＭ
ＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，ＰＴ₁₁，ＰＴ₂₁のゲ
ートがそれぞれ入力端子Ｔ₁₀，Ｔ₂₀，Ｔ₁₁，Ｔ₂₁に接続
されている。上述した素子およびそれらの接続により、
回路の差動増幅部１２が構成されている。なお、ｐＭＯ
ＳトランジスタＰＴ₁₀，ＰＴ₂₀，ＰＴ₁₁，ＰＴ₂₁の基板
ノードはソースノードＮＤ₂ に接続されているが、電源
電圧Ｖ_DDの供給線１６に接続しても良い。

【０００７】ｐＭＯＳトランジスタＰＴ₂ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₂ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₂ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。ｐＭＯＳトランジスタＰＴ₂
のドレインがｐＭＯＳトランジスタＰＴ₃ のソースと接
続され、これらの接続点によりノードＮＤ₅ が構成され
ている。ｐＭＯＳトランジスタＰＴ₃ のゲートがノード
ＮＤ₄ に接続され、ｐＭＯＳトランジスタＰＴ₃ のドレ
インが電源電圧Ｖ_SSの供給線１６に接続されている。ｐ
ＭＯＳトランジスタＰＴ₂ およびｐＭＯＳトランジスタ
ＰＴ₃ によって、ソースフォロワ部１３が構成されてい
る。

【０００８】ｐＭＯＳトランジスタＰＴ₄ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、一方、ｎＭＯＳト
ランジスタＮＴ₃ のソースが電源電圧Ｖ_SSの供給線１６
に接続されている。また、ｐＭＯＳトランジスタＰＴ₄
のドレインがｎＭＯＳトランジスタＮＴ₃ のドレインと
接続され、これらの接続点によりノードＮＤ₆ が構成さ
れている。ｐＭＯＳトランジスタＰＴ₄ のゲートがノー
ドＮＤ₅ に接続され、ｎＭＯＳトランジスタＮＴ₃ のゲ
ートがノードＮＤ₄ に接続されている。ノードＮＤ₆ と
ノードＮＤ₄ との間に、位相補償用の抵抗素子Ｒ₁₀およ
び容量素子Ｃ₁₀が直列に接続され、さらに、ノードＮＤ
₆ に出力端子Ｔ_OUT が接続されている。上記の素子およ
びそれらの接続によって、プッシュプル出力部１４が構
成されている。

【０００９】以下、図１０を参照しながら、４端子入力
差動増幅回路１０の動作について説明する。この４端子
入力差動増幅回路１０には、最大４つの信号が同時に入
力できる。４つの入力端子の内、Ｔ₁₀とＴ₁₁，Ｔ₂₀とＴ
₂₁がそれぞれ差動入力端子になっている。そして、差動
増幅部１２において、差動入力端子Ｔ₁₀とＴ₁₁に入力さ
れた信号の差が取り出され、ノードＮＤ₄ に出力され、
同様に、差動入力端子Ｔ₂₀とＴ₂₁に入力された信号の差
が取り出され、ノードＮＤ₄ に出力される。

【００１０】ソースフォロワ部１３において、ノードＮ
Ｄ₄ に現れた信号がノードＮＤ₅ 、すなわちｐＭＯＳト
ランジスタＰＴ₃ のソースに出力される。これによっ
て、ノードＮＤ₅ とノードＮＤ₄ とに同相の信号が現れ
る。

【００１１】さらに、ノードＮＤ₄ に現れた信号がプッ
シュプル出力部１４を構成するｎＭＯＳトランジスタＮ
Ｔ₃ のゲートに入力され、ノードＮＤ₅ に現れた信号が
プッシュプル出力部１４を構成するｐＭＯＳトランジス
タＰＴ₄ のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部１４において、ノードＮＤ₆ に
入力されたノードＮＤ₄ およびノードＮＤ₅ の信号の反
転された信号が現れ、出力端子Ｔ_OUT に出力される。ま
た、プッシュプル出力部１４において、ノードＮＤ₄ と
ノードＮＤ₆ との間に直列に接続された抵抗素子Ｒ₁₀お
よび容量素子Ｃ₁₀により、前段のソースフォロワ部１３
および前々段の差動増幅部１２に発生された信号の位相
ひずみが補償される。

【００１２】以上、図１０に示す４端子入力差動増幅回
路１０の動作原理について説明を行った。この差動増幅
回路１０により、それぞれ差動入力端子を構成する入力
端子Ｔ₁₀，Ｔ₁₁、またＴ₂₀，Ｔ₂₁に入力された信号の差
が取り出され、その差動増幅回路の反転出力のさらに反
転された信号が出力端子Ｔ_OUT に出力される。出力端子
Ｔ_OUT に対して、Ｔ₁₀，Ｔ₂₀は同相入力端子、Ｔ₁₁，Ｔ
₂₁は反転入力端子である。このような構成における出力
端子Ｔ_OUT の出力電圧Ｖ_OUT は、次式で与えられる。

【数１】 Ｖ_OUT ＝ｇ（Ｖ₁₀−Ｖ₁₁＋Ｖ₂₀−Ｖ₂₁） …（１） ここで、Ｖ₁₀，Ｖ₁₁，Ｖ₂₀，Ｖ₂₁はそれぞれ入力端子Ｔ
₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁への微小振幅の入力電圧、ｇは演
算増幅回路全体のゲインを示している。

【００１３】図１１は二つのトランスコンダクタンス・
アンプおよび他の素子によって構成されたバイポーラ型
４端子入力演算増幅回路の回路図を示している。図１０
に示す４端子入力差動増幅回路１０とは異なるが、この
バイポーラ型４端子入力演算増幅回路も従来の多入力差
動増幅回路の一例である。

【００１４】図１１において、１と２は利得ｇ_m のトラ
ンスコンダクタンス・アンプ、３は出力バッファ、
Ｒ_C ，Ｃ_C は抵抗素子と容量素子、Ｔ_X1，Ｔ_X2はトラン
スコンダクタンス・アンプ１の差動入力端子、Ｔ_Y1，Ｔ
_Y2はトランスコンダクタンス・アンプ２の差動入力端
子、Ｔ_OUT は出力端子をそれぞれ示している。図１１に
示すように、並列に接続されているトランスコンダクタ
ンス・アンプ１とトランスコンダクタンス・アンプ２は
電圧−電流変換部を構成し、並列に接続されている抵抗
素子Ｒ_C と容量素子Ｃ_C は高インピーダンスＺを持つ電
流−電圧変換部を構成している。

【００１５】ここで、トランスコンダクタンス・アンプ
１の差動入力端子Ｔ_X1，Ｔ_X2に入力された電圧がそれぞ
れＶ_X1，Ｖ_X2とし、トランスコンダクタンス・アンプ２
の差動入力端子Ｔ_Y1，Ｔ_Y2に入力された電圧がそれぞれ
Ｖ_Y1，Ｖ_Y2とすると、トランスコンダクタンス・アンプ
１およびトランスコンダクタンス・アンプ２の出力端子
に次式に示す電流Ｉ_X ，Ｉ_Y が得られる。

【数２】 Ｉ_X ＝ｇ_m （Ｖ_X1−Ｖ_X2） Ｉ_Y ＝ｇ_m （Ｖ_Y1−Ｖ_Y2） …（２）

【００１６】並列に接続されている抵抗素子Ｒ_C と容量
素子Ｃ_C によって構成されている電流−電圧変換部のイ
ンピーダンスＺが次式に与えられる。

【数３】 Ｚ＝Ｒ_C ／（１＋ｊ２πｆＲ_C ・Ｃ_C ） …（３）

【００１７】電圧−電流変換部において、トランスコン
ダクタンス・アンプ１と２によって出力された電流
Ｉ_X ，Ｉ_Y の和電流（Ｉ_X ＋Ｉ_Y ）が電流−電圧変換部
で電圧に変換され、次段の出力バッファ３に入力され
る。出力バッファの利得が、たとえば＋１とすると、出
力端子Ｔ_OUT に現れる出力電圧Ｖ_OUT が次式のように与
えられる。

【数４】 Ｖ_OUT ＝Ｚ（Ｉ_X ＋Ｉ_Y ） ＝ｇ_m ・Ｚ（Ｖ_X1−Ｖ_X2＋Ｖ_Y1−Ｖ_Y2） …（４）

【００１８】すなわち、式（４）のｇ_m ・Ｚはこのバイ
ポーラ型４端子入力演算増幅回路の開ループ・ゲインと
なり、この開ループ・ゲインはきわめて大きな値であ
る。

【００１９】

【発明が解決しようとする課題】ところで、上述した従
来例の多入力差動増幅回路では、ダイナミックレンジが
狭かったり、高精度が得にくいなどの問題がある。

【００２０】図１２は図１０に示した４端子入力差動増
幅回路１０によって構成された１／２ゲインの非反転増
幅器の回路図およびその入出力特性を示している。図１
２に示すように、演算増幅器１０の４つの入力端子
Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ ₂₁の内、Ｔ₁₁とＴ₂₁が出力端子Ｔ
_OUT に接続され、入力端子Ｔ₂₀がアナログ・グランド電
位ＡＧＮＤに接地され、入力端子Ｔ₁₀に電圧Ｖ_INが印加
される。

【００２１】図１２（ｂ）は上記の接続における４端子
入力演算増幅器の入出力特性を示している。この図から
わかるように、４端子入力差動増幅回路１０によって構
成された１／２ゲインの非反転増幅器において、ゲイン
が１／２を満足するダイナミックレンジが非常に狭い。

【００２２】次いで、図１０に示す４端子入力差動増幅
回路のような従来の多入力差動増幅回路のダイナミック
レンジが狭い原因について考察する。多入力差動増幅回
路のダイナミックレンジが狭い原因を理解しやすくする
ため、まず、通常の２端子入力差動増幅回路のダイナミ
ックレンジについて説明する。

【００２３】図１３は通常の２端子入力差動増幅回路１
０ｄの回路図である。図示のように、２端子入力差動増
幅回路１０ｄはバイアス部１１、差動増幅部１２ｄ、ソ
ースフォロワ部１３およびプッシュプル出力部１４によ
って構成されている。そして、この２端子入力差動増幅
回路１０ｄにおいて、差動増幅部１２ｄを除いて、バイ
アス部１１、ソースフォロワ部１３およびプッシュプル
出力部１４は図１０に示した４端子入力差動増幅回路の
形態と同様であるため、ここでその詳細について、説明
を省略する。また、回路の同様な構成部分を図１０と同
じ符号を用いて表記する。

【００２４】図１３に示すように、２端子入力差動増幅
回路１０ｄの差動増幅部１２ｄはカレントミラー回路を
構成するｐＭＯＳトランジスタＰＴ₀ 、差動入力素子を
構成するｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₁₁、また、
カレントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ₁ 、ＮＴ₂ によって構成されている。ｐＭＯＳトラン
ジスタＰＴ₁₀、ＰＴ₁₁のゲートが、それぞれ入力端子Ｔ
₁₀、Ｔ ₁₁に接続されている。

【００２５】図１４（ａ）は図１３に示す２端子入力差
動増幅回路１０ｄを用いて構成されたボルテージフォロ
ワ回路である。図１４（ａ）に示すように２端子入力差
動増幅回路１０ｄの２つの入力端子Ｔ ₁₀、Ｔ₁₁の内、Ｔ
₁₁が出力端子Ｔ_OUT に接続され、入力端子Ｔ₁₀に電圧Ｖ
_INが印加される。上記接続において入力電圧Ｖ_INと出力
端子Ｔ_OUT の電圧Ｖ_OUT が同じ電圧値となる入力電圧範
囲を２端子入力差動増幅回路１０ｄのダイナミッックレ
ンジという。図１４（ｂ）は上記接続における２端子入
力差動増幅回路１０ｄの入出力特性の例を示している。
本例のダイナミックレンジは約０．３Ｖから４．５Ｖの
電圧範囲である。

【００２６】図１５（ａ）は図１４（ａ）の接続におけ
る２端子入力差動増幅回路の差動増幅回路１２ｄの部分
における内部電圧を入力電圧Ｖ_INを横軸として詳しく示
したものである。２端子入力差動増幅回路では、出力端
子Ｔ_OUT から反転入力端子Ｔ₁₁にネガティブフィードバ
ックをかけて使用する場合がほとんどであり、その場合
には、同相入力端子Ｔ₁₀と反転入力端子Ｔ₁₁の間には仮
想接地が成り立ち、反転入力端子Ｔ₁₁の電圧は同相入力
端子Ｔ₁₀の電圧と等しくなり、

【数５】 Ｖ_T10 ≒Ｖ_T11 …（５） すなわち、

【数６】 Ｖ_OUT ≒Ｖ_IN …（６） となる。

【００２７】図１５（ａ）に示すように入力電圧Ｖ_INが
Ｖ_SSあるいはＶ_DDにＶ_thの範囲で近くなった場合には、
電流を流せなくなって正常に動作しなくなったトランジ
スタが回路中に存在するようになり、すなわち、Ｖ_OUT
≠Ｖ_INとなる。このように、Ｖ_OUT ≒Ｖ_INが成り立つ範
囲、すなわち、ダイナミックレンジは、２端子入力差動
増幅回路が正常に動作する入力電圧範囲を示す重要な特
性であり、できるだけ広い入力電圧範囲で成り立つこと
が望ましい。

【００２８】図１５（ａ）に示すように差動増幅部１２
ｄの出力ノードＮＤ₃ の電圧は、入力電圧Ｖ_INが変わっ
てもほとんど変化しない。これは、ソースフォロワ部１
３とプッシュプル出力部１４の合わせた増幅率をｇ_spと
すると、差動増幅部１２ｄの出力ノードＮＤ₃ の電圧変
化は、Ｖ_OUT （≒Ｖ_IN）の電圧変化の１／ｇ_spになるた
めである。ソースフォロワ部１３とプッシュプル出力部
１４の合わせた増幅率ｇ_spは普通、２０ｄＢ〜４０ｄ、
すなわち数十倍〜数百倍の値が用いられている。

【００２９】図１５（ａ）に示すように差動増幅部１２
ｄの差動入力トランジスタＰＴ₁₀、ＰＴ₁₁のソースノー
ドＮＤ₂ の電圧は、入力電圧Ｖ_INの変化に対してレベル
がシフトした形で変化する。これは、ｐＭＯＳトランジ
スタＰＴ₁₀、ＰＴ₁₁のゲートＴ₁₀、Ｔ₁₁を入力端子と
し、ｐＭＯＳトランジスタＰＴ₀ を定電流源とし、ノー
ドＮＤ₂ を出力端子としたＯＲ型のソースフォロワ回路
を考えた場合にその出力電圧の特性として説明できる。

【００３０】図１５（ｂ）にボルテージフォロワ接続に
おける２端子入力差動増幅回路の差動増幅回路１２ｄの
部分における各トランジスタに流れる電流を、入力電圧
Ｖ_INを横軸として示す。ｐＭＯＳトランジスタＰＴ₀ に
流れる電流は、バイアス部のｐＭＯＳトランジスタＰＴ
₁ のドレイン電流、すなわち電流源ＣＵＲ₁ の電流Ｉ₁
に応じた電流Ｉ ₀ である。ただし、入力電圧Ｖ_IN（≒Ｖ
_OUT ）が電源電圧Ｖ_DDに近づくと、電流Ｉ₀ すなわち差
動増幅回路に流れる電流はｐＭＯＳトランジスタＰ
Ｔ₁₀、ＰＴ₁₁のゲート電圧によって制限されて減少す
る。ｎＭＯＳトランジスタＮＴ₁ 、ＮＴ₂ に流れる電流
は、この２つのトランジスタがカレントミラー回路を構
成しているため、ほとんど同じ電流値となり

【数７】 Ｉ_NT1 ≒Ｉ_NT2 ≒Ｉ₀ ／２ …（７） となる。また、ｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₁₁に
流れる電流は、それぞれｎＭＯＳトランジスタＮＴ₂ 、
ＮＴ₁ に流れる電流に等しく、結局

【数８】 Ｉ_PT10≒Ｉ_PT11≒Ｉ₀ ／２ …（８） となる。

【００３１】図１５（ａ）に示された入力電圧Ｖ_INから
差動入力トランジスタのソースノードＮＤ₂ までのレベ
ルシフト量、すなわちｐＭＯＳトランジスタＰＴ₁₀ある
いはＰＴ₁₁のゲートソース間電位Ｖ_GSPT10（≒
Ｖ_GSPT11）は、ｐＭＯＳトランジスタの飽和領域の電流
式から求められる。

【数９】 Ｉ_PT10＝（１／２）×β×（Ｖ_GSPT10−Ｖ_th）² …（９） ただし、β＝（μ／Ｃ_OX）×（Ｗ_eff ／Ｌ_eff ）。ここ
で、μはキャリア移動度、Ｃ_OXは単位面積あたりゲート
酸化膜の容量をそれぞれ示している。さらに、Ｖ_th、Ｗ
_eff 、Ｌ_eff はそれぞれｐＭＯＳトランジスタＰＴ₁₀お
よびＰＴ₁₁のしきい値電圧、Ｗ_eff は実行チャネル幅、
Ｌ_eff は実行チャネル長をそれぞれ示している。式
（８）と式（９）により、次式が求まる。

【数１０】 Ｖ_GSPT10＝Ｖ_th−（Ｉ₀ ／β）^1/2 …（１０） ここでは、Ｖ_GSPT10およびＶ_thは、負の値である。

【００３２】さて、上記の２端子入力差動増幅回路のダ
イナミックレンジの説明と比較をしながら従来の図１０
に示す４端子入力差動増幅回路のような多入力差動増幅
回路のダイナミックレンジが狭い原因について考察す
る。先に、２端子入力差動増幅回路における仮想接地
（Ｖ_T10 ≒Ｖ_T11 ）とダイナミックレンジについて順を
追って説明したが、多入力差動増幅回路における仮想接
地に相当する関係とダイナミックレンジに相当する入出
力特性について説明する。

【００３３】図１０に示したような多入力差動増幅回路
においては、同相入力端子、反転入力端子が各々複数個
あるため２端子入力差動増幅回路の場合とは異なり同相
側の総合した入力と反転側の総合した入力のバランスと
なる。

【００３４】ここで、図１０に示す４端子入力差動増幅
回路１０の差動増幅部１２において、ｐＭＯＳトランジ
スタＰＴ₁₀、ＰＴ₁₁、ＰＴ₂₀、ＰＴ₂₁は同様の特性を持
つものとする。また、これらのｐＭＯＳトランジスタの
実効チャネル幅および実効チャネル長をそれぞれＷ_eff
およびＬ_eff とし、さらに、これらのｐＭＯＳトランジ
スタのしきい値電圧をＶ_thとし、ソース電圧をＶ_S とす
る。また、入力端子Ｔ ₁₀、Ｔ₁₁、Ｔ₂₀、Ｔ₂₁には、それ
ぞれＶ_T10 、Ｖ_T11 、Ｖ_T20 、Ｖ_T21 の電圧が印加され
るものとする。

【００３５】図１０の４端子入力差動増幅回路１０にネ
ガティブフィードバックをかけて使用する場合、２端子
入力差動増幅回路における仮想接地（Ｖ_T10 ≒Ｖ_T11 ）
に相当する関係として、同相入力端子側に印加された入
力電圧の和は、反転入力端子側に印加された入力電圧の
和に等しくなるのが多入力差動増幅回路の特性として必
要である。すなわち、次の関係ができるだけ広い入力電
圧範囲に対して成り立つことが望まれる。

【数１１】 Ｖ_T10 ＋Ｖ_T20 ≒Ｖ_T11 ＋Ｖ_T21 …（１１） また、このことは、２端子入力差動増幅回路がＶ_T10 ≒
Ｖ_T11 の入力条件下で動作すれば良いのに対し、多入力
差動増幅回路はＶ_T10 ≠Ｖ_T11 ≠Ｖ_T20 ≠Ｖ_{T2 1} によう
な各入力電圧が異なる条件下でも動作しなければならな
いことが要求される。

【００３６】図１２（ａ）の接続においては、 Ｖ_T10 ＝Ｖ_IN、Ｖ_T20 ＝Ｖ_AGND、Ｖ_T11 ＝Ｖ_T21 ＝Ｖ_OUT なので式（１１）により

【数１２】 Ｖ_OUT ≒（１／２）×（Ｖ_IN＋Ｖ_AGND） …（１２） となる。ここで、

【数１３】 ｖ_in＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND …（１３） と置き直して、式（１２）をアナログ・グランドＡＧＮ
Ｄを基準とする電圧の式に直すと、次式のようになる。

【数１４】 ｖ_out ＝ｖ_in／２ …（１４）

【００３７】しかしながら、従来の多入力差動増幅回路
では式（１２）の関係を十分実用的な範囲で満足するこ
とはできなかった。

【００３８】図１６（ａ）に図１２（ａ）の接続におけ
る従来の４端子入力差動増幅回路の差動増幅部１２のお
ける内部電圧を入力電圧Ｖ_INを横軸として詳しく示す。
また、そのときの各トランジスタに流れる電流を図１６
（ｂ）に示す。式（１２）の特性が得られるのは、Ｖ_IN
≒Ｖ_AGND（＝２．５Ｖ）の付近の極く狭い入力電圧範囲
である。

【００３９】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。ｐＭ
ＯＳトランジスタＰＴ₁₀に流れる電流をＩ₀ とすると、
カレントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ₁ 、ＮＴ₂ に流れる電流はＩ₀ ／２となる。したがっ
て、ｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₂₀、ＰＴ₁₁、Ｐ
Ｔ₂₁に流れる電流をそれぞれＩ_PT10、Ｉ_PT20、Ｉ_PT11、
Ｉ_PT21とすると

【数１５】 Ｉ_PT10＋Ｉ_PT20＝Ｉ₀ ／２ Ｉ_PT11＋Ｉ_PT21＝Ｉ₀ ／２ …（１５） となる。

【００４０】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式（９）と同じような電流の式が成り立つから、式
（１５）により

【数１６】 （β／２）×（Ｖ_IN−Ｖ_S −Ｖ_th）² ＋（β／２）×（Ｖ_AGND−Ｖ_S −Ｖ_th）² ＝Ｉ₀ ／２ （β／２）×（Ｖ_OUT −Ｖ_S −Ｖ_th）² ×２＝Ｉ₀ ／２ …（１６） となる。ここで、 ｖ_in ＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND ｖ_S ＝Ｖ_S ＋Ｖ_th−Ｖ_AGND ｋ ＝Ｉ₀ ／２β と置き直して、式（１６）をアナログ・グランドＡＧＮ
Ｄを基準とする電圧に対して解くと、次式が得られる。

【００４１】

【数１７】 ｖ_out ＝（ｖ_in／２）−ｋ^1/2 ＋｛ｋ−（ｖ_in／２）² ｝^1/2 ｖ_S ＝（ｖ_in／２）＋｛ｋ−（ｖ_in／２）² ｝^1/2 …（１７）

【００４２】さて、ｐＭＯＳトランジスタＰＴ₁₀に流れ
る電流は、次式で与えられる。

【数１８】 Ｉ_PT10＝（β／２）×（Ｖ_IN−Ｖ_S −Ｖ_th）² ＝（β／２）×（ｖ_in−ｖ_S ）² ＝（β／２）×〔（ｖ_in／２）−｛ｋ−（ｖ_in／２）² ｝^1/2 〕² …（１８） 式（１８）をｖ_inで微分すると、次式のようになる。

【００４３】

【数１９】 ｄＩ_PT10／ｄｖ_in ＝（β／２）×〔ｖ_in／２−｛ｋ−（ｖ_in／２）² ｝^1/2 〕 ×〔１＋（ｖ_in／２）／｛ｋ−（ｖ_in／２）² ｝^1/2 〕 …（１９） ｖ_in＝０（Ｖ_IN＝Ｖ_AGND）のときの電流Ｉ_PT10のｖ_inに
対する傾きをｍとすると、式（１９）により、次式が得
られる。

【数２０】 ｍ＝ｄＩ_PT10／ｄｖ_in＝−（１／２）（Ｉ₀ ・β／２）^1/2 …（２０） ｐＭＯＳトランジスタＰＴ₁₀に流れる電流Ｉ_PT10は、ｖ
_in＝０のときの値Ｉ₀／４を中心として±Ｉ₀ ／４変化
する。したがって、ΔＶ＝（−Ｉ₀ ／４）／ｍとする
と、次式のようになる。

【数２１】 ΔＶ＝（Ｉ₀ ／２β）^1/2 …（２１） ほぼＶ_AGND−ΔＶ＜Ｖ_IN＜Ｖ_AGND＋ΔＶの入力電圧範囲
で式（１７）は成り立つが、この範囲内においても、式
（１４）の関係を満たすのはその一部の範囲だけであ
る。

【００４４】Ｖ_IN＜Ｖ_AGND−ΔＶの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードＮ
Ｄ₂ の電圧Ｖ_S はほとんどＶ_INを入力としたソースフォ
ロワ回路の出力電圧として決まってしまい、ゲートにＶ
_AGNDが入力されるｐＭＯＳトランジスタＰＴ₂₀に電流が
流れなくなってしまう。式（１５）において、Ｉ_PT20＝
０とすると、次式のようになる。

【数２２】 ｖ_out ＝ｖ_in＋（２^1/2 −１）ｋ^1/2 ｖ_S ＝ｖ_in＋（２ｋ）^1/2 …（２２）

【００４５】Ｖ_IN＞Ｖ_AGND＋ΔＶの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードＮ
Ｄ₂ の電圧Ｖ_S はほとんどＶ_AGNDを入力としたソースフ
ォロワ回路の出力電圧として決まってしまい、ゲートに
Ｖ_INが入力されるｐＭＯＳトランジスタＰＴ₁₀には電流
が流れなくなってしまう。式（１５）において、Ｉ_PT10
＝０とすると、次式のようになる。

【数２３】 ｖ_out ＝（２^1/2 −１）ｋ^1/2 ｖ_S ＝（２ｋ）^1/2 …（２３）

【００４６】また、図１１に示すバイポーラ型４端子入
力演算増幅回路においては、高抵抗素子を用いて電流を
電圧に変換するため、精度の良い抵抗素子を必要とする
か、あるいは補正する回路または他の補正手段が必要で
ある。

【００４７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ダイナミックレンジを広げるこ
とができ、回路規模の縮小、低消費電力化を図れる多入
力差動増幅回路を提供することにある。

【００４８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも２対以上の正負入力端子を有
する差動増幅部を備えた多入力差動増幅回路であって、
上記差動増幅部の各差動対がそれぞれ異なる電流源に接
続され、各差動対毎に個別に電流が供給される。

【００４９】また、本発明では、上記差動増幅部は、ゲ
ートが差動入力端子をなす少なくとも２対以上の金属絶
縁膜半導体トランジスタにより構成され、各トランジス
タ対のソース同士の接続点が上記電流源に接続され、正
側入力素子を構成する各トランジスタのドレイン同士が
共通のノードに接続され、負側入力素子を構成する各ト
ランジスタのドレイン同士が他の共通のノードに接続さ
れている。

【００５０】また、本発明では、上記各電流源が電源と
各差動対のソース同士の接続点との間に接続された金属
絶縁膜半導体トランジスタにより構成され、差動入力素
子と電流源を構成する金属絶縁膜半導体トランジスタの
コンダクタンスが差動対毎に異なるように設定されてい
る。

【００５１】本発明によれば、差動増幅部において、各
差動入力対毎に電流が供給される。これにより、差動増
幅回路のダイナミックレンジが広くなる。

【００５２】また、差動増幅部において、各差動入力対
ごとに差動入力素子としての金属絶縁膜半導体トランジ
スタおよび定電流を供給する金属絶縁膜半導体トランジ
スタのコンダクタンスを異なるように設定され、各入力
端子に入力された信号に対して重み付けが行われる。こ
れにより、ゲインが１より小さい任意の値の非反転増幅
器を構成することが可能である。

【００５３】また、本発明では、上記各入力端子への入
力を切り換えるスイッチ回路を有する。

【００５４】さらに、アナログスイッチにより各差動入
力対に入力信号またはそのレベルを切り換えることによ
り、たとえば、ゲインが１／２、１、２など可変に設定
でき、また反転および非反転が切り換えられる増幅器を
構成することが可能である。

【００５５】

【発明の実施の形態】第１実施形態 図１は、本発明に係る多入力差動増幅回路の第１の実施
形態を示す回路図である。図１はＭＯＳ型４端子入力差
動増幅回路１０ａの回路図である。図１において、ＰＴ
₀₁，ＰＴ₀₂，ＰＴ₁ ，ＰＴ₂ ，ＰＴ₃ ，ＰＴ₄ ，Ｐ
Ｔ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ₂₁はｐＭＯＳトランジス
タ、ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ はｎＭＯＳトランジスタ、
ＣＵＲ₁ は電流源、Ｒ₁₀は抵抗素子、Ｃ₁₀は容量素子、
Ｔ ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁は入力端子、Ｔ_OUT は出力端子
をそれぞれ示している。また、１５と１６はそれぞれ電
源電圧Ｖ_DDおよび電源電圧Ｖ_SSの供給線を示している。

【００５６】図１に示すように、この差動増幅回路はバ
イアス部１１、差動増幅部１２ａ、ソースフォロワ部１
３およびプッシュプル出力部１４から構成されている。
ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，ＰＴ₁ ，ＰＴ₂
がカレントミラー回路を構成し、また、ｎＭＯＳトラン
ジスタＮＴ₁ ，ＮＴ₂ もカレントミラー回路を構成して
いる。

【００５７】ｐＭＯＳトランジスタＰＴ₁ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、ｐＭＯＳトランジ
スタＰＴ₁ のゲートとドレインが接続され、これらの接
続点によりノードＮＤ₁ が構成されている。ノードＮＤ
₁ と電源電圧Ｖ_SSの供給線１６との間に、電流源ＣＵＲ
₁ が接続されている。ｐＭＯＳトランジスタＰＴ₁ およ
び電流源ＣＵＲ₁ によって、バイアス部１１が構成され
ている。

【００５８】ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のソ
ースが電源電圧Ｖ_DDの供給線１５に接続されている。そ
して、ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のゲートが
ノードＮＤ₁ に接続され、それぞれカレントミラー回路
が構成され、ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のド
レインに電流源ＣＵＲ₁ の電流Ｉ₁ に応じた電流が供給
される。

【００５９】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁のソ
ース同士が接続され、これらの接続点によりノードＮＤ
₂₁が構成され、第１の定電流源としてのｐＭＯＳトラン
ジスタＰＴ₀₁のドレインがノードＮＤ₂₁に接続されてい
る。ｐＭＯＳトランジスタＰＴ₂₀，ＰＴ₂₁のソース同士
が接続され、これらの接続点によりノードＮＤ₂₂が構成
され、第２の定電流源としてのｐＭＯＳトランジスタＰ
Ｔ₀₂のドレインがノードＮＤ₂₂に接続されている。ま
た、ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁のドレイン同
士が接続され、これらの接続点によりノードＮＤ₃ が構
成されている。ノードＮＤ₃ にｎＭＯＳトランジスタＮ
Ｔ₁ のドレインが接続されている。また、ｐＭＯＳトラ
ンジスタＰＴ₁₀，ＰＴ₂₀のドレイン同士が接続され、こ
れらの接続点によりノードＮＤ₄ が構成されている。ノ
ードＮＤ₄ にｎＭＯＳトランジスタＮＴ₂ のドレインが
接続されている。さらに、ｎＭＯＳトランジスタＮ
Ｔ₁ ，ＮＴ₂ のゲートがノードＮＤ₃ に接続され、ソー
スが電源電圧Ｖ_SSの供給線１６に接続されている。

【００６０】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，Ｐ
Ｔ₁₁，ＰＴ₂₁のゲートがそれぞれ入力端子Ｔ₁₀，Ｔ₂₀，
Ｔ₁₁，Ｔ₂₁に接続されている。上述した素子およびそれ
らの接続により、回路の差動増幅部１２ａが構成されて
いる。差動増幅部１２ａにおいて、ｐＭＯＳトランジス
タＰＴ₁₀およびｐＭＯＳトランジスタＰＴ₁₁が一つの差
動対を構成し、ｐＭＯＳトランジスタＰＴ₀₁はこの差動
対に電流源ＣＵＲ₁ の電流Ｉ₁ に応じた電流を供給す
る。また、ｐＭＯＳトランジスタＰＴ₂₀およびｐＭＯＳ
トランジスタＰＴ₂₁がもう一つの差動対を構成し、ｐＭ
ＯＳトランジスタＰＴ₀₂はこの差動対に電流源ＣＵＲ₁
の電流Ｉ₁に応じた電流を供給する。ｎＭＯＳトランジ
スタＮＴ₂ およびｎＭＯＳトランジスタＮＴ₂ がカレン
トミラー回路を構成し、差動増幅部１２ａの出力負荷を
構成している。

【００６１】ｐＭＯＳトランジスタＰＴ₂ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₂ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₂ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。ｐＭＯＳトランジスタＰＴ₂
のドレインがｐＭＯＳトランジスタＰＴ₃ のソースと接
続され、これらの接続点によりノードＮＤ₅ が構成され
ている。ｐＭＯＳトランジスタＰＴ₃ のゲートがノード
ＮＤ₄ と接続され、ｐＭＯＳトランジスタＰＴ₃ のドレ
インが電源電圧Ｖ_SSの供給線１６に接続されている。ｐ
ＭＯＳトランジスタＰＴ₂ およびｐＭＯＳトランジスタ
ＰＴ₃ によって、ソースフォロワ部１３が構成されてい
る。

【００６２】ｐＭＯＳトランジスタＰＴ₄ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、一方、ｎＭＯＳト
ランジスタＮＴ₃ のソースが電源電圧Ｖ_SSの供給線１６
に接続されている。また、ｐＭＯＳトランジスタＰＴ₄
のドレインがｎＭＯＳトランジスタＮＴ₃ のドレインと
接続され、これらの接続点によりノードＮＤ₆ が構成さ
れている。ｐＭＯＳトランジスタＰＴ₄ のゲートがノー
ドＮＤ₅ に接続され、ｎＭＯＳトランジスタＮＴ₃ のゲ
ートがノードＮＤ₄ と接続されている。ノードＮＤ₆ と
ノードＮＤ₄ との間に、抵抗素子Ｒ₁₀と容量素子Ｃ₁₀が
直列に接続され、さらに、ノードＮＤ₆ に出力端子Ｔ
_OUT が接続されている。上記の素子およびそれらの接続
によって、差動増幅回路のプッシュプル出力部１４が構
成されている。

【００６３】以下、上記の構成において、図１に示す４
端子入力差動増幅回路の動作について説明する。この４
端子入力差動増幅回路には、最大４つの信号が同時に入
力できる。４つの入力端子の内、Ｔ₁₀とＴ₁₁，Ｔ₂₀とＴ
₂₁がそれぞれ差動入力端子になっている。そして、回路
の差動増幅部１２ａにおいて、差動入力端子Ｔ₁₀とＴ₁₁
に入力された信号の差が取り出され、ノードＮＤ₄ に出
力され、同様に、差動入力端子Ｔ ₂₀とＴ₂₁に入力された
信号の差が取り出され、ノードＮＤ₄ に出力される。

【００６４】ソースフォロワ部１３において、ノードＮ
Ｄ₄ に現れた信号がノードＮＤ₅ 、すなわちｐＭＯＳト
ランジスタＰＴ₃ のソースに出力される。これによっ
て、ノードＮＤ₅ とノードＮＤ₄ とに同相の信号が現れ
る。

【００６５】さらに、ノードＮＤ₄ に現れた信号がプッ
シュプル出力部１４を構成するｎＭＯＳトランジスタＮ
Ｔ₃ のゲートに入力され、ノードＮＤ₅ に現れた信号が
プッシュプル出力部１４を構成するｐＭＯＳトランジス
タＰＴ₄ のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部１４において、ノードＮＤ₆ に
入力されたノードＮＤ₄ およびノードＮＤ₅ の信号の反
転された信号が現れ、出力端子Ｔ_OUT に出力される。ま
た、プッシュプル出力部１４において、ノードＮＤ₄ と
ノードＮＤ₆ との間に位相補償用の抵抗素子Ｒ₁₀と容量
素子Ｃ₁₀が直列に接続され、前段のソースフォロワ部１
３および前々段の差動増幅部１２ａに発生された信号の
位相ひずみを補償する。

【００６６】以上、図１に示す４端子入力差動増幅回路
の動作原理について説明を行った。この４端子入力差動
増幅回路により、それぞれ差動入力端子を構成する入力
端子Ｔ₁₀，Ｔ₁₁、またＴ₂₀，Ｔ₂₁に入力された信号の差
が取り出され、さらにプッシュプル出力部１４におい
て、反転された後、出力端子Ｔ_OUT に出力される。出力
端子Ｔ_OUT の出力に対して、入力端子Ｔ₁₀、Ｔ₂₀への入
力は同相入力となり、入力端子Ｔ₁₁、Ｔ₂₁への入力は反
転入力となる。演算増幅回路全体のゲインをｇとし、入
力端子Ｔ₁₀、Ｔ₁₁、Ｔ₂₀、Ｔ₂₁への微小振幅入力を
Ｖ₁₀、Ｖ₁₁、Ｖ ₂₀、Ｖ₂₁とすると、出力Ｖ_OUT は次式の
ようになる。

【数２４】 Ｖ_OUT ＝ｇ（Ｖ₁₀−Ｖ₁₁＋Ｖ₂₀−Ｖ₂₁） …（２４）

【００６７】次いで、上記の４端子入力差動増幅回路の
ダイナミックレンジについて考察する。ここで、差動増
幅部１２ａにおいて、ｐＭＯＳトランジスタＰＴ₁₀，Ｐ
Ｔ₁₁，ＰＴ₂₀，ＰＴ₂₁は同様な特性を持つものとする。
また、これらのｐＭＯＳトランジスタの実効チャネル幅
および実効チャネル長をそれぞれＷ_eff およびＬ_eff と
し、さらに、これらのｐＭＯＳトランジスタのしきい値
電圧をＶ_thとする。また、ｐＭＯＳトランジスタＰＴ₁₀
およびｐＭＯＳトランジスタＰＴ₁₁により構成された差
動対のソース電圧をＶ_S1とし、ｐＭＯＳトランジスタＰ
Ｔ₂₀およびｐＭＯＳトランジスタＰＴ₂₁により構成され
た差動対のソース電圧をＶ_S2とする。

【００６８】図２（ａ）は図１に示す４端子入力差動増
幅回路を用いて構成された１／２ゲインの非反転演算増
幅回路の一例を示す回路図である。図２（ｂ）はこの１
／２ゲインの非反転演算増幅回路の入出力特性を示すグ
ラフである。

【００６９】図２（ａ）に示すように、４端子入力演算
増幅器１０ａの４つの入力端子Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁
の内、Ｔ₁₁とＴ₂₁が出力端子Ｔ_OUT に接続され、入力端
子Ｔ ₂₀がアナログ・グランド電位ＡＧＮＤに接地され
る。入力端子Ｔ₁₀に電圧Ｖ_INが印加される。

【００７０】図２（ｂ）は上記の接続における４端子入
力演算増幅器の入出力特性を示している。従来の４端子
入力演算増幅器１０によって構成された１／２ゲインの
非反転増幅器の入出力特性を示す図１２（ｂ）と比べて
みると、本発明の４端子入力演算増幅器１０ａにより構
成された１／２ゲインの非反転増幅器において、ゲイン
が１／２を満足するダイナミックレンジが大幅に改善さ
れたことがわかる。

【００７１】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。差動
増幅部１２ａの定電流源となるｐＭＯＳトランジスタＰ
Ｔ₀₁およびｐＭＯＳトランジスタＰＴ₀₂に流れる電流を
Ｉ₀ ／２とする。カレントミラー回路を構成するｎＭＯ
ＳトランジスタＮＴ₁ 、ＮＴ₂ に流れる電流もＩ₀ ／２
となる。したがって、ｐＭＯＳトランジスタＰＴ₁₀、Ｐ
Ｔ₂₀、ＰＴ₁₁、ＰＴ₂₁に流れる電流をそれぞれＩ_PT10、
Ｉ_PT20、Ｉ_PT11、Ｉ_PT21とすると

【数２５】 Ｉ_PT10＋Ｉ_PT11＝Ｉ₀ ／２ Ｉ_PT20＋Ｉ_PT21＝Ｉ₀ ／２ Ｉ_PT10＋Ｉ_PT20＝Ｉ₀ ／２ Ｉ_PT11＋Ｉ_PT21＝Ｉ₀ ／２ …（２５） となる。式（２５）より、次式のようになる。

【数２６】 Ｉ_PT10＝Ｉ_PT21 Ｉ_PT11＝Ｉ_PT20 …（２６）

【００７２】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式（９）と同じような電流の式が成り立つから、式
（２５）により、次式が求まる。

【数２７】 （β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＋（β／２）×（Ｖ_OUT −Ｖ_S1−Ｖ_th）² ＝Ｉ₀ ／２…（２７）

【数２８】 （β／２）×（Ｖ_AGND−Ｖ_S2−Ｖ_th）² ＋（β／２）×（Ｖ_OUT −Ｖ_S2−Ｖ_th）² ＝Ｉ₀ ／２…（２８） 式（２６）により、次式が求まる。

【数２９】 （β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＝（β／２）×（Ｖ_OUT −Ｖ_S2−Ｖ_th）² …（２９）

【数３０】 （β／２）×（Ｖ_OUT −Ｖ_S1−Ｖ_th）² ＝（β／２）×（Ｖ_AGND−Ｖ_S2−Ｖ_th）² …（３０）

【００７３】ここで、 ｖ_in ＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND ｖ_S1＝Ｖ_S1＋Ｖ_th−Ｖ_AGND ｖ_S2＝Ｖ_S2＋Ｖ_th−Ｖ_AGND ｋ ＝Ｉ₀ ／２β と置き直して、式（２７）と式（３０）をアナログ・グ
ランドＡＧＮＤを基準とする電圧に対して解くと、

【数３１】 ｖ_out ＝ｖ_in／２ …（３１）

【数３２】 ｖ_S1＝（３／４）×ｖ_in＋｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 …（３２）

【数３３】 ｖ_S2＝（１／４）×ｖ_in＋｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 …（３３） となる。式（３２）および式（３３）により、次式が得
られる。

【数３４】 ｖ_S1−ｖ_S2＝ｖ_in／２ …（３４）

【００７４】式（３１）は４端子入力差動増幅回路に必
要な特性とした式（１４）と同じであり、従来の４端子
差動増幅回路１０では実現できなかった入出力特性を本
発明により得られたことは明らかである。

【００７５】図３（ａ）に図２（ａ）の接続における４
端子入力差動増幅回路１０ａの差動増幅部１２における
内部電圧を入力電圧Ｖ_INを横軸として詳しく示す。ま
た、そのときの各トランジスタに流れる電流を図３
（ｂ）に示す。

【００７６】さて、ｐＭＯＳトランジスタＰＴ₁₀に流れ
る電流は、

【数３５】 Ｉ_PT10＝（β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＝（β／２）×（ｖ_in−ｖ_S1）² ＝（β／２） ×〔（ｖ_in／４）−｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕² …（３５） となる。式（３５）をｖ_inで微分すると、次式が求ま
る。

【数３６】 ｄＩ_PT10／ｄｖ_in ＝（β／４）×〔（ｖ_in／４）−｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕 ×〔１＋（ｖ_in／４）／｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕 …（３６） ｖ_in＝０（Ｖ_IN＝Ｖ_AGND）のときの電流Ｉ_PT10のｖ_inに
対する傾きをｍとすると、式（３６）により、次式が得
られる。

【数３７】 ｍ＝ｄＩ_PT10／ｄｖ_in＝−（１／８）（Ｉ₀ ・β）^1/2 …（３７）

【００７７】ｐＭＯＳトランジスタＰＴ₁₀に流れる電流
Ｉ_PT10は、ｖ_in＝０のときの値Ｉ₀／４を中心として±
Ｉ₀ ／４変化する。したがって、ΔＶ＝（−Ｉ₀ ／４）
／ｍとすると、次式のようになる。

【数３８】 ΔＶ＝２（Ｉ₀ ／β）^1/2 …（３８） ほぼＶ_AGND−ΔＶ＜Ｖ_IN＜Ｖ_AGND＋ΔＶの入力電圧範囲
で式（３１）は成り立ち、かつ、この範囲内においては
ほぼ全領域に対して式（１４）の関係を満たしている。
式（２１）と式（３８）を比較すると、ΔＶの値が２
・２^1/2 倍大きくなっていることがわかる。

【００７８】図３（ａ）に示した本例においては、Ｖ
_AGND−１．２Ｖ＜Ｖ_IN＜Ｖ_AGND＋１．２Ｖの入力電圧範
囲であり、十分実用的なものである。また、先に述べた
４端子入力差動増幅回路１０ａについての説明が、十分
満足できるものであることも明らかであろう。

【００７９】以上説明したように、本第一の実施形態に
よれば、差動対を構成するｐＭＯＳトランジスタＰ
Ｔ₁₀，ＰＴ₁₁および差動対を構成するｐＭＯＳトランジ
スタＰＴ ₂₀，ＰＴ₂₁にバイアス部１１のｐＭＯＳトラン
ジスタＰＴ₁ と共にカレントミラー回路を構成するｐＭ
ＯＳトランジスタＰＴ₀₁，ＰＴ₀₂によって、それぞれ別
個に電流を供給するようにしたので、ダイナミックレン
ジが改善されたＭＯＳ型４端子入力差動増幅回路を実現
でき、ひいては、回路規模を縮小でき、低消費電力化を
図れる利点がある。

【００８０】第２実施形態 図４は本発明に係る多端子入力差動増幅回路の第２の実
施形態を示す回路図である。図４はＭＯＳ型６端子入力
差動増幅回路１０ｂの回路図である。図示のように、６
端子入力差動増幅回路１０ｂはバイアス部１１、差動増
幅部１２ｂ、ソースフォロワ部１３およびプッシュプル
出力部１４によって構成されている。そして、この６端
子入力差動増幅回路１０ｂにおいて、差動増幅部１２ｂ
を除いて、バイアス部１１、ソースフォロワ部１３部お
よびプッシュプル出力部１４は図１に示した本発明の第
一の実施形態と同様であるため、ここでその詳細につい
て、説明を省略する。また、回路の同様な構成部分を図
１と同じ符号を用いて表記する。

【００８１】図４に示すように、６端子入力差動増幅回
路１０ｂの差動増幅部１２ｂはカレントミラー回路を構
成するｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，ＰＴ₀₃，
差動入力素子を構成するｐＭＯＳトランジスタＰＴ₁₀，
ＰＴ₂₀，ＰＴ₃₀，ＰＴ₁₁，ＰＴ₂₁，ＰＴ₃₁、また、カレ
ントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ ₁ ，ＮＴ₂ によって構成されている。

【００８２】ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，Ｐ
Ｔ₀₃のソースが電源電圧Ｖ_DDの供給線１５に接続され、
ゲートがバイアス部１１のノードＮＤ₁ に接続されてい
る。ｐＭＯＳトランジスタＰＴ₁₀およびｐＭＯＳトラン
ジスタＰＴ₁₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₁のドレインに接続され、ノードＮＤ₂₁を構成す
る。ｐＭＯＳトランジスタＰＴ₂₀およびｐＭＯＳトラン
ジスタＰＴ₂₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₂のドレインに接続され、ノードＮＤ₂₂を構成す
る。ｐＭＯＳトランジスタＰＴ₃₀およびｐＭＯＳトラン
ジスタＰＴ₃₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₃のドレインに接続され、ノードＮＤ₂₃を構成す
る。

【００８３】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，Ｐ
Ｔ₃₀のドレインが接続され、ノードＮＤ₄ が構成され、
ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁，ＰＴ₃₁のドレイ
ンが接続され、ノードＮＤ₃ が構成されている。ｎＭＯ
ＳトランジスタＮＴ₁ とｎＭＯＳトランジスタＮＴ₂ の
ゲートが接続され、ノードＮＤ₃ に接続され、ｎＭＯＳ
トランジスタＮＴ₁ とｎＭＯＳトランジスタＮＴ₂ のド
レインがそれぞれノードＮＤ₃ 、ノードＮＤ₄ に接続さ
れている。さらに、ｎＭＯＳトランジスタＮＴ₁ ，ＮＴ
₂ のソースが電源電圧Ｖ_SSの供給線１６に接続されてい
る。ｎＭＯＳトランジスタＮＴ₁ ，ＮＴ₂ によってカレ
ントミラー回路が構成され、差動増幅部１２ｂの出力負
荷を構成する。

【００８４】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁のゲ
ートが入力端子Ｔ₁₀，Ｔ₁₁に接続され、第一の差動入力
端子を構成し、ｐＭＯＳトランジスタＰＴ₂₀，ＰＴ₂₁の
ゲートが入力端子Ｔ₂₀，Ｔ₂₁に接続され、第二の差動入
力対を構成し、ｐＭＯＳトランジスタＰＴ₃₀，ＰＴ₃₁の
ゲートが入力端子Ｔ₃₀，Ｔ₃₁に接続され、第三の差動入
力対を構成する。

【００８５】各入力端子に入力された信号が差動増幅部
１２ｂによって、信号の差が取り出され、差動増幅部１
２ｂのノードＮＤ₄ に出力される。そして、ノードＮＤ
₄ に出力された差動増幅部１２ｂの出力信号が、後段の
ソースフォロワ部１３およびプッシュプル出力部１４を
介して、反転され、出力端子Ｔ_OUT に出力される。

【００８６】図５は上記の６端子入力差動増幅回路１０
ｂによって構成された１／３ゲインの非反転増幅器の回
路図およびその入出力特性を示している。図５（ａ）は
６端子入力差動増幅回路１０ｂを用いて、１／３ゲイン
の非反転増幅器の回路図である。図示のように、入力端
子Ｔ₁₀に電圧Ｖ_INが入力され、入力端子Ｔ₂₀，Ｔ₃₀がア
ナログ・グランド電位ＡＧＮＤに接地され、さらに入力
端子Ｔ₁₁，Ｔ₂₁，Ｔ₃₁が出力端子Ｔ_OUT に接続されてい
る。図５（ｂ）はこの１／３ゲインの非反転増幅器の入
出力特性を示している。

【００８７】本実施形態によれば、ＭＯＳ型の多入力差
動増幅回路において、入力端子数は４入力に限らず、そ
れ以上にすることが可能である。これによって、たとえ
ば、ゲイン１／３の非反転増幅器を構成することができ
る。さらに、第１の実施形態と同様に、本第２の実施形
態によって、ダイナミックレンジが改善されたＭＯＳ型
多入力差動増幅回路を実現できる。

【００８８】第３の実施形態 図６は本発明に係る多端子入力差動増幅回路の第３の実
施形態を示す回路図である。図６はＭＯＳ型４端子入力
差動増幅回路１０ｃの回路図である。この回路図が図１
に示す４端子入力差動増幅回路１０ａの回路図と略同で
あるが、差動入力素子を構成するｐＭＯＳトランジスタ
ＰＴ_20a ，ＰＴ_21a およびそれに定電流を供給するｐＭ
ＯＳトランジスタＰＴ_02a のサイズが差動増幅回路１０
ａとは異なるように設定されている。

【００８９】ここで、ＭＯＳトランジスタの特性を表す
パラメータβ_i を（β_i ＝Ｗ_eff ／Ｌ_eff ）と定義す
る。なお、すでに述べたように、Ｗ_eff およびＬ_eff は
それぞれＭＯＳトランジスタの実効チャネル幅および実
効チャネル長とする。

【００９０】本第３の実施形態においては、差動増幅部
１２ｃを構成するｐＭＯＳトランジスタＰＴ₁₀，Ｐ
Ｔ₁₁，ＰＴ_20a ，ＰＴ_21a および定電流を供給するｐＭ
ＯＳトランジスタＰＴ₀₁，ＰＴ_02a のそれぞれのパラメ
ータβ_i は以下の条件を満足するように設定されてい
る。

【数３９】 β_PT10：β_PT11：β_PT20a ：β_PT21a ＝１：１：２：２ β_PT01：β_PT02a ＝１：２ …（３９）

【００９１】すなわち、差動入力素子を構成するＭＯＳ
トランジスタおよび定電流を供給するＭＯＳトランジス
タのサイズを差動対ごとに異なるように設定することに
よって、各入力信号に対して重み付けをすることが可能
である。

【００９２】図７は上記の１：２重み付けされた４端子
入力差動増幅回路１０ｃを用いて構成された１／３ゲイ
ンの非反転増幅器の回路図およびその入出力特性を示し
ている。図７（ａ）に示すように、４端子入力差動増幅
回路１０ｃの４つの入力端子の内、Ｔ₂₀はアナログ・グ
ランド電位ＡＧＮＤに接地され、Ｔ₁₁，Ｔ₂₁が出力端子
ーＴ_OUT に接続され、入力端子Ｔ₁₀に電圧Ｖ_INが印加さ
れる。図７（ｂ）はこの１／３ゲインの非反転増幅器の
入出力特性を示している。

【００９３】以上説明したように、本第３の実施形態に
よれば、差動増幅部１２ｃにおいて、差動対ごとにＭＯ
Ｓトランジスタのサイズを異なるように設定することに
よって、ゲインが１より小さい任意の値に設定できる非
反転増幅器を構成することができる。また、第２の実施
形態と同様に、本第３の実施形態によって、ダイナミッ
クレンジが改善されたＭＯＳ型多入力差動増幅回路を実
現できる。

【００９４】以上説明した各実施形態においては、各差
動入力素子がｐＭＯＳトランジスタにより構成されてい
るが、ｎＭＯＳトランジスタにより構成できることがい
うまでもない。また、出力負荷がｎＭＯＳトランジスタ
を用いたカレントミラー回路によって構成されている
が、カレントミラー回路以外の他の回路で構成すること
も可能である。また、定電流源がバイポーラ型回路によ
って構成されることも可能である。

【００９５】さらに、上述した各実施形態において、差
動増幅回路はバイアス部、差動増幅部、ソースフォロワ
部およびプッシュプル出力部によって構成されている
が、プッシュプル出力部を省略して、ソースフォロワ部
によって出力するタイプでも良い。

【００９６】以下、上述した第１および第３の実施形態
の４端子入力差動増幅回路１０ａ，１０ｃを用いる二つ
の応用例を図８および図９を用いて説明する。図８は４
端子入力差動増幅回路１０ａおよびアナログスイッチＡ
ＳＷ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４を用いて構成さ
れたゲインが１／２，１，２可変型非反転増幅器の回路
図およびアナログスイッチのオン・オフ状態を示してい
る。図８（ａ）はゲイン可変型非反転増幅器の回路図を
示し、図８（ｂ）はアナログスイッチＡＳＷ１，ＡＳＷ
２，ＡＳＷ３，ＡＳＷ４のオン・オフ状態とゲインの関
係を示す図である。

【００９７】図８（ａ）に示すように、入力端子Ｔ₁₀に
電圧Ｖ_INが印加され、入力端子Ｔ₂₀がアナログスイッチ
ＡＳＷ１を介して、アナログ・グランド電位ＡＧＮＤに
接地される。また、入力端子Ｔ₁₀おび入力端子Ｔ₂₀の間
にアナログスイッチＡＳＷ２が接続されている。入力端
子Ｔ₁₁がアナログスイッチＡＳＷ３を介して、アナログ
・グランド電位ＡＧＮＤに接地され、入力端子Ｔ₂₁が出
力端子Ｔ_OUT と接続されている。さらに入力端子Ｔ₁₁お
よび入力端子Ｔ₂₁の間にアナログスイッチＡＳＷ４が接
続されている。

【００９８】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図８（ｂ）
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器のゲインが
１／２、１および２の三つに設定することができる。

【００９９】図９は１：２に重み付けされた４端子入力
差動増幅回路１０ｃおよびアナログスイッチＡＳＷ１，
ＡＳＷ２，ＡＳＷ３，ＡＳＷ４を用いて構成されたゲイ
ンが１／２の非反転、反転切り換え可能な増幅器を示し
ている。図９（ａ）は非反転、反転切り換え可能な増幅
器の回路図を示し、図９（ｂ）はアナログスイッチＡＳ
Ｗ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４のオン・オフ状態
とゲインの関係を示す図である。

【０１００】図９（ａ）に示すように、入力端子Ｔ₁₀お
よび入力端子Ｔ₁₁がそれぞれアナログスイッチＡＳＷ
２，ＡＳＷ４を介して、入力信号Ｖ_INに接続されてい
る。一方、入力端子Ｔ₁₀および入力端子Ｔ₁₁がそれぞれ
アナログスイッチＡＳＷ１，ＡＳＷ３を介して、アナロ
グ・グランド電位ＡＧＮＤに接地される。さらに、入力
端子Ｔ₂₀がアナログ・グランド電位ＡＧＮＤに接地さ
れ、入力端子Ｔ₂₁が出力端子Ｔ_OUT と接続されている。

【０１０１】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図９（ｂ）
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器がゲイン１
／２の非反転および反転状態に任意に設定することがで
きる。

【０１０２】

【発明の効果】以上説明したように、本発明の多入力差
動増幅回路によれば、差動増幅回路のダイナミックレン
ジが大幅に改善され、かつ高入力インピーダンス回路が
実現できる。これによって、差動増幅回路の回路規模を
縮小でき、低消費電力化を図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係る４端子入力差動増幅回路の回路図
である。

【図２】４端子入力差動増幅回路を用いた１／２ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。

【図３】本発明に係る４端子入力差動増幅回路を用いた
１／２ゲイン非反転増幅回路における入力電圧に対する
各部の電圧および差動増幅部トランジスタの電流を示す
図である。

【図４】本発明に係る６端子入力差動増幅回路の回路図
である。

【図５】６端子入力差動増幅回路を用いた１／３ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。

【図６】入力信号１：２重み付けした４端子入力差動増
幅回路の回路図である。

【図７】入力信号１：２重み付けした４端子入力差動増
幅回路を用いた１／３ゲイン非反転増幅器の回路図およ
び入出力特性を示す図である。

【図８】４端子入力差動増幅回路を用いたゲイン可変型
非反転増幅器の回路図およびスイッチ状態とゲインの関
係図である。

【図９】入力信号１：２重み付けした４端子入力差動増
幅回路を用いた非反転、反転切り換え増幅器の回路図お
よびスイッチ状態とゲインの関係図である。

【図１０】従来のＭＯＳ型４端子入力差動増幅回路の回
路図である。

【図１１】従来のバイポーラ型４端子入力演算増幅回路
の回路図である。

【図１２】従来のＭＯＳ型４端子入力差動増幅回路を用
いた１／２ゲイン非反転増幅器の回路図および入出力特
性を示す図である。

【図１３】２端子入力差動増幅回路の回路図である。

【図１４】２端子入力差動増幅回路を用いたボルテージ
フォロワ回路の回路図および入出力特性を示す図であ
る。

【図１５】２端子入力差動増幅回路を用いたボルテージ
フォロワ回路における入力電圧に対する各部の電圧およ
び差動増幅部トランジスタの電流を示す図である。

【図１６】従来のＭＯＳ型４端子入力差動増幅回路を用
いた１／２ゲイン非反転増幅回路における入力電圧に対
する各部の電圧および差動増幅部トランジスタの電流を
示す図である。

【符号の説明】

１，２…トランスコンダクタンス・アンプ ３…出力バッファ １０…従来の４端子入力差動増幅回路 １０ａ，１０ｂ…本発明の４端子入力差動増幅回路 １０ｃ…本発明の６端子入力差動増幅回路 １１…バイアス部 １２，１２ａ，１２ｂ，１２ｃ，１２ｄ…差動増幅部 １３…ソースフォロワ部 １４…プッシュプル出力部 １５…電源電圧Ｖ_DDの供給線 １６…電源電圧Ｖ_SSの供給線 ＰＴ₀ ，ＰＴ₁ ，ＰＴ₂ ，ＰＴ₃ ，ＰＴ₄ ，ＰＴ₀₁，Ｐ
Ｔ₀₂，ＰＴ_02a ，ＰＴ ₀₃…ｐＭＯＳトランジスタ ＰＴ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ₂₁，ＰＴ_20a ，Ｐ
Ｔ_21a ，ＰＴ₃₀，ＰＴ₃₁…ｐＭＯＳトランジスタにより
構成された差動入力素子 ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ …ｎＭＯＳトランジスタ ＣＵＲ₁ …電流源 Ｉ₁ …電流源ＣＵＲ₁ の電流値 Ｒ₁₀，Ｒ_C …抵抗素子 Ｃ₁₀，Ｃ_C …容量素子 Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁，Ｔ₃₀，Ｔ₃₁，Ｔ_X1，Ｔ_X2，Ｔ
_Y1，Ｔ_Y2…入力端子 Ｔ_OUT …出力端子 ＮＤ₁ ，ＮＤ₂ ，ＮＤ₂₁，ＮＤ₂₂，ＮＤ₂₃，ＮＤ₃ ，Ｎ
Ｄ₄ ，ＮＤ₅ ，ＮＤ₆…ノード ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４…アナログス
イッチ ＡＧＮＤ…アナログ・グランド電位 ｇ_sp…増幅率 μ…キャリア移動度 Ｃ_OX…単位面積当たりゲート酸化膜容量 Ｖ_DD，Ｖ_SS…電源電圧

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも２対以上の正負入力端子を有
   する差動増幅部を備えた多入力差動増幅回路であって、 上記差動増幅部の各差動対がそれぞれ異なる電流源に接
   続され、各差動対毎に個別に電流が供給される多入力差
   動増幅回路。
2. 【請求項２】 上記差動増幅部は、ゲートが入力端子を
   なす少なくとも２対以上の金属絶縁膜半導体トランジス
   タにより構成され、各トランジスタ対のソース同士の接
   続点が上記電流源に接続され、正側入力素子を構成する
   各トランジスタのドレイン同士が共通のノードに接続さ
   れ、負側入力素子を構成する各トランジスタのドレイン
   同士が他の共通のノードに接続されている請求項１記載
   の多入力差動増幅回路。
3. 【請求項３】 上記各電流源が電源と各差動対のソース
   同士の接続点との間に接続された金属絶縁膜半導体トラ
   ンジスタにより構成され、差動入力素子と電流源を構成
   する金属絶縁膜半導体トランジスタのコンダクタンスが
   差動対毎に異なるように設定されている請求項２記載の
   多入力差動増幅回路。
4. 【請求項４】 上記各入力端子への入力を切り換えるス
   イッチ回路を有する請求項１記載の多入力差動増幅回
   路。