JP6796407B2 - ＳｉＣエピタキシャルウェハの製造方法 - Google Patents
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Description
本発明は、ＳｉＣエピタキシャルウェハの製造方法に関するものである。
電力変換時のエネルギーロスを低減するパワーエレクトロニクス技術は、省エネ技術として期待されており、従来のシリコンに比べて優れた物性を持つ炭化珪素(ＳｉＣ)に期待が集まっている。
ＳｉＣ単結晶基板には多くの結晶欠陥が存在する為、デバイスの能動層としてＳｉＣ単結晶基板上にエピタキシャル層を形成したエピタキシャルウェハが使用される。ＳｉＣデバイスの実用化には低欠陥密度の高品質エピタキシャル成長技術が必要である。
ＳｉＣは多くのポリタイプを有するが、実用的なＳｉＣデバイスを作製するために主に使用されているのは４Ｈ−ＳｉＣである。
ＳｉＣエピタキシャルウェハを作製するのに用いられるＳｉＣ単結晶基板として主に使用されているのはＳｉＣの（０００１）面から４°傾けた面を主面とする基板（４°オフ基板）である。
ＳｉＣ単結晶基板には線状の結晶欠陥として貫通螺旋転位(Threading Screw Dislocation：ＴＳＤ)、や基底面転位(Basal Plane Defect：ＢＰＤ)が存在することが知られている。
ＴＳＤはエピタキシャル成長中にキャロット欠陥に変換されることが知られている。図６は、共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたキャロット欠陥の共焦点顕微鏡像である。
ＴＳＤやＢＰＤはステップバンチングの起点になることが知られている（非特許文献１）。図７は、共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたステップバンチングの焦点顕微鏡像である。
ＳｉＣはステップフローを用いるので、オフ角のついた基板を用いる。現在はオフ角４°前後の基板が主流で用いられている。通常の４°オフ基板は３．５°〜４．５°のオフ角度の範囲を有し、この範囲では同じようなエピタキシャル層を得ることができる。一般にオフ角が小さい場合は、エピ成長中にステップが集合して段差を形成し、モフォロジーが悪化する。以前、４°オフの基板を用いた場合、８°オフの基板に比べてステップが集合する段差（広い意味でのステップバンチング）が発生することがあったが、近年では、Ｃ／Ｓｉなどの成長条件や基板加工の改善により、全面に発生することはなくなってきた。しかし、現在でも転位を起点とする長さの短いステップバンチングは残っている。本明細書ではこの転位を起点とする長さの短いステップバンチングを単に、ステップバンチングと呼ぶことがある。
この転位を起点とする長さの短いステップバンチングは、起点となる基板の転位の密度に依存するが、エピタキシャル成長条件によって表面に現れる長さが長くなる。これをステップバンチングの延伸とよぶ。ステップバンチングが延伸するということは段差を持つ領域が大きくなるということで、デバイスへの悪影響も大きくなる。そのため、ステップバンチングの延伸を抑制することは、エピタキシャルウェハの品質向上のために重要である。
この転位を起点とする長さの短いステップバンチングは、起点となる基板の転位の密度に依存するが、エピタキシャル成長条件によって表面に現れる長さが長くなる。これをステップバンチングの延伸とよぶ。ステップバンチングが延伸するということは段差を持つ領域が大きくなるということで、デバイスへの悪影響も大きくなる。そのため、ステップバンチングの延伸を抑制することは、エピタキシャルウェハの品質向上のために重要である。
キャロット欠陥やステップバンチングはＳｉＣエピタキシャル膜表面の平坦化を妨げるものであり、ＳｉＣエピタキシャル膜表面に酸化膜を形成し、その界面に導通させるＭＯＳＦＥＴにおいて、その存在は動作性能及び信頼性に致命的な影響を与える可能性が有る。そのため、ステップバンチングを抑制しつつ、キャロット欠陥を低減させる技術の開発が望まれている。
K. Tamura et al., Mater. Sci. Forum 821-823 (2015) 367
このような背景において、これまでにも炭化珪素エピタキシャルウェハの欠陥低減技術の報告がなされている。
例えば、特許文献1では炭化珪素単結晶基板上にバッファ層を成長した後、デバイス動作層の厚さが５μｍ以上１０μｍ以下になった時点で、材料ガス中に含まれる炭素と珪素の原子数比(Ｃ／Ｓｉ比)をデバイス動作層成長時の値から下げて一定時間欠陥低減層を成長させた後、再びＣ／Ｓｉ比をデバイス動作層成長時の値に戻して成長することを特徴とするエピタキシャル炭化珪素ウェハの製造方法が開示されている。
特許文献１では、三角形欠陥や、キャロット／コメット等のエピタキシャル欠陥の低減効果があることが述べられている。特許文献1ではＡＦＭ測定による表面モフォロジーの影響について考察されているが、Ｃ／Ｓｉ比を変化させることによるステップバンチングに対する影響については何ら述べられていない。
エピタキシャル成長開始時の速度を制御することで、炭化珪素エピタキシャルウェハの欠陥を低減させる製造方法もいくつか開示されている。
例えば、特許文献２ではエピタキシャル層成長開始時の成長温度を１５００℃未満にして、かつ１μｍ／ｈの成長速度でエピタキシャル成長させた後、１５００℃以上の成長温度で３μｍ／ｈの成長速度でエピタキシャル成長させる製造方法が開示されている。
特許文献２に記載の製造方法を用いることで、エピタキシャル欠陥を低減させることが可能であることが述べられている。
しかし、特許文献２ではＡＦＭ測定による表面モフォロジーの影響について考察されているが、成長開始時の成長速度を低速化させることによるステップバンチングに対する影響については何ら述べられていない。
例えば、特許文献２ではエピタキシャル層成長開始時の成長温度を１５００℃未満にして、かつ１μｍ／ｈの成長速度でエピタキシャル成長させた後、１５００℃以上の成長温度で３μｍ／ｈの成長速度でエピタキシャル成長させる製造方法が開示されている。
特許文献２に記載の製造方法を用いることで、エピタキシャル欠陥を低減させることが可能であることが述べられている。
しかし、特許文献２ではＡＦＭ測定による表面モフォロジーの影響について考察されているが、成長開始時の成長速度を低速化させることによるステップバンチングに対する影響については何ら述べられていない。
特許文献３ではエピタキシャル層成長開始時の成長速度を２μｍ／ｈ以上５μｍ／ｈ以下で成長させた後、３０ｎｍ未満の速度変化層を挟み、１０μｍ／ｈ以上の成長速度でエピタキシャル成長させる製造方法が開示されている。
しかしながら、特許文献３では電流がリークする欠陥の密度が減少することが述べられているのみで、具体的にキャロットが減少したかどうかの検討は全くされていない。
また、特許文献３では成長開始時の成長速度を低速化させることによる、ステップバンチングなどの表面モフォロジーへの影響については何ら検討がなされていない。
しかしながら、特許文献３では電流がリークする欠陥の密度が減少することが述べられているのみで、具体的にキャロットが減少したかどうかの検討は全くされていない。
また、特許文献３では成長開始時の成長速度を低速化させることによる、ステップバンチングなどの表面モフォロジーへの影響については何ら検討がなされていない。
以上の通り、成長速度低速化によるステップバンチングに対する影響を考慮しつつ、キャロット欠陥の低減効果について検討している先行文献は無い。
発明者はキャロット欠陥の低減を目的として実験を行い、エピタキシャル成長初期の成長速度が重要であることを見出した。しかし、同時にキャロット欠陥が低減する条件ではエピタキシャル成長時間が長くなりすぎること、ステップバンチングが延伸してしまうという問題もあることが分かった。
本発明は上記事情を鑑みてなされたもので、ステップバンチングが延伸するのを抑制しつつ、キャロット欠陥が低減したＳｉＣエピタキシャルウェハの製造方法を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、オフ角を有する４Ｈ−ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層が積層されたＳｉＣエピタキシャルウェハを製造する方法であって、前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、前記エピタキシャル成長工程は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、４．０μｍ／ｈ以下とする。
（２）（１）に記載のＳｉＣエピタキシャルウェハの製造方法において、エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行ってもよい。
（３）（１）または（２）のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法において、エピタキシャル成長工程で、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、Ｃ／Ｓｉ比を０．９以上、１．１以下としてもよい。
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、ステップバンチングが延伸するのを抑制しつつ、キャロット欠陥が低減したＳｉＣエピタキシャルウェハの製造方法を提供できる。
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、ステップバンチングの延伸を抑制しつつキャロット欠陥を低減させた高品質なＳｉＣエピタキシャルウェハを提供できるので、これを用いたデバイスの歩留りが向上する。
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、成長開始時の４．０μｍ／ｈ以下の第１成長速度のエピタキシャル層は５００ｎｍ以下と極めて薄くても効果があることを見出したことにより、成長速度の大きい第２成長速度のエピタキシャル層の方を厚く設定できるため、比較的短時間での製造が可能となる。
以下、本発明を適用したＳｉＣエピタキシャルウェハの製造方法について、図面を用いてその構成を説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
本発明のＳｉＣエピタキシャルウェハの製造方法は、オフ角を有する４Ｈ−ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層が積層されたＳｉＣエピタキシャルウェハを製造する方法であって、前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、前記エピタキシャル成長工程は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、４．０μｍ／ｈ以下とする。
図１は、本発明の製造方法を用いて製造されるＳｉＣエピタキシャルウェハの断面模式図である。本発明の実施によって製造されるＳｉＣエピタキシャルウェハ１００は、４Ｈ−ＳｉＣ単結晶基板１と、ＳｉＣ単結晶基板１上に形成された第１エピタキシャル成長速度層２と、この第１エピタキシャル成長速度層２上に形成された第２エピタキシャル成長速度層３から構成される。
本発明の製造方法で用いる４Ｈ−ＳｉＣ単結晶基板は、ｎ型の導電性を有し、オフ角が例えば、０．４°以上、８°以下のものである。典型的には、４°のものが挙げられる。
第１エピタキシャル成長速度層２は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程を実施することによって形成される。
第１成長速度は第２成長速度よりも小さく（低速であり）、４．０μｍ／ｈ以下である。すなわち、ＳｉＣエピタキシャル層が単位時間当たり、４．０μｍ以下の厚みづつ成長する成長速度である。
ＳｉＣエピタキシャル層に形成されるキャロット欠陥密度を低減する観点では、第１成長速度は、３．０μｍ／ｈ以下であることが好ましく、２．０μｍ／ｈ以下であることがより好ましく、１．０μｍ／ｈ以下であることがさらに好ましい。
また、ＳｉＣエピタキシャル層の表面に現れるステップバンチングの平均長さを短くする観点からは、０．７μｍ／ｈ以上であることが好ましく、０．８μｍ／ｈ以上であることがより好ましく、１．０μｍ／ｈ以上であることがさらに好ましい。
第１成長速度は第２成長速度よりも小さく（低速であり）、４．０μｍ／ｈ以下である。すなわち、ＳｉＣエピタキシャル層が単位時間当たり、４．０μｍ以下の厚みづつ成長する成長速度である。
ＳｉＣエピタキシャル層に形成されるキャロット欠陥密度を低減する観点では、第１成長速度は、３．０μｍ／ｈ以下であることが好ましく、２．０μｍ／ｈ以下であることがより好ましく、１．０μｍ／ｈ以下であることがさらに好ましい。
また、ＳｉＣエピタキシャル層の表面に現れるステップバンチングの平均長さを短くする観点からは、０．７μｍ／ｈ以上であることが好ましく、０．８μｍ／ｈ以上であることがより好ましく、１．０μｍ／ｈ以上であることがさらに好ましい。
第２エピタキシャル成長速度層３は、第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程を実施することによって形成される。
第２成長速度は第１成長速度よりも大きく（高速であり）、例えば、８μｍ／ｈ以上、８０μｍ／ｈ以下とすることができる。
第２成長速度は第１成長速度よりも大きく（高速であり）、例えば、８μｍ／ｈ以上、８０μｍ／ｈ以下とすることができる。
成長速度（第１成長速度および第２成長速度）は、原料ガスの流量の増減によって制御することができる。
また、本発明のＳｉＣエピタキシャルウェハの製造方法では、第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とする。第１エピタキシャル成長速度層の膜厚は、ＳｉＣエピタキシャル層に形成されるキャロット欠陥密度を低減する観点では厚い方が好ましく、一方、ＳｉＣエピタキシャル層の表面に現れるステップバンチングの平均長さを短くする観点では薄い方が好ましい。膜厚を５ｎｍ以上、５００ｎｍ以下とすることにより、その両者を適切な範囲にすることができる。膜厚の下限は８ｎｍや１０ｎｍとしてもよく、また、上限は３２０ｎｍや５０ｎｍとしてもよい。
本発明者は、第１エピタキシャル成長サブ工程におけるＳｉＣエピタキシャル層の成長膜厚が非常に薄くても、キャロット欠陥密度を低減し、また、ステップバンチングの平均長さを短くする効果を有することを見出したことにより本発明に想到した。
本発明者は、第１エピタキシャル成長サブ工程におけるＳｉＣエピタキシャル層の成長膜厚が非常に薄くても、キャロット欠陥密度を低減し、また、ステップバンチングの平均長さを短くする効果を有することを見出したことにより本発明に想到した。
エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行うことができる。
エピタキシャル成長工程において、例えば、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、濃度比Ｃ／Ｓｉを０．９〜１．１とすることができる。
以下に、本発明のＳｉＣエピタキシャルウェハの製造方法における各条件を見出した実験について述べる。なお、以下の実験１および実験２において、ＳｉＣエピタキシャルウェハの製造の際、エピタキシャル成長工程前に、公知の研磨工程および清浄化（ガスエッチング）工程（例えば、特許文献４参照）を行った。
キャロット欠陥はＳｉＣ基板のＴＳＤが起点となって発生する結晶欠陥であり、キャロット欠陥密度は基板のＴＳＤ密度に大きく影響を受ける。そこで下記の各実験例においては、ＴＳＤ密度が同程度であると考えられる、同一インゴットで枝番が近いウエハ同士で比較を行った。
〔実験１〕
まず実験１として、第１エピタキシャル成長サブ工程の成長速度と、キャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図２及び図３に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１を９．０μｍ／ｈ, ４．５μｍ／ｈ, ４．０μｍ／ｈ,２．０μｍ／ｈ、０．７７μｍ／ｈでそれぞれ０．５μｍ成長させた後、第２成長速度Ｒ２＝９．０μｍ／ｈで総エピタキシャル層厚さ（第１エピタキシャル成長速度層と第２エピタキシャル成長速度層とを合わせたエピタキシャル層の厚さ）が１５．５μｍになるようにエピタキシャル成長工程を実施した。
まず実験１として、第１エピタキシャル成長サブ工程の成長速度と、キャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図２及び図３に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１を９．０μｍ／ｈ, ４．５μｍ／ｈ, ４．０μｍ／ｈ,２．０μｍ／ｈ、０．７７μｍ／ｈでそれぞれ０．５μｍ成長させた後、第２成長速度Ｒ２＝９．０μｍ／ｈで総エピタキシャル層厚さ（第１エピタキシャル成長速度層と第２エピタキシャル成長速度層とを合わせたエピタキシャル層の厚さ）が１５．５μｍになるようにエピタキシャル成長工程を実施した。
その結果、第１成長速度Ｒ１を９．０μｍ／ｈから２．０μｍ／ｈに低下させることによって、キャロット欠陥密度は０．２２個／ｃｍ２から０．１２個／ｃｍ２に減少した。これは初期成長速度の低速化が、キャロット欠陥密度に影響を与えていることを示している。また、さらに第１成長速度Ｒ１を０．７７μｍ／ｈに低下させることにさらに０．８０個／ｃｍ２に減少した。初期成長速度が小さいほどキャロット欠陥密度の低減効果が大きいことがわかった。本明細書中で「キャロット欠陥密度」とは、同じ条件で作製したＳｉＣエピタキシャルウェハ１枚で面内の平均をとったキャロット欠陥密度である。
また、Ｒ１＝４．５μｍ／ｈではキャロット低減効果はほとんど見られず、Ｒ１＝４．０μｍ／ｈで明確なキャロット欠陥密度の低減が見られた。従って、キャロット欠陥密度の低減のためには、Ｒ１＝４．０μｍ／ｈ以下の初期成長速度が必要であることがわかった。
図２のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のキャロット欠陥密度を０．１５個／ｃｍ２以下にするためには、２．７μｍ／ｈ以下とすればよく、また、０．１０個／ｃｍ２以下にするためには、１．７μｍ／ｈ以下とすればよい。
図２のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のキャロット欠陥密度を０．１５個／ｃｍ２以下にするためには、２．７μｍ／ｈ以下とすればよく、また、０．１０個／ｃｍ２以下にするためには、１．７μｍ／ｈ以下とすればよい。
しかしながら、第１成長速度Ｒ１を９．４μｍ／ｈから０．７７μｍ／ｈに低減させることによって、ステップバンチングの延伸が認められた。Ｒ１＝９．０μｍ／ｈ, ４．５μｍ／ｈ, ４．０μｍ／ｈ,２．０μｍ／ｈ、０．７７μｍ／ｈの時の平均のステップバンチングの長さ（平均バンチング長さ）はそれぞれ、３２μｍ, ６０μｍ, ６５μｍ,１２３μｍ, ２１９μｍであり、Ｒ１＝０．７７μｍ／ｈの時の平均バンチング長さは、Ｒ１＝９．０μｍ／ｈの時の７倍程度の長さになっている（図３参照）。本明細書中で「平均バンチング長さ」とは、共焦点顕微鏡像から３０個のステップバンチングを選択してその平均をとった長さである。
図３のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のステップバンチングの長さを１５０μｍ以下にするためには、１．５μｍ／ｈ以上とすればよく、また、１００μｍ以下にするためには、２．２μｍ／ｈ以上とすればよい。
図３のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のステップバンチングの長さを１５０μｍ以下にするためには、１．５μｍ／ｈ以上とすればよく、また、１００μｍ以下にするためには、２．２μｍ／ｈ以上とすればよい。
長いステップバンチングはＭＯＳデバイスなどで酸化膜不良を引き起こす可能性が有るため、ステップバンチングの延伸は初期低速成長による悪影響であるといえる。
〔実験２〕
次に実験２として、第１エピタキシャル成長サブ工程の第１成長速度Ｒ１を一定とした条件で、その成長膜厚とキャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図４及び図５に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍ成長させた後、第２成長速度Ｒ２＝９．３μｍ／ｈで成長させ、総エピタキシャル層厚さが１５．５μｍになるようにエピタキシャル成長工程を実施した。また、比較用に成長速度を９．３μｍ／ｈに固定にして１５．５μｍ成長させたエピタキシャルウェハを用意した。
次に実験２として、第１エピタキシャル成長サブ工程の第１成長速度Ｒ１を一定とした条件で、その成長膜厚とキャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図４及び図５に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍ成長させた後、第２成長速度Ｒ２＝９．３μｍ／ｈで成長させ、総エピタキシャル層厚さが１５．５μｍになるようにエピタキシャル成長工程を実施した。また、比較用に成長速度を９．３μｍ／ｈに固定にして１５．５μｍ成長させたエピタキシャルウェハを用意した。
その結果、成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハのキャロット欠陥密度は１．２５個／ｃｍ２であったのに対し、第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍの層厚まで成長させたキャロット欠陥密度はそれぞれ０．２６個／ｃｍ２, ０．６５個／ｃｍ２,１．０３個／ｃｍ２に低減した（図４参照）。
第１成長速度Ｒ１＝０．７４μｍ／ｈの層が１０ｎｍでもキャロット低減の効果があることがわかった。また、第１成長速度Ｒ１＝０．７４μｍ／ｈの層が厚いほどキャロット欠陥密度の低減効果が大きいことがわかった（図４参照）。
また、成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハの平均バンチング長さは３２μｍであったのに対し、第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍの層厚まで成長させた時の平均バンチング長さはそれぞれ２１９μｍ, ７１μｍ, ４５μｍに延伸した（図５参照）。
第１成長速度Ｒ１＝０．７４μｍ／ｈの層を５１ｎｍ成長させる条件においては、従来の成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハと比較してキャロット欠陥密度が５０％程度であり、かつ平均バンチング長さが１００μｍ以下である良好なＳｉＣエピタキシャルウェハが作製できることがわかった。
以下、実施例によって本発明をより詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
〔実施例１〕
ＳｉＣ単結晶基板として、４インチの４Ｈ−ＳｉＣ単結晶基板を用意した。４Ｈ−ＳｉＣ単結晶基板は、（０００１）Ｓｉ面に対して＜１１−２０＞方向に４°のオフセット角を有する。ここで、４°のオフセット角は、±０．５°程度のずれは許容される。
次いで、準備した４インチの４Ｈ−ＳｉＣ単結晶基板をホットウォールプラネタリ型ウェハ自公転型のＣＶＤ装置に設置し、４Ｈ−ＳｉＣ単結晶基板の表面に対して、水素ガスを用いてガスエッチングを行った。エッチングの温度は、エピタキシャル成長の温度と同一の１５８０℃とした。
ＳｉＣ単結晶基板として、４インチの４Ｈ−ＳｉＣ単結晶基板を用意した。４Ｈ−ＳｉＣ単結晶基板は、（０００１）Ｓｉ面に対して＜１１−２０＞方向に４°のオフセット角を有する。ここで、４°のオフセット角は、±０．５°程度のずれは許容される。
次いで、準備した４インチの４Ｈ−ＳｉＣ単結晶基板をホットウォールプラネタリ型ウェハ自公転型のＣＶＤ装置に設置し、４Ｈ−ＳｉＣ単結晶基板の表面に対して、水素ガスを用いてガスエッチングを行った。エッチングの温度は、エピタキシャル成長の温度と同一の１５８０℃とした。
次いで、エピタキシャル成長工程を行った。具体的には、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてＳｉＨ２Ｃｌ２ガス、Ｃ３Ｈ８ガス、キャリアガスとして水素を供給しながら、成長圧力１５ｋＰａ、成長温度１５８０℃、Ｃ／Ｓｉ比１．０の条件のもとで、第１成長速度Ｒ１を０．７７μｍ／ｈにして第１エピタキシャル成長速度層を０．５μｍ形成した上で、第２成長速度Ｒ２を９．４μｍ／ｈとして総ＳｉＣエピタキシャル層の厚さが１５．５μｍになるようにエピタキシャル成長工程を行った。
得られたＳｉＣエピタキシャルウェハにおいて、キャロット欠陥を０．１３個／ｃｍ２に低減させることができた。だたしこの時平均バンチング長さは２１９μｍであった。
〔実施例２〕
エピタキシャル成長工程前の準備工程は、実施例１と同様に行った。エピタキシャル成長工程は、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてＳｉＨ２Ｃｌ２ガス、Ｃ３Ｈ８ガス、キャリアガスとして水素を供給しながら、成長圧力１５ｋＰａ、成長温度１５８０℃、Ｃ／Ｓｉ比１．０の条件のもとで、第１成長速度Ｒ１の成長速度を０．７４μｍ／ｈにして第１エピタキシャル成長速度層を５１ｎｍ形成した上で、第２成長速度９．３μｍ／ｈで総ＳｉＣエピタキシャル層の厚が１５．５μｍになるようにエピタキシャル成長工程を行った。
エピタキシャル成長工程前の準備工程は、実施例１と同様に行った。エピタキシャル成長工程は、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてＳｉＨ２Ｃｌ２ガス、Ｃ３Ｈ８ガス、キャリアガスとして水素を供給しながら、成長圧力１５ｋＰａ、成長温度１５８０℃、Ｃ／Ｓｉ比１．０の条件のもとで、第１成長速度Ｒ１の成長速度を０．７４μｍ／ｈにして第１エピタキシャル成長速度層を５１ｎｍ形成した上で、第２成長速度９．３μｍ／ｈで総ＳｉＣエピタキシャル層の厚が１５．５μｍになるようにエピタキシャル成長工程を行った。
得られたＳｉＣエピタキシャルウェハにおいて、キャロット欠陥を０．６５個／ｃｍ２に低減させることができた。この時平均バンチング長さは７１μｍであり、平均バンチング長さ１００μｍ以下の良好な表面状態を得ることができた。
本発明のＳｉＣエピタキシャルウェハの製造方法は、例えば、パワー半導体用ＳｉＣエピタキシャルウェハの製造方法として利用することができる。
１ ＳｉＣ単結晶基板
２ 第１エピタキシャル成長速度層
３ 第２エピタキシャル成長速度層
１００ ＳｉＣエピタキシャルウェハ
２ 第１エピタキシャル成長速度層
３ 第２エピタキシャル成長速度層
１００ ＳｉＣエピタキシャルウェハ
Claims (1)
- オフ角を有する４Ｈ−ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層が積層されたＳｉＣエピタキシャルウェハを製造する方法であって、
前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、
前記エピタキシャル成長工程は、
第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、
前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、
前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、２．２μｍ／ｈ以上４．０μｍ／ｈ以下であり、
前記エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行い、
前記エピタキシャル成長工程において、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、Ｃ／Ｓｉ比を０．９以上、１．１以下とし、
キャロット欠陥密度が０．６５個／ｃｍ２以下で、かつ、平均バンチング長さが１００μｍ以下であるＳｉＣエピタキシャルウェハを製造する、ことを特徴とするＳｉＣエピタキシャルウェハの製造方法。
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