JP6796407B2 - Manufacturing method of SiC epitaxial wafer - Google Patents
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Description
本発明は、ＳｉＣエピタキシャルウェハの製造方法に関するものである。 The present invention relates to a method for manufacturing a SiC epitaxial wafer.
電力変換時のエネルギーロスを低減するパワーエレクトロニクス技術は、省エネ技術として期待されており、従来のシリコンに比べて優れた物性を持つ炭化珪素(ＳｉＣ)に期待が集まっている。 Power electronics technology that reduces energy loss during power conversion is expected as an energy-saving technology, and silicon carbide (SiC), which has better physical properties than conventional silicon, is expected.
ＳｉＣ単結晶基板には多くの結晶欠陥が存在する為、デバイスの能動層としてＳｉＣ単結晶基板上にエピタキシャル層を形成したエピタキシャルウェハが使用される。ＳｉＣデバイスの実用化には低欠陥密度の高品質エピタキシャル成長技術が必要である。 Since there are many crystal defects in the SiC single crystal substrate, an epitaxial wafer in which an epitaxial layer is formed on the SiC single crystal substrate is used as the active layer of the device. High-quality epitaxial growth technology with low defect density is required for practical use of SiC devices.
ＳｉＣは多くのポリタイプを有するが、実用的なＳｉＣデバイスを作製するために主に使用されているのは４Ｈ−ＳｉＣである。 Although SiC has many polytypes, it is 4H-SiC that is mainly used to make practical SiC devices.
ＳｉＣエピタキシャルウェハを作製するのに用いられるＳｉＣ単結晶基板として主に使用されているのはＳｉＣの（０００１）面から４°傾けた面を主面とする基板（４°オフ基板）である。 A substrate (4 ° off substrate) whose main surface is tilted 4 ° from the (0001) plane of SiC is mainly used as a SiC single crystal substrate used for producing a SiC epitaxial wafer.
ＳｉＣ単結晶基板には線状の結晶欠陥として貫通螺旋転位(Threading Screw Dislocation：ＴＳＤ)、や基底面転位(Basal Plane Defect：ＢＰＤ)が存在することが知られている。 It is known that the SiC single crystal substrate has Threading Screw Dislocation (TSD) and Basal Plane Defect (BPD) as linear crystal defects.
ＴＳＤはエピタキシャル成長中にキャロット欠陥に変換されることが知られている。図６は、共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたキャロット欠陥の共焦点顕微鏡像である。 TSD is known to be converted to carrot defects during epitaxial growth. FIG. 6 is a confocal microscope image of a carrot defect obtained by a confocal microscope (SICA6X, manufactured by Lasertech Co., Ltd.), which is a surface inspection apparatus using a confocal differential interference contrast optical system.
ＴＳＤやＢＰＤはステップバンチングの起点になることが知られている（非特許文献１）。図７は、共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたステップバンチングの焦点顕微鏡像である。 TSD and BPD are known to be the starting point of step bunching (Non-Patent Document 1). FIG. 7 is a focal microscope image of step bunching obtained by a confocal microscope (SICA6X, manufactured by Lasertec Co., Ltd.).
ＳｉＣはステップフローを用いるので、オフ角のついた基板を用いる。現在はオフ角４°前後の基板が主流で用いられている。通常の４°オフ基板は３．５°〜４．５°のオフ角度の範囲を有し、この範囲では同じようなエピタキシャル層を得ることができる。一般にオフ角が小さい場合は、エピ成長中にステップが集合して段差を形成し、モフォロジーが悪化する。以前、４°オフの基板を用いた場合、８°オフの基板に比べてステップが集合する段差（広い意味でのステップバンチング）が発生することがあったが、近年では、Ｃ／Ｓｉなどの成長条件や基板加工の改善により、全面に発生することはなくなってきた。しかし、現在でも転位を起点とする長さの短いステップバンチングは残っている。本明細書ではこの転位を起点とする長さの短いステップバンチングを単に、ステップバンチングと呼ぶことがある。
この転位を起点とする長さの短いステップバンチングは、起点となる基板の転位の密度に依存するが、エピタキシャル成長条件によって表面に現れる長さが長くなる。これをステップバンチングの延伸とよぶ。ステップバンチングが延伸するということは段差を持つ領域が大きくなるということで、デバイスへの悪影響も大きくなる。そのため、ステップバンチングの延伸を抑制することは、エピタキシャルウェハの品質向上のために重要である。
Since SiC uses a step flow, a substrate with an off-angle is used. Currently, substrates with an off angle of around 4 ° are mainly used. A typical 4 ° off substrate has an off angle range of 3.5 ° to 4.5 °, in which a similar epitaxial layer can be obtained. Generally, when the off-angle is small, the steps gather to form a step during epi-growth, and the morphology deteriorates. Previously, when a 4 ° off board was used, a step (step bunching in a broad sense) where steps gathered may occur compared to an 8 ° off board, but in recent years, C / Si and the like have been used. Due to improvements in growth conditions and substrate processing, it no longer occurs on the entire surface. However, even now, short step bunching starting from dislocations remains. In the present specification, short step bunching starting from this dislocation may be simply referred to as step bunching.
The short step bunching starting from this dislocation depends on the density of the dislocations of the substrate that is the starting point, but the length that appears on the surface becomes long depending on the epitaxial growth conditions. This is called extension of step bunching. The extension of the step bunching means that the area with the step becomes large, and the adverse effect on the device also becomes large. Therefore, suppressing the stretching of the step bunching is important for improving the quality of the epitaxial wafer.
キャロット欠陥やステップバンチングはＳｉＣエピタキシャル膜表面の平坦化を妨げるものであり、ＳｉＣエピタキシャル膜表面に酸化膜を形成し、その界面に導通させるＭＯＳＦＥＴにおいて、その存在は動作性能及び信頼性に致命的な影響を与える可能性が有る。そのため、ステップバンチングを抑制しつつ、キャロット欠陥を低減させる技術の開発が望まれている。 Carrot defects and step bunching hinder the flattening of the surface of the SiC epitaxial film, and its presence is fatal to the operating performance and reliability of MOSFETs that form an oxide film on the surface of the SiC epitaxial film and conduct it at the interface. May have an impact. Therefore, it is desired to develop a technique for reducing carrot defects while suppressing step bunching.
このような背景において、これまでにも炭化珪素エピタキシャルウェハの欠陥低減技術の報告がなされている。 Against this background, there have been reports of defect reduction techniques for silicon carbide epitaxial wafers.
例えば、特許文献1では炭化珪素単結晶基板上にバッファ層を成長した後、デバイス動作層の厚さが５μｍ以上１０μｍ以下になった時点で、材料ガス中に含まれる炭素と珪素の原子数比(Ｃ／Ｓｉ比)をデバイス動作層成長時の値から下げて一定時間欠陥低減層を成長させた後、再びＣ／Ｓｉ比をデバイス動作層成長時の値に戻して成長することを特徴とするエピタキシャル炭化珪素ウェハの製造方法が開示されている。 For example, in Patent Document 1, after growing a buffer layer on a silicon carbide single crystal substrate, when the thickness of the device operating layer becomes 5 μm or more and 10 μm or less, the ratio of carbon to silicon atoms contained in the material gas. The feature is that after lowering the (C / Si ratio) from the value at the time of growing the device operating layer to grow the defect reduction layer for a certain period of time, the C / Si ratio is returned to the value at the time of growing the device operating layer and growing. A method for manufacturing an epitaxial silicon carbide wafer is disclosed.
特許文献１では、三角形欠陥や、キャロット／コメット等のエピタキシャル欠陥の低減効果があることが述べられている。特許文献1ではＡＦＭ測定による表面モフォロジーの影響について考察されているが、Ｃ／Ｓｉ比を変化させることによるステップバンチングに対する影響については何ら述べられていない。 Patent Document 1 describes that it has an effect of reducing triangular defects and epitaxial defects such as carrots / comets. Patent Document 1 considers the effect of surface morphology by AFM measurement, but does not describe the effect of changing the C / Si ratio on step bunching.
エピタキシャル成長開始時の速度を制御することで、炭化珪素エピタキシャルウェハの欠陥を低減させる製造方法もいくつか開示されている。
例えば、特許文献２ではエピタキシャル層成長開始時の成長温度を１５００℃未満にして、かつ１μｍ／ｈの成長速度でエピタキシャル成長させた後、１５００℃以上の成長温度で３μｍ／ｈの成長速度でエピタキシャル成長させる製造方法が開示されている。
特許文献２に記載の製造方法を用いることで、エピタキシャル欠陥を低減させることが可能であることが述べられている。
しかし、特許文献２ではＡＦＭ測定による表面モフォロジーの影響について考察されているが、成長開始時の成長速度を低速化させることによるステップバンチングに対する影響については何ら述べられていない。
Several manufacturing methods are also disclosed that reduce defects in silicon carbide epitaxial wafers by controlling the rate at the start of epitaxial growth.
For example, in Patent Document 2, the growth temperature at the start of the epitaxial layer growth is set to less than 1500 ° C., and after epitaxially growing at a growth rate of 1 μm / h, epitaxial growth is performed at a growth temperature of 1500 ° C. or higher at a growth rate of 3 μm / h. The manufacturing method is disclosed.
It is stated that epitaxial defects can be reduced by using the manufacturing method described in Patent Document 2.
However, although Patent Document 2 considers the effect of surface morphology by AFM measurement, it does not describe the effect on step bunching by slowing down the growth rate at the start of growth.
特許文献３ではエピタキシャル層成長開始時の成長速度を２μｍ／ｈ以上５μｍ／ｈ以下で成長させた後、３０ｎｍ未満の速度変化層を挟み、１０μｍ／ｈ以上の成長速度でエピタキシャル成長させる製造方法が開示されている。
しかしながら、特許文献３では電流がリークする欠陥の密度が減少することが述べられているのみで、具体的にキャロットが減少したかどうかの検討は全くされていない。
また、特許文献３では成長開始時の成長速度を低速化させることによる、ステップバンチングなどの表面モフォロジーへの影響については何ら検討がなされていない。
Patent Document 3 discloses a manufacturing method in which a growth rate at the start of epitaxial layer growth is 2 μm / h or more and 5 μm / h or less, and then a rate-changing layer of less than 30 nm is sandwiched and epitaxial growth is performed at a growth rate of 10 μm / h or more. Has been done.
However, Patent Document 3 only states that the density of defects that leak current decreases, and does not specifically examine whether or not the carrot has decreased.
Further, in Patent Document 3, no study has been made on the influence on the surface morphology such as step bunching by slowing down the growth rate at the start of growth.
以上の通り、成長速度低速化によるステップバンチングに対する影響を考慮しつつ、キャロット欠陥の低減効果について検討している先行文献は無い。 As described above, there is no prior document that examines the effect of reducing carrot defects while considering the effect of slowing the growth rate on step bunching.
発明者はキャロット欠陥の低減を目的として実験を行い、エピタキシャル成長初期の成長速度が重要であることを見出した。しかし、同時にキャロット欠陥が低減する条件ではエピタキシャル成長時間が長くなりすぎること、ステップバンチングが延伸してしまうという問題もあることが分かった。 The inventor conducted experiments for the purpose of reducing carrot defects and found that the growth rate at the initial stage of epitaxial growth is important. However, at the same time, it was found that the epitaxial growth time becomes too long under the condition that the carrot defects are reduced, and the step bunching is extended.
本発明は上記事情を鑑みてなされたもので、ステップバンチングが延伸するのを抑制しつつ、キャロット欠陥が低減したＳｉＣエピタキシャルウェハの製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for manufacturing a SiC epitaxial wafer in which carrot defects are reduced while suppressing stretching of step bunching.
本発明は、上記課題を解決するため、以下の手段を提供する。 The present invention provides the following means for solving the above problems.
（１）本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、オフ角を有する４Ｈ−ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層が積層されたＳｉＣエピタキシャルウェハを製造する方法であって、前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、前記エピタキシャル成長工程は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、４．０μｍ／ｈ以下とする。 (1) The method for manufacturing a SiC epitaxial wafer according to one aspect of the present invention is a method for manufacturing a SiC epitaxial wafer in which a SiC epitaxial layer is laminated on a 4H-SiC single crystal substrate having an off angle, and the SiC epitaxial wafer is manufactured. It has an epitaxial growth step of growing a SiC epitaxial layer on a single crystal substrate, and the epitaxial growth step includes a first epitaxial growth sub-step of epitaxial growth at a first growth rate and a second growth rate higher than the first growth rate. It has a second epitaxial growth sub-step for performing epitaxial growth, and the growth film thickness of the first epitaxial growth sub-step is 5 nm or more and 500 nm or less, and the first growth rate is 4.0 μm / h or less.
（２）（１）に記載のＳｉＣエピタキシャルウェハの製造方法において、エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行ってもよい。 (2) In the method for producing a SiC epitaxial wafer according to (1), the epitaxial growth step may be performed at a growth temperature of 1560 ° C. or higher and 1610 ° C. or lower.
（３）（１）または（２）のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法において、エピタキシャル成長工程で、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、Ｃ／Ｓｉ比を０．９以上、１．１以下としてもよい。 (3) In the method for producing a SiC epitaxial wafer according to any one of (1) and (2), in the epitaxial growth step, the silicon raw material is SiH 2 Cl 2 gas, the carbon raw material is C 3 H 8 gas, and C / The Si ratio may be 0.9 or more and 1.1 or less.
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、ステップバンチングが延伸するのを抑制しつつ、キャロット欠陥が低減したＳｉＣエピタキシャルウェハの製造方法を提供できる。 According to the method for manufacturing a SiC epitaxial wafer of the present invention, it is possible to provide a method for manufacturing a SiC epitaxial wafer in which carrot defects are reduced while suppressing stretching of step bunching.
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、ステップバンチングの延伸を抑制しつつキャロット欠陥を低減させた高品質なＳｉＣエピタキシャルウェハを提供できるので、これを用いたデバイスの歩留りが向上する。 According to the method for manufacturing a SiC epitaxial wafer of the present invention, it is possible to provide a high-quality SiC epitaxial wafer with reduced carrot defects while suppressing stretching of step bunching, so that the yield of a device using the SiC epitaxial wafer is improved.
本発明のＳｉＣエピタキシャルウェハの製造方法によれば、成長開始時の４．０μｍ／ｈ以下の第１成長速度のエピタキシャル層は５００ｎｍ以下と極めて薄くても効果があることを見出したことにより、成長速度の大きい第２成長速度のエピタキシャル層の方を厚く設定できるため、比較的短時間での製造が可能となる。 According to the method for producing a SiC epitaxial wafer of the present invention, it was found that the epitaxial layer having a first growth rate of 4.0 μm / h or less at the start of growth is effective even if it is extremely thin at 500 nm or less. Since the epitaxial layer having a higher second growth rate can be set to be thicker, it can be manufactured in a relatively short time.
以下、本発明を適用したＳｉＣエピタキシャルウェハの製造方法について、図面を用いてその構成を説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。 Hereinafter, the structure of a method for manufacturing a SiC epitaxial wafer to which the present invention is applied will be described with reference to the drawings. In the drawings used in the following description, the featured parts may be enlarged for convenience in order to make the features easier to understand, and the dimensional ratios of the respective components may not be the same as the actual ones. .. Further, the materials, dimensions, etc. exemplified in the following description are examples, and the present invention is not limited thereto, and can be appropriately modified and carried out within the range in which the effects of the present invention are exhibited. ..
本発明のＳｉＣエピタキシャルウェハの製造方法は、オフ角を有する４Ｈ−ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層が積層されたＳｉＣエピタキシャルウェハを製造する方法であって、前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、前記エピタキシャル成長工程は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、４．０μｍ／ｈ以下とする。 The method for manufacturing a SiC epitaxial wafer of the present invention is a method for manufacturing a SiC epitaxial wafer in which a SiC epitaxial layer is laminated on a 4H-SiC single crystal substrate having an off-angle, and the SiC epitaxial is on the SiC single crystal substrate. The epitaxial growth step has an epitaxial growth step of growing a layer, and the epitaxial growth step includes a first epitaxial growth sub step of epitaxial growth at a first growth rate and a second epitaxial growth sub step of epitaxial growth at a second growth rate higher than the first growth rate. The growth film thickness of the first epitaxial growth sub-step is 5 nm or more and 500 nm or less, and the first growth rate is 4.0 μm / h or less.
図１は、本発明の製造方法を用いて製造されるＳｉＣエピタキシャルウェハの断面模式図である。本発明の実施によって製造されるＳｉＣエピタキシャルウェハ１００は、４Ｈ−ＳｉＣ単結晶基板１と、ＳｉＣ単結晶基板１上に形成された第１エピタキシャル成長速度層２と、この第１エピタキシャル成長速度層２上に形成された第２エピタキシャル成長速度層３から構成される。 FIG. 1 is a schematic cross-sectional view of a SiC epitaxial wafer manufactured by using the manufacturing method of the present invention. The SiC epitaxial wafer 100 manufactured by carrying out the present invention is formed on a 4H-SiC single crystal substrate 1, a first epitaxial growth rate layer 2 formed on the SiC single crystal substrate 1, and the first epitaxial growth rate layer 2. It is composed of the formed second epitaxial growth rate layer 3.
本発明の製造方法で用いる４Ｈ−ＳｉＣ単結晶基板は、ｎ型の導電性を有し、オフ角が例えば、０．４°以上、８°以下のものである。典型的には、４°のものが挙げられる。 The 4H-SiC single crystal substrate used in the production method of the present invention has n-type conductivity and has an off angle of, for example, 0.4 ° or more and 8 ° or less. Typically, 4 ° is mentioned.
第１エピタキシャル成長速度層２は、第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程を実施することによって形成される。
第１成長速度は第２成長速度よりも小さく（低速であり）、４．０μｍ／ｈ以下である。すなわち、ＳｉＣエピタキシャル層が単位時間当たり、４．０μｍ以下の厚みづつ成長する成長速度である。
ＳｉＣエピタキシャル層に形成されるキャロット欠陥密度を低減する観点では、第１成長速度は、３．０μｍ／ｈ以下であることが好ましく、２．０μｍ／ｈ以下であることがより好ましく、１．０μｍ／ｈ以下であることがさらに好ましい。
また、ＳｉＣエピタキシャル層の表面に現れるステップバンチングの平均長さを短くする観点からは、０．７μｍ／ｈ以上であることが好ましく、０．８μｍ／ｈ以上であることがより好ましく、１．０μｍ／ｈ以上であることがさらに好ましい。
The first epitaxial growth rate layer 2 is formed by carrying out the first epitaxial growth sub-step in which epitaxial growth is performed at the first growth rate.
The first growth rate is smaller than the second growth rate (slow) and is 4.0 μm / h or less. That is, the growth rate at which the SiC epitaxial layer grows with a thickness of 4.0 μm or less per unit time.
From the viewpoint of reducing the carrot defect density formed on the SiC epitaxial layer, the first growth rate is preferably 3.0 μm / h or less, more preferably 2.0 μm / h or less, and 1.0 μm. It is more preferably / h or less.
Further, from the viewpoint of shortening the average length of the step bunching appearing on the surface of the SiC epitaxial layer, it is preferably 0.7 μm / h or more, more preferably 0.8 μm / h or more, and 1.0 μm. It is more preferably / h or more.
第２エピタキシャル成長速度層３は、第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程を実施することによって形成される。
第２成長速度は第１成長速度よりも大きく（高速であり）、例えば、８μｍ／ｈ以上、８０μｍ／ｈ以下とすることができる。
The second epitaxial growth rate layer 3 is formed by carrying out a second epitaxial growth sub-step in which epitaxial growth is performed at the second growth rate.
The second growth rate is higher (higher) than the first growth rate, and can be, for example, 8 μm / h or more and 80 μm / h or less.
成長速度（第１成長速度および第２成長速度）は、原料ガスの流量の増減によって制御することができる。 The growth rate (first growth rate and second growth rate) can be controlled by increasing or decreasing the flow rate of the raw material gas.
また、本発明のＳｉＣエピタキシャルウェハの製造方法では、第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とする。第１エピタキシャル成長速度層の膜厚は、ＳｉＣエピタキシャル層に形成されるキャロット欠陥密度を低減する観点では厚い方が好ましく、一方、ＳｉＣエピタキシャル層の表面に現れるステップバンチングの平均長さを短くする観点では薄い方が好ましい。膜厚を５ｎｍ以上、５００ｎｍ以下とすることにより、その両者を適切な範囲にすることができる。膜厚の下限は８ｎｍや１０ｎｍとしてもよく、また、上限は３２０ｎｍや５０ｎｍとしてもよい。
本発明者は、第１エピタキシャル成長サブ工程におけるＳｉＣエピタキシャル層の成長膜厚が非常に薄くても、キャロット欠陥密度を低減し、また、ステップバンチングの平均長さを短くする効果を有することを見出したことにより本発明に想到した。
Further, in the method for manufacturing a SiC epitaxial wafer of the present invention, the growth film thickness in the first epitaxial growth sub-step is 5 nm or more and 500 nm or less. The film thickness of the first epitaxial growth rate layer is preferably thick from the viewpoint of reducing the carrot defect density formed in the SiC epitaxial layer, while it is preferable from the viewpoint of shortening the average length of step bunching appearing on the surface of the SiC epitaxial layer. The thinner one is preferable. By setting the film thickness to 5 nm or more and 500 nm or less, both can be set in an appropriate range. The lower limit of the film thickness may be 8 nm or 10 nm, and the upper limit may be 320 nm or 50 nm.
The present inventor has found that even if the growth film thickness of the SiC epitaxial layer in the first epitaxial growth sub-step is very thin, it has the effect of reducing the carrot defect density and shortening the average length of step bunching. This led to the invention.
エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行うことができる。 The epitaxial growth step can be carried out at a growth temperature of 1560 ° C. or higher and 1610 ° C. or lower.
エピタキシャル成長工程において、例えば、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、濃度比Ｃ／Ｓｉを０．９〜１．１とすることができる。 In the epitaxial growth step, for example, the silicon raw material can be SiH 2 Cl 2 gas, the carbon raw material can be C 3 H 8 gas, and the concentration ratio C / Si can be 0.9 to 1.1.
以下に、本発明のＳｉＣエピタキシャルウェハの製造方法における各条件を見出した実験について述べる。なお、以下の実験１および実験２において、ＳｉＣエピタキシャルウェハの製造の際、エピタキシャル成長工程前に、公知の研磨工程および清浄化（ガスエッチング）工程（例えば、特許文献４参照）を行った。 Below, the experiment which found each condition in the manufacturing method of the SiC epitaxial wafer of this invention is described. In the following Experiments 1 and 2, when the SiC epitaxial wafer was manufactured, a known polishing step and a cleaning (gas etching) step (see, for example, Patent Document 4) were performed before the epitaxial growth step.
キャロット欠陥はＳｉＣ基板のＴＳＤが起点となって発生する結晶欠陥であり、キャロット欠陥密度は基板のＴＳＤ密度に大きく影響を受ける。そこで下記の各実験例においては、ＴＳＤ密度が同程度であると考えられる、同一インゴットで枝番が近いウエハ同士で比較を行った。 Carrot defects are crystal defects that occur starting from the TSD of the SiC substrate, and the carrot defect density is greatly affected by the TSD density of the substrate. Therefore, in each of the following experimental examples, wafers having the same ingot and similar branch numbers, which are considered to have the same TSD density, were compared.
〔実験１〕
まず実験１として、第１エピタキシャル成長サブ工程の成長速度と、キャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図２及び図３に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１を９．０μｍ／ｈ, ４．５μｍ／ｈ, ４．０μｍ／ｈ,２．０μｍ／ｈ、０．７７μｍ／ｈでそれぞれ０．５μｍ成長させた後、第２成長速度Ｒ２＝９．０μｍ／ｈで総エピタキシャル層厚さ（第１エピタキシャル成長速度層と第２エピタキシャル成長速度層とを合わせたエピタキシャル層の厚さ）が１５．５μｍになるようにエピタキシャル成長工程を実施した。
[Experiment 1]
First, as Experiment 1, the relationship between the growth rate of the first epitaxial growth sub-step, the carrot defect density, and the stretching of step bunching was investigated. The results are shown in FIGS. 2 and 3.
In the epitaxial growth step, the first growth rate R1 was set to 9.0 μm / h, 4.5 μm / h, 4.0 μm / h, 2.0 μm / h on an n-type conductive 4H-SiC substrate having an off angle of 4 °. After growing 0.5 μm at 0.77 μm / h, the total epitaxial layer thickness at the second growth rate R2 = 9.0 μm / h (epitaxial including the first epitaxial growth rate layer and the second epitaxial growth rate layer). The epitaxial growth step was carried out so that the layer thickness) was 15.5 μm.
その結果、第１成長速度Ｒ１を９．０μｍ／ｈから２．０μｍ／ｈに低下させることによって、キャロット欠陥密度は０．２２個／ｃｍ２から０．１２個／ｃｍ２に減少した。これは初期成長速度の低速化が、キャロット欠陥密度に影響を与えていることを示している。また、さらに第１成長速度Ｒ１を０．７７μｍ／ｈに低下させることにさらに０．８０個／ｃｍ２に減少した。初期成長速度が小さいほどキャロット欠陥密度の低減効果が大きいことがわかった。本明細書中で「キャロット欠陥密度」とは、同じ条件で作製したＳｉＣエピタキシャルウェハ１枚で面内の平均をとったキャロット欠陥密度である。 As a result, by reducing the first growth rate R1 from 9.0 μm / h to 2.0 μm / h, the carrot defect density was reduced from 0.22 pieces / cm 2 to 0.12 pieces / cm 2 . This indicates that the slowing down of the initial growth rate affects the carrot defect density. Further, the first growth rate R1 was further reduced to 0.77 μm / h, and the number was further reduced to 0.80 pieces / cm 2 . It was found that the smaller the initial growth rate, the greater the effect of reducing the carrot defect density. In the present specification, the "carrot defect density" is the in-plane average carrot defect density of one SiC epitaxial wafer manufactured under the same conditions.
また、Ｒ１＝４．５μｍ／ｈではキャロット低減効果はほとんど見られず、Ｒ１＝４．０μｍ／ｈで明確なキャロット欠陥密度の低減が見られた。従って、キャロット欠陥密度の低減のためには、Ｒ１＝４．０μｍ／ｈ以下の初期成長速度が必要であることがわかった。
図２のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のキャロット欠陥密度を０．１５個／ｃｍ２以下にするためには、２．７μｍ／ｈ以下とすればよく、また、０．１０個／ｃｍ２以下にするためには、１．７μｍ／ｈ以下とすればよい。
Further, at R1 = 4.5 μm / h, almost no carrot reduction effect was observed, and at R1 = 4.0 μm / h, a clear reduction in carrot defect density was observed. Therefore, it was found that an initial growth rate of R1 = 4.0 μm / h or less is required to reduce the carrot defect density.
Based on the tendency of the graph in FIG. 2, when the first epitaxial growth rate layer is 500 nm, in order to reduce the carrot defect density of the SiC epitaxial layer to 0.15 pieces / cm 2 or less, it should be 2.7 μm / h or less. In addition, in order to reduce the number to 0.10 pieces / cm 2 or less, the value may be 1.7 μm / h or less.
しかしながら、第１成長速度Ｒ１を９．４μｍ／ｈから０．７７μｍ／ｈに低減させることによって、ステップバンチングの延伸が認められた。Ｒ１＝９．０μｍ／ｈ, ４．５μｍ／ｈ, ４．０μｍ／ｈ,２．０μｍ／ｈ、０．７７μｍ／ｈの時の平均のステップバンチングの長さ（平均バンチング長さ）はそれぞれ、３２μｍ, ６０μｍ, ６５μｍ,１２３μｍ, ２１９μｍであり、Ｒ１＝０．７７μｍ／ｈの時の平均バンチング長さは、Ｒ１＝９．０μｍ／ｈの時の７倍程度の長さになっている（図３参照）。本明細書中で「平均バンチング長さ」とは、共焦点顕微鏡像から３０個のステップバンチングを選択してその平均をとった長さである。
図３のグラフの傾向に基づくと、第１エピタキシャル成長速度層が５００ｎｍの場合、ＳｉＣエピタキシャル層のステップバンチングの長さを１５０μｍ以下にするためには、１．５μｍ／ｈ以上とすればよく、また、１００μｍ以下にするためには、２．２μｍ／ｈ以上とすればよい。
However, the extension of step bunching was observed by reducing the first growth rate R1 from 9.4 μm / h to 0.77 μm / h. The average step bunching length (average bunching length) at R1 = 9.0 μm / h, 4.5 μm / h, 4.0 μm / h, 2.0 μm / h, and 0.77 μm / h, respectively. They are 32 μm, 60 μm, 65 μm, 123 μm, and 219 μm, and the average bunching length when R1 = 0.77 μm / h is about 7 times as long as when R1 = 9.0 μm / h (Fig.). See 3). In the present specification, the "average bunching length" is a length obtained by selecting 30 step bunching from a confocal microscope image and taking the average thereof.
Based on the tendency of the graph in FIG. 3, when the first epitaxial growth rate layer is 500 nm, the step bunching length of the SiC epitaxial layer may be 1.5 μm / h or more in order to be 150 μm or less. In order to make it 100 μm or less, it may be 2.2 μm / h or more.
長いステップバンチングはＭＯＳデバイスなどで酸化膜不良を引き起こす可能性が有るため、ステップバンチングの延伸は初期低速成長による悪影響であるといえる。 Since long step bunching may cause oxide film defects in MOS devices and the like, it can be said that the extension of step bunching is an adverse effect due to the initial slow growth.
〔実験２〕
次に実験２として、第１エピタキシャル成長サブ工程の第１成長速度Ｒ１を一定とした条件で、その成長膜厚とキャロット欠陥密度及びステップバンチングの延伸の関係を調べた。その結果を図４及び図５に示す。
エピタキシャル成長工程において、オフ角が４°のｎ型の導電性４Ｈ−ＳｉＣ基板上に第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍ成長させた後、第２成長速度Ｒ２＝９．３μｍ／ｈで成長させ、総エピタキシャル層厚さが１５．５μｍになるようにエピタキシャル成長工程を実施した。また、比較用に成長速度を９．３μｍ／ｈに固定にして１５．５μｍ成長させたエピタキシャルウェハを用意した。
[Experiment 2]
Next, as Experiment 2, the relationship between the growth film thickness, the carrot defect density, and the stretching of the step bunching was investigated under the condition that the first growth rate R1 of the first epitaxial growth sub-step was constant. The results are shown in FIGS. 4 and 5.
In the epitaxial growth step, after growing 320 nm, 51 nm, and 10 nm at a first growth rate R1 = 0.74 μm / h on an n-type conductive 4H-SiC substrate having an off angle of 4 °, a second growth rate R2 = 9 It was grown at .3 μm / h, and an epitaxial growth step was carried out so that the total epitaxial layer thickness was 15.5 μm. For comparison, an epitaxial wafer was prepared in which the growth rate was fixed at 9.3 μm / h and the wafer was grown by 15.5 μm.
その結果、成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハのキャロット欠陥密度は１．２５個／ｃｍ２であったのに対し、第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍの層厚まで成長させたキャロット欠陥密度はそれぞれ０．２６個／ｃｍ２, ０．６５個／ｃｍ２,１．０３個／ｃｍ２に低減した（図４参照）。 As a result, the carrot defect density of the epitaxial wafer grown with the growth rate fixed at 9.3 μm / h was 1.25 pieces / cm 2 , whereas the first growth rate R1 = 0.74 μm / h. in 320 nm, 51 nm, carrot defect density respectively 0.26 or grown to a thickness of 10nm / cm 2, 0.65 pieces / cm 2, was reduced to 1.03 pieces / cm 2 (see FIG. 4).
第１成長速度Ｒ１＝０．７４μｍ／ｈの層が１０ｎｍでもキャロット低減の効果があることがわかった。また、第１成長速度Ｒ１＝０．７４μｍ／ｈの層が厚いほどキャロット欠陥密度の低減効果が大きいことがわかった（図４参照）。 It was found that the layer having the first growth rate R1 = 0.74 μm / h has the effect of reducing carrots even at 10 nm. It was also found that the thicker the layer having the first growth rate R1 = 0.74 μm / h, the greater the effect of reducing the carrot defect density (see FIG. 4).
また、成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハの平均バンチング長さは３２μｍであったのに対し、第１成長速度Ｒ１＝０．７４μｍ／ｈで３２０ｎｍ, ５１ｎｍ, １０ｎｍの層厚まで成長させた時の平均バンチング長さはそれぞれ２１９μｍ, ７１μｍ, ４５μｍに延伸した（図５参照）。 The average bunching length of the epitaxial wafer grown with the growth rate fixed at 9.3 μm / h was 32 μm, whereas the first growth rate R1 = 0.74 μm / h was 320 nm, 51 nm, and 10 nm. The average bunching lengths when grown to the layer thickness of No. 5 were stretched to 219 μm, 71 μm, and 45 μm, respectively (see FIG. 5).
第１成長速度Ｒ１＝０．７４μｍ／ｈの層を５１ｎｍ成長させる条件においては、従来の成長速度を９．３μｍ／ｈに固定して成長させたエピタキシャルウェハと比較してキャロット欠陥密度が５０％程度であり、かつ平均バンチング長さが１００μｍ以下である良好なＳｉＣエピタキシャルウェハが作製できることがわかった。 Under the condition that the layer having the first growth rate R1 = 0.74 μm / h is grown at 51 nm, the carrot defect density is 50% as compared with the epitaxial wafer grown at a fixed growth rate of 9.3 μm / h. It was found that a good SiC epitaxial wafer having an average bunching length of 100 μm or less can be produced.
以下、実施例によって本発明をより詳細に説明するが、本発明はこれらの実施例に限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to Examples, but the present invention is not limited to these Examples.
〔実施例１〕
ＳｉＣ単結晶基板として、４インチの４Ｈ−ＳｉＣ単結晶基板を用意した。４Ｈ−ＳｉＣ単結晶基板は、（０００１）Ｓｉ面に対して＜１１−２０＞方向に４°のオフセット角を有する。ここで、４°のオフセット角は、±０．５°程度のずれは許容される。
次いで、準備した４インチの４Ｈ−ＳｉＣ単結晶基板をホットウォールプラネタリ型ウェハ自公転型のＣＶＤ装置に設置し、４Ｈ−ＳｉＣ単結晶基板の表面に対して、水素ガスを用いてガスエッチングを行った。エッチングの温度は、エピタキシャル成長の温度と同一の１５８０℃とした。
[Example 1]
As a SiC single crystal substrate, a 4-inch 4H-SiC single crystal substrate was prepared. The 4H-SiC single crystal substrate has an offset angle of 4 ° in the <11-20> direction with respect to the (0001) Si plane. Here, the offset angle of 4 ° allows a deviation of about ± 0.5 °.
Next, the prepared 4-inch 4H-SiC single crystal substrate was installed in a hot wall planetary wafer self-revolution type CVD device, and the surface of the 4H-SiC single crystal substrate was gas-etched using hydrogen gas. It was. The etching temperature was 1580 ° C., which was the same as the epitaxial growth temperature.
次いで、エピタキシャル成長工程を行った。具体的には、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてＳｉＨ２Ｃｌ２ガス、Ｃ３Ｈ８ガス、キャリアガスとして水素を供給しながら、成長圧力１５ｋＰａ、成長温度１５８０℃、Ｃ／Ｓｉ比１．０の条件のもとで、第１成長速度Ｒ１を０．７７μｍ／ｈにして第１エピタキシャル成長速度層を０．５μｍ形成した上で、第２成長速度Ｒ２を９．４μｍ／ｈとして総ＳｉＣエピタキシャル層の厚さが１５．５μｍになるようにエピタキシャル成長工程を行った。 Then, an epitaxial growth step was performed. Specifically, the growth pressure is 15 kPa and the growth temperature is 15 kPa while supplying SiH 2 Cl 2 gas and C 3 H 8 gas as raw material gases and hydrogen as carrier gas to the surface of the 4H-SiC single crystal substrate after etching. Under the conditions of 1580 ° C. and a C / Si ratio of 1.0, the first growth rate R1 was set to 0.77 μm / h to form the first epitaxial growth rate layer of 0.5 μm, and then the second growth rate R2 was set. The epitaxial growth step was carried out so that the total thickness of the SiC epitaxial layer was 15.5 μm at 9.4 μm / h.
得られたＳｉＣエピタキシャルウェハにおいて、キャロット欠陥を０．１３個／ｃｍ２に低減させることができた。だたしこの時平均バンチング長さは２１９μｍであった。 In the obtained SiC epitaxial wafer, carrot defects could be reduced to 0.13 pieces / cm 2 . However, at this time, the average bunching length was 219 μm.
〔実施例２〕
エピタキシャル成長工程前の準備工程は、実施例１と同様に行った。エピタキシャル成長工程は、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてＳｉＨ２Ｃｌ２ガス、Ｃ３Ｈ８ガス、キャリアガスとして水素を供給しながら、成長圧力１５ｋＰａ、成長温度１５８０℃、Ｃ／Ｓｉ比１．０の条件のもとで、第１成長速度Ｒ１の成長速度を０．７４μｍ／ｈにして第１エピタキシャル成長速度層を５１ｎｍ形成した上で、第２成長速度９．３μｍ／ｈで総ＳｉＣエピタキシャル層の厚が１５．５μｍになるようにエピタキシャル成長工程を行った。
[Example 2]
The preparatory step before the epitaxial growth step was carried out in the same manner as in Example 1. In the epitaxial growth step, the growth pressure is 15 kPa and the growth temperature is 1580 while supplying SiH 2 Cl 2 gas and C 3 H 8 gas as raw material gases and hydrogen as carrier gas to the surface of the 4H-SiC single crystal substrate after etching. Under the conditions of ° C. and a C / Si ratio of 1.0, the growth rate of the first growth rate R1 was set to 0.74 μm / h to form a first epitaxial growth rate layer of 51 nm, and then the second growth rate was 9. The epitaxial growth step was carried out so that the total thickness of the SiC epitaxial layer was 15.5 μm at 3 μm / h.
得られたＳｉＣエピタキシャルウェハにおいて、キャロット欠陥を０．６５個／ｃｍ２に低減させることができた。この時平均バンチング長さは７１μｍであり、平均バンチング長さ１００μｍ以下の良好な表面状態を得ることができた。 In the obtained SiC epitaxial wafer, carrot defects could be reduced to 0.65 pieces / cm 2 . At this time, the average bunching length was 71 μm, and a good surface condition with an average bunching length of 100 μm or less could be obtained.
本発明のＳｉＣエピタキシャルウェハの製造方法は、例えば、パワー半導体用ＳｉＣエピタキシャルウェハの製造方法として利用することができる。 The method for manufacturing a SiC epitaxial wafer of the present invention can be used, for example, as a method for manufacturing a SiC epitaxial wafer for a power semiconductor.
１ ＳｉＣ単結晶基板
２ 第１エピタキシャル成長速度層
３ 第２エピタキシャル成長速度層
１００ ＳｉＣエピタキシャルウェハ
1 SiC single crystal substrate 2 1st epitaxial growth rate layer 3 2nd epitaxial growth rate layer 100 SiC epitaxial wafer
Claims (1)
前記ＳｉＣ単結晶基板上にＳｉＣエピタキシャル層を成長させるエピタキシャル成長工程を有し、
前記エピタキシャル成長工程は、
第１成長速度でエピタキシャル成長を行う第１エピタキシャル成長サブ工程と、
前記第１成長速度よりも大きい第２成長速度でエピタキシャル成長を行う第２エピタキシャル成長サブ工程と、を有し、
前記第１エピタキシャル成長サブ工程の成長膜厚は５ｎｍ以上、５００ｎｍ以下とし、前記第１成長速度は、２．２μｍ／ｈ以上４．０μｍ／ｈ以下であり、
前記エピタキシャル成長工程は、成長温度を１５６０℃以上、１６１０℃以下で行い、
前記エピタキシャル成長工程において、シリコン原料をＳｉＨ２Ｃｌ２ガスとし、炭素原料をＣ３Ｈ８ガスとし、Ｃ／Ｓｉ比を０．９以上、１．１以下とし、
キャロット欠陥密度が０．６５個／ｃｍ２以下で、かつ、平均バンチング長さが１００μｍ以下であるＳｉＣエピタキシャルウェハを製造する、ことを特徴とするＳｉＣエピタキシャルウェハの製造方法。 A method for manufacturing a SiC epitaxial wafer in which a SiC epitaxial layer is laminated on a 4H-SiC single crystal substrate having an off-angle.
It has an epitaxial growth step of growing a SiC epitaxial layer on the SiC single crystal substrate.
The epitaxial growth step is
The first epitaxial growth sub-step of epitaxial growth at the first growth rate,
It has a second epitaxial growth sub-step in which epitaxial growth is performed at a second growth rate higher than the first growth rate.
The growth film thickness of the first epitaxial growth sub-step is 5 nm or more and 500 nm or less, and the first growth rate is 2.2 μm / h or more and 4.0 μm / h or less.
The epitaxial growth step is carried out at a growth temperature of 1560 ° C. or higher and 1610 ° C. or lower.
In the epitaxial growth step, the silicon raw material was SiH 2 Cl 2 gas, the carbon raw material was C 3 H 8 gas, and the C / Si ratio was 0.9 or more and 1.1 or less.
A method for producing a SiC epitaxial wafer, which comprises producing a SiC epitaxial wafer having a carrot defect density of 0.65 pieces / cm 2 or less and an average bunching length of 100 μm or less.
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