JP6790808B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ＳｉＮ膜（シリコン窒化膜）を備える半導体装置およびその製造方法に関するものである。
半導体装置の絶縁膜や保護膜として用いられるＳｉＮ膜は、原料ガスとしてＮＨ３ガス、ＳｉＨ４ガス、Ｎ２ガス等を用いたプラズマＣＶＤ（Chemical Vapor Deposition）等により形成される。
これらの原料ガスのうちＳｉＨ４ガスとＮＨ３ガスとを用いたプラズマＣＶＤによって形成されたＳｉＮ膜には、水素が多く含まれる。そして、例えばアナログＭＯＳ回路において、水素を含むＳｉＮ膜を絶縁膜としてゲート上部に形成すると、ＳｉＮ膜中の水素がＳｉＮ膜に隣接する層に拡散し、バイアス温度不安定性（ＢＴＩ）が大きくなり、アナログＭＯＳ回路の精度が低下する。
一方、原料ガスとしてＮＨ３ガスを用いずＳｉＨ４ガスとＮ２ガスとを用いて形成されたＳｉＮ膜（以下、ＮＨ３レスＳｉＮ膜）は、ＳｉＨ４ガスとＮＨ３ガスとを用いて形成されたＳｉＮ膜に比べて水素の含有量が少ない（例えば、特許文献１参照）。したがって、アナログＭＯＳ回路においてＮＨ３レスＳｉＮ膜をゲート上部の絶縁膜とすることで、ＢＴＩを抑制し、アナログＭＯＳ回路の精度を向上させることができる。
特開２０００−３４０５６２号公報
しかしながら、このＮＨ３レスＳｉＮ膜には、ＮＨ３レスＳｉＮ膜の膜質や、上部に別の絶縁膜が形成されたときの加工ダメージ等により、トラップサイトが形成される。そのため、浮遊ゲートに電荷を蓄積して情報を記憶するフラッシュメモリ等の半導体装置にＮＨ３レスＳｉＮ膜を適用すると、半導体装置が高温環境に置かれた場合に、浮遊ゲートに蓄積された電荷がトラップサイトに捉えられ、これにより電荷保持特性が低下する。
本発明は上記点に鑑みて、トラップサイトを低減することができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置であって、基板（１０）と、基板の上面と浮遊ゲートとの間に形成された絶縁膜（１２）と、浮遊ゲートの側壁に形成されたサイドウォール（２０）と、浮遊ゲートの直上およびサイドウォールの表面に形成された第１酸化膜（２１）と、第１酸化膜の上面に形成されたシリコン窒化膜（２２）と、シリコン窒化膜の上面に形成され、シリコン酸化膜で構成された第２酸化膜（２３）と、を備え、少なくとも浮遊ゲートの上部において、第２酸化膜の膜厚は、シリコン窒化膜の膜厚以上とされている。
このように、第２酸化膜の膜厚をシリコン窒化膜の膜厚以上とすることで、第２酸化膜の上に酸化膜などを成膜するときにシリコン窒化膜に加わる加工ダメージを緩和し、トラップサイトを低減することができる。
また、請求項４に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置であって、基板（１０）と、基板の上面と浮遊ゲートとの間に形成された絶縁膜（１２）と、浮遊ゲートの側壁に形成されたサイドウォール（２０）と、浮遊ゲートの直上およびサイドウォールの表面に形成された第１酸化膜（２１）と、第１酸化膜の上面に形成されたシリコン窒化膜（２２）と、シリコン窒化膜の上面に形成され、シリコン酸化膜で構成された第２酸化膜（２３）と、を備え、シリコン窒化膜は、屈折率が１．８８以上１．９１８以下とされている。
シリコン窒化膜のうち、浮遊ゲート側の面にＳｉが多く含まれると、ダングリングボンドが多くなるため、トラップサイトが多くなる。これについて、シリコン窒化膜の成膜初期に雰囲気中に導入するガス比を調整することにより、シリコン窒化膜にＳｉとＮとがバランスよく含まれるようになり、ダングリングボンドが減少し、トラップサイトを低減することができる。シリコン窒化膜の屈折率は、ＳｉとＮの含有比率によって変化し、屈折率が１．８８以上１．９１８以下となるように成膜初期のガス比を調整することにより、トラップサイトを低減することができる。
また、請求項６に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、基板（１０）の上面に絶縁膜（１２）を形成することと、絶縁膜の上面に浮遊ゲートを形成することと、浮遊ゲートの側壁にサイドウォール（２０）を形成することと、浮遊ゲートの直上およびサイドウォールの表面に第１酸化膜（２１）を形成することと、第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、シリコン窒化膜の上面に、シリコン窒化膜の膜厚以上の膜厚で、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備える。
このように、第２酸化膜の膜厚をシリコン窒化膜の膜厚以上とすることで、第２酸化膜の上に酸化膜などを成膜するときにシリコン窒化膜に加わる加工ダメージを緩和し、トラップサイトを低減することができる。
また、請求項１２に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、基板（１０）の上面に絶縁膜（１２）を形成することと、絶縁膜の上面に浮遊ゲートを形成することと、浮遊ゲートの上面に第１酸化膜（２１）を形成することと、第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、シリコン窒化膜の上面に第２酸化膜（２３）を形成することと、第２酸化膜の上面に３００℃以下の成膜温度で第３酸化膜（２４）を形成することと、を備える。
このように、第３酸化膜の成膜温度を３００℃以下とすることで、第３酸化膜の成膜の際にシリコン窒化膜に加わる加工ダメージを低減し、トラップサイトを低減することができる。
また、請求項１６に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、基板（１０）の上面に絶縁膜（１２）を形成することと、絶縁膜の上面に浮遊ゲートを形成することと、浮遊ゲートの側壁にサイドウォール（２０）を形成することと、浮遊ゲートの直上およびサイドウォールの表面に第１酸化膜（２１）を形成することと、第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、シリコン窒化膜の上面に、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備え、シリコン窒化膜を形成することでは、シリコン窒化膜の屈折率が１．８８以上１．９１８以下となるようにＳｉＨ４ガスおよびＮ２ガスのガス比を調整する。
シリコン窒化膜のうち、浮遊ゲート側の面にＳｉが多く含まれると、ダングリングボンドが多くなるため、トラップサイトが多くなる。これについて、シリコン窒化膜の成膜初期に雰囲気中に導入するガス比を調整することにより、シリコン窒化膜にＳｉとＮとがバランスよく含まれるようになり、ダングリングボンドが減少し、トラップサイトを低減することができる。シリコン窒化膜の屈折率は、ＳｉとＮの含有比率によって変化し、屈折率が１．８８以上１．９１８以下となるように成膜初期のガス比を調整することにより、トラップサイトを低減することができる。
また、請求項１９に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、基板（１０）の上面に絶縁膜（１２）を形成することと、絶縁膜の上面に浮遊ゲートを形成することと、浮遊ゲートの側壁にサイドウォール（２０）を形成することと、浮遊ゲートの直上およびサイドウォールの表面に第１酸化膜（２１）を形成することと、第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、シリコン窒化膜の上面に、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備え、シリコン窒化膜を形成することでは、雰囲気中にＳｉＨ４ガスおよびＮ２ガスを導入した後にプラズマ着火し、プラズマＣＶＤによってシリコン窒化膜を形成する。
シリコン窒化膜の成膜の際、Ｎ２ガスのみを先に雰囲気中に導入しプラズマを着火すると、第１酸化膜の表面にダメージが加わり、ダングリングボンドが増加し、トラップサイトが多くなる。これについて、雰囲気中に原料ガスを２種とも導入した後にプラズマ着火することで、第１酸化膜の表面に加わるダメージを低減できるため、ダングリングボンドを減少させ、トラップサイトを低減することができる。
また、請求項２１に記載の発明では、浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、基板（１０）の上面に絶縁膜（１２）を形成することと、絶縁膜の上面に浮遊ゲートを形成することと、浮遊ゲートの上面に酸化膜（２１）を形成することと、酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、を備え、シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする。
シリコン窒化膜のうち、浮遊ゲート側の面にＳｉが多く含まれると、ダングリングボンドが多くなるため、トラップサイトが多くなる。これについて、シリコン窒化膜の成膜初期に雰囲気中に導入するガス比をこのように調整することにより、シリコン窒化膜にＳｉとＮとがバランスよく含まれるようになり、ダングリングボンドが減少し、トラップサイトを低減することができる。
このように、請求項１、６、１２に記載の発明では、シリコン窒化膜の上部に形成される膜の構成または成膜方法により、シリコン窒化膜に加わる加工ダメージを緩和し、トラップサイトを低減している。一方、請求項４、１６、１９、２１に記載の発明では、シリコン窒化膜の成膜方法により、浮遊ゲート側の界面のダングリングボンドを減少させ、トラップサイトを低減している。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 トラップサイトの多いＳｉＮ膜を備える半導体装置の動作を示す断面図である。 第２酸化膜の膜厚とリテンション不良率との関係を示すグラフである。 第３酸化膜の成膜温度とリテンション不良率との関係を示すグラフである。 ＳｉＮ膜の成膜初期のＳｉＨ４流量とリテンション不良率との関係を示すグラフである。 ＳｉＮ膜の屈折率とリテンション不良率との関係を示すグラフである。 成膜条件と不良率との関係を示すグラフである。 本発明の第２実施形態にかかる半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。図１に示すように、本実施形態の半導体装置は、浮遊ゲートに電荷を蓄積することで情報を記憶するフラッシュメモリが形成されたメモリ領域１と、ＭＯＳＦＥＴ素子が形成されたＭＯＳＦＥＴ領域２とを備えた構成とされている。ＭＯＳＦＥＴ領域２は、素子領域に相当する。
図１に示すように、フラッシュメモリおよびＭＯＳＦＥＴ素子は、基板１０に形成されている。基板１０はＰ型のシリコン基板であり、基板１０の表層部にはＮ型不純物がドープされてＮ型ウェル層１１が形成されている。Ｎ型ウェル層１１の上面の一部には、シリコン酸化膜である絶縁膜１２が形成されている。
絶縁膜１２は、メモリ領域１、ＭＯＳＦＥＴ領域２それぞれに形成されている。メモリ領域１では絶縁膜１２の上面に浮遊ゲート１３が形成されており、ＭＯＳＦＥＴ領域２では絶縁膜１２の上面にゲート電極１４が形成されている。浮遊ゲート１３およびゲート電極１４は、ポリシリコン等で構成されている。
ＭＯＳＦＥＴ領域２においては、ゲート電極１４の上面、および、Ｎ型ウェル層１１の上面のうち絶縁層１２が形成されていない部分に、ゲート電極１４、後述するソース層１６、ドレイン層１７へのコンタクト接続のためのシリサイド層１５が形成されている。
Ｎ型ウェル層１１の表層部においては、浮遊ゲート１３の両側に、後述する電界緩和層１８よりも高不純物濃度で構成されたＰ型ウェル層が形成されている。浮遊ゲート１３の一方側に形成されたＰ型ウェル層はソース層１６とされており、他方側に形成されたＰ型ウェル層はドレイン層１７とされている。メモリ領域１においては、基板１０、ソース層１６、ドレイン層１７、図示しない制御ゲートの電位を操作することにより、浮遊ゲート１３に保持される電荷の量が調整され、これにより情報が記憶される。
同様に、ゲート電極１４の両側にもＰ型ウェル層が形成されており、一方のＰ型ウェル層がソース層１６とされ、他方のＰ型ウェル層がドレイン層１７とされている。ＭＯＳＦＥＴ領域２のＮ型ウェル層１１の表層部においては、ゲート電極１４のうちソース層１６側の端部、および、ドレイン層１７側の端部に対応する位置に、Ｐ型の電解緩和層１８が形成されている。ソース層１６側、ドレイン層１７側の電界緩和層１８は、それぞれ、ソース層１６、ドレイン層１７に接するように形成されている。
浮遊ゲート１３、ゲート電極１４の側壁面には、シリコン酸化膜である絶縁膜１９が形成されている。そして、絶縁膜１９のうち、浮遊ゲート１３と反対側の面、および、ゲート電極１４と反対側の面には、サイドウォール２０が形成されている。
メモリ領域１においては、絶縁膜１２、浮遊ゲート１３、ソース層１６、ドレイン層１７、絶縁膜１９、サイドウォール２０を覆うように、酸化膜２１が形成されている。酸化膜２１は、シリコン酸化膜で構成されており、第１酸化膜に相当する。
ＳｉＮ膜２２は、メモリ領域１とＭＯＳＦＥＴ領域２とを含む領域に形成されている。ＳｉＮ膜２２は、メモリ領域１においては、酸化膜２１を覆うように形成されており、ＭＯＳＦＥＴ領域２においては、絶縁膜１２、シリサイド層１５、絶縁膜１９、サイドウォール２０を覆うように形成されている。
ＳｉＮ膜２２は、ＳｉＨ４ガスおよびＮ２ガスを原料ガスとしたプラズマＣＶＤによって形成されている。そのため、本実施形態では、ＳｉＨ４ガスおよびＮＨ３ガスを原料ガスとしたプラズマＣＶＤによってＳｉＮ膜２２を形成する場合に比べて、ＳｉＮ膜２２に含まれる水素の量が少なくされている。
ＳｉＮ膜２２の上には、酸化膜２３、酸化膜２４が順に積層されている。酸化膜２３、酸化膜２４は、それぞれシリコン酸化膜で構成されており、第２酸化膜、第３酸化膜に相当する。
浮遊ゲート１３の上部におけるＳｉＮ膜２２の膜厚をｔ１、酸化膜２３の膜厚をｔ２とすると、本実施形態では、ｔ２≧１．２５×ｔ１とされている。また、本実施形態では、ＳｉＮ膜２２の屈折率は１．８８以上１．９１８以下とされている。
半導体装置の製造方法について説明する。なお、ここでは半導体装置のうちメモリ領域１の製造方法について図２〜４を用いて説明し、ＭＯＳＦＥＴ領域２の製造方法については図示を省略する。
図２（ａ）に示す工程では、Ｐ型のシリコン基板である基板１０を用意し、基板１０にＮ型不純物をドープしてＮ型ウェル層１１を形成した後、基板１０の表面を熱酸化して絶縁膜１２を成膜する。
図２（ｂ）に示す工程では、ＣＶＤを用いて絶縁膜１２の表面にポリシリコン層を成膜した後、図示しないマスクを用いたエッチングによりポリシリコン層の一部を除去し、浮遊ゲート１３を形成する。そして、浮遊ゲート１３の表面を熱酸化して絶縁膜１９を形成する。
図３（ａ）に示す工程では、ＣＶＤを用いて絶縁膜１２、絶縁膜１９の表面にシリコン酸化膜を成膜した後、浮遊ゲート１３の側壁にのみシリコン酸化膜がサイドウォール２０として残るようにエッチバックする。これにより、浮遊ゲート１３の上面が露出する。また、絶縁膜１２の一部が除去され、Ｎ型ウェル層１１が露出する。
図３（ｂ）に示す工程では、ＣＶＤを用いて、Ｎ型ウェル層１１、絶縁膜１２、浮遊ゲート１３、絶縁膜１９、サイドウォール２０の表面に酸化膜２１を形成する。図３（ｃ）に示す工程では、基板１０にＰ型不純物をドープしてソース層１６、ドレイン層１７を形成する。
図４（ａ）に示す工程では、原料ガスとしてＳｉＨ４ガスとＮ２ガスとを用いたプラズマＣＶＤによってＳｉＮ膜２２を成膜する。このとき、ＳｉＨ４ガスとＮ２ガスとを雰囲気中に導入してからプラズマ着火する。また、成膜初期のガス比をＳｉＨ４：Ｎ２＝１１５〜１２５ｃｃ：４５００ｃｃとする。すなわち、Ｎ２ガス１ｃｃに対してＳｉＨ４ガスの量を１１５／４５００〜１２５／４５００ｃｃとする。ガス比をこのように設定し、ＳｉＮ膜２２に含まれるＮの量を調整することにより、ＳｉＮ膜２２の屈折率が１．８８〜１．９１８となる。本実施形態では、成膜初期のガス比をＳｉＨ４：Ｎ２＝１２０ｃｃ：４５００ｃｃとする。なお、図４（ａ）に示す工程では、メモリ領域１に加えてＭＯＳＦＥＴ領域２にもＳｉＮ膜２２を形成する。
図４（ｂ）に示す工程では、ＣＶＤを用いて、酸化膜２３の膜厚ｔ２がＳｉＮ膜２２の膜厚ｔ１の１．２５倍以上となるように酸化膜２３を形成する。また、成膜温度を３００℃以下とした高密度プラズマＣＶＤにより酸化膜２４を成膜する。
このようにして、メモリ領域１にフラッシュメモリが形成される。このような半導体装置では、浮遊ゲート１３への電荷の蓄積によってデータが記憶される。具体的には、図示しない制御ゲート等の電位を操作することにより、浮遊ゲート１３に電子が移動してデータが書き込まれ、あるいは、浮遊ゲート１３の外へ電子が移動してデータが消去される。
ＳｉＮ膜２２にトラップサイトが形成されていると、半導体装置が高温環境に置かれたときに、図５（ａ）に示すように、浮遊ゲート１３に保持された電子が酸化膜２１を通ってＳｉＮ膜２２に移動する。ＳｉＮ膜２２に移動した電子は、図５（ｂ）に示すように、データの消去が行われた後もＳｉＮ膜２２に保持される。そして、その後も半導体装置が高温環境に置かれると、ＳｉＮ膜２２に保持された電子は、図５（ｃ）に示すように、酸化膜２１を通って浮遊ゲート１３に移動する。
このように、ＳｉＮ膜２２にトラップサイトが形成されていると、浮遊ゲート１３とＳｉＮ膜２２との間で電子が移動し、半導体装置の電荷保持特性が低下する。
これについて、本発明者は、ＳｉＮ膜２２の成膜方法、酸化膜２３の膜厚、および、酸化膜２４の成膜方法と、半導体装置のリテンション不良率などとの関係について調べ、ＳｉＮ膜２２の成膜方法などにより、電荷保持特性の低下を抑制することが可能であることを見出した。
以下、本実施形態と同様の方法で製造された半導体装置をｔｙｐ品という。すなわち、ｔｙｐ品においては、酸化膜２３の膜厚ｔ２がＳｉＮ膜２２の膜厚ｔ１の１．２５倍以上とされ、酸化膜２４の成膜温度が３００℃以下とされている。また、ｔｙｐ品においては、ＳｉＮ膜２２の成膜初期のガス比がＮ２ガス４５００ｃｃに対してＳｉＨ４ガス１２０ｃｃとされており、これにより、ＳｉＮ膜２２の屈折率が１．８８〜１．９１８とされている。また、ｔｙｐ品においては、ＳｉＮ膜２２の成膜の際、原料ガスを２種とも雰囲気中に導入した後にプラズマ着火されている。
図６に示すように、酸化膜２３の膜厚ｔ２の増加に伴ってリテンション不良率が減少し、酸化膜２３の膜厚ｔ２がＳｉＮ膜２２の膜厚ｔ１以上であるとき、リテンション不良率は１％以下となる。なお、ここでは、ｔ１＝１００ｎｍとされており、酸化膜２３の膜厚ｔ２と酸化膜２４の膜厚との和が５８０ｎｍとなるようにされている。
図６から、特に、ｔ２≧１．２５×ｔ１であるときにリテンション不良率が低いことがわかる。これは、酸化膜２３の膜厚ｔ２が大きいほど、酸化膜２４を成膜するときの加工ダメージが酸化膜２３に吸収されやすくなり、ＳｉＮ膜２２に加わる加工ダメージが大きく緩和されるためであると考えられる。
なお、酸化膜２３の膜厚ｔ２があまりに大きいと、段差付近にボイドが発生するおそれがあるため、酸化膜２３の膜厚ｔ２をある程度小さくすることが好ましい。例えば、膜厚ｔ２を１６５ｎｍ以下とすることが好ましい。
また、酸化膜２４の成膜時の加工ダメージは、酸化膜２４の成膜温度が高いほど大きくなる。したがって、酸化膜２４の成膜温度を低くすることによって、ＳｉＮ膜２２に加わる加工ダメージを低減し、電荷保持特性の低下を抑制することができる。具体的には、図７に示すように、酸化膜２４の成膜温度が３００℃よりも高いときには、成膜温度の上昇に伴ってリテンション不良率のばらつきが大きくなり、リテンション不良率が高くなる。一方、酸化膜２４の成膜温度が３００℃以下のときには、リテンション不良率はほぼ０となる。
また、ＳｉＮ膜２２のうち、酸化膜２１側の面にＳｉが多く含まれると、ダングリングボンドが多くなるため、ＳｉＮ膜２２中のトラップサイトが多くなり、電荷保持特性が低下する。これについて、ＳｉＮ膜２２の成膜初期に雰囲気中に導入するガス比を、例えばＮ２ガス４５００ｃｃに対してＳｉＨ４ガス１２０ｃｃとすることで、酸化膜２１側の面においてＳｉとＮとがバランスよく含まれるようになり、ダングリングボンドが減少する。そして、これにより、図８に示すようにリテンション不良率を５％程度とすることができる。
なお、成膜初期のＳｉＨ４ガスの量をあまりに少なくすると、リテンション不良率が増加する。例えば、図８に示すように、Ｎ２ガス４５００ｃｃに対してＳｉＨ４ガス３０ｃｃとした場合、リテンション不良率が２５％程度となる。しかし、例えばＮ２ガス４５００ｃｃに対するＳｉＨ４ガスの量を１２０ｃｃから５ｃｃ減少させても、リテンション不良率を１２０ｃｃの場合と同程度に低く抑えることができると考えられる。
また、例えばＮ２ガス４５００ｃｃに対するＳｉＨ４ガスの量を１２０ｃｃから５ｃｃ増加させても、リテンション不良率を１２０ｃｃの場合と同程度に低く抑えることができると考えられる。
なお、成膜初期の原料ガス比によってＳｉＮ膜２２のＳｉとＮの含有比率が変化し、これにより、ＳｉＮ膜２２の屈折率が変化する。すなわち、ＳｉＮ膜２２の屈折率によって電荷保持特性が変化する。図９は、ＳｉＮ膜２２の屈折率とリテンション不良率との関係を示すグラフである。ＳｉＮ膜２２の成膜初期の原料ガス比を、Ｎ２ガス４５００ｃｃに対してＳｉＨ４ガス１１５ｃｃ〜１２５ｃｃとすることにより、ＳｉＮ膜２２の屈折率は１．８８以上１．９１８以下となる。図９に示すように、屈折率が１．８８〜１．９１８の場合には、リテンション不良率が１０％未満となる。
また、ＳｉＮ膜２２の成膜の際、Ｎ２ガスのみを先に雰囲気中に導入しプラズマを着火すると、酸化膜２１の表面にダメージが加わり、ダングリングボンドが増加し、トラップサイトが多くなる。これに対し、雰囲気中に原料ガスを２種とも導入した後にプラズマ着火することで、酸化膜２１の表面に加わるダメージを低減できるため、ダングリングボンドを減少させ、トラップサイトを低減することができる。
前述したように、本実施形態では、ｔ２≧１．２５×ｔ１とし、酸化膜２４の成膜温度を３００℃以下としている。また、ＳｉＮ膜２２の成膜初期のガス比をＮ２ガス４５００ｃｃに対してＳｉＨ４ガス１１５〜１２５ｃｃとしており、これによりＳｉＮ膜２２の屈折率が１．８８〜１．９１８とされている。また、ＳｉＮ膜２２の成膜の際、原料ガスを２種とも雰囲気中に導入した後にプラズマ着火している。そのため、ＳｉＮ膜２２のトラップサイトを低減し、電荷保持特性の低下を抑制することができる。したがって、アナログＭＯＳ回路等と浮遊ゲートを備えるフラッシュメモリ等とが同一の基板に形成された半導体装置にＮＨ３レスＳｉＮ膜を適用した場合に、ＢＴＩを抑制しつつ電荷保持特性の低下を抑制することができる。
なお、これらの条件はすべて満たされる必要はなく、一部の条件のみが満たされていても、図１０に示すように、不良率を改善することができる。
図１０は、ｔｙｐ品と、ｔｙｐ品とは異なる条件で製造された半導体装置の不良率を示している。図１０において、Ａは、ＳｉＮ膜２２の成膜において、ＳｉＨ４ガスをＮ２ガスよりも先に雰囲気中に導入し、成膜初期に雰囲気中に含まれるＳｉＨ４ガスを多くしたものである。Ｂは、ＳｉＮ膜２２の成膜において、雰囲気中にＮ２ガスのみを先に導入しプラズマ着火したものである。Ｃは、ＳｉＮ膜２２の成膜において、成膜初期のＳｉＨ４ガスの量を３０ｃｃとしたものである。Ｄは、ＳｉＮ膜２２の成膜において、成膜初期のＳｉＨ４ガスの量を多くしてＳｉＮ膜２２の屈折率を１．９４５としたものである。Ｅは、ＳｉＮ膜２２を備えないものである。Ｆは、酸化膜２３を備えないものである。Ａ〜Ｆは、ここに述べた点以外はｔｙｐ品と同様に製造されている。なお、上記の条件を１つも満たさない場合の半導体装置の不良率はほぼ１００％となる。
図１０のＢ、Ｃ、Ｄのグラフから、プラズマ着火のタイミング、成膜初期のガス比、ＳｉＮ膜２２の屈折率をｔｙｐ品とは異なるものとした半導体装置においても、不良率が改善されることがわかる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して制御ゲートの構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１に示すように、本実施形態の半導体装置は、制御ゲート２５、絶縁膜２６を備えている。制御ゲート２５は、浮遊ゲート１３に蓄積される電荷の量を制御するためのものであり、浮遊ゲート１３と酸化膜２１との間に浮遊ゲート１３と電気的に絶縁された状態で配置されている。具体的には、本実施形態では絶縁膜１９が浮遊ゲート１３の上面にも形成されており、制御ゲート２５は、絶縁膜１９の上面に形成されている。
絶縁膜２６は、制御ゲート２５の側壁面に形成されており、サイドウォール２０は、絶縁膜１９、２６のうち、浮遊ゲート１３、制御ゲート２５とは反対側の面に形成されている。酸化膜２１は、絶縁膜１２、サイドウォール２０、制御ゲート２５、絶縁膜２６を覆うように形成されている。
制御ゲート２５は、浮遊ゲート１３の表面に絶縁膜１９を形成した後、ＣＶＤを用いて絶縁膜１２、絶縁膜１９の表面にポリシリコン層を成膜し、このポリシリコン層の一部を図示しないマスクを用いたエッチングにより除去することで形成される。また、絶縁膜２６は、制御ゲート２５の表面を熱酸化することで形成され、絶縁膜２６のうち制御ゲート２５の上面に形成された部分は、サイドウォール２０を形成する際のエッチバックによって除去される。本実施形態では、制御ゲート２５、絶縁膜１９、２６、サイドウォール２０が形成された後に、酸化膜２１が形成される。
このように、浮遊ゲート１３と酸化膜２１との間に制御ゲート２５が形成された本実施形態においても、第１実施形態と同様の効果が得られる。
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第１実施形態では、基板１０にフラッシュメモリとは別の半導体素子としてＭＯＳＦＥＴ素子が形成されているが、基板１０にＭＯＳＦＥＴ素子以外の半導体素子、例えばバイポーラトランジスタ素子が形成されていてもよい。
また、ＳｉＮ膜２２の膜厚ｔ１、および、酸化膜２３の膜厚ｔ２については、少なくとも浮遊ゲート１３の上部においてｔ１≦ｔ２とされていればよい。
また、上記第２実施形態では、絶縁膜１２と酸化膜２１との間に浮遊ゲート１３および制御ゲート２５を形成したが、絶縁膜１２と酸化膜２１との間に、さらに別の導体層を形成してもよい。
また、上記第２実施形態では、浮遊ゲート１３と制御ゲート２５との間に熱酸化膜である絶縁膜１９を形成したが、シリコン窒化膜が２つの熱酸化膜で挟まれた構成のＯＮＯ膜を浮遊ゲート１３と制御ゲート２５との間に形成してもよい。
１ メモリ領域
１０ 基板
１２ 絶縁膜
１３ 浮遊ゲート
２１ 酸化膜
２２ ＳｉＮ膜
２３ 酸化膜
２４ 酸化膜

Claims (23)

  1. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置であって、
    基板（１０）と、
    前記基板の上面と前記浮遊ゲートとの間に形成された絶縁膜（１２）と、
    前記浮遊ゲートの側壁に形成されたサイドウォール（２０）と、
    前記浮遊ゲートの直上および前記サイドウォールの表面に形成された第１酸化膜（２１）と、
    前記第１酸化膜の上面に形成されたシリコン窒化膜（２２）と、
    前記シリコン窒化膜の上面に形成され、シリコン酸化膜で構成された第２酸化膜（２３）と、を備え、
    少なくとも前記浮遊ゲートの上部において、前記第２酸化膜の膜厚は、前記シリコン窒化膜の膜厚以上とされている半導体装置。
  2. 前記第２酸化膜の膜厚は、前記シリコン窒化膜の膜厚の１．２５倍以上とされている請求項１に記載の半導体装置。
  3. 前記シリコン窒化膜は、屈折率が１．８８以上１．９１８以下とされている請求項１または２に記載の半導体装置。
  4. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置であって、
    基板（１０）と、
    前記基板の上面と前記浮遊ゲートとの間に形成された絶縁膜（１２）と、
    前記浮遊ゲートの側壁に形成されたサイドウォール（２０）と、
    前記浮遊ゲートの直上および前記サイドウォールの表面に形成された第１酸化膜（２１）と、
    前記第１酸化膜の上面に形成されたシリコン窒化膜（２２）と、
    前記シリコン窒化膜の上面に形成され、シリコン酸化膜で構成された第２酸化膜（２３）と、を備え、
    前記シリコン窒化膜は、屈折率が１．８８以上１．９１８以下とされている半導体装置。
  5. 前記基板には、前記フラッシュメモリとは別の半導体素子が形成された素子領域（２）が含まれており、
    前記シリコン窒化膜は、前記メモリ領域と前記素子領域とを含む領域に形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、
    基板（１０）の上面に絶縁膜（１２）を形成することと、
    前記絶縁膜の上面に前記浮遊ゲートを形成することと、
    前記浮遊ゲートの側壁にサイドウォール（２０）を形成することと、
    前記浮遊ゲートの直上および前記サイドウォールの表面に第１酸化膜（２１）を形成することと、
    前記第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、
    前記シリコン窒化膜の上面に、前記シリコン窒化膜の膜厚以上の膜厚で、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備える半導体装置の製造方法。
  7. 前記第２酸化膜を形成することでは、前記シリコン窒化膜の膜厚の１．２５倍以上の膜厚で前記第２酸化膜を形成する請求項６に記載の半導体装置の製造方法。
  8. 前記第２酸化膜の上面に３００℃以下の成膜温度で第３酸化膜（２４）を形成することを備える請求項６または７に記載の半導体装置の製造方法。
  9. 前記シリコン窒化膜を形成することでは、前記シリコン窒化膜の屈折率が１．８８以上１．９１８以下となるようにＳｉＨ４ガスおよびＮ２ガスのガス比を調整する請求項６ないし８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記シリコン窒化膜を形成することでは、雰囲気中にＳｉＨ４ガスおよびＮ２ガスを導入した後にプラズマ着火し、プラズマＣＶＤによって前記シリコン窒化膜を形成する請求項６ないし９のいずれか１つに記載の半導体装置の製造方法。
  11. 前記シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする請求項６ないし１０のいずれか１つに記載の半導体装置の製造方法。
  12. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、
    基板（１０）の上面に絶縁膜（１２）を形成することと、
    前記絶縁膜の上面に前記浮遊ゲートを形成することと、
    前記浮遊ゲートの上面に第１酸化膜（２１）を形成することと、
    前記第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、
    前記シリコン窒化膜の上面に第２酸化膜（２３）を形成することと、
    前記第２酸化膜の上面に３００℃以下の成膜温度で第３酸化膜（２４）を形成することと、を備える半導体装置の製造方法。
  13. 前記シリコン窒化膜を形成することでは、前記シリコン窒化膜の屈折率が１．８８以上１．９１８以下となるようにＳｉＨ４ガスおよびＮ２ガスのガス比を調整する請求項１２に記載の半導体装置の製造方法。
  14. 前記シリコン窒化膜を形成することでは、雰囲気中にＳｉＨ４ガスおよびＮ２ガスを導入した後にプラズマ着火し、プラズマＣＶＤによって前記シリコン窒化膜を形成する請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする請求項１２ないし１４のいずれか１つに記載の半導体装置の製造方法。
  16. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、
    基板（１０）の上面に絶縁膜（１２）を形成することと、
    前記絶縁膜の上面に前記浮遊ゲートを形成することと、
    前記浮遊ゲートの側壁にサイドウォール（２０）を形成することと、
    前記浮遊ゲートの直上および前記サイドウォールの表面に第１酸化膜（２１）を形成することと、
    前記第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、
    前記シリコン窒化膜の上面に、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備え、
    前記シリコン窒化膜を形成することでは、前記シリコン窒化膜の屈折率が１．８８以上１．９１８以下となるようにＳｉＨ４ガスおよびＮ２ガスのガス比を調整する半導体装置の製造方法。
  17. 前記シリコン窒化膜を形成することでは、雰囲気中にＳｉＨ４ガスおよびＮ２ガスを導入した後にプラズマ着火し、プラズマＣＶＤによって前記シリコン窒化膜を形成する請求項１６に記載の半導体装置の製造方法。
  18. 前記シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする請求項１６または１７に記載の半導体装置の製造方法。
  19. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、
    基板（１０）の上面に絶縁膜（１２）を形成することと、
    前記絶縁膜の上面に前記浮遊ゲートを形成することと、
    前記浮遊ゲートの側壁にサイドウォール（２０）を形成することと、
    前記浮遊ゲートの直上および前記サイドウォールの表面に第１酸化膜（２１）を形成することと、
    前記第１酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、
    前記シリコン窒化膜の上面に、シリコン酸化膜で構成された第２酸化膜（２３）を形成することと、を備え、
    前記シリコン窒化膜を形成することでは、雰囲気中にＳｉＨ４ガスおよびＮ２ガスを導入した後にプラズマ着火し、プラズマＣＶＤによって前記シリコン窒化膜を形成する半導体装置の製造方法。
  20. 前記シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする請求項１９に記載の半導体装置の製造方法。
  21. 浮遊ゲート（１３）に電荷を蓄積することによって情報を記憶するフラッシュメモリが形成されたメモリ領域（１）を備える半導体装置の製造方法であって、
    基板（１０）の上面に絶縁膜（１２）を形成することと、
    前記絶縁膜の上面に前記浮遊ゲートを形成することと、
    前記浮遊ゲートの上面に酸化膜（２１）を形成することと、
    前記酸化膜の上面にＳｉＨ４ガスおよびＮ２ガスを原料としてシリコン窒化膜（２２）を形成することと、を備え、
    前記シリコン窒化膜を形成することでは、成膜初期に雰囲気中に導入するＳｉＨ４ガスの量を、Ｎ２ガス１ｃｃに対して１１５／４５００〜１２５／４５００ｃｃとする半導体装置の製造方法。
  22. 前記浮遊ゲートを形成することの後、前記シリコン窒化膜を形成することの前に、前記浮遊ゲートに蓄積される電荷の量を制御するための制御ゲート（２５）を、前記浮遊ゲートと電気的に絶縁された状態で形成することを備える請求項１２〜１５および２１のいずれか１つに記載の半導体装置の製造方法。
  23. 前記基板に前記フラッシュメモリとは別の半導体素子が形成された素子領域（２）を形成することを備え、
    前記シリコン窒化膜を形成することでは、前記メモリ領域と前記素子領域とを含む領域に前記シリコン窒化膜を形成する請求項６ないし２２のいずれか１つに記載の半導体装置の製造方法。
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