JP6777204B2 - 撮像素子 - Google Patents
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Description
第1実施形態は、第1チップに受光素子を配置し、第2チップに転送トランジスタなどを配置する。
第1チップ11側の受光素子PDは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタQTを非導通に保つことにより、受光素子PDは信号電荷を蓄積する。
第1実施形態では、第1チップ11に受光素子PDおよび貫通配線20を配置し、第2チップ12に読み出し回路30を配置する。このように素子構造を2分割することにより、第1チップ11の製造工程では、読み出し回路30の形成工程が不要となる。そのため、受光素子PDの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子10を実現することが可能になる。
第2実施形態は、第1チップに受光素子と転送トランジスタを配置し、第2チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第3実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第2チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第4実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第2チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第5実施形態は、第1チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第2チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第1実施形態と同様のため、ここでの説明を省略する。
第6実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
第7実施形態は、第1チップと第2チップの層間にインターポーザを設ける実施形態である。
Claims (18)
- 光が入射される第1チップと前記第1チップに接続される第2チップとを有する撮像素子であって、
光を電荷に変換する光電変換部と前記光電変換部に接続され、前記光電変換部で変換された電荷に基づく信号を読出線に読み出すためのトランジスタを含む読出回路とを有する複数の画素と、
前記トランジスタのゲートに接続され、前記トランジスタを制御するための制御信号が出力される制御線と、を備え、
前記光電変換部は、前記第1チップに配置され、
前記トランジスタおよび前記制御線は、前記第2チップに配置される撮像素子。 - 前記光電変換部は、少なくとも行方向においてそれぞれ並んで配置され、
前記トランジスタは、少なくとも前記行方向においてそれぞれ並んで配置される請求項1に記載の撮像素子。 - 前記読出回路は、前記光電変換部で変換された電荷を転送する転送トランジスタを前記トランジスタとして有し、
前記制御線は、前記転送トランジスタのゲートに接続される請求項1または請求項2に記載の撮像素子。 - 前記読出回路は、前記光電変換部で変換された電荷が転送されるフローティングディフュージョンの電位をリセットするリセットトランジスタを前記トランジスタとして有し、
前記制御線は、前記リセットトランジスタのゲートに接続される請求項1または請求項2に記載の撮像素子。 - 前記読出回路は、前記画素と前記読出線との間の接続を制御する選択トランジスタを前記トランジスタとして有し、
前記制御線は、前記選択トランジスタのゲートに接続される請求項1または請求項2に記載の撮像素子。 - 前記第2チップは、前記読出回路により前記読出線に読み出された前記信号をデジタル信号に変換するための変換回路が配置される請求項1から請求項5のいずれか一項に記載の撮像素子。
- 前記変換回路は、前記第2チップにおいて前記画素毎に配置される請求項6に記載の撮像素子。
- 前記読出回路は、前記光電変換部からの電荷を保持する保持部を有する請求項1から請求項7のいずれか一項に記載の撮像素子。
- 前記第1チップは、前記光電変換部と前記読出回路とを電気的に接続するための貫通配線が配置される請求項1から請求項8のいずれか一項に記載の撮像素子。
- 前記貫通配線は、前記第1チップに設けられたスルーホールに形成され、導電部と前記スルーホールの内周壁を絶縁する絶縁部とを有する請求項9に記載の撮像素子。
- 前記第1チップは、光が入射する第1面と前記第1面とは反対側の第2面とを有し、
前記第2チップは、前記第1チップの前記第2面と対向する第3面を有し、
前記第1チップと前記第2チップとは、前記第2面に配置され、前記光電変換部と電気的に接続される第1パッドと、前記第3面に配置され、前記読出回路と電気的に接続される第2パッドと、により電気的に接続されている請求項1から請求項10のいずれか一項に記載の撮像素子。 - 前記第1チップは、前記読出回路を覆うように前記第2チップに重なって配置される請求項1から請求項11のいずれか一項に記載の撮像素子。
- 前記第1チップは、前記読出回路を遮光するように前記第2チップに重なって配置される請求項1から請求項12のいずれか一項に記載の撮像素子。
- 光が入射される第1チップと前記第1チップに接続される第2チップとを有する撮像素子であって、
光を電荷に変換する光電変換部と、前記光電変換部で変換された電荷に基づく信号を読出線に読み出すための複数のトランジスタを含む読出回路と、を有する複数の画素と、
前記複数のトランジスタのうち第1トランジスタのゲートに接続され、前記第1トランジスタを制御するための制御信号が出力される第1制御線と、
前記複数のトランジスタのうち第2トランジスタのゲートに接続され、前記第2トランジスタを制御するための制御信号が出力される第2制御線と、を備え、
前記光電変換部は、前記第1チップに配置され、
前記第1トランジスタ、前記第2トランジスタ、前記第1制御線および前記第2制御線は、前記第2チップに配置される撮像素子。 - 前記読出回路は、前記光電変換部で変換された電荷を転送する転送トランジスタを前記第1トランジスタとして含み、前記光電変換部からの電荷が転送されるフローティングディフュージョンの電位をリセットするリセットトランジスタを前記第2トランジスタとして含む請求項14に記載の撮像素子。
- 前記読出回路は、前記光電変換部からの電荷が転送されるフローティングディフュージョンの電位をリセットするリセットトランジスタを前記第1トランジスタとして含み、前記画素と前記読出線との間の接続を制御する選択トランジスタを前記第2トランジスタとして含む請求項14に記載の撮像素子。
- 前記第2チップは、前記読出回路により前記読出線に読み出された前記信号をデジタル信号に変換するための変換回路が配置される請求項14または請求項15に記載の撮像素子。
- 前記変換回路は、前記第2チップにおいて前記画素毎に配置される請求項17に記載の撮像素子。
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