JP6727763B2 - 画素、それを含む表示装置及びその駆動方法 - Google Patents

Description

本発明は、画素、それを含む表示装置及びその駆動方法に関する。

特定画素で不良が発生する場合、特定画素は、走査信号及びデータ信号と係わりなく、常に光を発生したり、あるいは黒色に表示される。そのように、常に光が生じる画素は、観察者に明点（または、輝点）として認識され、黒色に表示される画素は、観察者に暗点（または、黒点）として認識される。

画素内回路が複雑になるにつれ、回路不良による明点または暗点を克服し難いという問題がある。

本発明が解決しようとする課題は、不良画素に対するリペア（ｒｅｐａｉｒ）を介して、不良画素を正常駆動させることにより、生産収率を高め、品質劣化を改善することができる表示装置を提供することである。

上記課題を達成するためになされた本発明による表示装置は、表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、前記表示領域周辺の非表示領域に配置される複数のダミー画素と、前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、前記第２ダミー駆動部は、ゲート電極が、第１ダミー走査線に連結され、第１電極が、前記データ信号の反転信号を印加するダミーデータ線に連結され、第２電極が、第２ノードに連結された第３トランジスタと、ゲート電極が、前記第２ノードに連結され、第１電極が、前記第１ダミー駆動部に連結され、第２電極が、第２電源線に連結された第４トランジスタと、を含むことを特徴とする。

また、上記課題を達成するためになされた本発明による表示装置は、表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、前記表示領域周辺の非表示領域に配置される複数のダミー画素と、前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、前記第２ダミー駆動部は、ゲート電極に制御信号が印加され、第１電極が、前記第１ダミー駆動部に連結され、第２電極にリセット信号が印加される第５トランジスタを含み、前記第５トランジスタの第２電極は、前記第５トランジスタのゲート電極に連結され、前記制御信号を、前記リセット信号として印加されることを特徴とする。

前記第２ダミー駆動部は、ゲート電極に前記制御信号が印加され、第１電極が前記第２トランジスタのゲート電極に連結され、第２電極が前記第２トランジスタの第１電極に連結され、前記第５トランジスタと同時にターンオンされる第６トランジスタをさらに含んでもよい。

前記制御信号は、毎サブフィールドの一部で、前記第５トランジスタ及び前記第６トランジスタをターンオンさせることができる。

また、上記課題を達成するためになされた本発明による表示装置は、表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、前記表示領域周辺の非表示領域に配置される複数のダミー画素と、前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、前記第２ダミー駆動部は、ゲート電極が第２ダミー走査線に連結され、第１電極がデータ線に連結され、第２電極が第２ノードに連結された第７トランジスタと、ゲート電極が前記第２ノードに連結され、第１電極が前記第１ダミー駆動部に連結され、第２電極が第２電源に連結された第８トランジスタと、前記第８トランジスタのゲート電極と第２電極との間に具備された第２ダミーキャパシタと、を含むことを特徴とする。

前記表示装置の前記第１ダミー駆動部は、ゲート電極が第１ダミー走査線に連結され、第１電極がデータ線に連結され、第２電極が第１ノードに連結された第１トランジスタと、ゲート電極が前記第１ノードに連結され、第１電極が第１電源に連結可能なように具備され、第２電極が前記第２ダミー駆動部に連結された第２トランジスタと、第１電極が前記第１ノードに連結され、第２電極が前記第２トランジスタの第１電極に連結された第１ダミーキャパシタと、を含む。
前記第１ダミー走査線に印加される第１走査信号が、前記第２ダミー走査線に印加される第２走査信号に先行または後行し、前記第１走査信号に応答し、前記データ線に前記データ信号が印加され、前記第２走査信号に応答し、前記データ線に前記データ信号の反転信号が印加される。

前記表示装置は、ゲート電極が制御線に連結され、第１電極が第３電源に連結され、第２電極が前記第７トランジスタのゲート電極に連結された第９トランジスタをさらに含んでもよい。

前記第９トランジスタは、前記第２ダミー走査線から走査信号が印加されるとき、前記制御線からテストゲート信号を印加されてターンオンされ、第１期間に、前記第７トランジスタをターンオフさせ、第２期間に、前記第７トランジスタをターンオンさせ、前記第２ノードにおいて、前記第８トランジスタをターンオフさせるレベルの電圧を伝達することができる。

前記表示装置は、ゲート電極が前記制御線に連結され、第１電極が前記第３電源に連結され、第２電極が前記第７トランジスタの第２電極に連結された第１０トランジスタをさらに含んでもよい。

前記表示装置は、前記第２ダミー走査線から走査信号が印加されるとき、前記第９トランジスタは、前記制御線からテストゲート信号を印加されてターンオンされ、前記第７トランジスタをターンオフさせ、前記第１０トランジスタは、前記制御線から前記テストゲート信号を印加されてターンオンされ、前記第８トランジスタをターンオフさせることができる。

前記表示装置は、前記発光画素の発光素子が前記発光画素の駆動部と分離され、前記発光画素の発光素子と前記ダミー画素とが前記リペア線に連結される。

本発明の実施形態による画素は、１フレームを構成する複数のサブフィールドごとに供給されるデータ信号によって、リペア線を介して連結される外部画素の発光時間を調節することにより、前記外部画素に階調を表示させ、前記画素は、第１走査線に連結されたゲート電極、前記データ信号を印加する第１データ線に連結された第１電極、及び第１ノードに連結された第２電極を含む第１トランジスタ；前記第１ノードに連結されたゲート電極、第１電源に連結された第１電極、及び前記リペア線に連結可能な第２電極を含む第２トランジスタ；前記第１ノードに連結された第１電極、及び前記第２トランジスタの第１電極に連結された第１キャパシタ；並びに前記第２トランジスタに連結され、前記リペア線に連結可能な第３トランジスタ；を含んでもよい。

前記画素は、前記第２トランジスタ及び前記第３トランジスタが前記リペア線に連結され、前記外部画素の発光素子と連結される。

前記画素は、前記複数のサブフィールドのうち前記外部画素が非発光であるサブフィールドにおいて、前記第２トランジスタがターンオフされ、前記第３トランジスタがターンオンされ、前記ターンオンされた第３トランジスタを介して、前記リペア線をリセットすることができる。

前記画素は、前記第３トランジスタのゲート電極と、前記データ信号の反転信号が印加される第２データ線との間に具備された第４トランジスタをさらに含み、前記第１トランジスタ及び前記第４トランジスタが同時にターンオンされてもよい。

前記画素は、前記第２トランジスタのゲート電極と前記第１電源との間に具備された第５トランジスタをさらに含み、前記第５トランジスタが前記第３トランジスタと同時にターンオンされ、前記第１ノードにおいて、前記第２トランジスタをターンオフさせるレベルの電圧を伝達し、前記ターンオンされた第３トランジスタを介して、前記リペア線をリセットすることができる。

前記第３トランジスタ及び前記第５トランジスタが毎サブフィールドの一部でターンオンされてもよい。

前記画素は、前記第１データ線と、前記第３トランジスタのゲート電極との間に連結された第６トランジスタ；及び前記第３トランジスタのゲート電極に連結された第１電極と、第２電源に連結された第２電極とを含む第２キャパシタ；をさらに含み、前記第６トランジスタが前記第１トランジスタより先立ってターンオンされるか、あるいは後にターンオンされ、前記第１トランジスタがターンオンされるとき、前記第１データ線に前記データ信号が印加され、前記第６トランジスタがターンオンされるとき、前記第１データ線に前記データ信号の反転信号が印加される。

前記画素は、前記第６トランジスタのゲート電極と、第３電源との間に具備された第７トランジスタをさらに含んでもよい。

前記画素は、前記第３トランジスタのゲート電極と、前記第３電源との間に具備された第８トランジスタをさらに含んでもよい。

本発明の実施形態によるリペア線を介して連結された発光画素とダミー画素とを含む表示装置の駆動方法において、１フレームを構成する複数のサブフィールドごとに、前記ダミー画素に供給されるデータ信号によって、前記ダミー画素が前記リペア線を介して、前記発光画素の発光素子の発光を制御して発光時間を調節することにより、前記発光画素が階調を表示する段階と、前記複数のサブフィールドのうち前記発光素子が非発光であるサブフィールドにおいて、前記ダミー画素が前記リペア線をリセットする段階と、を含んでもよい。

本発明によれば、不良画素の発生時、容易にリペアすることにより、不良画素を正常駆動させて表示装置の生産収率を高めることができる。

また、リペアされた画素と正常画素との輝度偏差を改善することにより、画面の表示品質にすぐれる表示装置を提供することができる。

本発明の実施形態による表示装置を概略的に図示したブロック図である。 図１に図示された表示パネルの駆動方法について説明するためのタイミング図である。 図１に図示された表示パネルの駆動方法について説明するためのタイミング図である。 本発明の実施形態による発光画素の構造を示した回路図である。 本発明の実施形態によるダミー画素を概略的に示した図面である。 本発明の実施形態による欠陥画素のリペア方法について説明する図面である。 経時的に正常である発光画素の発光素子に流れるオフ電流と、リペア画素の発光素子に流れるオフ電流とについて説明するための図面である。 本発明の実施形態によるダミー画素を図示した回路図である。 本発明の実施形態によるダミー画素を図示した回路図である。 本発明の実施形態によるダミー画素を図示した回路図である。 本発明の実施形態によるダミー画素を図示した回路図である。 図１１に図示されたダミー画素の駆動タイミングを示した図面である。 図１１に図示されたダミー画素の駆動タイミングを示した図面である。 本発明の実施形態によるダミー画素を図示した回路図である。 本発明の実施形態によるダミー画素を図示した回路図である。 本発明の他の実施形態による表示装置を概略的に図示したブロック図である。 本発明の他の実施形態によるダミー画素を図示した回路図である。 図１６に図示されたダミー画素のセルテストについて説明するためのタイミング図である。 本発明の他の実施形態によるダミー画素を図示した回路図である。 図１８に図示されたダミー画素のセルテストについて説明するためのタイミング図である。

本発明は、多様な変換を加えることができ、さまざまな実施形態を有することができるが、特定の実施形態を図面に例示し、詳細な説明で詳細に説明する。本発明の効果、特徴、及びそれらを達成する方法は、図面と共に詳細に述べられている実施形態を参照すれば、明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多様な形態で具現されもする。

以下、添付された図面を参照し、本発明の実施形態について詳細に説明するが、図面を参照して説明するとき、同一であるか、あるいは対応する構成要素は、同一図面符号を付し、それらについての重複説明は省略する。

以下の実施形態において、第１、第２のような用語は、限定的な意味ではなく、１つの構成要素を他の構成要素と区別する目的で使用されている。また、以下の実施形態において、単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。

以下の実施形態において、「含む」または「有する」というような用語は、明細書上に記載された特徴、または構成要素が存在するということを意味することにより、１以上の他の特徴または構成要素が付加される可能性をあらかじめ排除するものではない。

図１は、本発明の実施形態による表示装置を概略的に図示したブロック図である。

図１を参照すれば、本発明の実施形態による表示装置１００Ａは、複数の画素を含む表示パネル１０Ａ、走査駆動部２０、データ駆動部３０及び制御部５０を含む。

表示パネル１０Ａは、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬ、複数のデータ線ＤＬ１ないしＤＬｍ、及びそれらに連結された複数の発光画素ＥＰと、複数のダミー画素ＤＰとが形成された絶縁基板（以下、「基板」とする）、並びに基板に対向して基板と合着される対向基板を含んでもよい。

走査駆動部２０、データ駆動部３０及び制御部５０は、それぞれ別個の集積回路チップ、または１つの集積回路チップの形態に形成され、表示パネル１０Ａの基板上に直接装着されるか、軟性印刷回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）上に装着されるか、ＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で表示パネル１０Ａの基板に付着されるか、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）上に装着されるか、あるいは表示パネル１０Ａの基板上に形成されてもよい。

表示パネル１０Ａの基板には、表示領域ＡＡと、表示領域ＡＡ周辺の非表示領域の一部であるダミー領域ＤＡとが形成されてもよい。

ダミー領域ＤＡは、表示領域ＡＡの上下または左右のうち少なくとも１つの領域に配置されてもよい。それにより、ダミー画素ＤＰは、画素列の上下のうち少なくとも１つの領域に、画素列ごとに１以上形成されるか、あるいは画素行の左右のうち少なくとも１つの領域に、画素行ごとに１以上形成されてもよい。図１の実施形態では、表示領域ＡＡの上下ダミー領域ＤＡの画素列に、ダミー画素ＤＰが形成された例について説明するが、それは、表示領域ＡＡの左右ダミー領域ＤＡの画素行に、ダミー画素ＤＰが形成された場合に同一に適用することができる。

表示領域ＡＡの基板には、複数の走査線ＳＬ１ないしＳＬｎ、及び複数のデータ線ＤＬ１ないしＤＬｍに連結された発光画素ＥＰが複数配列され、ダミー領域ＤＡには、ダミー走査線ＤＳＬ、及び複数のデータ線ＤＬ１ないしＤＬｍに連結された複数のダミー画素ＤＰが配列される。複数の走査線ＳＬ１ないしＳＬｎは、第１方向に延長され、複数のデータ線ＤＬ１ないしＤＬｍは、第２方向に延長されてもよい。

発光画素ＥＰは、１つの色を表示し、例えば、赤色、青色、緑色、白色のうち１つの色を表示することができる。しかし、本発明の実施形態は、それに限定されるものではなく、赤色、青色、緑色、白色以外の他の色を表示することもできる。

ダミー画素ＤＰは、行方向に列ごとに具備されてもよい。ダミー走査線ＤＳＬは、表示領域ＡＡの最後のｎ番目の走査線ＳＬｎの次に配置された少なくとも１本の走査線、及び／または表示領域ＡＡの最初の走査線ＳＬ１以前に配置された少なくとも１本の走査線でもある。

表示パネル１０Ａの基板は、複数のリペア線ＲＬ，ＲＬ１ないしＲＬｍを具備することができる。リペア線ＲＬは、複数のデータ線ＤＬ１ないしＤＬｍと平行に形成されてもよい。リペア線ＲＬは、同一列のダミー画素ＤＰ、及び発光画素ＥＰの発光素子と連結可能なように配置されてもよい。

本明細書において、「連結可能である」または「連結可能なように」という用語は、リペア工程において、レーザなどを利用して連結される状態であるということを意味する。例えば、第１部材と第２部材とが連結可能なように配置されるということは、第１部材と第２部材とが実際には連結されていないが、リペア工程において、互いに連結される状態に置かれているということを意味する。互いに「連結可能である」第１部材と第２部材は、重畳領域において、絶縁膜を挟んで、互いに交差するように配置されてもよい。リペア工程において、重畳領域にレーザが照射されれば、重畳領域内の前記絶縁膜が破壊されながら、第１部材と第２部材は、互いに電気的に連結される。

リペア線ＲＬは、発光画素ＥＰが欠陥画素である場合、欠陥画素から分離された発光素子をダミー画素ＤＰと連結し、ダミー画素ＤＰに印加されるダミーデータ信号の論理レベルによって、欠陥画素の発光を制御する経路を提供することができる。

以下、リペア工程によってリペアされた欠陥画素をリペア画素ＥＰｒｒｓ（図６）とする。リペア工程は、基板上に、画素回路アレイと発光素子とを完成するセル工程後に遂行されてもよい。

図１では、発光画素ＥＰ及びダミー画素ＤＰの右側に、データ線ＤＬ、左側に、リペア線ＲＬが配置されているが、本発明は、それに限定されるものではなく、データ線ＤＬとリペア線ＲＬとの位置は互いに変わったり、あるいはいずれも左側に、またはいずれも右側に配置されたりしてもよい。リペア線ＲＬは、各画素列ごとに１本以上形成される。また、リペア線ＲＬは、画素設計によって、走査線ＳＬと平行に形成され、各画素行ごとに１本以上形成されてもよい。

走査駆動部２０は、複数の走査線ＳＬ１ないしＳＬｎ及びダミー走査線ＤＳＬを介して、決められたタイミングで、表示パネル１０Ａに走査信号を生成して供給することができる。

データ駆動部３０は、発光画素ＥＰに走査信号が印加されれば、複数のデータ線ＤＬ１ないしＤＬｍを介して、表示パネル１０Ａの複数の発光画素ＥＰそれぞれに、第１論理レベル及び第２論理レベルのうちいずれか１つの論理レベルを有するデータ信号を提供する。第１論理レベル及び第２論理レベルは、それぞれハイレベル及びローレベルでもある。または、第１論理レベル及び第２論理レベルは、それぞれローレベル及びハイレベルでもある。

データ駆動部３０は、発光画素ＥＰに対する１フレームの映像データを提供され、発光画素ＥＰ別に階調を抽出し、抽出された階調を、既定の一定ビット数のデジタルデータに変換することができる。データ駆動部３０は、デジタルデータに含まれるそれぞれのビートを、当該サブフィールドごとに、データ信号として各発光画素ＥＰに提供することができる。１フレームは、複数のサブフィールドで構成され、各サブフィールドは、設定された加重値によって表示持続時間が決定される。

表示装置１００Ａは、各サブフィールドごとに、データ駆動部３０から提供されるデータ信号の論理レベルに基づいて、各発光画素ＥＰに含まれる発光素子を選択的に発光させ、１フレーム内で発光素子の発光時間を調節することによって、階調を表示することができる。各発光画素ＥＰは、ローレベルのデータ信号を受信する場合、当該サブフィールド区間の間、発光素子を発光させ、ハイレベルのデータ信号を受信する場合、当該サブフィールド区間の間、発光素子をターンオフさせることができる。または、各発光画素ＥＰは、ハイレベルのデータ信号を受信する場合、当該サブフィールド区間の間、発光素子を発光させてローレベルのデータ信号を受信する場合、当該サブフィールド区間の間、発光素子をターンオフさせることができる。

図１では、走査駆動部２０がダミー画素に走査信号を印加する例を図示しているが、別途のダミー駆動部によって、ダミー画素に走査信号を印加することができる。また、図１では、１つの走査駆動部２０を図示しているが、走査駆動部２０は、走査線の両側にそれぞれ具備され、走査駆動部２０から遠くなるにつれて発生する走査信号の電圧降下を最小化することができる。

データ駆動部３０は、ダミー画素ＤＰに走査信号が印加されれば、ダミーデータ信号をダミー画素ＤＰに印加することができる。

データ信号が発光画素ＥＰに直接印加される正常駆動時に、データ駆動部３０は、表示領域ＡＡの最初の走査線ＳＬ１、または最後の走査線ＳＬｎに連結された発光画素ＥＰに印加されたか、あるいは印加されるデータ信号を、ダミーデータ信号として、ダミー画素ＤＰに印加することができる。データ信号が、リペア線ＲＬを介して、ダミー画素ＤＰからリペア画素ＥＰｒｒｓに印加されるリペア駆動時に、データ駆動部３０は、リペア画素ＥＰｒｒｓに印加されたか、あるいは印加されるデータ信号をダミーデータ信号として、ダミー画素ＤＰに印加することができる。

制御部５０は、走査制御信号、データ制御信号を生成し、走査駆動部２０、データ駆動部３０にそれぞれ伝達する。それによって走査駆動部２０は、定められたタイミングで、各走査線ＳＬ１ないしＳＬｎ，及びＤＳＬに走査信号を印加し、データ駆動部３０は、各発光画素ＥＰ及びダミー画素ＤＰにデータ信号を印加する。

図２及び図３は、図１に図示された表示パネルの駆動方法について説明するためのタイミング図である。

図２は、第１走査線ＳＬ１ないし第１０走査線ＳＬ１０が制御される例を図示している。図２を参照すれば、１フレームは、５個の第１サブフィールドＳＦないし第５サブフィールドＳＦ５によって構成され、５個の第１ビットデータないし第５ビットデータによって階調が表示される。１単位時間は、５個の選択時間を含む。各ビットデータの表示持続時間の長さは、３：６：１２：２１：８であり、５ビットデータの表示持続時間の和は、５０（＝３＋６＋１２＋２１＋８）選択時間になる。サブフィールドごとに各走査線の選択タイミングは、以前走査線の選択タイミングより１単位時間遅延される。

１回に１本の走査線が選択されるように、１単位時間内の５個の選択時間は、時分割される。例えば、第１単位時間内で、第１選択時間に、第１走査線ＳＬ１、第２選択時間に、第７走査線ＳＬ７、第３選択時間に、第３走査線ＳＬ３、第４選択時間に、第１走査線ＳＬ１、第５選択時間に、第１０走査線ＳＬ１０が順に選択され、第１ビットデータ、第４ビットデータ、第５ビットデータ、第２ビットデータ、第３ビットデータがそれぞれの発光画素ＥＰに印加される。

ここで、第１０走査線ＳＬ１０がダミー走査線であり、表示パネル１０Ａがリペアなしに正常駆動する場合、第１０走査線ＳＬ１０が選択されるタイミングで、各画素列のダミー画素ＤＰには、同一画素列の第１走査線ＳＬ１または第９走査線ＳＬ９に連結された発光画素ＥＰに印加されたビットデータが印加される。

第１０走査線ＳＬ１０に連結されたダミー画素ＤＰがリペアに使用された場合、第１０走査線ＳＬ１０が選択されるタイミングで、ダミー画素ＤＰには、同一画素列のリペア画素ＥＰｒｒｓに印加されたビットデータが印加される。

図３は、第１走査線ＳＬ１ないし第（ｎ＋１）走査線ＳＬｎ＋１が制御される例を図示している。図３を参照すれば、１フレームは、複数の第１サブフィールドＳＦ１ないし第ＸサブフィールドＳＦＸによって構成され、Ｘ個の第１ビットデータないし第Ｘビットデータによって階調が表示される。１単位時間は、Ｘ個の選択時間を含む。サブフィールドごとに、各走査線の選択タイミングは、以前走査線の選択タイミングより１単位時間遅延される。１回に１本の走査線が選択されるように、１単位時間内のＸ個の選択時間が時分割される。

ここで、最後の（ｎ＋１）番目の走査線ＳＬｎ＋１がダミー走査線であり、表示パネル１０Ａがリペアなしに正常駆動する場合、（ｎ＋１）番目の走査線ＳＬｎ＋１が選択されるタイミングで、ダミー画素ＤＰには、同一画素列の第１走査線ＳＬ１または第ｎ走査線ＳＬｎに連結された発光画素ＥＰに印加されたビットデータが印加される。

（ｎ＋１）番目の走査線ＳＬｎ＋１に連結されたダミー画素ＤＰがリペアに使用された場合、（ｎ＋１）番目の走査線ＳＬｎ＋１が選択されるタイミングで、ダミー画素ＤＰには、同一画素列のリペア画素ＥＰｒｒｓに印加されたビットデータが印加される。

図４は、本発明の実施形態による発光画素の構造を示した回路図である。

図４を参照すれば、発光画素ＥＰは、２個のトランジスタＴｓ，Ｔｄ、及び１個のキャパシタＣｓｔを具備した駆動部ＰＣと、駆動部ＰＣと連結された発光素子ＥＤと、を具備する。駆動部ＰＣと発光素子ＥＤは、分離可能に連結され、リペア工程で互いに分離される。

本明細書で、「分離可能である」または「分離可能なように」という用語は、リペア工程において、レーザなどを利用して分離される状態であるということを意味する。例えば、第１部材と第２部材とが分離可能なように連結されるということは、第１部材と第２部材とが実際には連結されているが、リペア工程において分離される状態に置かれているということを意味する。例えば、分離可能なように連結された第１部材と第２部材は、導電性連結部材を介して、互いに連結されるように配置される。リペア工程において、導電性連結部材にレーザが照射されれば、導電性連結部材は、レーザが照射された部分で切断（ｃｕｔ）され、第１部材と第２部材は、互いに電気的に絶縁される。例示的には、導電性連結部材は、レーザによって溶融されるシリコン層を含んでもよい。他の例によれば、導電性連結部材は、電流によるジュール熱によって溶融されながら切断されもする。

発光素子ＥＤは、第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の発光層を含む有機発光ダイオード（ＯＬＥＤ）でもある。第１電極及び第２電極は、それぞれアノード電極及びカソード電極でもある。発光素子ＥＤのアノード電極は、駆動トランジスタＴｄの第２電極に連結され、カソード電極は、第２電源に連結され、第２電源電圧ＥＬＶＳＳを印加される。発光素子ＥＤのアノード電極は、リペア線ＲＬと、絶縁層を挟んで連結可能なように配置されている。第１電源電圧ＥＬＶＤＤは、所定のハイレベル電圧でもあり、第２電源電圧ＥＬＶＳＳは、第１電源電圧ＥＬＶＤＤより低い電圧や接地電圧でもある。第１電源電圧ＥＬＶＤＤは、駆動トランジスタＴｄを介して、アノード電極に伝達される。発光素子ＥＤは、アノード電極に第１電源電圧ＥＬＶＤＤが印加されれば発光し、第１電源電圧ＥＬＶＤＤが印加されなければ、発光せずにブラックを表示する。

スイッチング・トランジスタＴｓは、走査線ＳＬに連結されたゲート電極、データ線ＤＬに連結された第１電極、駆動トランジスタＴｄのゲート電極に連結された第２電極を含む。スイッチング・トランジスタＴｓは、ゲート電極に印加される走査信号によってターンオンされれば、データ線ＤＬに印加されるデータ信号を、駆動トランジスタＴｄのゲート電極に伝達する。

駆動トランジスタＴｄは、スイッチング・トランジスタＴｓの第２電極に連結されたゲート電極、第１電源に連結され、第１電源電圧ＥＬＶＤＤを印加される第１電極、発光素子ＥＤのアノード電極に連結された第２電極を含む。駆動トランジスタＴｄは、ゲート電極に印加されたデータ信号の論理レベルによってターンオンまたはターンオフされ、ターンオンされれば、第１電源電圧ＥＬＶＤＤを、発光素子ＥＤのアノード電極に伝達する。

キャパシタＣｓｔは、スイッチング・トランジスタＴｓの第２電極と、駆動トランジスタＴｄのゲート電極とに連結された第１電極；及び第１電源に連結され、第１電源電圧ＥＬＶＤＤを印加される第２電極；を含む。

図５は、本発明の実施形態によるダミー画素を概略的に示した図面である。

図５を参照すれば、ダミー画素ＤＰは、ダミー駆動部ＤＰＣを含み、ダミー駆動部ＤＰＣは、第１ダミー駆動部ＤＰＣａ及び第２ダミー駆動部ＤＰＣｂを含む。リペア線ＲＬは、第１ダミー駆動部ＤＰＣａ及び第２ダミー駆動部ＤＰＣｂに連結可能なように配置されてもよい。

第１ダミー駆動部ＤＰＣａは、リペア工程によってリペア線ＲＬと連結されれば、リペア画素ＥＰｒｒｓに印加されるデータ信号と同一のデータ信号を印加され、データ信号によって、リペア線ＲＬを介して、リペア画素ＥＰｒｒｓの発光素子の発光を制御する回路部である。第１ダミー駆動部ＤＰＣａは、発光素子が発光するサブフィールド（以下、「発光サブフィールド」とする）で活性化され、リペア線ＲＬに駆動電流を出力し、第１電源電圧をリペア画素ＥＰｒｒｓの発光素子のアノードに伝達することができる。

第１ダミー駆動部ＤＰＣａは、第１トランジスタＴ１、第２トランジスタＴ２及び第１キャパシタＣ１を含んでもよい。

第１トランジスタＴ１は、ダミー走査線ＤＳＬに連結されたゲート電極、データ線ＤＬに連結された第１電極、第１ノードＮ１に連結された第２電極を含む。

第２トランジスタＴ２は、第１ノードＮ１に連結されたゲート電極、第１電源線ＥＬＶＤＤＬと、絶縁層を挟んで連結可能である第１電極、第２ダミー駆動部ＤＰＣｂに連結され、リペア線ＲＬと、絶縁層を挟んで連結可能である第２電極を含む。第２トランジスタＴ２の第１電極は、発光画素ＥＰが表示する色相によって異なる第１電源電圧を印加する複数の第１電源線ＥＬＶＤＤＬと連結可能なように配置されてもよい。

第１キャパシタＣ１は、第１ノードＮ１に連結された第１電極と、第２トランジスタＴ２の第１電極に連結された第２電極と、を含む。第１キャパシタＣ１は、第１トランジスタＴ１を介して伝達されるデータ信号に対応する電圧を充電することができる。

第２ダミー駆動部ＤＰＣｂは、発光素子が非発光であるサブフィールド（以下、「非発光サブフィールド」とする）で活性化され、リペア線ＲＬをリセット（放電）する回路部である。第２ダミー駆動部ＤＰＣｂの多様な実施形態については後述する。

図６は、本発明の実施形態による欠陥画素のリペア方法について説明する図面である。

図６を参照すれば、リペア工程によって、欠陥画素（ＥＰｅｒｒ）の駆動部ＰＣは、発光素子ＥＤと、分離領域で分離される。ここで、分離領域は、リペア工程で分離可能なように連結された部材を分離するために、レーザなどを照射する領域である。例えば、発光素子ＥＤのアノード電極と、駆動トランジスタＴｄの第２電極とが連結された領域のうち一部にレーザなどを照射し、発光素子ＥＤのアノード電極と駆動トランジスタＴｄとの連結をカットティングすることによって、駆動部ＰＣと発光素子ＥＤとを分離することができる。分離された発光素子ＥＤは、アノード電極に連結された導電性部材とリペア線ＲＬとの重畳領域にレーザを照射し、リペア線ＲＬと電気的に連結される。

そして、ダミー画素ＤＰの第２トランジスタＴ２の第１電極は、複数の第１電源線ＥＬＶＤＤＬのうち、リペア画素ＥＰｒｒｓが表示する色に対応する第１電源電圧を印加する第１電源線ＥＬＶＤＤＬに連結される。例えば、第２トランジスタＴ２の第１電極と第１電源線ＥＬＶＤＤＬとの重畳領域にレーザを照射し、第２トランジスタＴ２の第１電極と第１電源線ＥＬＶＤＤＬとが電気的に連結される。

第２トランジスタＴ２の第２電極は、リペア線ＲＬと電気的に連結される。例えば、第２トランジスタＴ２の第２電極、及び第２ダミー駆動部ＤＰＣｂに連結された導電性配線と、リペア線ＲＬとの重畳領域にレーザを照射し、ダミー駆動部ＤＰＣとリペア線ＲＬとが電気的に連結される。

第１トランジスタＴ１は、各サブフィールドからゲート電極に印加される走査信号によって、ターンオンされれば、データ線ＤＬに供給されるダミーデータ信号を、第１ノードＮ１に連結された第２トランジスタＴ２のゲート電極に伝達する。ダミーデータ信号は、リペア画素ＥＰｒｒｓに印加されたデータ信号である。

第２トランジスタＴ２は、ゲート電極に印加されたデータ信号の論理レベルによって、ターンオンまたはターンオフされ、ターンオンされれば、リペア線ＲＬにデータ信号に対応する駆動電流を出力することができる。それにより、リペア画素ＥＰｒｒｓの発光素子は、ダミー画素ＤＰによって、各サブフィールドにおいて、発光または非発光となり、発光時間が調節されることによって、定められた階調を表示することができる。

図７は、経時的に正常である発光画素の発光素子に流れるオフ電流と、リペア画素の発光素子に流れるオフ電流とについて説明するための図面である。

正常画素の場合、図７の実線で表示されているように、非発光サブフィールド（例えば、ＳＦ０、ＳＦ２など）で発光素子が迅速にリセットされ、発光素子の電流Ｉがオフレベルに迅速に達することにより、発光素子がブラックを表示する。

一方、リペア画素の場合、図７の点線で表示されているように、リペア線の寄生キャパシタＣｒｅｐ（図６）によって放電時間が長くなり、非発光サブフィールドにおいて、発光素子とリペア線とが十分にリセット（放電）されなくなる。それにより、非発光サブフィールドにおいて、発光素子の電流Ｉがオフレベルに達することができなくなり、リペア画素が周辺の正常画素に比べて明るく視認される。そのような現象は、サブフィールドの発光期間（表示持続時間）が短い場合、さらに問題になる。

従って、本発明の実施形態では、非発光サブフィールドにおいて、ダミー画素を利用して、リペア線の放電経路を提供することにより、非発光サブフィールドにおいて、リペア画素の発光素子の電流がオフレベルに迅速に達し、ブラックを表示するようにする。

図８は、本発明の実施形態によるダミー画素を図示した回路図である。

図８を参照すれば、ダミー画素ＤＰ１は、第１ダミー駆動部ＤＰＣ１ａと、第２ダミー駆動部ＤＰＣ１ｂと、を含んでもよい。第１ダミー駆動部ＤＰＣ１ａは、図５に図示された第１ダミー駆動部ＤＰＣａと同一であるので、以下、詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ１ｂは、第３トランジスタＴ３及び第４トランジスタＴ４を含んでもよい。

第３トランジスタＴ３は、第２ノードＮ２に連結されたゲート電極、第２トランジスタＴ２の第２電極に連結され、リペア線ＲＬに連結可能である第１電極、及びリセット電源線に連結され、リセット電圧Ｖｒｅｓｅｔを供給される第２電極を含んでもよい。リセット電圧Ｖｒｅｓｅｔは、第２電源電圧ＥＬＶＳＳまたは接地電圧でもある。第３トランジスタＴ３は、ゲート電極の電圧レベルによって、ターンオンまたはターンオフされる。

第４トランジスタＴ４は、ダミー走査線ＤＳＬに連結されたゲート電極、ダミーデータ線ＤＤＬに連結された第１電極、及び第２ノードＮ２に連結された第２電極を含んでもよい。ダミーデータ線ＤＤＬには、データ線ＤＬに印加されるデータ信号の反転信号が印加される。第４トランジスタＴ４は、ダミー走査線ＤＳＬから、ゲート電極に印加される走査信号に応答してターンオンされれば、ダミーデータ線ＤＤＬに供給される反転信号を、第２ノードＮ２に連結された第３トランジスタＴ３のゲート電極に伝達することにより、第３トランジスタＴ３のターンオン及びターンオフを制御することができる。

リペア工程によって、ダミー画素ＤＰ１が、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ１は、リペア画素ＥＰｒｒｓの駆動を制御することができる。
サブフィールドごとに、ダミー走査線ＤＳＬに走査信号が印加されれば、第１トランジスタＴ１と第４トランジスタＴ４とが同時にターンオンされる。第１トランジスタＴ１は、データ線ＤＬに印加されるデータ信号を、第１ノードＮ１に伝達し、第１キャパシタＣ１は、データ信号に対応する電圧を充電する。第４トランジスタＴ４は、ダミーデータ線ＤＬに印加されるデータ信号の反転信号を、第２ノードＮ２に伝達する。

発光サブフィールドにおいて、データ信号は、ローレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオンされる。ターンオンされた第２トランジスタＴ２は、リペア線ＲＬに電流を出力し、リペア画素ＥＰｒｒｓのアノード電極に、第１電源電圧ＥＬＶＤＤを伝達する。そのとき、第３トランジスタＴ３は、第２ノードＮ２の反転信号によってターンオフされ、第２ダミー駆動部ＤＰＣ１ｂをリペア線ＲＬと遮断することができる。

非発光サブフィールドにおいて、データ信号は、ハイレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオフされる。そのとき、第３トランジスタＴ３は、第２ノードＮ２の反転信号によってターンオンされ、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。

図９は、本発明の他の実施形態によるダミー画素を図示した回路図である。

図９を参照すれば、ダミー画素ＤＰ２は、第１ダミー駆動部ＤＰＣ２ａと、第２ダミー駆動部ＤＰＣ２ｂとを含んでもよい。第１ダミー駆動部ＤＰＣ２ａは、図５に図示された第１ダミー駆動部ＤＰＣａと同一であるので、以下、詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ２ｂは、第５トランジスタＴ５を含んでもよい。

第５トランジスタＴ５は、第１制御端子ＩＮ１に連結されたゲート電極、第２トランジスタＴ２の第２電極に連結され、リペア線ＲＬに連結可能である第１電極、及びリセット電源線に連結され、リセット電圧Ｖｒｅｓｅｔを供給される第２電極を含んでもよい。リセット電圧Ｖｒｅｓｅｔは、第２電源電圧ＥＬＶＳＳまたは接地電圧でもある。第５トランジスタＴ５は、第１制御端子ＩＮ１に印加される第１制御信号ＥＮ＿ＤＩＳによってターンオンまたはターンオフされてもよい。

リペア工程によって、ダミー画素ＤＰ２が、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ２は、リペア画素ＥＰｒｒｓの駆動を制御することができる。

サブフィールドごとに、ダミー走査線ＤＳＬに走査信号が印加されれば、第１トランジスタＴ１がターンオンされる。第１トランジスタＴ１は、データ線ＤＬに印加されるデータ信号を、第１ノードＮ１に伝達し、第１キャパシタＣ１は、データ信号に対応する電圧を充電する。

発光サブフィールドにおいて、データ信号は、ローレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオンされる。ターンオンされた第２トランジスタＴ２は、リペア線ＲＬに電流を出力し、リペア画素ＥＰｒｒｓのアノード電極に、第１電源電圧ＥＬＶＤＤを伝達する。そのとき、第５トランジスタＴ５の第１制御端子ＩＮ１には、第５トランジスタＴ５をターンオフさせる第１制御信号ＥＮ＿ＤＩＳが印加される。それにより、第５トランジスタＴ５は、ターンオフされ、第２ダミー駆動部ＤＰＣ２ｂをリペア線ＲＬと遮断することができる。

非発光サブフィールドにおいて、データ信号は、ハイレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオフされる。そのとき、第５トランジスタＴ５の第１制御端子ＩＮ１には、第５トランジスタＴ５をターンオンさせる第１制御信号ＥＮ＿ＤＩＳが印加される。それにより、第５トランジスタＴ５は、ターンオンされ、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。そして、第１制御信号ＥＮ＿ＤＩＳのスルーレート（ｓｌｅｗ ｒａｔｅ）を調節し、リペア線ＲＬの放電時間を調節することができる。

図１０は、本発明の他の実施形態によるダミー画素を図示した回路図である。

図１０を参照すれば、ダミー画素ＤＰ３は、第１ダミー駆動部ＤＰＣ３ａと、第２ダミー駆動部ＤＰＣ３ｂと、を含んでもよい。第１ダミー駆動部ＤＰＣ３ａは、図５に図示された第１ダミー駆動部ＤＰＣａと同一であるので、以下、詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ３ｂは、第６トランジスタＴ６を含んでもよい。

第６トランジスタＴ６は、第２制御端子ＩＮ２に連結されたゲート電極及び第２電極、第２トランジスタＴ２の第２電極に連結され、リペア線ＲＬに連結可能である第１電極を含んでもよい。第６トランジスタＴ６は、第２制御端子ＩＮ２に印加される第２制御信号ＧＩによって、ターンオンまたはターンオフされてもよい。

リペア工程によって、ダミー画素ＤＰ３が、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ３は、リペア画素ＥＰｒｒｓの駆動を制御することができる。

サブフィールドごとに、ダミー走査線ＤＳＬに走査信号が印加されれば、第１トランジスタＴ１がターンオンされる。第１トランジスタＴ１は、データ線ＤＬに印加されるデータ信号を、第１ノードＮ１に伝達し、第１キャパシタＣ１は、データ信号に対応する電圧を充電する。

発光サブフィールドにおいて、データ信号は、ローレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオンされる。ターンオンされた第２トランジスタＴ２は、リペア線ＲＬに電流を出力し、リペア画素ＥＰｒｒｓのアノード電極に、第１電源電圧ＥＬＶＤＤを伝達する。そのとき、第６トランジスタＴ６の第２制御端子ＩＮ２には、第６トランジスタＴ６をターンオフさせる第２制御信号ＧＩが印加される。それにより、第６トランジスタＴ６は、ターンオフされ、第２ダミー駆動部ＤＰＣ３ｂをリペア線ＲＬと遮断することができる。

非発光サブフィールドにおいて、データ信号は、ハイレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオフされる。そのとき、第６トランジスタＴ６の第２制御端子ＩＮ２には、第６トランジスタＴ６をターンオンさせる第２制御信号ＧＩが印加される。それにより、第６トランジスタＴ６は、ターンオンされてダイオード連結され、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。そして、第２制御信号ＧＩのスルーレートを調節し、リペア線ＲＬの放電時間を調節することができる。

図１１は、本発明の他の実施形態によるダミー画素を図示した回路図である。図１２Ａ及び図１２Ｂは、図１１に図示されたダミー画素の駆動タイミングを示した図面である。

図１１を参照すれば、ダミー画素ＤＰ４は、第１ダミー駆動部ＤＰＣ４ａと、第２ダミー駆動部ＤＰＣ４ｂとを含んでもよい。第１ダミー駆動部ＤＰＣ４ａの第１トランジスタＴ１は、ゲート電極が第１ダミー走査線ＤＳＬ１に連結され、それ以外は、第１ダミー駆動部ＤＰＣ４ａは、図５に図示された第１ダミー駆動部ＤＰＣａと同一であるので、以下、詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ４ｂは、第７トランジスタＴ７、第８トランジスタＴ８及び第２キャパシタＣ２を含んでもよい。

第７トランジスタＴ７は、第２ノードＮ２に連結されたゲート電極、第２トランジスタＴ２の第２電極に連結され、リペア線ＲＬに連結可能である第１電極、及びリセット電源線に連結され、リセット電圧Ｖｒｅｓｅｔを供給される第２電極を含んでもよい。リセット電圧Ｖｒｅｓｅｔは、第２電源電圧ＥＬＶＳＳまたは接地電圧でもある。第７トランジスタＴ７は、ゲート電極の電圧レベルによってターンオンまたはターンオフされる。

第８トランジスタＴ８は、第２ダミー走査線ＤＳＬ２に連結されたゲート電極、データ線ＤＬに連結された第１電極、及び第２ノードＮ２に連結された第２電極を含んでもよい。第２ダミー走査線ＤＳＬ２は、第１ダミー走査線ＤＳＬ１の以前走査線または次の走査線でもある。第８トランジスタＴ８は、第２ダミー走査線ＤＳＬ２から、ゲート電極に印加される走査信号に応答してターンオンされれば、データ線ＤＬから供給される信号を、第２ノードＮ２に連結された第７トランジスタＴ７のゲート電極に伝達することにより、第７トランジスタＴ７のターンオン及びターンオフを制御することができる。

第２キャパシタＣ２は、第７トランジスタＴ７のゲート電極に連結された第１電極及びリセット電源線に連結され、リセット電圧Ｖｒｅｓｅｔを供給される第２電極を含んでもよい。

リペア工程によって、ダミー画素ＤＰ４が第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ４は、リペア画素ＥＰｒｒｓの駆動を制御することができる。

サブフィールドごとに、第１ダミー走査線ＤＳＬ１及び第２ダミー走査線ＤＬＳ２で、第１走査信号と第２走査信号とが順に印加される。第１トランジスタＴ１は、第１ダミー走査線ＤＳＬ１に印加される第１走査信号によってターンオンされ、データ線ＤＬから印加されるデータ信号を第１ノードＮ１に伝達し、第１キャパシタＣ１は、データ信号に対応する電圧を充電する。第８トランジスタＴ８は、第２ダミー走査線ＤＳＬ２に印加される第２走査信号によってターンオンされ、データ線ＤＬから印加されるデータ信号の反転信号を第２ノードＮ２に伝達し、第２キャパシタＣ２は、反転信号に対応する電圧を充電する。

第１ダミー走査線ＤＳＬ１が、第２ダミー走査線ＤＬＳ２の以前走査線である場合、図１２Ａに図示されているように、第１ダミー走査線ＤＳＬ１に印加される第１走査信号が、第２ダミー走査線ＤＳＬ２に印加される第２走査信号に先行する。第１ダミー走査線ＤＳＬ１、が第２ダミー走査線ＤＬＳ２の次の走査線である場合、図１２Ｂに図示されているように、第１ダミー走査線ＤＳＬ１に印加される第１走査信号が、第２ダミー走査線ＤＳＬ２に印加される第２走査信号に後行する。第１走査信号に応答し、データ線ＤＬにデータ信号Ｄが印加され、第２走査信号に応答し、データ線ＤＬにデータ信号の反転信号ＤＢが印加される。

発光サブフィールドにおいて、データ信号は、ローレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオンされる。ターンオンされた第２トランジスタＴ２は、リペア線ＲＬに電流を出力し、リペア画素ＥＰｒｒｓのアノード電極に、第１電源電圧ＥＬＶＤＤを伝達する。第７トランジスタＴ７は、第２ノードＮ２の反転信号によってターンオフされ、第２ダミー駆動部ＤＰＣ４ｂを、リペア線ＲＬと遮断することができる。

非発光サブフィールドにおいて、データ信号は、ハイレベルを有し、第２トランジスタＴ２は、第１ノードＮ１のデータ信号によってターンオフされる。第７トランジスタＴ７は、第２ノードＮ２の反転信号によってターンオンされ、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。

図１３は、本発明の他の実施形態によるダミー画素を図示した回路図である。

図１３を参照すれば、ダミー画素ＤＰ５は、第１ダミー駆動部ＤＰＣ５ａと、第２ダミー駆動部ＤＰＣ５ｂとを含んでもよい。図１３に図示されたダミー画素ＤＰ５は、図９に図示されたダミー画素ＤＰ２に比べ、第９キャパシタＴ９が追加され、第５トランジスタＴ５のターンオン・タイミングが異なるという点を除いては同一であるので、同一構成の詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ５ｂは、第５トランジスタＴ５及び第９トランジスタＴ９を含んでもよい。第９トランジスタＴ９は、第３制御端子ＩＮ３に連結されたゲート電極、第２トランジスタＴ２の第１電極に連結された第１電極、及び第２トランジスタＴ２のゲート電極に連結された第２電極を含んでもよい。

リペア工程によって、ダミー画素ＤＰ５が、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ５は、リペア画素ＥＰｒｒｓの駆動を制御することができる。

第５トランジスタＴ５と第９トランジスタＴ９とのゲート電極には、毎サブフィールドの一部、例えば、毎サブフィールドの開始時、または毎サブフィールドの終了前、第５トランジスタＴ５と第９トランジスタＴ９とをターンオンさせる第１制御信号ＥＮ＿ＤＩＳが印加される。それにより、第９トランジスタＴ９は、ターンオンされ、第１ノードＮ１に、第１電源電圧ＥＬＶＤＤを印加し、第２トランジスタＴ２をターンオフさせる。そして、第５トランジスタＴ５は、ターンオンされ、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。

図１３に図示されたダミー画素ＤＰ５は、図９に図示されたダミー画素ＤＰ２と類似して、非発光サブフィールドにおいて、第５トランジスタＴ５と第９トランジスタＴ９とをターンオンさせる第１制御信号ＥＮ＿ＤＩＳが印加され、非発光サブフィールドにおいてのみ、第５トランジスタＴ５によって、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることもできる。

図１４は、本発明の他の実施形態によるダミー画素を図示した回路図である。

図１４を参照すれば、ダミー画素ＤＰ６は、第１ダミー駆動部ＤＰＣ６ａと、第２ダミー駆動部ＤＰＣ６ｂとを含んでもよい。図１４に図示されたダミー画素ＤＰ６は、図１０に図示されたダミー画素ＤＰ３に比べ、第１０キャパシタＴ１０が追加され、第６トランジスタＴ６のターンオン・タイミングが異なる点を除いては同一であるので、同一構成の詳細な説明は省略する。

第２ダミー駆動部ＤＰＣ６ｂは、第６トランジスタＴ６と、第１０トランジスタＴ１０とを含んでもよい。第１０トランジスタＴ１０は、第４制御端子ＩＮ４に連結されたゲート電極、第２トランジスタＴ２の第１電極に連結された第１電極、及び第２トランジスタＴ２のゲート電極に連結された第２電極を含んでもよい。

リペア工程によって、ダミー画素ＤＰ６が、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結されれば、ダミー画素ＤＰ５は、リペア画素ＥＰｒｒｓの駆動を制御することができる。

第６トランジスタＴ６と、第１０トランジスタＴ１０とのゲート電極には、毎サブフィールドの一部、例えば、毎サブフィールドの開始時または毎サブフィールドの終了前、第６トランジスタＴ６と、第１０トランジスタＴ１０とをターンオンさせる第２制御信号ＧＩが印加される。それにより、第１０トランジスタＴ９は、ターンオンされ、第１ノードＮ１に、第１電源電圧ＥＬＶＤＤを印加し、第２トランジスタＴ２をターンオフさせる。そして、第６トランジスタＴ６は、ターンオンされてダイオード連結され、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることができる。

図１４に図示されたダミー画素ＤＰ６は、図１０に図示されたダミー画素ＤＰ３と類似し、非発光サブフィールドにおいて、第６トランジスタＴ６と第１０トランジスタＴ１０とをターンオンさせる第２制御信号ＧＩが印加され、非発光サブフィールドでのみ、第６トランジスタＴ６によって、リペア線ＲＬの放電経路を提供することによって、リペア線ＲＬをリセットすることもできる。

図１５は、本発明の他の実施形態による表示装置を概略的に図示したブロック図である。

図１５を参照すれば、本発明の実施形態による表示装置１００Ｂは、複数の画素を含む表示パネル１０Ｂ、走査駆動部２０、データ駆動部３０及び制御部５０を含む。以下では、図１に図示された表示装置１００Ａと異なる構成を中心に説明し、同一構成に係わる詳細な説明は省略する。

パネル（セル）工程後、欠陥画素のリペアを行った表示パネル１０Ｂに対して、セルテストを行うことができる。セルテストは、モジュールテスト以前に行われ、パネルに対する点灯テスト、配線不良テスト、漏れ電流テスト及び／またはエイジングなどを含んでもよい。セルテストのために、本発明の実施形態では、表示パネル１０Ｂの基板の非表示領域に、複数の走査線ＳＬ１ないしＳＬｎ、及び１本以上のダミー走査線ＤＳＬにテスト走査信号を印加する複数の第１テストスイッチＴＳＷ１、及び複数のデータ線ＤＬ１ないしＤＬｍにテストデータ信号を印加する複数の第２テストスイッチＴＳＷ２が具備される。

第１テストスイッチＴＳＷ１は、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬごとに、個別的に連結されている。第１テストスイッチＴＳＷ１のゲート電極は、第１テスト制御線４１に連結され、第１電極は、テスト走査信号ＤＣ＿ＯＮを印加するテスト走査線４２に連結され、第２電極は、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬのうち一つに連結されている。

第２テストスイッチＴＳＷ２は、複数のデータ線ＤＬ１ないしＤＬｍごとに、個別的に連結されている。第２テストスイッチＴＳＷ２のゲート電極は、第２テスト制御線４３に連結され、第１電極は、テストデータ信号を印加するテストデータ線４４，４５，４６のうち１本に連結され、第２電極は、複数のデータ線ＤＬ１ないしＤＬｍのうち１本に連結されている。第２テストスイッチＴＳＷ２は、第１テストデータ信号ＤＣ＿Ｒを印加する第１テストデータ線４４に連結された第２−１テストスイッチＴＳＷ２１と、第２テストデータ信号ＤＣ＿Ｇを印加する第２テストデータ線４５に連結された第２−２テストスイッチＴＳＷ２２と、第３テストデータ信号ＤＣ＿Ｂを印加する第３テストデータ線４６に連結された第２−３テストスイッチＴＳＷ２３を含んでもよい。

図１５の実施形態では、ＲＧＢ発光画素に対応する第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ及び第３テストデータ信号ＤＣ＿Ｂが印加される例を図示しているが、本発明の実施形態は、それに限定されるものではなく、ＲＧＢＷ発光画素を具備し、Ｗ画素に対応し、第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ及び第３テストデータ信号ＤＣ＿Ｂを同時に印加したり、あるいは他の色を表示する発光画素に対応するテストデータ信号を印加する信号線が追加されたりもする。

複数の第１テストスイッチＴＳＷ１は、端子Ｐ１から、第１テスト制御線４１を介して、テスト制御信号ＤＣ＿ＧＡＴＥが印加されれば、同時にターンオンされ、端子Ｐ２から供給されるテスト走査信号ＤＣ＿ＯＮを、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬで同時に印加する。

複数の第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、端子Ｐ１から、第２テスト制御線４３を介して、テスト制御信号ＤＣ＿ＧＡＴＥが印加されれば、同時にターンオンされる。テスト走査信号ＤＣ＿ＯＮが、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬに印加された状態で、第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、端子Ｐ３，Ｐ４，Ｐ５から順に供給されるテストデータ信号ＤＣ＿Ｒ，ＤＣ＿Ｇ，ＤＣ＿Ｂを複数のデータ線ＤＬ１ないしＤＬｍに印加する。それにより、表示パネル１０Ｂのセルテストを行うことができる。

図１６は、本発明の他の実施形態によるダミー画素を図示した回路図である。図１７は、図１６に図示されたダミー画素のセルテストについて説明するためのタイミング図である。

図１６を参照すれば、ダミー画素ＤＰ７は、第１ダミー駆動部ＤＰＣ７ａ、第２ダミー駆動部ＤＰＣ７ｂ及びテスト駆動部ＤＰＣ７ｔを含んでもよい。

第１ダミー駆動部ＤＰＣ７ａと、第２ダミー駆動部ＤＰＣ７ｂは、図１１に図示されたダミー画素ＤＰ４の第１ダミー駆動部ＤＰＣ４ａ、及び第２ダミー駆動部ＤＰＣ４ｂと同一であるので、以下、詳細な説明は省略する。

テスト駆動部ＤＰＣ７ｔは、第１１トランジスタＴ１１及び第１２トランジスタＴ１２を含んでもよい。

第１１トランジスタＴ１１は、ゲート電極が制御線ＣＬに連結され、第１電極が、制御電圧ＶＧＨを供給する第３電源に連結され、第２電極が、第８トランジスタＴ８のゲート電極に連結される。

第１２トランジスタＴ１２は、ゲート電極が、制御線ＣＬに連結され、第１電極が、制御電圧ＶＧＨを供給する第３電源に連結され、第２電極が、第７トランジスタＴ７のゲート電極に連結される。

以下では、ダミー画素ＤＰ７が、リペア工程において、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結された場合、セルテストの間、ダミー画素ＤＰ７の駆動方法について説明する。

図１５及び図１７を共に参照すれば、セルテストの間、第１テストスイッチＴＳＷ１と、第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥを印加されてターンオンされる。ターンオンされた第１テストスイッチＴＳＷ１は、ローレベルのテスト走査信号ＤＣ＿ＯＮを、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬに同時に印加する。そして、ターンオンされた第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ローレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂを、複数のデータ線ＤＬ１ないしＤＬｍに順に印加する。

それにより、第１ダミー走査線ＤＳＬ１に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加され、第１トランジスタＴ１がターンオンされ、データ線ＤＬから供給されるローレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂのうち一つが、第１ノードＮ１に伝達される。第２トランジスタＴ２は、テストデータ信号によってターンオンされ、第１電源電圧ＥＬＶＤＤを、リペア線ＲＬを介して連結されたリペア画素ＥＰｒｒｓに伝達する。

一方、第１ダミー走査線ＤＳＬ１と同時に、第２ダミー走査線ＤＳＬ２に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加される。そのとき、第１１トランジスタＴ１１及び第１２トランジスタＴ１２のゲート電極に、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥが、制御線ＣＬを介して印加される。それにより、第１１トランジスタＴ１１と、第１２トランジスタＴ１２とがターンオンされる。

ターンオンされた第１１トランジスタＴ１１は、ハイレベルの制御電圧ＶＧＨを、第８トランジスタＴ８のゲート電極に印加し、第８トランジスタＴ８をターンオフさせる。従って、第８トランジスタＴ８は、第２ダミー走査線ＤＳＬ２に印加されるローレベルのテスト走査信号ＤＣ＿ＯＮにかかわらず、ターンオフされる。

そして、ターンオンされた第１２トランジスタＴ１２は、ハイレベルの制御電圧ＶＧＨを、第７トランジスタＴ７のゲート電極が連結された第２ノードＮ２に印加し、第８トランジスタＴ８がターンオフされ、第２ノードＮ２が、フローティングである間、第７トランジスタＴ７をターンオフさせる。それにより、セルテストの間、第２ダミー駆動部ＤＰＣ７ｂを動作させず、正常にセルテストが行われる。

図１８は、本発明の他の実施形態によるダミー画素を図示した回路図である。図１９は、図１８に図示されたダミー画素のセルテストについて説明するためのタイミング図である。

図１８を参照すれば、ダミー画素ＤＰ８は、第１ダミー駆動部ＤＰＣ８ａ、第２ダミー駆動部ＤＰＣ８ｂ及びテスト駆動部ＤＰＣ８ｔを含んでもよい。

第１ダミー駆動部ＤＰＣ８ａ及び第２ダミー駆動部ＤＰＣ８ｂは、図１１に図示されたダミー画素ＤＰ４の第１ダミー駆動部ＤＰＣ４ａ及び第２ダミー駆動部ＤＰＣ４ｂと同一であるので、以下、詳細な説明は省略する。テスト駆動部ＤＰＣ８ｔは、第１２トランジスタＴ１２が除去された点を除いては、図１６のテスト駆動部ＤＰＣ７ｔと同一であるので、詳細な説明は省略する。

以下では、ダミー画素ＤＰ８が、リペア工程において、第１電源線ＥＬＶＤＤＬとリペア線ＲＬとに連結された場合、セルテストの間、ダミー画素ＤＰ８の駆動方法について説明する。

図１５及び図１９を共に参照すれば、セルテストの間、第１期間で、第１テストスイッチＴＳＷ１と、第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥを印加されてターンオンされる。ターンオンされた第１テストスイッチＴＳＷ１は、ローレベルのテスト走査信号ＤＣ＿ＯＮを、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬに同時に印加する。そして、ターンオンされた第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ローレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂを、複数のデータ線ＤＬ１ないしＤＬｍに順に印加する。

第１ダミー走査線ＤＳＬ１に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加され、第１トランジスタＴ１がターンオンされ、データ線ＤＬから供給されるローレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂのうち一つが、第１ノードＮ１に伝達される。第２トランジスタＴ２は、テストデータ信号によってターンオンされ、第１電源電圧ＥＬＶＤＤを、リペア線ＲＬを介して連結されたリペア画素ＥＰｒｒｓに伝達する。

一方、第１ダミー走査線ＤＳＬ１と同時に、第２ダミー走査線ＤＳＬ２に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加される。そのとき、第１１トランジスタＴ１１のゲート電極に、制御線ＣＬを介して、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥが印加される。それにより、第１１トランジスタＴ１１は、ターンオンされ、ハイレベルの制御電圧ＶＧＨを、第８トランジスタＴ８のゲート電極に印加し、第８トランジスタＴ８をターンオフさせる。従って、第８トランジスタＴ８は、第２ダミー走査線ＤＳＬ２に印加されるローレベルのテスト走査信号ＤＣ＿ＯＮにかかわらず、ターンオフされる。

また、周期的に、第１期間と第２期間との間、第１テストスイッチＴＳＷ１と、第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥを印加されてターンオンされる。ターンオンされた第１テストスイッチＴＳＷ１は、ローレベルのテスト走査信号ＤＣ＿ＯＮを、複数の走査線ＳＬ１ないしＳＬｎ，ＤＳＬに同時に印加する。そして、ターンオンされた第２テストスイッチＴＳＷ２１，ＴＳＷ２２，ＴＳＷ２３は、ハイレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂを、複数のデータ線ＤＬ１ないしＤＬｍに同時に印加する。

第１ダミー走査線ＤＳＬ１に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加され、第１トランジスタＴ１がターンオンされ、データ線ＤＬから供給されるハイレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂのうち一つが、第１ノードＮ１に伝達される。それにより、第２トランジスタＴ２は、ターンオフされる。

そして、第１ダミー走査線ＤＳＬ１と同時に、第２ダミー走査線ＤＳＬ２に、ローレベルのテスト走査信号ＤＣ＿ＯＮが印加される。そのとき、第１１トランジスタＴ１１のゲート電極に、ローレベルのテスト制御信号ＤＣ＿ＧＡＴＥが、制御線ＣＬを介して印加される。それにより、第１１トランジスタＴ１１がターンオンされる。

ターンオンされた第１１トランジスタＴ１１は、ローレベルの制御電圧ＶＧＨを、第８トランジスタＴ８のゲート電極に印加し、第８トランジスタＴ８をターンオンさせる。ターンオンされた第８トランジスタＴ８を介して、データ線ＤＬから供給されるハイレベルの第１テストデータ信号ないしＤＣ＿Ｒ、第２テストデータ信号ＤＣ＿Ｇ、及び第３テストデータ信号ＤＣ＿Ｂのうち一つが、第２ノードＮ２に印加される。それにより、第７トランジスタＴ７がターンオフされる。第２期間の導入で、第１期間でフローティングされる第８トランジスタＴ８によって、第２ノードＮ２の電位低下を防止することができる。

本発明の実施形態によるダミー画素によって、不良画素がリペアされた表示装置は、低階調での明点発現を防止することができる。また、本発明の実施形態によって、リセット回路を具備したダミー画素のセルテストが可能であり、モジュールテストの全不良を検出することができ、収率をさらに高めることができる。

前述の実施形態において、トランジスタを２以上直列連結し、漏れ電流を減らすように構成することができる。

前述の実施形態では、発光画素とダミー画素とがＰタイプトランジスタによって構成された例を図示したが、本発明の実施形態は、それに限定されるものではなく、画素をＮタイプトランジスタで構成し、その場合、画素は、Ｐタイプトランジスタに印加される信号のレベルが反転された信号によって駆動することができる。

本明細書では、本発明について、限定された実施形態を中心に説明したが、本発明の範囲内で、多様な実施形態が可能である。また、説明されていないにしても、均等な手段も、本発明にそのまま結合することができる。従って、本発明の真の保護範囲は、特許請求の範囲によって決められるものである。

本発明の画素、それを含む表示装置及びその駆動方法は、例えば、ディスプレイ関連の技術分野に効果的に適用可能である。

１０Ａ，１０Ｂ 表示パネル
２０ 走査駆動部
３０ データ駆動部
４１ 第１テスト制御線
４２ テスト走査線
４３ 第２テスト制御線
４４ 第１テストデータ線
４５ 第２テストデータ線
４６ 第３テストデータ線
５０ 制御部
１００Ａ，１００Ｂ 表示装置

Claims (8)

1. 表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、
   前記表示領域周辺の非表示領域に配置される複数のダミー画素と、
   前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、
   前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、
   前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、
   前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、
   前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、
   前記第２ダミー駆動部は、ゲート電極が、第１ダミー走査線に連結され、第１電極が、前記データ信号の反転信号を印加するダミーデータ線に連結され、第２電極が、第２ノードに連結された第３トランジスタと、
   ゲート電極が、前記第２ノードに連結され、第１電極が、前記第１ダミー駆動部に連結され、第２電極が、第２電源線に連結された第４トランジスタと、を含むことを特徴とする表示装置。
2. 表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、
   前記表示領域周辺の非表示領域に配置される複数のダミー画素と、
   前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、
   前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、
   前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、
   前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、
   前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、
   前記第２ダミー駆動部は、ゲート電極に制御信号が印加され、第１電極が、前記第１ダミー駆動部に連結され、第２電極にリセット信号が印加される第５トランジスタを含み、
   前記第５トランジスタの第２電極は、前記第５トランジスタのゲート電極に連結され、前記制御信号を、前記リセット信号として印加されることを特徴とする表示装置。
3. 前記第２ダミー駆動部は、
   ゲート電極に、前記制御信号が印加され、第１電極が、前記第１ダミー駆動部の第２トランジスタのゲート電極に連結され、第２電極が、前記第２トランジスタの第１電極に連結され、前記第５トランジスタと同時にターンオンされる第６トランジスタをさらに含むことを特徴とする請求項２に記載の表示装置。
4. 前記制御信号は、毎サブフィールドの一部において、前記第５トランジスタ及び前記第６トランジスタをターンオンさせることを特徴とする請求項３に記載の表示装置。
5. 表示領域に配置され、発光素子及び駆動部を含む複数の発光画素と、
   前記表示領域周辺の非表示領域に配置される複数のダミー画素と、
   前記表示領域及び前記非表示領域に延長されて配置される複数のリペア線と、を含み、
   前記ダミー画素各々は、第１ダミー駆動部と、第２ダミー駆動部と、を含み、
   前記複数のリペア線のうちの特定のリペア線が前記複数の発光画素のうちの特定の発光画素の前記発光素子と前記複数のダミー画素のうちの特定のダミー画素に連結された場合、
   前記特定のダミー画素の前記第１ダミー駆動部は、１フレームを構成する複数のサブフィールドごとに、前記特定の発光画素に印加されるデータ信号に対応するデータ信号を印加され、前記特定のリペア線を介して、前記特定の発光画素の発光素子の発光を制御し、
   前記第２ダミー駆動部は、前記複数のサブフィールドのうち前記特定の発光画素の発光素子が非発光であるサブフィールドにおいて、前記特定のリペア線をリセット（放電）し、
   前記第２ダミー駆動部は、ゲート電極が第２ダミー走査線に連結され、第１電極がデータ線に連結され、第２電極が第２ノードに連結された第７トランジスタと、
   ゲート電極が前記第２ノードに連結され、第１電極が前記第１ダミー駆動部に連結され、第２電極が第２電源に連結された第８トランジスタと、
   前記第８トランジスタのゲート電極と第２電極との間に具備された第２ダミーキャパシタと、を含むことを特徴とする表示装置。
6. 前記第１ダミー駆動部は、
   ゲート電極が第１ダミー走査線に連結され、第１電極がデータ線に連結され、第２電極が第１ノードに連結された第１トランジスタと、
   ゲート電極が前記第１ノードに連結され、第１電極が第１電源に連結可能なように具備され、第２電極が前記第２ダミー駆動部に連結された第２トランジスタと、
   第１電極が前記第１ノードに連結され、第２電極が前記第２トランジスタの第１電極に連結された第１ダミーキャパシタと、を含むことを特徴とする請求項１、２、５に記載の表示装置。
7. 前記第１ダミー走査線に印加される第１走査信号が、前記第２ダミー走査線に印加される第２走査信号に先行または後行し、
   前記第１走査信号に応答し、前記データ線に前記データ信号が印加され、前記第２走査信号に応答し、前記データ線に前記データ信号の反転信号が印加されることを特徴とする請求項６に記載の表示装置。
8. ゲート電極が制御線に連結され、第１電極が第３電源に連結され、第２電極が前記第７トランジスタのゲート電極に連結された第９トランジスタをさらに含むことを特徴とする請求項５に記載の表示装置。

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