CN110085161B - 显示面板和像素电路 - Google Patents

Abstract

一种显示面板，包含多个像素电路，每个像素电路包含第一晶体管、写入电路、发光单元、第一电容和控制电路。第一晶体管的第一端用于接收第一驱动信号，控制端耦接于第一节点。写入电路耦接于第一节点和第二节点，用于将第一数据信号传递至第一节点，以及将第二数据信号传递至第二节点。发光单元的第一端耦接于第一晶体管的第二端，第二端用于接收一第二驱动信号。第一电容耦接于第一节点与第一晶体管的第一端之间。控制电路用于依据发光控制信号调整第二节点的第二节点电压。当第二节点电压低于预设电压值时，控制电路输出参考电压至第一节点。

Description

显示面板和像素电路

技术领域

本公开涉及一种显示面板和像素电路，特别涉及一种可调制发光时间的像素电路。

背景技术

目前的制程技术制作出的微发光二极管(micro light-emitting diode)，在流过不同电流时会产生色偏。因此，使用微发光二极管做为发光元件的显示面板，大都会固定微发光二极管的导通电流，并以调制微发光二极管在每一帧画面中的导通时间的方式，来使人眼感受到不同亮度的画面。对于显示装置中用于驱动像素电路发光的主要电源信号而言，其经常因为需要提供大电流以点亮多个微发光二极管，使得其电压因为负载效应而降低。若像素电路中负责控制微发光二极管的导通时间的电路是使用前述主要电源信号做为控制信号，则显示面板中不同位置的像素电路会因为接收到的主要电源信号的压降程度不同，而在控制微发光二极管的导通与关断时具有不同程度的时间误差。此外，用于像素电路的薄膜晶体管(thin-film transistor，简称TFT)经常因为制程因素而产生特性变异，亦即显示面板不同位置的薄膜晶体管会具有不同的特性。薄膜晶体管特性不均匀的问题亦会影响显示面板控制微发光二极管的导通时间的准确度。因此，如何提供能准确控制微发光二极管的导通时间的显示面板和像素电路，实为业界有待解决的问题。

发明内容

本公开提供一种显示面板。显示面板包含多个像素电路，其中每个像素电路包含第一晶体管、写入电路、发光单元、第一电容和控制电路。第一晶体管包含第一端、第二端和控制端，其中第一晶体管的第一端用于接收第一驱动信号，第一晶体管的控制端耦接于第一节点。写入电路耦接于第一节点和第二节点，用于将第一数据信号传递至第一节点，以及将第二数据信号传递至第二节点。发光单元包含第一端和第二端，其中发光单元的第一端耦接于第一晶体管的第二端，发光单元的第二端用于接收一第二驱动信号。第一电容耦接于第一节点与第一晶体管的第一端之间。控制电路耦接于第一节点和第二节点，用于依据发光控制信号调整第二节点的第二节点电压，其中当第二节点电压低于预设电压值时，控制电路输出参考电压至第一节点。

本公开提供一种显示面板。显示面板包含多个像素电路，其中每个像素电路包含第一晶体管、补偿电路、重置电路、写入电路、控制电路、第一电容和发光单元。第一晶体管包含第一端、第二端和控制端，其中第一晶体管的控制端耦接于第一节点。补偿电路耦接于第一晶体管的第一端、第二端，且耦接于第一节点，用于依据第一晶体管的临界电压以及第一数据信号调整第一节点的第一节点电压。重置电路用于将重置电压传递至第一节点。写入电路用于将第二数据信号传递至第二节点。控制电路耦接于第一节点和第二节点，用于依据发光控制信号调整第二节点的第二节点电压，其中当第二节点电压低于预设电压值时，控制电路输出参考电压至第一节点。第一电容耦接于第一节点与补偿电路之间。发光单元包含第一端和第二端，其中发光单元的第一端耦接于补偿电路，发光单元的第二端用于接收第二驱动信号。

本公开提供一种像素电路，像素电路包含：第一晶体管、发光单元、第一电容、第二晶体管、第二电容、第一补偿电路、写入电路和第二补偿电路。第一晶体管包含第一端、第二端和控制端，其中第一晶体管的第一端用于接收第一驱动信号，第一晶体管的控制端耦接于第一节点。发光单元包含第一端和第二端，其中发光单元的第一端耦接于第一晶体管的第二端，发光单元的第二端用于接收第二驱动信号。第一电容耦接于第一节点与第一晶体管的第一端之间。第二晶体管包含第一端、第二端和控制端，其中第二晶体管的第一端用于接收参考电压，第二晶体管的控制端耦接于第二节点。第二电容包含一第一端和一第二端，第二电容的第一端用于接收发光控制信号，第二电容的第二端耦接于第二节点，其中发光控制信号具有斜坡脉冲波形。第一补偿电路耦接于第一节点、第二节点以及第二晶体管的第二端，用于依据第二晶体管的临界电压调整第二节点的第二节点电压。写入电路用于将第一数据信号传递至第一节点，且将第二数据信号传递至第二节点。第二补偿电路用于将第一晶体管产生的驱动电流传递至比较电路，其中当比较电路接收到的驱动电流不等于预设电流值，比较电路输出调整信号，以将第一数据信号的电压电平(准位)设置为负相关于的驱动电流的大小。

上述的显示面板和像素电路能克服微发光二极管作为发光单元的色偏问题。

附图说明

为让公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：

图1为依据本公开一实施例的显示面板简化后的功能方框图。

图2为图1的像素电路的功能方框图。

图3为依据本公开一实施例的显示面板的控制信号简化后的波形示意图。

图4为图2的像素电路的节点电压波形示意图。

图5A为图2的像素电路于第一子时段的等效电路操作示意图。

图5B为图2的像素电路于第二子时段的等效电路操作示意图。

图6为依据本公开一实施例的像素电路简化后的功能方框图。

图7为依据本公开一实施例的显示面板简化后的功能方框图。

图8为图7的像素电路的功能方框图。

图9为依据本公开一实施例的显示面板的控制信号简化后的波形示意图。

图10为图8的像素电路于补偿阶段的等效电路操作示意图。

图11为依据本公开一实施例的显示面板简化后的功能方框图。

图12为图11的像素电路的功能方框图。

图13为依据本公开一实施例的显示面板的控制信号简化后的波形示意图。

图14为依据本公开一实施例的显示面板简化后的功能方框图。

图15为图14的像素电路的电路方框图。

图16为依据本公开一实施例的显示面板的控制信号简化后的波形示意图。

图17为依据本公开一实施例的显示面板显示多帧画面时的波形示意图。

附图标记说明：

100、700、1100、1400：显示面板

102：源极驱动器

104：栅极驱动器

110、610、710、1110、1140：像素电路

PX：像素矩阵

210：写入电路

220：控制电路

T1～T2：第一晶体管～第二晶体管

C1～C2：第一电容～第二电容

N1～N2：第一节点～第二节点

D1～D2：第一数据信号～第二数据信号

SW1～SW15：第一开关～第十五开关

V1～V2：第一节点电压～第二节点电压

VDD：第一驱动信号

VSS：第二驱动信号

Vpwm：发光控制信号

Vx：参考电压

EU：发光单元

R1～R4：数据线

L1～L5：第一电压电平～第五电压电平

S1[1]～S1[n]、S1：第一控制信号

S2[1]～S2[n]、S2：第二控制信号

S3[1]～S3[n]、S3：第三控制信号

S4[1]～S4[n]、S4：第四控制信号

S5[1]～S5[n]、S5：第五控制信号

S6[1]～S6[n]、S6：第六控制信号

S7[1]～S7[n]、S7：第七控制信号

S8[1]～S8[n]、S8：第八控制信号

S9[1]～S9[n]、S9：第九控制信号

S10[1]～S10[n]、S10：第十控制信号

S11[1]～S11[n]、S11：第十一控制信号

S12[1]～S12[n]、S12：第十二控制信号

720、1420：比较电路

AD：调整信号

1210：补偿电路

1220：重置电路

1230：写入电路

1240：控制电路

Vset：重置电压

1510：第一补偿电路

1520：写入电路

1530：第二补偿电路

具体实施方式

以下将配合相关附图来说明本公开的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。

图1为依据本公开一实施例的显示面板100简化后的功能方框图。显示面板100包含源极驱动器102、栅极驱动器104以及多个像素电路110，其中像素电路110排列成具有多列的像素矩阵PX。栅极驱动器104用于对应地提供多个第一控制信号S1[1]～S1[n]以及多个第二控制信号S2[1]～S2[n]至多列的像素电路110，以驱动像素矩阵PX更新显示画面。

例如，栅极驱动器104提供第一控制信号S1[1]与第二控制信号S2[1]至第一列的像素电路110，并提供第一控制信号S1[2]与第二控制信号S2[2]至第二列的像素电路110，依此类推，直到栅极驱动器104提供第一控制信号S1[n]与第二控制信号S2[n]至第n列的像素电路110，其中n为正整数。为使图面简洁而易于说明，显示面板100中的其他元件与连接关系并未示出于图1中。

本公开说明书和附图中使用的元件编号和信号编号中的索引[1]～[n]，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本公开说明书和附图中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号的索引，则代表该元件编号或信号编号是指称所属元件群(群组)或信号群中不特定的任一元件或信号。例如，信号编号S1[1]指称的对象是第一控制信号S1[1]，而信号编号S1指称的对象则是第一控制信号S1[1]～S1[n]中不特定的任意第一控制信号S1。又例如，信号编号S2[1]指称的对象是第二控制信号S2[1]，而信号编号S2指称的对象则是第二控制信号S2[1]～S2[n]中不特定的任意第二控制信号S2。

图2为图1的像素电路110的功能方框图。像素电路110包含第一晶体管T1、第一电容C1、写入电路210、控制电路220以及发光单元EU。第一晶体管T1包含第一端、第二端和控制端，其中第一晶体管T1的第一端用于接收第一驱动信号VDD，控制端耦则接于第一节点N1。第一电容C1耦接于第一节点N1与第一晶体管T1的第一端之间。发光单元EU包含第一端和第二端，其中发光单元EU的第一端耦接于第一晶体管T1的第二端，且发光单元EU的第二端用于接收第二驱动信号VSS。

写入电路210耦接于第一节点N1和第二节点N2，用于将第一数据信号D1传递至第一节点N1，以及将第二数据信号D2传递至第二节点N2。具体而言，写入电路210包含第一开关SW1和第二开关SW2。第一开关SW1包含第一端、第二端和控制端。第一开关SW1的第一端耦接于第一节点N1，第二端则用于接收第一数据信号D1。第二开关SW2包含第一端、第二端和控制端。第二开关SW2的第一端耦接于第二节点N2，第二端则用于接收第二数据信号D2。

在本实施例中，第一开关SW1的控制端用于接收第一控制信号S1，第二开关SW2的控制端用于接收第二控制信号S2。第一开关SW1的第二端以及第二开关SW2的第二端都耦接于同一条数据线R1，以通过数据线R1自源极驱动器102分别接收第一数据信号D1与第二数据信号D2。

在某些实施例中，像素电路110的第一开关SW1的第二端以及第二开关SW2的第二端亦可以分别耦接于不同的数据线，并分别通过不同的数据线自源极驱动器102接收第一数据信号D1与第二数据信号D2。

控制电路220耦接于第一节点N1和第二节点N2，用于依据发光控制信号Vpwm调整第二节点N2的第二节点电压V2。具体而言，控制电路220包含第二晶体管T2和第二电容C2。第二晶体管T2包含第一端、第二端和控制端。第二晶体管T2的第一端用于接收参考电压Vx，第二端耦接于第一节点N1，控制端耦则接于第二节点N2。第二电容C2包含第一端和第二端。第二电容C2的第一端用于接收发光控制信号Vpwm，第二端则耦接于第二节点N2。

当第二节点电压V2低于预设电压值时，控制电路220会将参考电压Vx输出至第一节点N1，以将第一节点N1的第一节点电压V1设置为等于参考电压Vx，其中参考电压Vx高于或等于第一驱动信号VDD的电压电平。如此一来，便可以决定第一晶体管T1的导通时间，控制电路220的详细运行将于后续段落中进一步说明。

实作上，第一开关SW1、第二开关SW2、第一晶体管T1与第二晶体管T2可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。发光单元EU可以用有机发光二极管(organic light-emitting diode)或是微发光二极管来实现。

图3为依据本公开一实施例的显示面板100的控制信号简化后的波形示意图。以下将以图2搭配图3来进一步说明像素电路110的运行。在本实施例中，参考电压Vx具有固定电压电平。于写入阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS自第二电压电平L2切换至第一电压电平L1，其中第一电压电平L1高于第二电压电平L2。如此一来，可以确保发光单元EU维持于关断状态。

另外，发光控制信号Vpwm维持于第三电压电平L3。第一控制信号S1[1]～S1[n]会按序由禁能电平(例如，高电压电平)切换至使能电平(例如，低电压电平)，第二控制信号S2[1]～S2[n]也会按序由禁能电平切换至使能电平。在相邻的两个第一控制信号S1按序切换至使能电平的期间，会有一个第二控制信号S2切换至使能电平。相似地，在相邻的两个第二控制信号S2按序切换至使能电平的期间，会有一个第一控制信号S1切换至使能电平。

例如，如图3所示，第一控制信号S1[1]和第一控制信号S1[2]切换至使能电平的期间，第二控制信号S2[1]会切换至使能电平。第二控制信号S2[1]和第二控制信号S2[2]切换至使能电平的期间，第一控制信号S1[2]会切换至使能电平。

换言之，于写入阶段，像素电路110的第一开关SW1和第二开关SW2会按序导通。因此，第一数据信号D1会先被传递至第一节点N1，接着第二数据信号D2会被传递至第二节点N2。值得一提的是，第二数据信号D2会将第二节点电压V2设置为高于参考电压Vx以关断第二晶体管T2。

于发光阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS则会自第一电压电平L1切换至第二电压电平L2以导通发光单元EU。发光控制信号Vpwm自第三电压电平L3逐渐下降，因而具有斜坡脉冲波型。第一控制信号S1[1]～S1[n]与第二控制信号S2[1]～S2[n]都维持于禁能电平。因此，像素电路110的第一开关SW1与第二开关SW2都维持于关断状态。

以下将以图4来进一步说明像素电路110于发光阶段中的运行。如图4所示，发光阶段包含第一子时段与第二子时段。

于第一子时段中，像素电路110的等效电路如图5A所示。第一晶体管T1会依据第一节点电压V1产生如以下《公式1》所示的驱动电流Idr，以点亮发光单元EU：

其中，Vth1表示第一晶体管T1的临界电压。k代表第一晶体管T1的载子迁移率(carrier mobility)、栅极氧化层的单位电容大小以及栅极宽长比三者的乘积。

随着发光控制信号Vpwm的电压电平逐渐下降，第二节点电压V2亦会因为第二电容C2的电容耦合效应而逐渐下降。由于此时的第二节点电压V2仍高于以下《公式2》所示的预设电压值，所以第二晶体管T2会维持于关断状态：

Vp＝Vx-|Vth2| 《公式2》

其中，Vth2表示第二晶体管T2的临界电压。Vp代表前述的预设电压值。

接着，于第二子时段，像素电路110的等效电路如图5B所示。随着发光控制信号Vpwm的电压电平继续下降，第二节点电压V2会下降至小于《公式2》所示的预设电压值。因此，第二晶体管T2会被导通且参考电压Vx会传递至第一节点N1，使得第一节点电压V1等于参考电压Vx。在本实施例中，参考电压Vx会高于或等于第一驱动信号VDD的第一电压电平L1。因此，于第二子时段，第一晶体管T1会自导通状态被切换至关断状态。

由上述可知，驱动电流Idri会负相关于第一节点电压V1被第一数据信号D1所设置的大小。第一子时段的长度会正相关于第二节点电压V2被第二数据信号D2所设置的大小。因此，通过固定第一数据信号D1的电压电平，且调制第二数据信号D2的电压电平，便可控制像素电路110的发光时间，并使其产生固定大小的驱动电流Idr。

换言之，像素电路110可以避免发光单元EU因为流过不同大小的电流而产生色偏的问题。像素电路110还可以通过不同的发光时间，于多帧画面中以近似积分的方式使人眼感受到不同亮度的显示画面。

在上述的实施例中，第一驱动信号VDD是直流信号，而第二驱动信号VSS是交流信号，以于写入阶段关断发光单元EU，并于发光阶段导通发光单元EU。然而，本发明并不以上述实施例为限，第一驱动信号VDD与第二驱动信号VSS的电压电平可依据实际需求设置

例如，在某些实施例中，第一驱动信号VDD会于写入阶段自第一电压电平L1切换至第二电压电平L2，并于发光阶段由第二电压电平L2切换至第一电压电平L1，而第二驱动信号VSS则会维持于第二电压电平L2。

图6为依据本公开一实施例的像素电路610简化后的功能方框图。像素电路610相似于像素电路110，且显示面板100的像素电路110可置换为像素电路610。

像素电路610与像素电路110的差异在于，像素电路610的第一开关SW1与第二开关SW2的控制端共同用于接收第一控制信号S1。另外，像素电路610的第一开关SW1的第二端耦接于数据线R1，以自数据线R1接收第一数据信号，第二开关SW2的第二端则耦接于另一条数据线R2，以自数据线R2接收第二数据信号。

换言之，于写入阶段中，当第一数据信号D1传递至第一节点N1时，第二数据信号D2也会一并传递至第二节点N2。如此一来，可以缩短写入阶段的时间长度。前述像素电路110的其余连接方式、元件、实施方式以及优点，皆适用于像素电路610，为简洁起见，在此不重复赘述。

图7为依据本公开一实施例的显示面板700简化后的功能方框图。显示面板700相似于显示面板100，差异在于显示面板700包含多个像素电路710与比较电路720，且显示面板700对应地提供多个第一控制信号S1[1]～S1[n]、多个第二控制信号S2[1]～S2[n]以及多个第三控制信号S3[1]～S3[n]至多列的像素电路710。

比较电路720耦接于多个像素电路710，且用于调整第一数据信号D1的电压电平，以补偿显示面板700不同位置的像素电路710的特性变异。实作上，比较电路720可以整合于源极驱动器102之中，亦可以用不同于源极驱动器102的电路来实现。比较电路720的详细运行将于后续段落中进一步说明。

图8为图7的像素电路710的功能方框图。像素电路710相似于前述的像素电路110，差异在于，像素电路710还包含第三开关SW3。第三开关SW3包含第一端、第二端和控制端。第三开关SW3的第一端耦接于比较电路720，第二端耦接于第一晶体管T1的第二端，控制端则用于接收第三控制信号S3。

图9为依据本公开一实施例的显示面板700的控制信号简化后的波形示意图。以下将以图8搭配图9进一步说明像素电路710的运行。

于重置阶段，第一驱动信号VDD维持于第一电压电平L1，且第二驱动信号VSS自第二电压电平L2切换至第一电压电平L1，其中第一电压电平L1高于第二电压电平L2。发光控制信号Vpwm维持于第三电压电平L3，参考电压Vx维持于第四电压电平L4。第一控制信号S1[1]～S1[n]会切换至使能电平。接着，在第一控制信号S1[1]～S1[n]切换至禁能电平之后，第二控制信号S2[1]～S2[n]才切换至使能电平。第三控制信号S3则维持于禁能电平，以关断第三开关SW3。

因此，第一开关SW1会先被导通，使得第一数据信号D1传递至第一节点N1，以设置第一节点电压V1。接着，在第一开关SW1关断之后，第二开关SW2才被导通，使得第二数据信号D2传递至第二节点N2，以设置第二节点电压V2。值得注意的是，第一节点电压V1会低于第一驱动信号VDD的第一电压电平L1，以使第一晶体管T1导通。第二节点电压V2会高于参考电压Vx的第四电压电平L4，以使第二晶体管T2关断。

于补偿阶段，第一驱动信号VDD和第二驱动信号VSS维持于第一电压电平L1。发光控制信号Vpwm维持于第三电压电平L3，且参考电压Vx维持于第四电压电平L4。第一控制信号S1和第二控制信号S2切换至禁能电平，以关断第一开关SW1和第二开关SW2。第三控制信号S3切换至使能电平，以导通第三开关SW3。

因此，像素电路710会形成如图10所示的等效电路。此时，第一晶体管T1会依据第一节点电压V1产生驱动电流Idr。驱动电流Idr会经由第三开关SW3流至比较电路720，且比较电路720会将驱动电流Idr和事先存储的预设电流值进行比较。

由前述《公式1》可知，驱动电流Idr的大小会负相关于第一节点电压V1，并负相关于第一晶体管T1的临界电压。因此，当比较电路720发现驱动电流Idr不等于预设电流值时，比较电路720会判断第一晶体管T1的临界电压发生变异。此时，比较电路720会输出调整信号AD至源极驱动器102，以将第一数据信号D1的电压电平设置为正相关于驱动电流Idr的大小，以补偿第一晶体管T1的临界电压变异。

在接下来的写入阶段与发光阶段中，第三控制信号S3会维持于禁能电平，以使第三晶体管T3维持于关断状态。前述像素电路110于写入阶段与发光阶段的其余运行方式以及优点，皆适用于像素电路710，为简洁起见，在此不重复赘述。

在某些像素电路710的第一开关SW1和第二开关SW2分别耦接于不同数据线的实施例中，第一开关SW1和第二开关SW2于重置阶段及/或写入阶段可以同时导通，以缩短重置阶段及/或写入阶段的时间长度。

由上述可知，第一电压信号D1的电压电平会依据第一晶体管T1的临界电压变异而被适应性地调整。因此，即使显示面板700中不同区域的多个第一晶体管T1具有不同的特性，这些第一晶体管T1仍能于发光阶段产生相同大小的驱动电流Idr。换言之，显示面板700可以克服制程中的不稳定因素而提供高品质的显示画面。

图11为依据本公开一实施例的显示面板1100简化后的功能方框图。显示面板1100包含源极驱动器102、栅极驱动器104以及多个像素电路1110，其中像素电路1110排列成具有多列的像素矩阵PX。栅极驱动器104用于对应地提供多个第四控制信号S4[1]～S4[n]、多个第五控制信号S5[1]～S5[n]以及多个第六控制信号S6[1]～S6[n]至多列的像素电路1110。

图12为图11的像素电路1110的功能方框图。像素电路1110包含第一晶体管T1、发光单元EU、补偿电路1210、重置电路1220、写入电路1230以及控制电路1240。第一晶体管T1包含第一端、第二端和控制端，其中第一晶体管T1的控制端耦接于第一节点N1。

补偿电路1210耦接于第一晶体管T1的第一端和第二端，且耦接于第一节点N1。补偿电路1210用于依据第一晶体管T1的临界电压以及第一数据信号D1调整第一节点N1的第一节点电压V1，以补偿第一晶体管T1的临界电压变异。重置电路1220用于将重置电压Vset传递至第一节点N1。写入电路1230用于将第二数据信号D2传递至第二节点N2。

控制电路1240耦接于第一节点N1和第二节点N2，用于依据发光控制信号Vpwm调整第二节点N2的第二节点电压V2。当第二节点电压V2低于如前述《公式2》所示的预设电压值时，控制电路1240会输出参考电压Vx至第一节点V1，以决定第一晶体管T1的导通时间。第一电容C1耦接于第一节点N1与补偿电路1210之间。发光单元EU包含第一端和第二端。发光单元EU的第一端耦接于补偿电路1210，第二端则用于接收第二驱动信号VSS。

具体而言，补偿电路1210包含第四开关SW4、第五开关SW5、第六开关SW6以及第七开关SW7。第四开关SW4包含第一端、第二端和控制端。第四开关SW4的第一端用于接收第一数据信号D1，第二端耦接于第一晶体管T1的第一端，控制端则用于接收第四控制信号S4。第五开关SW5包含第一端、第二端和控制端。第五开关SW5的第一端耦接于第一节点N1，第二端耦接于第一晶体管T1的第二端，控制端用于接收第四控制信号S4。

第六开关SW6包含第一端、第二端和控制端。第六开关SW6的第一端用于接收第一驱动信号VDD，第二端耦接于第一晶体管T1的第一端，控制端则用于接收第五控制信号S5。第七开关SW7包含第一端、第二端和控制端。第七开关SW7的第一端耦接于第一晶体管T1的第二端，第二端耦接于发光单元EU的第一端，控制端则用于接收第五控制信号S5。

重置电路1220包含第八开关SW8，其中第八开关SW8包含第一端、第二端和控制端。第八开关SW8的第一端耦接于第一节点N1，第二端用于接收重置电压Vset，控制端则用于接收像素矩阵PX中前一列的第四控制信号S4。

例如，于像素矩阵PX具有n列的情况下，以图12的像素电路1110位于第n列为例。第四开关SW4和第五开关SW5的控制端会接收到第四控制信号S4[n]，而第八开关SW8的控制端则会接收第n-1列的第四控制信号S4[n-1]，其中n为正整数。

写入电路1230包含第九开关SW9，其中第九开关SW9包含第一端、第二端和控制端。第九开关SW9的第一端耦接于第二节点N2，第二端用于接收第二数据信号D2，控制端则用于接收第六控制信号S6。在本实施例中，第四开关SW4的第一端耦接于数据线R3，以自数据线R3接收第一数据信号D1，第九开关SW9的第二端耦接于数据线R4，以自数据线R4接收第二数据信号D2，但本发明并不以此实施例为限。在某些实施例中，第四开关SW4的第一端与第九开关SW9的第二端是耦接于同一条数据线，且第四开关SW4和第九开关SW9可以先后自该条数据线接收第一数据信号D1和第二数据信号D2。

实作上，第四开关SW4、第五开关SW5、第六开关SW6、第七开关SW7、第八开关SW8以及第九开关SW9可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。

图13为依据本公开一实施例的显示面板1100的控制信号简化后的波形示意图。在本实施例中，参考电压Vx具有固定电压电平。于补偿阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS自第二电压电平L2切换至第一电压电平L1，且第一电压电平L1高于第二电压电平L2。发光控制信号Vpwm维持于第三电压电平L3。另外，第四控制信号S4[1]～S4[n]会按序切换至使能电平。第五控制信号S5[1]～S5[n]与第六控制信号S6[1]～S6[n]都维持于禁能电平。

因此，于补偿阶段，第九开关SW9维持于关断状态。重置电压Vset会先经由第八开关SW8传递至第一节点N1，以将第一节点电压V1重置为重置电压Vset。接着，在第八开关SW8由导通状态切换至关断状态后，第一数据信号D1会经由第四开关SW4和第五开关SW5对第一节点N1进行充电，直到第一节点电压V1等于以下《公式3》所示的电压值：

V1＝D1-|Vth1| 《公式3》

接着，于写入阶段，第一驱动信号VDD与第二驱动信号VSS维持于第一电压电平L1。发光控制信号Vpwm维持于第三电压电平L3。另外，第六控制信号S6[1]～S6[n]会按序切换至使能电平。第四控制信号S4[1]～S4[n]与第五控制信号S5[1]～S5[n]都维持于禁能电平。

因此，于写入阶段，第四开关SW4、第五开关SW5、第六开关SW6、第七开关SW7以及第八开关SW8维持于关断状态。第二数据信号D2会经由第九开关SW9传递至第二节点N2，以设置第二节点电压V2。

接着，于发光阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS自第一电压电平L1切换至第二电压电平L2。发光控制信号Vpwm自第三电压电平L3逐渐下降，因而具有斜坡脉冲波形。另外，第四控制信号S4[1]～S4[n]与第六控制信号S6[1]～S6[n]都维持于禁能电平。第五控制信号S5[1]～S5[n]则切换至使能电平。

因此，第四开关SW4、第五开关SW5、第八开关SW8和第九开关SW9会处于关断状态。第六开关SW6和第七开关SW7会处于导通状态。第二节点电压V2会因为第二电容C2的电容耦合效应，而随着发光控制信号Vpwm逐渐下降。第一晶体管T1会产生如以下《公式4》所示的驱动电流Idr：

在本实施例中，参考电压Vx会高于或等于第一驱动信号VDD的第一电压电平L1。因此，第一晶体管T1会持续产生驱动电流Idr，直到第二节点电压V2下降至小于前述《公式2》所示的预设电压值。当第二节点电压V2小于前述《公式2》所示的预设电压值，第二晶体管会T2导通，使得第一节点电压V1被设置为参考电压Vx，进而使得第一晶体管T1切换至关断状态。

由《公式4》可知，本实施例中的驱动电流Idr的大小不会受到第一晶体管T1的临界电压变异影响。因此，显示面板1100可以克服制程中的不稳定因素而提供高品质的显示画面。另外，在某些实施例中，图13的补偿阶段以及写入阶段的顺序可互相调换。

图14为依据本公开一实施例的显示面板1400简化后的功能方框图。显示面板1400包含源极驱动器102、栅极驱动器104、多个像素电路1410以及比较电路1420，其中像素电路1410排列成具有多列的像素矩阵PX。栅极驱动器104用于对应地提供多个第七控制信号S7[1]～S7[n]、多个第八控制信号S8[1]～S8[n]、多个第九控制信号S9[1]～S9[n]、多个第十控制信号S10[1]～S10[n]、多个第十一控制信号S11[1]～S11[n]以及多个第十二控制信号S12[1]～S12[n]至多列的像素电路1410。

图15为图14的像素电路1410的电路方框图。像素电路1410包含第一晶体管T1、发光单元EU、第一电容C1、第二晶体管T2、第二电容C2、第一补偿电路1510、写入电路1520、第二补偿电路1530。

比较电路1420耦接于多个像素电路1410，且用于调整第一数据信号D1的电压电平，以补偿像素电路1410中晶体管的临界电压变异。实作上，比较电路1420可以整合于源极驱动器102之中，亦可以用不同于源极驱动器102的电路来实现。比较电路1420的详细运行将于后续段落中进一步说明。

第一晶体管T1包含第一端、第二端和控制端。第一晶体管T1的第一端用于接收第一驱动信号VDD，控制端耦接于第一节点N1。发光单元EU包含第一端和第二端。发光单元EU的第一端耦接于第一晶体管T1的第二端，发光单元EU的第二端用于接收第二驱动信号VSS。

第一电容C1耦接于第一节点N1与第一晶体管T1的第一端之间。第二晶体管T2包含第一端、第二端和控制端。第二晶体管T2的第一端用于接收参考电压Vx，控制端则耦接于第二节点N2。第二电容C2包含第一端和第二端。第二电容C2的第一端用于接收发光控制信号Vpwm，第二端则耦接于第二节点N2。

第一补偿电路1510耦接于第一节点N1、第二节点N2以及第二晶体管T2的第二端。第一补偿电路1510用于依据第二晶体管T2的临界电压调整第二节点N2的第二节点电压V2，以补偿第二晶体管T2的临界电压变异。

具体而言，第一补偿电路1510包含第十开关SW10、第十一开关SW11与第十二开关SW12。第十开关SW10包含第一端、第二端和控制端。第十开关SW10的第一端用于接收重置电压Vset，第二端耦接于第二节点N2，控制端则用于接收第七控制信号S7。第十一开关SW11包含第一端、第二端和控制端。第十一开关SW11的第一端耦接于第二节点N2，第二端耦接于第二晶体管T2的第二端，控制端则用于接收第八控制信号S8。第十二开关SW12包含第一端、第二端和控制端。第十二开关SW12的第一端耦接于第二晶体管T2的第二端，第二端耦接于第一节点N1，控制端则用于接收第九控制信号S9。

写入电路1520用于将第一数据信号D1传递至第一节点N1，且将第二数据信号D2传递至第二节点N2。具体而言，写入电路1520包含第三电容C3、第十三开关SW13与第十四开关SW14。第三电容C3包含第一端和第二端，其中第三电容C3的第一端耦接于第二节点N2。第十三开关SW13包含第一端、第二端和控制端。第十三开关SW13的第一端耦接于第一节点N1，第二端用于接收第一数据信号D1，控制端用于接收第十控制信号S10。第十四开关SW14包含第一端、第二端和控制端。第十四开关SW14的第一端耦接于第三电容C3的第二端，第二端用于接收第二数据信号D2，控制端用于接收第十一控制信号S11。

第二补偿电路1530用于将第一晶体管T1产生的驱动电流Idr传递至比较电路1420，且包含第十五开关SW15，其中第十五开关SW15包含第一端、第二端和控制端。第十五开关SW15的第一端耦接于比较电路1420，第二端耦接于第一晶体管T1的第二端，控制端则用于接收第十二控制信号S12。

比较电路1420用于将接收到的驱动电流Idr和预设电流值进行比较，以调整第一数据信号D1的电压电平。第二补偿电路1530和比较电路1420的运行将于后续的段落中进一步说明。实作上，第十开关SW10、第十一开关SW11、第十二开关SW12、第十三开关SW13、第十四开关SW14以及第十五开关SW15可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。

图16为依据本公开一实施例的显示面板1400的控制信号简化后的波形示意图。于重置阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS由第二电压电平L2切换至第一电压电平L1，以关断发光单元EU，其中第一电压电平L1高于第二电压电平L2。发光控制信号Vpwm维持于第三电压电平L3，且参考电压Vx维持于第四电压电平L4。第七控制信号S7、第十控制信号S10以及第十一控制信号S11具有使能电平(例如，低电压电平)，且第八控制信号S8、第九控制信号S9和第十二控制信号S12具有禁能电平(例如，高电压电平)。

因此，于重置阶段，第十开关SW10、第十三开关SW13以及第十四开关SW14处于导通状态，且第十一开关SW11、第十二开关SW12与第十五开关SW15处于关断状态。第一电压信号D1会经由第十三开关SW13传递至第一节点N1，以重置第一节点电压V1。第二电压信号D2会经由第十四开关SW14传递至第三电容C3的第二端。重置电压Vset会经由第十开关SW10传递至第二节点N2，以重置第二节点电压V2。

接着，于补偿阶段，第一驱动信号VDD和第二驱动信号VSS维持于第一电压电平L1。发光控制信号Vpwm维持于第三电压电平L3，参考电压Vx则切换至第五电压电平L5，其中第五电压电平L5高于第四电压电平L4。第八控制信号S8、以及第十一控制信号S11具有使能电平，且第七控制信号S7、第九控制信号S9、第十控制信号S10、以及第十二控制信号S12具有禁能电平。

因此，于补偿阶段，第十一开关SW11、以及第十四开关SW14会被导通，且第十开关SW10、第十二开关SW12、第十三开关SW13、以及第十五开关SW15会被关断。参考电压Vx会通过第十一开关SW11对第二节点N2充电，直到第二节点电压V2等于以下《公式5》所示的电压值：

V2＝L5-|Vth2| 《公式5》

接着，于第一写入阶段，第一驱动信号VDD和第二驱动信号VSS维持于第一电压电平L1。发光控制信号Vpwm维持于第三电压电平L3，参考电压Vx维持于第五电压电平L5。第十控制信号S10[1]～S10[n]会按序切换至使能电平。第七控制信号S7、第八控制信号S8、第九控制信号S9、第十一控制信号S11以及第十二控制信号S12则具有禁能电平。

因此，第十三开关SW13会导通，而第十开关SW10、第十一开关SW11、第十二开关SW12、第十四开关SW14以及第十五开关SW15会关断。第一电压信号D1会经由第十三开关SW13传递至第一节点N1，以设置第一节点电压V1。

接着，于第二写入阶段，第一驱动信号VDD和第二驱动信号VSS维持于第一电压电平L1。发光控制信号Vpwm维持于第三电压电平L3，参考电压Vx维持于第五电压电平L5。第十一控制信号S11[1]～S11[n]会按序切换至使能电平。第七控制信号S7、第八控制信号S8、第九控制信号S9、第十控制信号S10以及第十二控制信号S12则具有禁能电平。

因此，第十四开关SW14会导通，而第十开关SW10、第十一开关SW11、第十二开关SW12、第十三开关SW13以及第十五开关SW15会关断。第二电压信号D2会经由第十三开关SW13传递至第三电容C3的第二端，而第三电容C3的第二端的电压变化量则会因为第三电容C3的电容耦合效应传递至第二节点N2，进而使第二节点电压V2具有如以下《公式6》所示的电压值：

V2＝L5-|Vth2|+ΔV 《公式6》

其中，ΔV代表第三电容C3的第二端于第二写入阶段中的电压变化量。

于发光阶段，第二写入阶段，第一驱动信号VDD维持于第一电压电平L1，第二驱动信号VSS切换至第二电压电平L2，以导通发光单元EU。发光控制信号Vpwm自第三电压电平L3逐渐下降，参考电压Vx则维持于第五电压电平L5。第九控制信号S9具有使能电平。第七控制信号S7、第八控制信号S8、第十控制信号S10、第十一控制信号S11以及第十二控制信号S12则具有禁能电平。

因此，第十开关SW10、第十一开关SW11、第十二开关SW12、第十三开关SW13、第十四开关SW14以及第十五开关SW15会关断。第二节点电压V2会因为第二电容C2的电容耦合效应，而随着发光控制信号Vpwm逐渐下降。第一晶体管T1会依据第一节点电压V1产生驱动电流Idr，以点亮发光单元EU。

在本实施例中，参考电压Vx的第五电压电平L5会高于或等于第一驱动信号VDD的第一电压电平L1。因此，第一晶体管T1会持续产生驱动电流Idr，直到第二节点电压V2下降至小于前述《公式2》所示的预设电压值。在此情况下，第二晶体管会T2导通，使得第一节点电压V1被设置为第五电压电平L5，进而使得第一晶体管T1切换至关断状态。

图17为显示面板1400显示多帧画面时的波形示意图。于第1帧画面至第n帧画面每一者的期间，显示面板1400会执行图16的重置阶段、补偿阶段、第一写入阶段、第二写入阶段、以及发光阶段。第1帧画面至第n帧画面的每一者开始之前，多个第十控制信号S10[1]～S10[n]会具有使能电平，以将所有像素电路1410的第一节点电压V1设置为一预设电压电平。

接着，第十二控制信号S12[1]～S12[n]的其中一者会切换至使能电平，以导通对应一列像素电路1410的第十五开关SW15。第一晶体管T1产生的驱动电流Idr会经由第十五开关SW15流至比较电路1420，且比较电路1420会将驱动电流Idr和事先存储的预设电流值进行比较。由前述《公式1》可知，驱动电流Idr的大小会负相关于第一节点电压V1，并负相关于第一晶体管T1的临界电压。因此，当比较电路1420发现驱动电流Idr不等于预设电流值时，比较电路1420会判断第一晶体管T1的临界电压发生变异。此时，比较电路1420会输出调整信号AD至源极驱动器102，以于第一写入阶段中将第一数据信号D1的电压电平设置为正相关于驱动电流Idr的大小。如此一来，便可以补偿第一晶体管T1的临界电压变异。

由上述可知，显示面板1400的第一电压信号D1的电压电平，会依据第一晶体管T1的临界电压变异而被适应性地调整。因此，即使显示面板1400中不同区域的第一晶体管T1具有不同的特性，这些第一晶体管T1仍能产生相同大小的驱动电流Idr。

另外，像素电路1410的第二节点电压V2会依据第二晶体管T2的临界电压而被适应性地设置。因此，因此，即使显示面板1400中不同区域的第二晶体管T2具有不同的特性，第二晶体管T2仍能于发光阶段中的预期时间点被准时导通。换言之，显示面板1400可以克服制程中的不稳定因素而提供高品质的显示画面。

综上所述，显示面板100、700、1100和1400没有使用第一驱动信号VDD来控制第二晶体管T2的开关运行。因此，即使第一驱动信号VDD因为需要提供大电流给多个发光单元EU而产生压降，每个第二晶体管T2仍能于发光阶段中准时开启。如此一来，显示面板100、700、1100和1400便可提供高品质的显示画面。

上述多个实施例的像素电路的开关，亦可以用各种合适种类的N型晶体管来实现。在此情况下，各个开关对应的控制信号的使能电平为高电压电平，而禁能电平则为低电压电平。

在说明书及权利要求中使用了某些词汇来指称特定的元件。然而，所属技术领域中技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。

在此所使用的“及/或”的描述方式，包含所列举的其中的一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含多个格的涵义。

以上仅为本公开的优选实施例，凡依本公开权利要求所做的均等变化与修饰，皆应属本公开的涵盖范围。

Claims (3)

1.一种像素电路，包含：

一第一晶体管，包含一第一端、一第二端和一控制端，其中该第一晶体管的该第一端用于接收一第一驱动信号，该第一晶体管的该控制端耦接于一第一节点；

一发光单元，包含一第一端和一第二端，其中该发光单元的该第一端耦接于该第一晶体管的该第二端，该发光单元的该第二端用于接收一第二驱动信号；

一第一电容，耦接于该第一节点与该第一晶体管的该第一端之间；

一第二晶体管，包含一第一端、一第二端和一控制端，其中该第二晶体管的该第一端用于接收一参考电压，该第二晶体管的该控制端耦接于一第二节点；

一第二电容，包含一第一端和一第二端，该第二电容的该第一端用于接收一发光控制信号，该第二电容的该第二端耦接于该第二节点，其中该发光控制信号具有斜坡脉冲波形；

一第一补偿电路，耦接于该第一节点、该第二节点以及该第二晶体管的该第二端，用于依据该第二晶体管的临界电压调整该第二节点的一第二节点电压；

一写入电路，用于将一第一数据信号传递至该第一节点，且将一第二数据信号传递至该第二节点；以及

一第二补偿电路，用于将该第一晶体管产生的一驱动电流传递至一比较电路，其中当该比较电路接收到的该驱动电流不等于一预设电流值，该比较电路输出一调整信号，以将该第一数据信号的电压电平设置为正相关于的该驱动电流的大小，

其中，该第一补偿电路包含：

一第十开关，包含一第一端、一第二端和一控制端，其中该第十开关的该第一端用于接收一重置电压，该第十开关的该第二端耦接于该第二节点，该第十开关的该控制端用于接收一第七控制信号；

一第十一开关，包含一第一端、一第二端和一控制端，其中该第十一开关的该第一端耦接于该第二节点，该第十一开关的该第二端耦接于该第二晶体管的该第二端，该第十一开关的该控制端用于接收一第八控制信号；以及

一第十二开关，包含一第一端、一第二端和一控制端，其中该第十二开关的该第一端耦接于该第二晶体管的该第二端，该第十二开关的该第二端耦接于该第一节点，该第十二开关的该控制端用于接收一第九控制信号。

2.如权利要求1所述的像素电路，其中，该写入电路包含：

一第三电容，包含一第一端和一第二端，其中该第三电容的该第一端耦接于该第二节点；

一第十三开关，包含一第一端、一第二端和一控制端，其中该第十三开关的该第一端耦接于该第一节点，该第十三开关的该第二端用于接收该第一数据信号，该第十三开关的该控制端用于接收一第十控制信号；以及

一第十四开关，包含一第一端、一第二端和一控制端，其中该第十四开关的该第一端耦接于该第三电容的该第二端，该第十三开关的该第二端用于接收该第二数据信号，该第十四开关的该控制端用于接收一第十一控制信号。

3.如权利要求1所述的像素电路，其中，该第二补偿电路包含：

一第十五开关，包含一第一端、一第二端和一控制端，其中该第十五开关的该第一端耦接于该比较电路，该第十五开关的该第二端耦接于该第一晶体管的该第二端，该第十五开关的该控制端用于接收一第十二控制信号。

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