JP6718115B2 - 強誘電体メモリ装置 - Google Patents
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Description
図1(A)は、第1の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図1(B)は、半導体基板(シリコン基板)の拡散領域FL及び素子分離のためのシリコン酸化膜4aを示すレイアウト図である。図1(C)は、メモリセル間を分離すためのポリシリコン層の分離用ゲート4bを示すレイアウト図である。図2(A)は、ポリシリコン層のワード線WL1〜WL6を示すレイアウト図である。図2(B)は、ビット線BL1〜BL4を示すレイアウト図である。図2(C)は、強誘電体容量の下部電極4g、強誘電体膜4h及び上部電極4iを示すレイアウト図である。図3(A)は、図1(A)のA−A線に沿った断面図である。図3(B)は、図1(A)のB−B線に沿った断面図である。図4は、メモリセルの構成例を示す回路図である。
図8(A)は、第2の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図8(B)は、半導体基板(シリコン基板)の拡散領域FL及び素子分離のためのシリコン酸化膜4aを示すレイアウト図である。図8(C)は、メモリセル間を分離すためのポリシリコン層の分離用ゲート5bを示すレイアウト図である。図9(A)は、図8(A)のA−A線に沿った断面図である。図9(B)は、図8(A)のB−B線に沿った断面図である。ワード線WL1〜WL6のパターンは、図2(A)のものと同じである。ビット線BL1〜BL4のパターンは、図2(B)のものと同じである。強誘電体容量の下部電極4g、強誘電体膜4h及び上部電極4iのパターンは、図2(C)のものと同じである。以下、第2の実施形態が第1の実施形態と異なる点を説明する。
図10(A)は、第3の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図10(B)は、半導体基板(シリコン基板)の拡散領域FL及び素子分離のためのシリコン酸化膜4aを示すレイアウト図である。図10(C)は、メモリセルのトランジスタのシリコン膜(Fin膜)6c及びシリコン酸化膜(絶縁膜)6dを示すレイアウト図である。図11(A)は強誘電体容量の下部電極6gを示すレイアウト図であり、図11(B)は強誘電体容量の強誘電体膜6h及び上部電極6iを示すレイアウト図である。図12(A)は、図10(A)のA−A線に沿った断面図である。図12(B)は、図10(A)のB−B線に沿った断面図である。分離用ゲート5bのパターンは、図8(C)のものと同じである。ワード線WL1〜WL6のパターンは、図2(A)のものと同じである。ビット線BL1〜BL4のパターンは、図2(B)のものと同じである。以下、第3の実施形態が第2の実施形態と異なる点を説明する。
図13は、第4の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図14(A)は、図13のA−A線に沿った断面図である。図14(B)は、図13のB−B線に沿った断面図である。以下、第4の実施形態が第3の実施形態と異なる点を説明する。
4b 分離用ゲート
4c 拡散領域
4g 下部電極
4h 強誘電体膜
4i 上部電極
FL 拡散領域
WL1〜WL6 ワード線
BL1〜BL4 ビット線
Claims (2)
- 2次元状に設けられ、各々が強誘電体容量及びトランジスタを含む複数のメモリセルと、
第1の方向に隣接する複数のメモリセルを電気的に分離するための絶縁膜と、
前記複数のメモリセルの間の半導体領域の上に、絶縁膜を介して形成され、前記第1の方向に直交する第2の方向に隣接する複数のメモリセルを電気的に分離する分離用ゲートとを有し、
前記複数のメモリセルは、それぞれ、前記トランジスタのゲートを構成する複数のワード線を有し、
前記分離用ゲートは、前記第1の方向に延びる複数の分離用ゲートを有し、
前記複数のワード線は、前記第2の方向に延び、
前記分離用ゲートには、前記複数のメモリセルを電気的に分離するための固定電位が印加されることを特徴とする強誘電体メモリ装置。 - 前記トランジスタのソース及びドレインは、半導体基板上に形成されたシリコン膜の拡散領域であることを特徴とする請求項1記載の強誘電体メモリ装置。
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