JP6717204B2 - ディジタルフィルタ回路、信号処理装置およびディジタルフィルタ処理方法 - Google Patents

Description

本発明は、ディジタルフィルタ回路、信号処理装置およびディジタルフィルタ処理方法に関し、特に、ディジタル信号処理を行うディジタルフィルタ回路、信号処理装置およびディジタルフィルタ処理方法に関する。

広く利用されているディジタルフィルタは、信号に対して時間領域でフィルタ処理を行う。このようなディジタルフィルタとして、ＦＩＲ（Finite Impulse Response）フィルタやＩＩＲ（Infinite Impulse Response）フィルタが知られている。ＦＩＲフィルタやＩＩＲフィルタを用いたフィルタ処理においては、一般的に、実数のフィルタ係数を用いた実数演算によるフィルタ処理と複素数のフィルタ係数を用いた複素数演算によるフィルタ処理の２つの処理が行われる。

ここで、ＦＩＲフィルタやＩＩＲフィルタのタップ数の最小値は、実現したいフィルタ関数のインパルス応答長に基づいて決定される。そのため、複雑なフィルタ関数を実現する場合、１００以上のタップ数が必要な場合もある。このようなタップ数の大きいＦＩＲフィルタが実装されたＬＳＩ（Large Scale Integrated circuit）には、回路規模や消費電力が莫大になるという課題がある。

この課題に対して、周波数領域でフィルタ処理を行うことが提案されている。周波数領域でのフィルタ処理では、高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）により、時間領域の信号をいったん周波数領域の信号データに変換する。そして、周波数領域で信号データとフィルタ係数とのフィルタ演算を実施した後、高速逆フーリエ変換（ＩＦＦＴ：Inverse Fast Fourier Transform）により、時間領域の信号に再変換する。

周波数領域でフィルタ処理を行うことにより、ＦＩＲフィルタのタップ数が大きい場合であっても、フィルタ処理の実現に必要な回路規模や消費電力を低減することができる。これは、ＦＩＲフィルタによる時間領域での畳み込み演算は、周波数領域では単純な乗算に変換できるからである。

ところで、時間領域の信号が複素数信号ｘ(n)＝ｒ(n)＋jｓ(n)（jは虚数単位、nは整数）である場合、時間領域の複素数信号は複素ＦＦＴにより、周波数領域の複素数信号データに変換される。複素ＦＦＴにおいては、時間領域における複素数信号の実数部および虚数部は合成され、周波数領域の複素数信号データに変換される。

時間領域の複素数信号を複素ＦＦＴにより周波数領域の複素数信号データに変換し、周波数領域上でフィルタ演算するディジタルフィルタ回路の構成例を図１０に示す。図１０のディジタルフィルタ回路８００は、３つの周波数領域フィルタ８１０、８２０、８３０から構成され、複素数信号ｘ(n)（＝ｒ(n)＋jｓ(n)）に対して、周波数領域でフィルタ処理を行う。

周波数領域フィルタ８１０は、入力された時間領域における複素数信号ｘ(n)の実数部である実数部信号ｒ(n)を、ＦＦＴにより周波数領域の複素数信号データに変換する。そして、周波数領域フィルタ８１０は、周波数領域の複素数信号データに、周波数領域上でフィルタ演算した後、ＩＦＦＴにより時間領域の実数部信号ｒ'(n)に再変換する。実数部信号ｒ(n)は実数の信号であるが、実数の信号をフーリエ変換した場合でも、変換後の信号データは複素数になる。また、フィルタ係数も通常、複素数である。そのため、フィルタ演算には複素数演算が必要である。

周波数領域フィルタ８２０は、入力された時間領域における複素数信号ｘ(n)の虚数部である実数の虚数部信号ｓ(n)を、ＦＦＴにより周波数領域の複素数信号データに変換する。そして、周波数領域フィルタ８２０は、周波数領域の複素数信号データに、周波数領域上で複素数演算によるフィルタ演算を実施した後、ＩＦＦＴにより時間領域上の実数の虚数部信号ｓ'(n)に再変換する。

周波数領域フィルタ８３０は、実数部信号ｒ'(n)および虚数部信号ｓ'(n)から構成される複素数信号ｘ'(n)＝ｒ'(n)＋jｓ'(n)に対して、ＦＦＴにより周波数領域の複素数信号データに変換する。そして、周波数領域フィルタ８３０は、周波数領域の複素数信号データに、周波数領域上で複素数演算によるフィルタ演算を実施した後、ＩＦＦＴにより時間領域の複素数信号ｘ"(n)に再変換する。

しかし、図１０のディジタルフィルタ回路８００は、時間領域における複素数信号の実数部および虚数部のそれぞれに対して独立した複素数演算によるフィルタ処理を行うことから、実数部および虚数部のフィルタ処理においてそれぞれ、ＦＦＴおよびＩＦＦＴが必要となる。

そこで、本発明者らは、ＦＦＴおよびＩＦＦＴの回数を最小にできる、周波数領域においてフィルタ処理を行うディジタルフィルタ回路を提案した（特許文献１）。特許文献１のディジタルフィルタ回路のブロック構成図を図１１に示す。

図１１のディジタルフィルタ回路９００において、複素共役生成回路９２０は、ＦＦＴ回路９１０から出力された周波数領域の複素数信号データＸ(k)およびＸ(N−k)から、複素数信号データＸ(k)および複素共役データＸ^＊(N−k)を生成し、それぞれフィルタ回路９４０、９５０へ出力する。一方、フィルタ係数生成回路９３０は、上位回路から与えられる複素数係数Ｖ(k)、Ｗ(k)およびＨ(k)から複素数係数Ｃ１(k)およびＣ２(N−k)を生成し、それぞれフィルタ回路９４０、９５０へ出力する。

そして、フィルタ回路９４０、９５０において、複素数係数Ｃ１(k)およびＣ２(N−k)を用いて複素数信号データＸ(k)および複素共役データＸ^＊(N−k)をフィルタ処理して複素数信号データＸ’(k)および複素共役データＸ^＊’(N−k)を生成する。そして、複素共役合成回路９６０において複素数信号データＸ’(k)および複素共役データＸ^＊’(N−k)を合成してX”(k)を出力し、ＩＦＦＴ回路９７０においてそれをＩＦＦＴ処理し、ｘ”(k)を出力する。

複素数係数Ｖ(k)、Ｗ(k)およびＨ(k)を適切に設定することにより、周波数領域におけるフィルタ処理においてＦＦＴおよびＩＦＦＴをそれぞれ１回のみとすることができ、回路規模や消費電力の低減を図ることができる。

国際公開第２０１３／１２５１７３号

しかしながら、特許文献１のディジタルフィルタ回路９００においては、複素数係数Ｃ１(k)と複素数係数Ｃ２(N−k)とが相関していることから、複素数係数の変更処理が複雑になり、複素数係数の変更に時間を要する場合があった。

本発明は上記の課題に鑑みてなされたものであり、フィルタ係数を容易に変更できると共に回路規模や消費電力を低減できる、周波数領域におけるディジタルフィルタ処理を行うディジタルフィルタ回路、信号処理装置およびディジタルフィルタ処理方法を提供することを目的とする。

上記目的を達成するために本発明に係るディジタルフィルタ回路は、フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、前記時間領域の複素数信号の実数部に対応する周波数領域の第２の複素数信号と、前記時間領域の複素数信号の虚数部に対応する周波数領域の第３の複素数信号とに分離する分離手段と、複素数の第１、第２及び第３の入力フィルタ係数が入力し、前記第１及び第３の入力フィルタ係数から複素数の第１の周波数領域フィルタ係数を、前記第２及び第３の入力フィルタ係数から複素数の第２の周波数領域フィルタ係数を、生成するフィルタ係数生成手段と、前記第２の複素数信号に対し、前記第１の周波数領域フィルタ係数によるフィルタ処理を行い、第４の複素数信号を出力する第１のフィルタと、前記第３の複素数信号に対し、前記第２の周波数領域フィルタ係数によるフィルタ処理を行い、第５の複素数信号を出力する第２のフィルタと、前記第４の複素数信号と、前記第５の複素数信号とを合成して第６の複素数信号を生成する合成手段と、を備える。

上記目的を達成するために本発明に係る信号処理装置は、上記のディジタルフィルタ回路を備える。

上記目的を達成するために本発明に係るディジタルフィルタ処理方法は、フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、前記時間領域の複素数信号の実数部に対応する周波数領域の第２の複素数信号と、前記時間領域の複素数信号の虚数部に対応する周波数領域の第３の複素数信号とに分離し、入力された複素数の第１及び第３の入力フィルタ係数から、複素数の第１の周波数領域フィルタ係数を生成し、入力された複素数の第２及び前記第３の入力フィルタ係数から、複素数の第２の周波数領域フィルタ係数を生成し、前記第２の複素数信号に対し、前記第１の周波数領域フィルタ係数によるフィルタ処理を行い、第４の複素数信号を出力し、前記第３の複素数信号に対し、前記第２の周波数領域フィルタ係数によるフィルタ処理を行い、第５の複素数信号を出力し、前記第４の複素数信号と、前記第５の複素数信号とを合成して第６の複素数信号を生成する。

上述した本発明の態様によれば、周波数領域におけるディジタルフィルタ処理を行うディジタルフィルタ回路、信号処理装置およびディジタルフィルタ処理方法において、フィルタ係数を容易に変更できると共に回路規模や消費電力を低減できる。

第１の実施形態にかかるディジタルフィルタ回路１０のブロック構成図である。 第２の実施形態にかかるディジタルフィルタ回路１００のブロック構成図である。 第２の実施形態にかかるＩＱ分離回路３００のブロック構成図である。 第２の実施形態にかかるフィルタ係数生成回路４１０のブロック構成図である。 第２の実施形態にかかるフィルタ係数生成回路４２０のブロック構成図である。 第２の実施形態にかかるフィルタ回路５１０のブロック構成図である。 第２の実施形態にかかるフィルタ回路５２０のブロック構成図である。 第２の実施形態にかかるＩＱ合成回路６００のブロック構成図である。 第２の実施形態にかかる別のディジタルフィルタ回路１００Ｂのブロック構成図である。 周波数領域においてフィルタ処理を行うディジタルフィルタ回路８００のブロック構成図である。 特許文献１のディジタルフィルタ回路９００のブロック構成図である。

＜第１の実施形態＞
本発明の第１の実施形態について説明する。本実施形態に係るディジタルフィルタ回路のブロック構成図を図１に示す。図１において、ディジタルフィルタ回路１０は、分離手段２０、フィルタ係数生成手段３０、第１のフィルタ４０、第２のフィルタ５０および合成手段６０を備える。

分離手段２０は、フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、時間領域の複素数信号の実数部に対応する周波数領域の第２の複素数信号と、時間領域の複素数信号の虚数部に対応する周波数領域の第３の複素数信号とに分離する。分離手段２０は、分離した第２の複素数信号を第１のフィルタ４０へ、分離した第３の複素数信号を第２のフィルタ５０へ、出力する。

フィルタ係数生成手段３０には、複素数の第１、第２および第３の入力フィルタ係数が入力される。フィルタ係数生成手段３０は、入力された第１および第３の入力フィルタ係数から複素数の第１の周波数領域フィルタ係数を生成し、第１のフィルタ４０へ出力する。また、フィルタ係数生成手段３０は、入力された第２および第３の入力フィルタ係数から複素数の第２の周波数領域フィルタ係数を生成し、第２のフィルタ５０へ出力する。

第１のフィルタ４０は、分離手段２０から入力された第２の複素数信号に対して、フィルタ係数生成手段３０から入力された第１の周波数領域フィルタ係数によるフィルタ処理を施し、第４の複素数信号を合成手段６０へ出力する。

第２のフィルタ５０は、分離手段２０から入力された第３の複素数信号に対して、フィルタ係数生成手段３０から入力された第２の周波数領域フィルタ係数によるフィルタ処理を施し、第５の複素数信号を合成手段６０へ出力する。

合成手段６０は、第４の複素数信号と第５の複素数信号とを合成し、第６の複素数信号として出力する。合成手段６０から出力された第６の複素数信号は、図示されないＩＦＦＴ回路において逆フーリエ変換され、時間領域の複素数信号に戻される。

ここで、第１、第２および第３の入力フィルタ係数は、時間領域の複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理におけるフィルタ係数にそれぞれ対応する、周波数領域での複素数フィルタ係数である。具体的には、第１の入力フィルタ係数は、時間領域の複素数信号の実数部に対する時間領域の実数演算のフィルタ処理におけるフィルタ係数に対応する。また、第２の入力フィルタ係数は、時間領域の複素数信号の虚数部に対する時間領域の実数演算のフィルタ処理におけるフィルタ係数に対応する。さらに、第３の入力フィルタ係数は、時間領域の複素数信号に対する時間領域の複素数演算のフィルタ処理におけるフィルタ係数に対応する。

本実施形態に係るディジタルフィルタ回路１０においては、フィルタ係数生成手段３０が、第１および第３の入力フィルタ係数から第１の周波数領域フィルタ係数を生成し、第２および第３の入力フィルタ係数から第２の周波数領域フィルタ係数を生成する。この場合、実数部分に対する第１の周波数領域フィルタ係数、虚数部分に対する第２の周波数領域フィルタ係数を変更することにより、第１、第２の入力フィルタ係数をそれぞれ独立に調整することができる。従って、第１、第２の入力フィルタ係数を容易に調整することができる。

さらに、ディジタルフィルタ回路１０においては、分離手段２０が、フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、実数部に対応する第２の複素数信号と、虚数部に対応する第３の複素数信号とに分離する。そして、第１のフィルタ４０、第２のフィルタ５０は、上記の第１および第２の周波数領域フィルタ係数により、第２および第３の複素数信号をそれぞれフィルタ処理する。この場合、ディジタルフィルタ回路１０に入力される時間領域の複素数信号へのフーリエ変換処理と、ディジタルフィルタ回路１０から出力された周波数領域の複素数信号への逆フーリエ変換処理とを、それぞれ１回のみとすることができる。

従って、本実施形態に係るディジタルフィルタ回路１０は、入力フィルタ係数を容易に変更できると共に、回路規模や消費電力が大きくなることを抑制しつつ、周波数領域におけるディジタルフィルタ処理を行うことができる。

＜第２の実施形態＞
第２の実施形態について説明する。本実施形態に係るディジタルフィルタ回路のブロック構成図を図２に示す。図２において、ディジタルフィルタ回路１００は、ＦＦＴ回路２００、ＩＱ分離回路３００、フィルタ係数生成回路４１０、４２０、フィルタ回路５１０、５２０、ＩＱ合成回路６００およびＩＦＦＴ回路７００を備える。

ＦＦＴ回路２００には、式(1)によって示される時間領域における複素数信号ｘ(n)が入力される。

ｘ(n)＝ｒ(n)＋jｓ(n) ・・・式(1)
ＦＦＴ回路２００は、入力された時間領域における複素数信号ｘ(n)にＦＦＴを施し、式(2)によって示される周波数領域の複素数信号データＸ(k)に変換してＩＱ分離回路３００へ出力する。

Ｘ(k)＝Ａ(k)＋jＢ(k) ・・・式(2)
ここで、ＦＦＴの変換サンプル数がＮ（整数）である場合、nは時間領域上の信号サンプル番号を示す0≦n≦N−1の整数、kは周波数領域上の周波数番号を示す0≦k≦N−1の整数である。なお、ＦＦＴは、高速にフーリエ変換を行うための１つの手法であり、ＦＦＴ以外の方式によるフーリエ変換を適用することも出来る。

ＦＦＴ回路２００はさらに、周波数領域の複素数信号データＸ(k)から、式(3)によって示される周波数領域の複素数信号データＸ(N−k)を生成してＩＱ分離回路３００へ出力する。

Ｘ(N−k)＝Ａ(N−k)＋jＢ(N−k) ・・・式(3)
ＩＱ分離回路３００には、式(2)の複素数信号データＸ(k)と、式(3)の複素数信号データＸ(N−k)とが入力される。ＩＱ分離回路３００のブロック構成図を図３に示す。図３において、ＩＱ分離回路３００は、複素共役生成部３１０、加算部３２０、３３０、減算部３４０、３５０および乗算部３６０、３７０、３８０、３９０を備える。ここで、図３においては、複素数信号を太線で、実数の信号を細線で表記した。以下、他の図においても同様に表記する。

ＩＱ分離回路３００に入力された複素数信号データＸ(N−k)は、虚数部であるＢ(N−k)のみが複素共役生成部３１０を通過し、実数部であるＡ(N−k)と複素共役生成部３１０を通過した−Ｂ(N−k)とが合成されることによって、式(4)によって示される複素共役データＸ^＊(N−k)が生成される。ここで、入力された複素数信号データＸ(N−k)について、0≦k≦N−1の周波数番号kごとに、式(4)によって示される複素共役データＸ^＊(N−k)が生成される。

Ｘ^＊(N−k)＝Ａ(N−k)−jＢ(N−k) ・・・式(4)
加算部３２０、３３０、減算部３４０、３５０および乗算部３６０、３７０、３８０、３９０は、入力された複素数信号データＸ(k)と、複素共役生成部３１０を通過することによって生成された複素共役データＸ^＊(N−k)とから、式(5)に示されるＩ成分信号データＸ_Ｉ(k)および式(6)に示されるＱ成分信号データＸ_Ｑ(k)を生成する。

Ｘ_Ｉ(k)＝{Ｘ(k)＋Ｘ^＊(N−k)}/2＝{Ａ(k)＋Ａ(N−k)}/2＋j{Ｂ(k)−Ｂ(N−k)}/2・・・式(5)
Ｘ_Ｑ(k)＝{Ｘ(k)−Ｘ^＊(N−k)}/2＝{Ａ(k)−Ａ(N−k)}/2＋j{Ｂ(k)＋Ｂ(N−k)}/2・・・式(6)
具体的には、第１の加算部３２０は、複素数信号データＸ（ｋ）の実数部と複素共役データＸ^＊(N−k)の実数部とを加算し、第２の加算部３３０は、複素数信号データＸ（ｋ）の虚数部と複素共役データＸ^＊(N−k)の虚数部とを加算する。さらに、第１の減算部３４０は、複素数信号データＸ（ｋ）の実数部から複素共役データＸ^＊(N−k)の実数部を減算し、第２の減算部３５０は、複素数信号データＸ（ｋ）の虚数部から複素共役データＸ^＊(N−k)の虚数部を減算する。乗算部３６０、３７０、３８０、３９０は、第１の加算部３２０、第２の加算部３３０、第１の減算部３４０および第２の減算部３５０からの出力に所定の係数１／２をそれぞれ乗算する。

そして、乗算部３６０、３７０からの出力がＩ成分信号データＸ_Ｉ(k)としてフィルタ回路５１０へ出力され、乗算部３８０、３９０からの出力がＱ成分信号データＸ_Ｑ(k)としてフィルタ回路５２０へ出力される。ここで、Ｘ_Ｉ(k)、Ｘ_Ｑ(k)はそれぞれ、実数部と虚数部とに分けて、式(7)、式(8)のように記載できる。

Ｘ_Ｉ(k)＝Ｘ_ＩＩ(k)＋jＸ_ＩＱ(k) ・・・式(7)
Ｘ_Ｑ(k)＝Ｘ_ＱＩ(k)＋jＸ_ＱＱ(k) ・・・式(8)
フィルタ係数生成回路４１０は、ディジタルフィルタ回路１００の上位回路から入力された複素数係数Ｖ(k)に、ディジタルフィルタ回路１００の上位回路から入力された複素数係数Ｈ(k)を複素乗算することによって、複素数係数Ｃ_Ｉ(k)を生成する。フィルタ係数生成回路４１０のブロック構成図を図４に示す。図４のフィルタ係数生成回路４１０は、入力された複素数係数Ｖ(k)およびＨ(k)により、0≦k≦N−1の周波数番号kごとに、式(9)によって示される複素数係数Ｃ_Ｉ(k)を生成し、フィルタ回路５１０へ出力する。

Ｃ_Ｉ(k)＝Ｖ(k)×Ｈ(k)・・・式(9)
ここで、Ｖ(k)、Ｈ(k)はそれぞれ、実数部と虚数部とに分けて、式(10)、式(11)のように記載できる。

Ｖ(k)＝Ｖ_Ｉ(k)＋jＶ_Ｑ(k) ・・・式(10)
Ｈ(k)＝Ｈ_Ｉ(k)＋jＨ_Ｑ(k) ・・・式(11)
式(9)に式(10)、式(11)を代入することにより、複素数係数Ｃ_Ｉ(k)は式(12)のように記載される。

Ｃ_Ｉ(k)＝{Ｖ_Ｉ(k)＋jＶ_Ｑ(k)}×{Ｈ_Ｉ(k)＋jＨ_Ｑ(k)}＝Ｃ_ＩＩ(k)＋jＣ_ＩＱ(k)・・・式(12)
ここで、Ｃ_ＩＩ(k)、Ｃ_ＩＱ(k)は、複素数係数Ｃ_Ｉ(k)の実数部、虚数部であり、それぞれ式(13)、式(14)によって記載できる。

Ｃ_ＩＩ(k)＝Ｖ_Ｉ(k)×Ｈ_Ｉ(k)−Ｖ_Ｑ(k)×Ｈ_Ｑ(k)・・・式(13)
Ｃ_ＩＱ(k)＝Ｖ_Ｑ(k)×Ｈ_Ｉ(k)＋Ｖ_Ｉ(k)×Ｈ_Ｑ(k)・・・式(14)
フィルタ係数生成回路４２０は、ディジタルフィルタ回路１００の上位回路から入力された複素数係数Ｗ(k)に、ディジタルフィルタ回路１００の上位回路から入力された複素数係数Ｈ(k)を複素乗算することによって、複素数係数Ｃ_Ｑ(k)を生成する。フィルタ係数生成回路４２０のブロック構成図を図５に示す。図５のフィルタ係数生成回路４２０は、入力された複素数係数Ｗ(k)およびＨ(k)により、0≦k≦N−1の周波数番号kごとに、式(15)によって示される複素数係数Ｃ_Ｑ(k)を生成し、フィルタ回路５２０へ出力する。

Ｃ_Ｑ(k)＝Ｗ(k)×Ｈ(k)・・・式(15)
ここで、Ｗ(k)も実数部と虚数部とに分けて式(16)のように記載できる。

Ｗ(k)＝Ｗ_Ｉ(k)＋jＷ_Ｑ(k) ・・・式(16)
式(15)に式(11)、式(16)を代入することにより、複素数係数Ｃ_Ｑ(k)は式(17)のように記載される。

Ｃ_Ｑ(k)＝{Ｗ_Ｉ(k)＋jＷ_Ｑ(k)}×{Ｈ_Ｉ(k)＋jＨ_Ｑ(k)}＝Ｃ_ＱＩ(k)＋jＣ_ＱＱ(k)・・・式(17)
ここで、Ｃ_ＱＩ(k)、Ｃ_ＱＱ(k)は、複素数係数Ｃ_Ｑ(k)の実数部、虚数部であり、それぞれ式(18)、式(19)によって記載できる。

Ｃ_ＱＩ(k)＝Ｗ_Ｉ(k)×Ｈ_Ｉ(k)−Ｗ_Ｑ(k)×Ｈ_Ｑ(k)・・・式(18)
Ｃ_ＱＱ(k)＝Ｗ_Ｑ(k)×Ｈ_Ｉ(k)＋Ｗ_Ｉ(k)×Ｈ_Ｑ(k)・・・式(19)
フィルタ回路５１０には、ＩＱ分離回路３００から出力された式(7)によって示されるＩ成分信号データＸ_Ｉ(k)と、フィルタ係数生成回路４１０から出力された式(12)によって示される複素数係数Ｃ_Ｉ(k)と、が入力される。フィルタ回路５１０のブロック構成図を図６に示す。

フィルタ回路５１０は、入力された複素数係数Ｃ_Ｉ(k)を用いて、入力されたＩ成分信号データＸ_Ｉ(k)に対して、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路５１０は、0≦k≦N−1の周波数番号kごとに、式(20)によって示される複素数信号データＸ_Ｉ'(k)を計算してＩＱ合成回路６００へ出力する。

Ｘ_Ｉ'(k)＝Ｘ_Ｉ(k)×Ｃ_Ｉ(k)
＝{Ｘ_ＩＩ(k)＋jＸ_ＩＱ(k)}×{Ｃ_ＩＩ(k)＋jＣ_ＩＱ(k)}
＝Ｘ_ＩＩ'(k)＋jＸ_ＩＱ'(k)・・・式(20)
ここで、Ｘ_ＩＩ'(k)、Ｘ_ＩＱ'(k)は、Ｘ_Ｉ'(k)の実数部、虚数部であり、それぞれ式(21)、式(22)によって記載できる。

Ｘ_ＩＩ'(k)＝Ｘ_ＩＩ(k)×Ｃ_ＩＩ(k)−Ｘ_ＩＱ(k)×Ｃ_ＩＱ(k)・・・式(21)
Ｘ_ＩＱ'(k)＝Ｘ_ＩＩ(k)×Ｃ_ＩＱ(k)＋Ｘ_ＩＱ(k)×Ｃ_ＩＩ(k)・・・式(22)
フィルタ回路５２０には、ＩＱ分離回路３００から出力された式(8)によって示されるＱ成分信号データＸ_Ｑ(k)と、フィルタ係数生成回路４２０から出力された式(17)によって示される複素数係数Ｃ_Ｑ(k)と、が入力される。フィルタ回路５２０のブロック構成図を図７に示す。

フィルタ回路５２０は、入力された複素数係数Ｃ_Ｑ(k)を用いて、入力されたＱ成分信号データＸ_Ｑ(k)に対して、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路５２０は、0≦k≦N−1の周波数番号kごとに、式(23)によって示される複素数信号データＸ_Ｑ'(k)を計算してＩＱ合成回路６００へ出力する。

Ｘ_Ｑ'(k)＝Ｘ_Ｑ(k)×Ｃ_Ｑ(k)
＝{Ｘ_ＱＩ(k)＋jＸ_ＱＱ(k)}×{Ｃ_ＱＩ(k)＋jＣ_ＱＱ(k)}
＝Ｘ_ＱＩ'(k)＋jＸ_ＱＱ'(k)・・・式(23)
ここで、Ｘ_ＱＩ'(k)、Ｘ_ＱＱ'(k)は、複素数信号データＸ_Ｑ'(k)の実数部、虚数部であり、それぞれ式(24)、式(25) によって記載できる。

Ｘ_ＱＩ'(k)＝Ｘ_ＱＩ(k)×Ｃ_ＱＩ(k)−Ｘ_ＱＱ(k)×Ｃ_ＱＱ(k)・・・式(24)
Ｘ_ＱＱ'(k)＝Ｘ_ＱＩ(k)×Ｃ_ＱＱ(k)＋Ｘ_ＱＱ(k)×Ｃ_ＱＩ(k)・・・式(25)
ＩＱ合成回路６００は、フィルタ回路５１０から入力された式(20)の複素数信号データＸ_Ｉ'(k)と、フィルタ回路５２０から入力された式(23)の複素数信号データＸ_Ｑ'(k)とを、0≦k≦N−1の周波数番号kごとに合成し、式(26)によって示される複素数信号データＸ"(k)を生成してＩＦＦＴ回路７００へ出力する。

Ｘ"(k)＝Ｘ_Ｉ'(k)＋Ｘ_Ｑ'(k)
＝{Ｘ_ＩＩ'(k)＋jＸ_ＩＱ'(k)}＋{Ｘ_ＱＩ'(k)＋jＸ_ＱＱ'(k)}
＝Ｘ_Ｉ"(k)＋jＸ_Ｑ"(k) ・・・式(26)
ここで、Ｘ_Ｉ"(k)、Ｘ_Ｑ"(k)は、それぞれ複素数信号データＸ"(k)の実数部、虚数部であり、それぞれ式(27)、式(28)によって記載できる。

Ｘ_Ｉ"(k)＝Ｘ_ＩＩ'(k)＋Ｘ_ＱＩ'(k) ・・・式(27)
Ｘ_Ｑ"(k)＝Ｘ_ＩＱ'(k)＋Ｘ_ＱＱ'(k) ・・・式(28)
Ｘ_ＩＩ'(k)、Ｘ_ＩＱ'(k)、Ｘ_ＱＩ'(k)、Ｘ_ＱＱ'(k)はそれぞれ、式(21)、式(22)、式(24)、式(25)の通りである。

ここで、ＩＱ合成回路６００のブロック構成図の一例を図８に示す。図８のＩＱ合成回路６００は、複素数信号データＸ_Ｉ'(k)の実数部と複素数信号データＸ_Ｑ'(k)の実数部とを加算する第１の加算手段６１０と、複素数信号データＸ_Ｉ'(k)の虚数部と複素数信号データＸ_Ｑ'(k)の虚数部とを加算する第２の加算手段６２０と、を備える。そして、第１の加算手段６１０からの出力および第２の加算手段６２０からの出力が、複素数信号データＸ"(k)としてＩＦＦＴ回路７００へ出力される。

ＩＦＦＴ回路７００は、入力された複素数信号データＸ"(k)に対して0≦k≦N−1の周波数番号kごとにＩＦＦＴを施し、時間領域の複素数信号ｘ"(n)を生成して出力する。なお、ＩＦＦＴは、高速に逆フーリエ変換を行うための１つの手法であり、ＩＦＦＴ以外の方式による逆フーリエ変換を適用することも出来る。

以上のように構成されたディジタルフィルタ回路１００は、時間領域の複素数信号ｘ(n)をＦＦＴ変換して周波数領域の複素数信号データＸ(k)を生成し、周波数領域の複素数信号データの実数部、虚数部のそれぞれを、Ｖ(k)、Ｗ(k)およびＨ(k)から生成した２種類の複素数係数Ｃ_Ｉ(k)、Ｃ_Ｑ(k)を用いて独立にフィルタ処理する。すなわち、フィルタ回路５１０、５２０において、ＩＱ分離回路３００から入力された式(7)のＩ成分信号データＸ_Ｉ(k)および式(8)のＱ成分信号データＸ_Ｑ(k)を、フィルタ係数生成回路４１０、４２０から入力された式(12)の複素数係数Ｃ_Ｉ(k)および式(17)の複素数係数Ｃ_Ｑ(k)を用いて、それぞれ独立にフィルタ処理する。そして、ディジタルフィルタ回路１００は、その結果をＩＦＦＴ回路７００によって時間領域の複素数信号ｘ"(n)に逆変換する。

このように、本実施形態にかかるディジタルフィルタ回路１００においては、ＦＦＴおよびＩＦＦＴはそれぞれ、時間領域の複素数信号ｘ(n)およびｘ"(k)に関して１回のみ実行される。これは、フィルタ処理に用いられる、Ｖ(k)、Ｗ(k)、Ｈ(k)から生成された２種類の複素数係数Ｃ_Ｉ(k)およびＣ_Ｑ(k)が、ＦＦＴおよびＩＦＦＴの回数の最小化を可能にするからである。

次に、Ｖ(k)、Ｗ(k)およびＨ(k)の物理的な意味と、これらから生成された複素数係数Ｃ_Ｉ(k)およびＣ_Ｑ(k)を用いたフィルタ処理により、時間領域におけるフィルタ処理と同等の、周波数領域におけるフィルタ処理が可能となる原理を説明する。

本実施形態に係るディジタルフィルタ回路１００において、ＦＦＴ回路２００は、入力された式(1)の時間領域の複素数信号ｘ(n)（＝ｒ(n)＋jｓ(n)）を複素ＦＦＴし、式(29)によって示される周波数領域の複素数信号データＸ(k)を生成する。

Ｘ(k)＝Ｒ(k)＋jＳ(k) ・・・式(29)
ここで、Ｒ(k)は時間領域における実数の実数部信号ｒ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号データであり、Ｓ(k)は時間領域における実数の虚数部信号ｓ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号データである。すなわち、Ｒ(k)とｒ(n)、および、Ｓ(k)とｓ(n)、はそれぞれ対応する。このとき、複素共役の対称性から式(30)が成立する。

Ｘ^＊(N−k)＝Ｒ(k)−jＳ(k) ・・・式(30)
ここで、複素数信号データＸ^＊(N−k)は、複素数信号データＸ(N−k)の複素共役である。そして、ＩＱ分離回路３００は、式(29)、式(30)によって示されるＸ(k)、Ｘ^＊(N−k)から、式(5)によって示されるＩ成分信号データＸ_Ｉ(k)および式(6)によって示されるＱ成分信号データＸ_Ｑ(k)を生成する。式(5)、式(6)、式(29)、式(30)から、Ｘ_Ｉ(k)、Ｘ_Ｑ(k)はそれぞれ式(31)、式(32)のように記載できる。

Ｘ_Ｉ(k)＝{Ｘ(k)＋Ｘ^＊(N−k)}/2＝Ｒ(k) ・・・式(31)
Ｘ_Ｑ(k)＝{Ｘ(k)−Ｘ^＊(N−k)}/2＝jＳ(k) ・・・式(32)
この場合、複素数信号データＸ_Ｉ'(k)は、式(9)、式(20)、式(31)、式(32)から、式(33)のように記載できる。

Ｘ_Ｉ'(k)＝Ｘ_Ｉ(k)×Ｃ_Ｉ(k)＝Ｒ(k)×Ｖ(k)×Ｈ(k)・・・式(33)
また、複素数信号データＸ_Ｑ'(k)は、式(15)、式(23)、式(31)、式(32)から、式(34)のように記載できる。

Ｘ_Ｑ'(k)＝Ｘ_Ｑ(k)×Ｃ_Ｑ(k)＝jＳ(k)×Ｗ(k)×Ｈ(k)・・・式(34)
式(26)に、式(33)、式(34)を代入することにより、複素数信号データＸ"(k)は、式(35)のように記載できる。

Ｘ"(k)＝Ｘ_Ｉ'(k)＋Ｘ_Ｑ'(k)
＝Ｒ(k)Ｖ(k)Ｈ(k)＋jＳ(k)Ｗ(k)Ｈ(k)
＝{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}×Ｈ(k) ・・・式(35)
式(35)は、ＩＱ合成回路６００から出力されたＩＦＦＴ前の複素数信号データＸ"(k)を、フィルタ係数Ｖ(k)、Ｗ(k)およびＨ(k)と、ＩＱ分離回路３００に入力されるＦＦＴ後の複素数信号データＸ(k)におけるＲ(k)およびＳ(k)を用いて表したものである。

上述のように、Ｒ(k)は時間領域における実数の実数部信号ｒ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号データ、Ｓ(k)は時間領域における実数の虚数部信号ｓ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号データである。つまり、式(35)は、ＦＦＴ後の複素数信号データＸ(k)に対して施されるフィルタ処理の内容を表す。

式(35)から、ディジタルフィルタ回路１００において、複素数信号ｘ(n)＝ｒ(n)＋jｓ(n)がＦＦＴにより変換された式(29)の周波数領域の複素数信号データＸ(k)（＝Ｒ(k)＋jＳ(k)）に対して、以下の３つのフィルタ処理と同等の処理が行われることがわかる。

１）Ｒ(k)に対する係数Ｖ(k)によるフィルタ処理
まず、ディジタルフィルタ回路１００は、時間領域における実数部信号ｒ(n)がＦＦＴにより変換された周波数領域の複素数信号データＲ(k)に対して、係数Ｖ(k)によるフィルタ処理を行う。従って、Ｖ(k)には、実数部信号ｒ(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
２）Ｓ(k)に対する係数Ｗ(k)によるフィルタ処理
同様に、ディジタルフィルタ回路１００は、時間領域における虚数部信号ｓ(n)がＦＦＴにより変換された周波数領域の複素数信号Ｓ(k)に対して、係数Ｗ(k)によるフィルタ処理を行う。従って、Ｗ(k)には、虚数部信号ｓ(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
３）１）、２）のフィルタ処理結果に対する係数Ｈ(k)によるフィルタ処理
さらに、ディジタルフィルタ回路１００は、それぞれ独立に処理された上記の２つのフィルタ処理後の、Ｒ(k)Ｖ(k)およびＳ(k)Ｗ(k)からなる複素数信号データ{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}に対して、係数Ｈ(k)によるフィルタ処理を行う。複素数信号データ{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}は、時間領域における実数部信号ｒ(n)および虚数部信号ｓ(n)のそれぞれに独立にフィルタ処理した２つの信号からなる時間領域の信号に対応する、周波数領域の複素数信号データである。実数部信号ｒ(n)および虚数部信号ｓ(n)をそれぞれに独立にフィルタ処理した信号とは、図１０における、ｒ'(n)、ｓ'(n)に相当する。そして、ｒ'(n)、ｓ'(n)からなる時間領域の信号とは、図１０のx’(n)に相当する。このように、複素数信号データ{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}は、時間領域において実数部および虚数部のそれぞれに独立にフィルタ処理した時間領域の信号x’(n)に対応する、周波数領域の信号である。

従って、時間領域における複素数信号に対する複素数演算によるフィルタ処理に相当する処理を、周波数領域の複素数信号データ{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}に対して行うには、Ｈ(k)として、複素数信号x’(n)に対して時間領域で複素数演算によるフィルタ処理を行った場合の複素数フィルタ係数に対応する、周波数領域での複素数フィルタ係数を割り当てればよい。

以上のように、本実施形態では、外部から３種類の係数Ｖ(k)、Ｗ(k)およびＨ(k)が設定される。すなわち、複素数信号ｘ(n)の実数部および虚数部のそれぞれに対する時間領域での実数フィルタ係数に対応する、周波数領域のフィルタ係数Ｖ(k)、Ｗ(k)と、複素数信号ｘ(n)に対する時間領域での複素数フィルタ係数に対応する周波数領域の係数Ｈ(k)と、が設定される。以上の３つの係数Ｖ(k)、Ｗ(k)およびＨ(k)から求めた２つの係数Ｃ_Ｉ(k)、Ｃ_Ｑ(k)を用いたフィルタ処理を行うことにより、フィルタ処理の前のＦＦＴおよびフィルタ処理後のＩＦＦＴをそれぞれ１回のみとすることができる。

ところで、ＦＦＴおよびＩＦＦＴは、ディジタルフィルタ回路１００の外部の回路によって処理されてもよい。この場合、ディジタルフィルタ回路１００には外部のフーリエ変換回路からの信号が入力し、ディジタルフィルタ回路１００はフィルタ処理のみを行い、処理結果を外部の逆フーリエ変換回路へ出力する。ＦＦＴおよびＩＦＦＴを外部の回路によって施す場合のディジタルフィルタ回路のブロック図を図９に示す。図９に示したディジタルフィルタ回路１００Ｂは、図２に示したディジタルフィルタ回路１００から、ＦＦＴ回路２００およびＩＦＦＴ回路７００を削除したものである。ＦＦＴおよびＩＦＦＴの処理を外部の回路で行う場合も、ＦＦＴ、ＩＦＦＴを行う回路はそれぞれ１個のみでよく、実数部用、虚数部用のように、複数個配置する必要はない。

以上のように、本実施形態によれば、複素数信号の実数部および虚数部のそれぞれに対する時間領域での実数フィルタ係数に対応する、２種類の周波数領域のフィルタ係数Ｖ(k)、Ｗ(k)と、複素信号に対する時間領域での複素数フィルタ係数に対応する周波数領域の係数Ｈ(k)と、を用いてフィルタ処理が施される。すなわち、時間領域における複素数信号の実数部および虚数部のそれぞれに対する実数演算による独立したフィルタ処理と、時間領域における複素数信号に対する複素数演算によるフィルタ処理と、に対応する周波数領域におけるフィルタ処理が行われる。

従って、フィルタ処理前のＦＦＴを行うＦＦＴ回路およびフィルタ処理後のＩＦＦＴを行うＩＦＦＴ回路をそれぞれ１個のみ用いて、所望のフィルタ処理を実現することができる。その結果、フィルタ処理を行うための回路規模や消費電力の低減を図ることができる。

また、複素数信号の実数部分に対するフィルタ係数Ｖ(k)および虚数部分に対する係数Ｗ(k)がそれぞれ、統合された２つのフィルタ係数Ｃ_Ｉ(k)、Ｃ_Ｑ(k)のいずれか一方にしか含まれないので、実数部分に対するフィルタ係数Ｖ(k)、あるいは虚数部分に対するフィルタ係数Ｗ(k)のいずれか一方を変更したい場合に、２つの統合したフィルタ係数Ｃ_Ｉ(k)、Ｃ_Ｑ(k)のいずれか一方を変更すればよい。従って、適応的にフィルタ係数を変更する場合の処理が単純になり、フィルタ係数の変更時間を短くすることができる。

本願発明は上記実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。

本願発明は、信号に対して時間領域でフィルタ処理を行うディジタルフィルタを備える回路に広く適用することができる。

この出願は、２０１５年１月２１日に出願された日本出願特願２０１５−００９１４４を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０ ディジタルフィルタ回路
２０ 分離手段
３０ フィルタ係数生成手段
４０ 第１のフィルタ
５０ 第２のフィルタ
６０ 合成手段
１００、１００Ｂ ディジタルフィルタ回路
２００ ＦＦＴ回路
３００ ＩＱ分離回路
４１０、４２０ フィルタ係数生成回路
５１０、５２０ フィルタ回路
６００ ＩＱ合成回路
７００ ＩＦＦＴ回路
８００ ディジタルフィルタ回路
８１０、８２０、８３０ 周波数領域フィルタ
９００ ディジタルフィルタ回路
９１０ ＦＦＴ回路
９２０ 複素共役生成回路
９３０ フィルタ係数生成回路
９４０、９５０ フィルタ回路
９６０ 複素共役合成回路
９７０ ＩＦＦＴ回路

Claims (8)

1. フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、前記時間領域の複素数信号の実数部に対応する周波数領域の第２の複素数信号と、前記時間領域の複素数信号の虚数部に対応する周波数領域の第３の複素数信号とに分離する分離手段と、
   複素数の第１、第２及び第３の入力フィルタ係数が入力し、前記第１及び第３の入力フィルタ係数から複素数の第１の周波数領域フィルタ係数を、前記第２及び第３の入力フィルタ係数から複素数の第２の周波数領域フィルタ係数を、生成するフィルタ係数生成手段と、
   前記第２の複素数信号に対し、前記第１の周波数領域フィルタ係数によるフィルタ処理を行い、第４の複素数信号を出力する第１のフィルタと、
   前記第３の複素数信号に対し、前記第２の周波数領域フィルタ係数によるフィルタ処理を行い、第５の複素数信号を出力する第２のフィルタと、
   前記第４の複素数信号と、前記第５の複素数信号とを合成して第６の複素数信号を生成する合成手段と、
   を備えることを特徴とするディジタルフィルタ回路であって、
   前記第１、第２及び第３の入力フィルタ係数は、周波数領域でのフィルタ処理における複素数フィルタ係数であり、
   前記第１の入力フィルタ係数は、前記時間領域の複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記時間領域の複素数信号の実数部に対する実数演算のフィルタ係数に対応し、
   前記第２の入力フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域の複素数信号の虚数部に対する実数演算のフィルタ係数に対応し、
   前記第３の入力フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域の複素数信号に対する複素数演算のフィルタ係数に対応する、
   ディジタルフィルタ回路。
2. 入力された前記時間領域の複素数入力信号を、前記フーリエ変換により前記第１の複素数信号に変換するフーリエ変換手段と、
   前記第６の複素数信号を、逆フーリエ変換により時間領域の複素数信号に変換する逆フーリエ変換手段と、
   をさらに備える請求項１記載のディジタルフィルタ回路。
3. 前記フーリエ変換の変換サンプル数をＮ（ＮはＮ＞０の整数）とするとき、
   前記フーリエ変換手段は、前記第１の複素数信号として、周波数番号ｋ（０≦ｋ≦Ｎ−１）の複素数信号Ｘ（ｋ）および複素数信号Ｘ（N−k）を出力し、
   前記分離手段は、
   前記出力された複素数信号Ｘ（N−k）の複素共役Ｘ^＊（N−k）を生成する生成手段と、
   前記出力された複素数信号Ｘ（ｋ）の実数部と前記生成された複素共役Ｘ^＊（N−k）の実数部とを加算する第１の加算手段と、
   前記出力された複素数信号Ｘ（ｋ）の虚数部と前記生成された複素共役Ｘ^＊（N−k）の虚数部とを加算する第２の加算手段と、
   前記出力された複素数信号Ｘ（ｋ）の実数部から前記生成された複素共役Ｘ^＊（N−k）の実数部を減算する第１の減算手段と、
   前記出力された複素数信号Ｘ（ｋ）の虚数部から前記生成された複素共役Ｘ^＊（N−k）の虚数部を減算する第２の減算手段と、
   前記第１の加算手段からの出力に１／２を乗算する第１の乗算手段と、
   前記第２の加算手段からの出力に１／２を乗算する第２の乗算手段と、
   前記第１の減算手段からの出力に１／２を乗算する第３の乗算手段と、
   前記第２の減算手段からの出力に１／２を乗算する第４の乗算手段と、
   を備え、
   前記第１及び第２の乗算手段の出力から前記第２の複素数信号が生成され、前記第３及び第４の乗算手段の出力から前記第３の複素数信号が生成される、
   請求項２記載のディジタルフィルタ回路。
4. 前記第１のフィルタは、周波数番号ｋ（０≦ｋ≦Ｎ−１）の第４の複素数信号Ｘ_Ｉ'(k)を出力し、
   前記第２のフィルタは、周波数番号ｋ（０≦ｋ≦Ｎ−１）の第５の複素数信号Ｘ_Ｑ'(k)を出力し、
   前記合成手段は、
   前記第４の複素数信号Ｘ_Ｉ'(k)の実数部と前記第５の複素数信号Ｘ_Ｑ'(k)の実数部とを加算する第３の加算手段と、
   前記第４の複素数信号Ｘ_Ｉ'(k)の虚数部と前記第５の複素数信号Ｘ_Ｑ'(k)の虚数部とを加算する第４の加算手段と、
   を備え、
   前記第３及び第４の加算手段の出力から前記第６の複素数信号が生成される、
   請求項３記載のディジタルフィルタ回路。
5. 前記フィルタ係数生成手段は、前記第１の入力フィルタ係数に前記第３の入力フィルタ係数を複素乗算して前記第１の周波数領域フィルタ係数を生成し、前記第２の入力フィルタ係数に前記第３の入力フィルタ係数を複素乗算して前記第２の周波数領域フィルタ係数を生成する、
   請求項１乃至４のいずれか１項に記載のディジタルフィルタ回路。
6. 請求項１乃至５のいずれか１項に記載のディジタルフィルタ回路を備えた信号処理装置。
7. フーリエ変換により時間領域の複素数信号が変換された周波数領域の第１の複素数信号を、前記時間領域の複素数信号の実数部に対応する周波数領域の第２の複素数信号と、前記時間領域の複素数信号の虚数部に対応する周波数領域の第３の複素数信号とに分離し、
   入力された複素数の第１及び第３の入力フィルタ係数から、複素数の第１の周波数領域フィルタ係数を生成し、
   入力された複素数の第２及び前記第３の入力フィルタ係数から、複素数の第２の周波数領域フィルタ係数を生成し、
   前記第２の複素数信号に対し、前記第１の周波数領域フィルタ係数によるフィルタ処理を行い、第４の複素数信号を出力し、
   前記第３の複素数信号に対し、前記第２の周波数領域フィルタ係数によるフィルタ処理を行い、第５の複素数信号を出力し、
   前記第４の複素数信号と、前記第５の複素数信号とを合成して第６の複素数信号を生成する、ことを特徴とするディジタルフィルタ処理方法であって、
   前記第１の入力フィルタ係数は、前記時間領域の複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記時間領域の複素数信号の実数部に対する実数演算のフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
   前記第２の入力フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域の複素数信号の虚数部に対する実数演算のフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
   前記第３の入力フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域の複素数信号に対する複素数演算のフィルタ係数に対応する、周波数領域での複素数フィルタ係数である、
   ディジタルフィルタ処理方法。
8. 入力された時間領域の複素数入力信号を、フーリエ変換により前記第１の複素数信号に変換し、
   前記生成した第６の複素数信号を、逆フーリエ変換により時間領域の複素数信号に変換する、
   請求項７記載のディジタルフィルタ処理方法。

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