JP6070572B2 - ディジタルフィルタ回路およびディジタルフィルタ処理方法 - Google Patents

Description

本発明は、ディジタル信号処理における演算処理回路に関し、特にディジタルフィルタ回路に関するものである。

近年、広く利用されているディジタルフィルタとしてＦＩＲフィルタ（Finite Impulse Response Filter）やＩＩＲフィルタ（Infinite Impulse Response Filter）がある。図９はＦＩＲフィルタを用いたディジタルフィルタ回路１００の構成例を示すブロック図である。なお、図９では、実数信号を実線で表記し、複素数信号を太線で表記して区別している。以下、他の構成図においても同様に表記する。
ディジタルフィルタ回路１００は、複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）（ｊは虚数単位、ｎは整数）に対して、時間領域でフィルタ処理を行うディジタルフィルタ回路である。ディジタルフィルタ回路１００は、３つのＦＩＲフィルタ１０１，１０２，１０３から構成される。

ＦＩＲフィルタ１０１は、入力された複素数信号ｘ（ｎ）の実数部である実数信号ｒ（ｎ）に対して実数演算によりフィルタ処理を行う、タップ数５の実数係数のＦＩＲフィルタである。ＦＩＲフィルタ１０１の５つのフィルタ係数ａ０〜ａ４は実数である。ＦＩＲフィルタ１０１は、フィルタ処理の結果を実数信号ｒ’（ｎ）として出力する。

同様に、ＦＩＲフィルタ１０２は、入力された複素数信号の虚数部である実数信号ｓ（ｎ）に対して実数演算によりフィルタ処理を行う、タップ数５の実数係数のＦＩＲフィルタである。ＦＩＲフィルタ１０２の５つのフィルタ係数ｂ０〜ｂ４は実数である。ＦＩＲフィルタ１０２は、フィルタ処理の結果を実数信号ｓ’（ｎ）として出力する。

一方、ＦＩＲフィルタ１０３は、ＦＩＲフィルタ１０１，１０２によりフィルタ処理された実数信号ｒ’（ｎ），ｓ’（ｎ）から構成される複素数信号ｘ’（ｎ）＝ｒ’（ｎ）＋ｊｓ’（ｎ）に対して複素数演算によりフィルタ処理を行う、タップ数５の複素数係数のＦＩＲフィルタである。ＦＩＲフィルタ１０１の５つのフィルタ係数ｃ０〜ｃ４は複素数である。ＦＩＲフィルタ１０３は、フィルタ処理の結果を複素数信号ｘ”（ｎ）として出力する。

ＦＩＲフィルタによるフィルタ処理には、ディジタルフィルタ回路１００のように、実数のフィルタ係数による実数演算によりフィルタ処理したい場合と、複素数のフィルタ係数による複素数演算によりフィルタ処理したい場合がある。
一般に、ＦＩＲフィルタのタップ数の最小値は、実現したいフィルタ関数のインパルス応答長で決定される。そのため、複雑なフィルタ関数を実現する場合、数百タップ以上のタップ数が必要な場合もある。このような、タップ数の大きいＦＩＲフィルタをＬＳＩに実装する場合、ＬＳＩの回路規模や消費電力が莫大になるという問題がある。

この問題に対して、周波数領域でフィルタ処理を行う技術が特開２０１１−４２６４号公報に開示されている。周波数領域でのフィルタ処理は、高速フーリエ変換（ＦＦＴ）により時間領域上の信号データを一旦周波数領域上の信号データに変換した後、周波数領域で信号データとフィルタ係数とのフィルタ演算を実施し、このフィルタ処理した信号データを高速逆フーリエ変換（ＩＦＦＴ）により時間領域上の信号データに再変換する、という処理である。
ＦＩＲフィルタのタップ数が大きい場合、周波数領域でフィルタ処理を行うことで、フィルタ処理の実現に必要な回路規模や消費電力を低減することができる。その理由は、ＦＩＲフィルタによる時間領域での畳み込み演算は、周波数領域では単純な乗算に変換できるからである。

ところで、時間領域の複素数信号データを複素ＦＦＴにより周波数領域の複素数信号データに変換する場合、時間領域における複素数信号データの実数部分および虚数部分は、周波数領域での複素数信号データにおいては合成されて変換されることになる。このため、複素数信号の実数部分および虚数部分のそれぞれを独立にフィルタ処理したい場合、特開２０１１−４２６４号公報に開示された技術によれば、複素数信号の実数部分および虚数部分のそれぞれを独立に実数ＦＦＴにより周波数領域の実数信号データに変換する必要がある。

図１０に、特開２０１１−４２６４号公報に開示された技術による、周波数領域においてフィルタ処理を行うディジタルフィルタ回路１１０の構成図を示す。図１０は、図９に示した時間領域でフィルタ処理を行うディジタルフィルタ回路１００の構成に対応する例を示している。ディジタルフィルタ回路１１０は、複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）に対して、周波数領域でフィルタ処理を行うディジタルフィルタ回路である。ディジタルフィルタ回路１１０は、３つの周波数領域フィルタ１１１，１１２，１１３から構成される。

周波数領域フィルタ１１１は、入力された時間領域上の複素数信号ｘ（ｎ）の実数部である実数信号ｒ（ｎ）をＦＦＴにより周波数領域上の複素数信号データに変換した後、この複素数信号データに対して周波数領域上で複素数演算によるフィルタ演算を実施し、フィルタ処理した複素数信号データをＩＦＦＴにより時間領域上の実数信号データｒ’（ｎ）に再変換する。実数信号ｒ（ｎ）をフーリエ変換した場合でも、変換後の信号データは複素数になる。また、フィルタ係数も通常複素数である。そのため、フィルタ演算には複素数演算が必要である。

同様に、周波数領域フィルタ１１２は、入力された時間領域上の複素数信号ｘ（ｎ）の虚数部である実数信号ｓ（ｎ）をＦＦＴにより周波数領域上の複素数信号データに変換した後、この複素数信号データに対して周波数領域上で複素数演算によるフィルタ演算を実施し、フィルタ処理した複素数信号データをＩＦＦＴにより時間領域上の実数信号データｓ’（ｎ）に再変換する。

一方、周波数領域フィルタ１１３は、周波数領域フィルタ１１１，１１２によりフィルタ処理された実数信号ｒ’（ｎ），ｓ’（ｎ）から構成される複素数信号ｘ’（ｎ）＝ｒ’（ｎ）＋ｊｓ’（ｎ）を、ＦＦＴにより周波数領域上の複素数信号データに変換した後、この複素数信号データに対して周波数領域上で複素数演算によるフィルタ演算を実施し、フィルタ処理した複素数信号データをＩＦＦＴにより時間領域上の複素数信号データｘ”（ｎ）に再変換する。
なお、周波数領域でフィルタ処理を行う技術は、特開２００５−０６５２３１号公報、特開２００８−０１７５１１号公報、特開２００９−２７２６８３号公報にも開示されている。

ディジタルフィルタ回路１１０の構成から明らかなように、複素数信号に対する複素数演算によるフィルタ処理と、複素数信号の実数部および虚数部のそれぞれに対する実数演算による独立したフィルタ処理の両方を行いたい場合、特開２０１１−４２６４号公報に開示された技術による周波数領域フィルタでは、それぞれのフィルタ処理について、ＦＦＴおよびＩＦＦＴが必要となる。したがって、ディジタルフィルタ回路１１０をＬＳＩに実装する場合、ＬＳＩの回路規模や消費電力が莫大になるという問題点があった。

また、特開２００５−０６５２３１号公報、特開２００８−０１７５１１号公報、特開２００９−２７２６８３号公報に開示された技術では、実数のフィルタ係数による実数演算によりフィルタ処理したい場合に対応することができるが、このフィルタ処理の後で複素数のフィルタ係数による複素数演算によりフィルタ処理したい場合に対応することができないという問題点があった。

本発明は、このような課題を解決するためのものであり、周波数領域におけるディジタルフィルタ処理において、ＬＳＩに実装する場合の回路規模や消費電力の低減を図ることができるディジタルフィルタ回路およびディジタルフィルタ処理方法を提供することを目的としている。

本発明のディジタルフィルタ回路は、時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換手段と、前記フーリエ変換手段によって変換された周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離手段と、前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタ手段と、前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタ手段と、前記第１のフィルタ手段によりフィルタ処理された信号と前記第２のフィルタ手段によりフィルタ処理された信号とを合成して第３の周波数領域の信号を生成するＩＱ合成手段と、前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタ手段と、前記第３のフィルタ手段によりフィルタ処理された信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換手段とを備えることを特徴とするものである。

また、本発明のディジタルフィルタ処理方法は、時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換ステップと、前記フーリエ変換ステップによって変換した周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離ステップと、前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタステップと、前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタステップと、前記第１のフィルタステップによりフィルタ処理した信号と前記第２のフィルタステップによりフィルタ処理した信号とを合成して第３の周波数領域の信号を生成するＩＱ合成ステップと、前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタステップと、前記第３のフィルタステップによりフィルタ処理した信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換ステップとを備えることを特徴とするものである。

本発明によれば、周波数領域におけるディジタルフィルタ処理において、ＬＳＩに実装する場合の回路規模や消費電力の低減を図ることができるディジタルフィルタ回路およびディジタルフィルタ処理方法を提供することができる。また、本発明では、実数のフィルタ係数による実数演算によりフィルタ処理した後で、複素数のフィルタ係数による複素数演算によりフィルタ処理したい場合に対応することができる。

図１は、本発明の第１実施例に係るディジタルフィルタ回路の構成を示すブロック図である。 図２は、本発明の第１実施例に係るディジタルフィルタ回路の動作を説明するフローチャートである。 図３は、本発明の第１実施例に係るＩＱ分離回路の構成を示すブロック図である。 図４は、本発明の第１実施例に係る第１のフィルタ回路の構成を示すブロック図である。 図５は、本発明の第１実施例に係る第２のフィルタ回路の構成を示すブロック図である。 図６は、本発明の第１実施例に係るＩＱ合成回路の構成を示すブロック図である。 図７は、本発明の第１実施例に係る第３のフィルタ回路の構成を示すブロック図である。 図８は、本発明の第２実施例に係るコンピュータの構成例を示すブロック図である。 図９は、関連する技術に係るディジタルフィルタ回路の構成を示すブロック図である。 図１０は、関連する技術に係る別のディジタルフィルタ回路の構成を示すブロック図である。

次に、本発明の実施例について図面を参照して説明する。
［第１実施例］
図１は本発明の第１実施例に係るディジタルフィルタ回路１０の構成を示すブロック図、図２はディジタルフィルタ回路１０の動作を説明するフローチャートである。
本実施例のディジタルフィルタ回路１０は、ＦＦＴ回路１３（フーリエ変換手段）と、ＩＦＦＴ回路１４（逆フーリエ変換手段）と、ＩＱ分離回路１５（ＩＱ分離手段）と、ＩＱ合成回路１６（ＩＱ合成手段）と、第１のフィルタ回路２１（第１のフィルタ手段）と、第２のフィルタ回路２２（第２のフィルタ手段）と、第３のフィルタ回路２３（第３のフィルタ手段）とを含んで構成される。

ディジタルフィルタ回路１０は、時間領域における複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）を入力とする。
ＦＦＴ回路１３は、入力された複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）を、ＦＦＴにより周波数領域の複素数信号Ｘ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ）に変換して出力する（図２ステップＳ１）。ここで、ｎは時間領域上の信号サンプル番号を示す０≦ｎ≦Ｎ−１の整数、ｋは周波数領域上の周波数番号を示す０≦ｋ≦Ｎ−１の整数、ＮはＦＦＴの変換サンプル数を示す０＜Ｎの整数である。

複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）を構成する、時間領域における実数信号ｒ（ｎ）を実数ＦＦＴにより変換した周波数領域の複素数信号をＲ（ｋ）とし、時間領域における実数信号ｓ（ｎ）を実数ＦＦＴにより変換した周波数領域の複素数信号をＳ（ｋ）としたとき、複素共役の対称性から次式の関係が成立する。
Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ） ・・・（１）
Ｘ＊（Ｎ−ｋ）＝Ｒ（ｋ）−ｊＳ（ｋ） ・・・（２）

ここで、Ｘ＊（Ｎ−ｋ）は、Ｘ（Ｎ−ｋ）の複素共役を示す。したがって、複素数信号Ｒ（ｋ）およびＳ（ｋ）は、次式に示すように、Ｘ（ｋ）およびＸ＊（Ｎ−ｋ）から求めることができる。
Ｒ（ｋ）＝１／２×｛Ｘ（ｋ）＋Ｘ＊（Ｎ−ｋ）｝ ・・・（３）
ｊＳ（ｋ）＝１／２×｛Ｘ（ｋ）−Ｘ＊（Ｎ−ｋ）｝ ・・・（４）

さらに、Ｘ＊（Ｎ−ｋ）はＸ（Ｎ−ｋ）の複素共役であるので、Ｘ＊（Ｎ−ｋ）はＸ（Ｎ−ｋ）から容易に求めることができる。したがって、複素数信号Ｒ（ｋ）およびＳ（ｋ）は、Ｘ（ｋ）およびＸ（Ｎ−ｋ）から求めることができる。

ＩＱ分離回路１５は、以上の関係をもとに、ＦＦＴ回路１３の出力Ｘ（ｋ）とＸ（Ｎ−ｋ）から、複素数信号Ｒ（ｋ）およびｊＳ（ｋ）を分離する（図２ステップＳ２）。具体的には、ＩＱ分離回路１５は、０≦ｋ≦Ｎ／２の周波数番号ｋについて、ＦＦＴ回路１３の出力Ｘ（ｋ）の実数部Ａ（ｋ）と虚数部Ｂ（ｋ）とを入力とすると共に、同じく０≦ｋ≦Ｎ／２の周波数番号ｋについて、ＦＦＴ回路１３の出力Ｘ（Ｎ−ｋ）の実数部Ａ（Ｎ−ｋ）と虚数部Ｂ（Ｎ−ｋ）とを入力とし、次式のように複素数信号Ｒ（ｋ）とｊＳ（ｋ）を計算する。
Ｒ（ｋ）＝１／２×｛Ｘ（ｋ）＋Ｘ＊（Ｎ−ｋ）｝
＝１／２×｛（Ａ（ｋ）＋Ａ（Ｎ−ｋ））＋ｊ（Ｂ（ｋ）−Ｂ（Ｎ−ｋ））｝ ・・・（５）
ｊＳ（ｋ）＝１／２×｛Ｘ（ｋ）−Ｘ＊（Ｎ−ｋ）｝
＝１／２×｛（Ａ（ｋ）−Ａ（Ｎ−ｋ））＋ｊ（Ｂ（ｋ）＋Ｂ（Ｎ−ｋ））｝ ・・・（６）

ただし、ここでＸ（Ｎ）＝Ｘ（０）とする。したがって、式（７）、式（８）が成立する。
Ｒ（０）＝１／２×｛Ｘ（０）＋Ｘ＊（Ｎ）｝
＝１／２×｛Ｘ（０）＋Ｘ＊（０）｝＝Ａ（０） ・・・（７）
ｊＳ（０）＝１／２×｛Ｘ（０）−Ｘ＊（Ｎ）｝
＝１／２×｛Ｘ（０）−Ｘ＊（０）｝＝ｊＢ（０） ・・・（８）

ＩＱ分離回路１５は、０≦ｋ≦Ｎ／２の周波数番号ｋについて計算した複素数信号Ｒ（ｋ）とｊＳ（ｋ）とを出力する。ここで、０≦ｋ≦Ｎ／２の周波数番号ｋについてのみ、複素数信号Ｒ（ｋ），ｊＳ（ｋ）の計算および出力を行うのは、実数信号に対する実数ＦＦＴにおける複素共役の対象性から、Ｒ＊（Ｎ−ｋ）をＲ（Ｎ−ｋ）の複素共役とし、Ｓ＊（Ｎ−ｋ）をＳ（Ｎ−ｋ）の複素共役としたとき、以下の式（９）、式（１０）の関係が成立し、Ｒ（Ｎ−ｋ）をＲ（ｋ）から容易に求めることができ、ｊＳ（Ｎ−ｋ）をｊＳ（ｋ）から容易に求めることができるためである。
Ｒ＊（Ｎ−ｋ）＝Ｒ（ｋ） ・・・（９）
Ｓ＊（Ｎ−ｋ）＝Ｓ（ｋ） ・・・（１０）

第１のフィルタ回路２１は、ＩＱ分離回路１５が出力する複素数信号Ｒ（ｋ）と所定の複素数係数Ｖ（ｋ）について、複素数乗算によるフィルタ処理を行う複素数フィルタ回路である。具体的には、第１のフィルタ回路２１は、０≦ｋ≦Ｎ／２の周波数番号ｋについて、複素数信号Ｒ’（ｋ）＝Ｒ（ｋ）×Ｖ（ｋ）を計算して出力する（図２ステップＳ３）。

同様に、第２のフィルタ回路２２は、ＩＱ分離回路１５が出力する複素数信号ｊＳ（ｋ）と所定の複素数係数Ｗ（ｋ）について、複素数乗算によるフィルタ処理を行う複素数フィルタ回路である。具体的には、第２のフィルタ回路２２は、０≦ｋ≦Ｎ／２の周波数番号ｋについて、複素数信号ｊＳ’（ｋ）＝ｊＳ（ｋ）×Ｗ（ｋ）を計算して出力する（図２ステップＳ４）。

ＩＱ合成回路１６は、第１のフィルタ回路２１が出力する複素数信号Ｒ’（ｋ）と第２のフィルタ回路２２が出力する複素数信号ｊＳ’（ｋ）とを合成した複素数信号Ｘ’（ｋ）を生成する（図２ステップＳ５）。
ここで、Ｒ’（ｋ）＝ＲＩ’（ｋ）＋ｊＲＱ’（ｋ）とすると、複素共役の対象性からＲ’＊（Ｎ−ｋ）＝Ｒ’（ｋ）の関係があるので、Ｒ’（Ｎ−ｋ）＝ＲＩ’（ｋ）−ｊＲＱ’（ｋ）が成立する。ＩＱ合成回路１６は、この関係を利用して、０≦ｋ≦Ｎ／２の周波数番号ｋについて、複素数信号Ｒ’（ｋ）からＲ’（Ｎ−ｋ）を生成する。すなわち、ＩＱ合成回路１６は、０≦ｋ≦Ｎ／２の周波数番号ｋについて入力されるＲ’（ｋ）から、０≦ｋ≦Ｎ−１の周波数番号ｋにおけるＲ’（ｋ）を生成する。

同様に、ｊＳ’（ｋ）＝ＳＩ’（ｋ）＋ｊＳＱ’（ｋ）＝ｊ｛−ｊＳＩ’（ｋ）＋ＳＱ’（ｋ）｝としたとき、複素共役の対象性からＳ’＊（Ｎ−ｋ）＝Ｓ’（ｋ）の関係があるので、ｊＳ’（Ｎ−ｋ）＝ｊ｛ｊＳＩ’（ｋ）＋ＳＱ’（ｋ）｝＝−ＳＩ’（ｋ）＋ｊＳＱ’（ｋ）が成立する。ＩＱ合成回路１６は、この関係を利用して、０≦ｋ≦Ｎ／２の周波数番号ｋについて、複素数信号ｊＳ’（ｋ）からｊＳ’（Ｎ−ｋ）を生成する。すなわち、ＩＱ合成回路１６は、０≦ｋ≦Ｎ／２の周波数番号ｋについて入力されるｊＳ’（ｋ）から、０≦ｋ≦Ｎ−１の周波数番号ｋにおけるｊＳ’（ｋ）を生成する。

次に、ＩＱ合成回路１６は、生成したＲ’（ｋ）およびｊＳ’（ｋ）から、０≦ｋ≦Ｎ−１の周波数番号ｋについて複素数信号Ｘ’（ｋ）＝Ｒ’（ｋ）＋ｊＳ’（ｋ）を生成して出力する。具体的には、ＩＱ合成回路１６は、式（１１）、式（１２）のような計算を行う。
Ｘ’（ｋ）＝Ｒ’（ｋ）＋ｊＳ’（ｋ）
＝｛ＲＩ’（ｋ）＋ＳＩ’（ｋ）｝＋ｊ｛ＲＱ’（ｋ）＋ＳＱ’（ｋ）｝ ・・・（１１）
Ｘ’（Ｎ−ｋ）＝Ｒ’（Ｎ−ｋ）＋ｊＳ’（Ｎ−ｋ）
＝｛ＲＩ’（ｋ）−ＳＩ’（ｋ）｝−ｊ｛ＲＱ’（ｋ）−ＳＱ’（ｋ）｝ ・・・（１２）

第３のフィルタ回路２３は、ＩＱ合成回路１６が出力する複素数信号Ｘ’（ｋ）と所定の複素数係数Ｈ（ｋ）について、複素数乗算によるフィルタ処理を行う複素数フィルタ回路である。具体的には、第３のフィルタ回路２３は、０≦ｋ≦Ｎ−１の周波数番号ｋについて、複素数信号Ｘ”（ｋ）＝Ｘ’（ｋ）×Ｈ（ｋ）を計算して出力する（図２ステップＳ６）。

ＩＦＦＴ回路１４は、０≦ｋ≦Ｎ−１の周波数番号ｋについて、第３のフィルタ回路２３が出力する複素数信号Ｘ”（ｋ）を、ＩＦＦＴにより時間領域の複素数信号ｘ”（ｎ）に変換して出力する（図２ステップＳ７）。

次に、ディジタルフィルタ回路１０の各構成要素の詳細について説明する。図３は、ＩＱ分離回路１５の構成の詳細を示すブロック図である。ＩＱ分離回路１５は、加算回路１５０，１５１と、減算回路１５２，１５３と、乗算回路１５４〜１５７とから構成される。

加算回路１５０（第１の加算手段）は、ＦＦＴ回路１３の出力Ｘ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ）の実数部Ａ（ｋ）とＦＦＴ回路１３の出力Ｘ（Ｎ−ｋ）＝Ａ（Ｎ−ｋ）＋ｊＢ（Ｎ−ｋ）の実数部Ａ（Ｎ−ｋ）とを加算する。加算回路１５１（第２の加算手段）は、ＦＦＴ回路１３の出力Ｘ（ｋ）の虚数部ｊＢ（ｋ）とＦＦＴ回路１３の出力Ｘ（Ｎ−ｋ）の虚数部ｊＢ（Ｎ−ｋ）とを加算する。減算回路１５２（第１の減算手段）は、ＦＦＴ回路１３の出力Ｘ（ｋ）の虚数部ｊＢ（ｋ）からＦＦＴ回路１３の出力Ｘ（Ｎ−ｋ）の虚数部ｊＢ（Ｎ−ｋ）を減算する。減算回路１５３（第２の減算手段）は、ＦＦＴ回路１３の出力Ｘ（ｋ）の実数部Ａ（ｋ）からＦＦＴ回路１３の出力Ｘ（Ｎ−ｋ）の実数部Ａ（Ｎ−ｋ）を減算する。

乗算回路１５４（第１の乗算手段）は、加算回路１５０の出力Ａ（ｋ）＋Ａ（Ｎ−ｋ）に所定の係数１／２を乗算した実数部ＲＩ（ｋ）を計算する。乗算回路１５５（第２の乗算手段）は、減算回路１５２の出力ｊ（Ｂ（ｋ）−Ｂ（Ｎ−ｋ））に所定の係数１／２を乗算した虚数部ｊＲＱ（ｋ）を計算する。乗算回路１５６（第３の乗算手段）は、減算回路１５３の出力Ａ（ｋ）−Ａ（Ｎ−ｋ）に所定の係数１／２を乗算した実数部ＳＩ（ｋ）を計算する。乗算回路１５７（第４の乗算手段）は、加算回路１５１の出力ｊ（Ｂ（ｋ）＋Ｂ（Ｎ−ｋ））に所定の係数１／２を乗算した虚数部ｊＳＱ（ｋ）を計算する。

以上の構成により、ＩＱ分離回路１５は、式（１３）、式（１４）のような計算を行う。
Ｒ（ｋ）＝ＲＩ（ｋ）＋ｊＲＱ（ｋ）
＝１／２×｛（Ａ（ｋ）＋Ａ（Ｎ−ｋ））＋ｊ（Ｂ（ｋ）−Ｂ（Ｎ−ｋ））｝ ・・・（１３）
ｊＳ（ｋ）＝ＳＩ（ｋ）＋ｊＳＱ（ｋ）
＝１／２×｛（Ａ（ｋ）−Ａ（Ｎ−ｋ））＋ｊ（Ｂ（ｋ）＋Ｂ（Ｎ−ｋ））｝ ・・・（１４）

図４は、第１のフィルタ回路２１の構成の詳細を示すブロック図である。第１のフィルタ回路２１は、乗算回路２１０〜２１３と、加算回路２１４，２１５とから構成される。
乗算回路２１０（第５の乗算手段）は、ＩＱ分離回路１５の出力Ｒ（ｋ）＝ＲＩ（ｋ）＋ｊＲＱ（ｋ）の実数部ＲＩ（ｋ）と所定の複素数係数Ｖ（ｋ）＝ＶＩ（ｋ）＋ｊＶＱ（ｋ）の実数部ＶＩ（ｋ）とを乗算する。乗算回路２１１（第６の乗算手段）は、ＩＱ分離回路１５の出力Ｒ（ｋ）の虚数部ｊＲＱ（ｋ）と複素数係数Ｖ（ｋ）の虚数部ｊＶＱ（ｋ）とを乗算する。乗算回路２１２（第７の乗算手段）は、ＩＱ分離回路１５の出力Ｒ（ｋ）の実数部ＲＩ（ｋ）と複素数係数Ｖ（ｋ）の虚数部ｊＶＱ（ｋ）とを乗算する。乗算回路２１３（第８の乗算手段）は、ＩＱ分離回路１５の出力Ｒ（ｋ）の虚数部ｊＲＱ（ｋ）と複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）とを乗算する。

加算回路２１４（第３の加算手段）は、乗算回路２１０の出力ＲＩ（ｋ）×ＶＩ（ｋ）と乗算回路２１１の出力（−ＲＱ（ｋ）×ＶＱ（ｋ））とを加算する。加算回路２１５（第４の加算手段）は、乗算回路２１２の出力ＲＩ（ｋ）×ｊＶＱ（ｋ）と乗算回路２１３の出力ｊＲＱ（ｋ）×ＶＩ（ｋ）とを加算する。
以上の構成により、第１のフィルタ回路２１は、ＩＱ分離回路１５が出力する複素信号線Ｒ（ｋ）＝ＲＩ（ｋ）＋ｊＲＱ（ｋ）と所定の複素数係数Ｖ（ｋ）＝ＶＩ（ｋ）＋ｊＶＱ（ｋ）とを入力として、複素数信号Ｒ’（ｋ）＝ＲＩ’（ｋ）＋ｊＲＱ’（ｋ）＝Ｒ（ｋ）×Ｖ（ｋ）を計算して出力する。

ここで、ＲＩ’（ｋ）およびＲＱ’（ｋ）は次式で与えられる。
ＲＩ’（ｋ）＝ＲＩ（ｋ）×ＶＩ（ｋ）−ＲＱ（ｋ）×ＶＱ（ｋ） ・・・（１５）
ＲＱ’（ｋ）＝ＲＩ（ｋ）×ＶＱ（ｋ）＋ＲＱ（ｋ）×ＶＩ（ｋ） ・・・（１６）

図５は、第２のフィルタ回路２２の構成の詳細を示すブロック図である。第２のフィルタ回路２２は、乗算回路２２０〜２２３と、加算回路２２４，２２５とから構成される。
乗算回路２２０（第９の乗算手段）は、ＩＱ分離回路１５の出力ｊＳ（ｋ）＝ＳＩ（ｋ）＋ｊＳＱ（ｋ）の実数部ＳＩ（ｋ）と所定の複素数係数Ｗ（ｋ）＝ＷＩ（ｋ）＋ｊＷＱ（ｋ）の実数部ＷＩ（ｋ）とを乗算する。乗算回路２２１（第１０の乗算手段）は、ＩＱ分離回路１５の出力ｊＳ（ｋ）の虚数部ｊＳＱ（ｋ）と複素数係数Ｗ（ｋ）の虚数部ｊＷＱ（ｋ）とを乗算する。乗算回路２２２（第１１の乗算手段）は、ＩＱ分離回路１５の出力ｊＳ（ｋ）の実数部ＳＩ（ｋ）と複素数係数Ｗ（ｋ）の虚数部ｊＷＱ（ｋ）とを乗算する。乗算回路２２３（第１２の乗算手段）は、ＩＱ分離回路１５の出力ｊＳ（ｋ）の虚数部ｊＳＱ（ｋ）と複素数係数Ｗ（ｋ）の実数部ＷＩ（ｋ）とを乗算する。

加算回路２２４（第５の加算手段）は、乗算回路２２０の出力ＳＩ（ｋ）×ＷＩ（ｋ）と乗算回路２２１の出力（−ＳＱ（ｋ）×ＷＱ（ｋ））とを加算する。加算回路２２５（第６の加算手段）は、乗算回路２２２の出力ＳＩ（ｋ）×ｊＷＱ（ｋ）と乗算回路２２３の出力ｊＳＱ（ｋ）×ＷＩ（ｋ）とを加算する。
以上の構成により、第２のフィルタ回路２２は、ＩＱ分離回路１５が出力する複素数信号ｊＳ（ｋ）＝ＳＩ（ｋ）＋ｊＳＱ（ｋ）と所定の複素数係数Ｗ（ｋ）＝ＷＩ（ｋ）＋ｊＷＱ（ｋ）とを入力として、複素数信号ｊＳ’（ｋ）＝ＳＩ’（ｋ）＋ｊＳＱ’（ｋ）＝ｊＳ（ｋ）×Ｗ（ｋ）を計算して出力する。

ここで、ＳＩ’（ｋ）およびＳＱ’（ｋ）は次式で与えられる。
ＳＩ’（ｋ）＝ＳＩ（ｋ）×ＷＩ（ｋ）−ＳＱ（ｋ）×ＷＱ（ｋ） ・・・（１７）
ＳＱ’（ｋ）＝ＳＩ（ｋ）×ＷＱ（ｋ）＋ＳＱ（ｋ）×ＷＩ（ｋ） ・・・（１８）

図６は、ＩＱ合成回路１６の構成の詳細を示すブロック図である。ＩＱ合成回路１６は、複素共役生成回路１６０と、加算回路１６１〜１６４とから構成される。複素共役生成回路１６０は、２つの（−１）乗算回路１６５，１６６からなる。
（−１）乗算回路１６５（第１３の乗算手段）は、第１のフィルタ回路２１の出力Ｒ’（ｋ）＝ＲＩ’（ｋ）＋ｊＲＱ’（ｋ）の虚数部ｊＲＱ’（ｋ）と係数（−１）とを乗算する。（−１）乗算回路１６６（第１４の乗算手段）は、第２のフィルタ回路２２の出力ｊＳ’（ｋ）＝ＳＩ’（ｋ）＋ｊＳＱ’（ｋ）の実数部ＳＩ’（ｋ）と係数（−１）とを乗算する。

加算回路１６１（第７の加算手段）は、第１のフィルタ回路２１の出力Ｒ’（ｋ）の実数部ＲＩ’（ｋ）と第２のフィルタ回路２２の出力ｊＳ’（ｋ）の実数部ＳＩ’（ｋ）とを加算する。加算回路１６２（第８の加算手段）は、第１のフィルタ回路２１の出力Ｒ’（ｋ）の虚数部ｊＲＱ’（ｋ）と第２のフィルタ回路２２の出力ｊＳ’（ｋ）の虚数部ｊＳＱ’（ｋ）とを加算する。加算回路１６３（第９の加算手段）は、第１のフィルタ回路２１の出力Ｒ’（ｋ）の実数部ＲＩ’（ｋ）と（−１）乗算回路１６６の出力（−ＳＩ’（ｋ））とを加算する。加算回路１６４（第１０の加算手段）は、（−１）乗算回路１６５の出力（−ｊＲＱ’（ｋ））と第２のフィルタ回路２２の出力ｊＳ’（ｋ）の虚数部ｊＳＱ’（ｋ）とを加算する。

以上のように、ＩＱ合成回路１６は、第１のフィルタ回路２１が０≦ｋ≦Ｎ／２の周波数番号ｋについて出力する複素数信号Ｒ’（ｋ）＝ＲＩ’（ｋ）＋ｊＲＱ’（ｋ）と、第２のフィルタ回路２２が０≦ｋ≦Ｎ／２の周波数番号ｋについて出力する複素数信号ｊＳ’（ｋ）＝ＳＩ’（ｋ）＋ｊＳＱ’（ｋ）とを入力とする。

そして、ＩＱ合成回路１６は、０≦ｋ≦Ｎ／２の周波数番号ｋについて、複素数信号Ｒ’（ｋ）とｊＳ’（ｋ）とから、複素数信号Ｘ’（ｋ）＝ＸＩ’（ｋ）＋ｊＸＱ’（ｋ）＝Ｒ’（ｋ）＋ｊＳ’（ｋ）を計算して出力する。ここで、ＸＩ’（ｋ）およびＸＱ’（ｋ）は次式で与えられる。
ＸＩ’（ｋ）＝ＲＩ’（ｋ）＋ＳＩ’（ｋ） ・・・（１９）
ＸＱ’（ｋ）＝ＲＱ’（ｋ）＋ＳＱ’（ｋ） ・・・（２０）

また、ＩＱ合成回路１６は、複素共役生成回路１６０により、０＜ｋ＜Ｎ／２の周波数番号ｋについて、複素数信号Ｒ’（ｋ）とｊＳ’（ｋ）とから、複素数信号Ｒ’（Ｎ−ｋ）とｊＳ’（Ｎ−ｋ）とを次式のように生成する。
Ｒ’（Ｎ−ｋ）＝ＲＩ’（ｋ）−ｊＲＱ’（ｋ） ・・・（２１）
ｊＳ’（Ｎ−ｋ）＝−ＳＩ’（ｋ）＋ｊＳＱ’（ｋ） ・・・（２２）

そして、ＩＱ合成回路１６は、生成したＲ’（Ｎ−ｋ）とｊＳ’（Ｎ−ｋ）から、０＜ｋ＜Ｎ／２の周波数番号ｋについて、複素数信号Ｘ’（Ｎ−ｋ）＝ＸＩ’（Ｎ−ｋ）＋ｊＸＱ’（Ｎ−ｋ）＝Ｒ’（Ｎ−ｋ）＋ｊＳ’（Ｎ−ｋ）を計算して出力する。ここで、ＸＩ’（Ｎ−ｋ）およびＸＱ’（Ｎ−ｋ）は次式で与えられる。
ＸＩ’（Ｎ−ｋ）＝ＲＩ’（Ｎ−ｋ）−ＳＩ’（Ｎ−ｋ） ・・（２３）
ＸＱ’（Ｎ−ｋ）＝−ＲＱ’（Ｎ−ｋ）＋ＳＱ’（Ｎ−ｋ） ・（２４）

図７は、第３のフィルタ回路２３の構成の詳細を示すブロック図である。第３のフィルタ回路２３は、乗算回路２３０〜２３３と、加算回路２３４，２３５とから構成される。
乗算回路２３０（第１５の乗算手段）は、ＩＱ合成回路１６の出力Ｘ’（ｋ）＝ＸＩ’（ｋ）＋ｊＸＱ’（ｋ）の実数部ＸＩ’（ｋ）と所定の複素数係数Ｈ（ｋ）＝ＨＩ（ｋ）＋ｊＨＱ（ｋ）の実数部ＨＩ（ｋ）とを乗算する。乗算回路２３１（第１６の乗算手段）は、ＩＱ合成回路１６の出力Ｘ’（ｋ）の虚数部ｊＸＱ’（ｋ）と複素数係数Ｈ（ｋ）の虚数部ｊＨＱ（ｋ）とを乗算する。乗算回路２３２（第１７の乗算手段）は、ＩＱ合成回路１６の出力Ｘ’（ｋ）の実数部ＸＩ’（ｋ）と複素数係数Ｈ（ｋ）の虚数部ｊＨＱ（ｋ）とを乗算する。乗算回路２３３（第１８の乗算手段）は、ＩＱ合成回路１６の出力Ｘ’（ｋ）の虚数部ｊＸＱ’（ｋ）と複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）とを乗算する。

加算回路２３４（第１１の加算手段）は、乗算回路２３０の出力ＸＩ’（ｋ）×ＨＩ（ｋ）と乗算回路２３１の出力（−ＸＱ’（ｋ）×ＨＱ（ｋ））とを加算する。加算回路２３５（第１２の加算手段）は、乗算回路２３２の出力ＸＩ’（ｋ）×ｊＨＱ（ｋ）と乗算回路２３３の出力ｊＸＱ’（ｋ）×ＨＩ（ｋ）とを加算する。
以上の構成により、第３のフィルタ回路２３は、ＩＱ合成回路１６が出力する複素数信号Ｘ’（ｋ）＝ＸＩ’（ｋ）＋ｊＸＱ’（ｋ）と所定の複素数係数Ｈ（ｋ）＝ＨＩ（ｋ）＋ｊＨＱ（ｋ）とを入力として、複素数信号Ｘ”（ｋ）＝ＸＩ”（ｋ）＋ｊＸＱ”（ｋ）＝Ｘ’（ｋ）×Ｈ（ｋ）を計算して出力する。

ここで、ＸＩ”（ｋ）およびＸＱ”（ｋ）は次式で与えられる。
ＸＩ”（ｋ）＝ＸＩ’（ｋ）×ＨＩ（ｋ）−ＸＱ’（ｋ）×ＨＱ（ｋ） ・・・（２５）
ＸＱ”（ｋ）＝ＸＩ’（ｋ）×ＨＱ（ｋ）＋ＸＱ’（ｋ）×ＨＩ（ｋ） ・・・（２６）

［第１実施例の効果］
本実施例では、複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）を複素高速フーリエ変換した複素数信号Ｘ（ｋ）を、ＩＱ分離回路１５により、ｘ（ｎ）の実数部ｒ（ｎ）に対するＦＦＴの結果であるＲ（ｋ）と、ｘ（ｎ）の虚数部ｊｓ（ｎ）に対するＦＦＴの結果であるｊＳ（ｋ）とに分離するので、Ｒ（ｋ）とｊＳ（ｋ）のそれぞれに対して独立にフィルタ処理を行うことができる。さらに、複素数信号Ｒ（ｋ）とｊＳ（ｋ）のそれぞれを独立にフィルタ処理した結果である複素数信号Ｒ’（ｋ）とｊＳ’（ｋ）とを、ＩＱ合成回路１６により複素数信号Ｘ’（ｋ）に合成するので、合成した複素数信号Ｘ’（ｋ）に対してフィルタ処理を行うことができる。

したがって、本実施例によれば、時間領域における複素数信号の実数部および虚数部のそれぞれに対する実数演算による独立したフィルタ処理と、これら２つのフィルタ処理の結果得られる複素数信号に対する複素数演算によるフィルタ処理との、計３つのフィルタ処理に対応する周波数領域におけるフィルタ処理を、１つのＦＦＴ回路１３およびＩＦＦＴ回路１４で実現することができ、３つのフィルタ処理の各々にＦＦＴ回路およびＩＦＦＴ回路を設ける必要がなくなる。その結果、本実施例では、特開２０１１−４２６４号公報に開示された技術によるディジタルフィルタ回路と比較して、ＬＳＩに実装する場合の回路規模や消費電力の低減を図ることができる。

さらに、本実施例では、ＦＦＴの変換サンプル数をＮ（ＮはＮ＞０の整数）としたとき、ＩＱ分離回路１５は、０≦ｋ≦Ｎ／２の周波数番号ｋについてのみ、複素数信号Ｘ（ｋ）をｘ（ｎ）の実数部ｒ（ｎ）に対するＦＦＴの結果であるＲ（ｋ）と、ｘ（ｎ）の虚数部ｓ（ｎ）に対するＦＦＴの結果であるＳ（ｋ）とに分離する。さらに、ＩＱ合成回路１６は、０≦ｋ≦Ｎ／２の周波数番号ｋについて第１のフィルタ回路２１が出力する複素数信号Ｒ’（ｋ）から、０≦ｋ≦Ｎ−１の周波数番号ｋにおけるＲ’（ｋ）を生成する。同様に、ＩＱ合成回路１６は、０≦ｋ≦Ｎ／２の周波数番号ｋについて第２のフィルタ回路２２が出力する複素数信号Ｓ’（ｋ）から、０≦ｋ≦Ｎ−１の周波数番号ｋにおけるＳ’（ｋ）を生成する。

したがって、第１のフィルタ回路２１および第２のフィルタ回路２２は、０≦ｋ≦Ｎ／２の周波数番号ｋについてのみ、フィルタ処理を行えばよい。その結果、本実施例では、ＬＳＩに実装する場合の回路規模や消費電力の低減を図ることができる。

［第２実施例］
第１実施例では、ディジタルフィルタ回路１０をハードウェアで実現する場合について説明したが、ディジタルフィルタ回路１０は、ＣＰＵ、メモリおよび外部とのインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することもできる。
図８はこのようなコンピュータの構成例を示すブロック図である。図８において、２００はＣＰＵ、２０１はＲＡＭ、２０２はＲＯＭ、２０３はインターフェイス装置である。

このようなコンピュータにおいて、本発明のディジタルフィルタ処理方法を実現させるためのディジタルフィルタプログラムは、フレキシブルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、メモリカードなどの、コンピュータ読み取り可能な非一時的記録媒体２０４に記録された状態で提供され、ＲＡＭ２０１あるいは外部のハードディスク装置等のメモリに格納される。ＣＰＵ２００は、格納されたプログラムに従って第１実施例で説明した処理を実行する。

上記の実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換手段と、前記フーリエ変換手段によって変換された周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離手段と、前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタ手段と、前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタ手段と、前記第１のフィルタ手段によりフィルタ処理された信号と前記第２のフィルタ手段によりフィルタ処理された信号とを合成して第３の周波数領域の信号を生成するＩＱ合成手段と、前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタ手段と、前記第３のフィルタ手段によりフィルタ処理された信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換手段とを備えることを特徴とするディジタルフィルタ回路。

（付記２）付記１に記載のディジタルフィルタ回路において、前記フーリエ変換の変換サンプル数をＮとしたとき、前記ＩＱ分離手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号および前記第２の周波数領域の信号を生成する手段を含み、前記第１のフィルタ手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号のフィルタ処理を行う手段を含み、前記第２のフィルタ手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第２の周波数領域の信号のフィルタ処理を行う手段を含み、前記ＩＱ合成手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１のフィルタ手段がフィルタ処理した信号と前記第２のフィルタ手段がフィルタ処理した信号とから、０≦ｋ≦Ｎ−１の範囲の周波数番号ｋについて前記第３の周波数領域の信号を生成する手段を含むことを特徴とするディジタルフィルタ回路。

（付記３）付記２に記載のディジタルフィルタ回路において、前記ＩＱ分離手段は、前記フーリエ変換手段の出力Ｘ（ｋ）の実数部と前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の実数部とを加算する第１の加算手段と、前記フーリエ変換手段の出力Ｘ（ｋ）の虚数部と前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の虚数部とを加算する第２の加算手段と、前記フーリエ変換手段の出力Ｘ（ｋ）の虚数部から前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の虚数部を減算する第１の減算手段と、前記フーリエ変換手段の出力Ｘ（ｋ）の実数部から前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の実数部を減算する第２の減算手段と、前記第１の加算手段の出力に所定の係数１／２を乗算する第１の乗算手段と、前記第１の減算手段の出力に所定の係数１／２を乗算する第２の乗算手段と、前記第２の減算手段の出力に所定の係数１／２を乗算する第３の乗算手段と、前記第２の加算手段の出力に所定の係数１／２を乗算する第４の乗算手段とを備えることを特徴とするディジタルフィルタ回路。

（付記４）付記２に記載のディジタルフィルタ回路において、前記第１のフィルタ手段は、前記ＩＱ分離手段の出力Ｒ（ｋ）の実数部と所定の複素数係数Ｖ（ｋ）の実数部とを乗算する第５の乗算手段と、前記ＩＱ分離手段の出力Ｒ（ｋ）の虚数部と前記複素数係数Ｖ（ｋ）の虚数部とを乗算する第６の乗算手段と、前記ＩＱ分離手段の出力Ｒ（ｋ）の実数部と前記複素数係数Ｖ（ｋ）の虚数部とを乗算する第７の乗算手段と、前記ＩＱ分離手段の出力Ｒ（ｋ）の虚数部と前記複素数係数Ｖ（ｋ）の実数部とを乗算する第８の乗算手段と、前記第５の乗算手段の出力と前記第６の乗算手段の出力とを加算する第３の加算手段と、前記第７の乗算手段の出力と前記第８の乗算手段の出力とを加算する第４の加算手段とを備えることを特徴とするディジタルフィルタ回路。

（付記５）付記２に記載のディジタルフィルタ回路において、前記第２のフィルタ手段は、前記ＩＱ分離手段の出力ｊＳ（ｋ）の実数部と所定の複素数係数Ｗ（ｋ）の実数部とを乗算する第９の乗算手段と、前記ＩＱ分離手段の出力ｊＳ（ｋ）の虚数部と前記複素数係数Ｗ（ｋ）の虚数部とを乗算する第１０の乗算手段と、前記ＩＱ分離手段の出力ｊＳ（ｋ）の実数部と前記複素数係数Ｗ（ｋ）の虚数部とを乗算する第１１の乗算手段と、前記ＩＱ分離手段の出力ｊＳ（ｋ）の虚数部と前記複素数係数Ｗ（ｋ）の実数部とを乗算する第１２の乗算手段と、前記第９の乗算手段の出力と前記第１０の乗算手段の出力とを加算する第５の加算手段と、前記第１１の乗算手段の出力と前記第１２の乗算手段の出力とを加算する第６の加算手段とを備えることを特徴とするディジタルフィルタ回路。

（付記６）付記２に記載のディジタルフィルタ回路において、前記ＩＱ合成手段は、前記第１のフィルタ手段の出力Ｒ’（ｋ）の虚数部と所定の係数である−１とを乗算する第１３の乗算手段と、前記第２のフィルタ手段の出力ｊＳ’（ｋ）の実数部と所定の係数である−１とを乗算する第１４の乗算手段と、前記第１のフィルタ手段の出力Ｒ’（ｋ）の実数部と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の実数部とを加算する第７の加算手段と、前記第１のフィルタ手段の出力Ｒ’（ｋ）の虚数部と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の虚数部とを加算する第８の加算手段と、前記第１のフィルタ手段の出力Ｒ’（ｋ）の実数部と前記第１４の乗算手段の出力とを加算する第９の加算手段と、前記第１３の乗算手段の出力と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の虚数部とを加算する第１０の加算手段とを備えることを特徴とするディジタルフィルタ回路。

（付記７）付記２に記載のディジタルフィルタ回路において、前記第３のフィルタ手段は、前記ＩＱ合成手段の出力Ｘ’（ｋ）の実数部と所定の複素数係数Ｈ（ｋ）の実数部とを乗算する第１５の乗算手段と、前記ＩＱ合成手段の出力Ｘ’（ｋ）の虚数部と前記複素数係数Ｈ（ｋ）の虚数部とを乗算する第１６の乗算手段と、前記ＩＱ合成手段の出力Ｘ’（ｋ）の実数部と前記複素数係数Ｈ（ｋ）の虚数部とを乗算する第１７の乗算手段と、前記ＩＱ合成手段の出力Ｘ’（ｋ）の虚数部と前記複素数係数Ｈ（ｋ）の実数部とを乗算する第１８の乗算手段と、前記第１５の乗算手段の出力と前記第１６の乗算手段の出力とを加算する第１１の加算手段と、前記第１７の乗算手段の出力と前記第１８の乗算手段の出力とを加算する第１２の加算手段とを備えることを特徴とするディジタルフィルタ回路。

（付記８）時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換ステップと、前記フーリエ変換ステップによって変換した周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離ステップと、前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタステップと、前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタステップと、前記第１のフィルタステップによりフィルタ処理した信号と前記第２のフィルタステップによりフィルタ処理した信号とを合成して第３の周波数領域の信号を生成するＩＱ合成ステップと、前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタステップと、前記第３のフィルタステップによりフィルタ処理した信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換ステップとを備えることを特徴とするディジタルフィルタ処理方法。

（付記９）付記８に記載のディジタルフィルタ処理方法において、前記フーリエ変換の変換サンプル数をＮとしたとき、前記ＩＱ分離ステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号および前記第２の周波数領域の信号を生成するステップを含み、前記第１のフィルタステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号のフィルタ処理を行うステップを含み、前記第２のフィルタステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第２の周波数領域の信号のフィルタ処理を行うステップを含み、前記ＩＱ合成ステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１のフィルタステップがフィルタ処理した信号と前記第２のフィルタステップがフィルタ処理した信号とから、０≦ｋ≦Ｎ−１の範囲の周波数番号ｋについて前記第３の周波数領域の信号を生成するステップを含むことを特徴とするディジタルフィルタ処理方法。

以上、上記実施例を参照して本発明を説明したが、本発明は、上記実施例だけに限定されるものではない。本発明の構成や詳細は、上記実施例を適宜組み合わせて用いてもよく、さらに本発明の請求の範囲内において、適宜変更することもできる。
この出願は、２０１１年１２月２０日に出願された日本出願特願２０１１−２７８２５４号を基礎とする優先権を主張し、その開示の内容を全てここに取り込む。

本発明は、ディジタルフィルタに適用することができる。

１０…ディジタルフィルタ回路、１３…ＦＦＴ回路、１４…ＩＦＦＴ回路、１５…ＩＱ分離回路、１６…ＩＱ合成回路、２１，２２，２３…フィルタ回路、１５０，１５１，１６１〜１６４，２１４，２１５，２２４，２２５，２３４，２３５…加算回路、１５２，１５３…減算回路、１５４〜１５７，１６５，１６６，２１０〜２１３，２２０〜２２３，２３０〜２３３…乗算回路、１６０…複素共役生成回路、２００…ＣＰＵ、２０１…ＲＡＭ、２０２…ＲＯＭ、２０３…インターフェイス装置。

Claims (9)

1. 時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換手段と、
   前記フーリエ変換手段によって変換された周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離手段と、
   前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタ手段と、
   前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタ手段と、
   前記第１のフィルタ手段によりフィルタ処理された信号と前記第２のフィルタ手段によりフィルタ処理された信号とを合成して第３の周波数領域の信号を生成するＩＱ合成手段と、
   前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタ手段と、
   前記第３のフィルタ手段によりフィルタ処理された信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換手段とを備えることを特徴とするディジタルフィルタ回路。
2. 請求項１に記載のディジタルフィルタ回路において、
   前記フーリエ変換の変換サンプル数をＮとしたとき、
   前記ＩＱ分離手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号および前記第２の周波数領域の信号を生成する手段を含み、
   前記第１のフィルタ手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号のフィルタ処理を行う手段を含み、
   前記第２のフィルタ手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第２の周波数領域の信号のフィルタ処理を行う手段を含み、
   前記ＩＱ合成手段は、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１のフィルタ手段がフィルタ処理した信号と前記第２のフィルタ手段がフィルタ処理した信号とから、０≦ｋ≦Ｎ−１の範囲の周波数番号ｋについて前記第３の周波数領域の信号を生成する手段を含むことを特徴とするディジタルフィルタ回路。
3. 請求項２に記載のディジタルフィルタ回路において、
   前記ＩＱ分離手段は、
   前記フーリエ変換手段の出力Ｘ（ｋ）の実数部と前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の実数部とを加算する第１の加算手段と、
   前記フーリエ変換手段の出力Ｘ（ｋ）の虚数部と前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の虚数部とを加算する第２の加算手段と、
   前記フーリエ変換手段の出力Ｘ（ｋ）の虚数部から前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の虚数部を減算する第１の減算手段と、
   前記フーリエ変換手段の出力Ｘ（ｋ）の実数部から前記フーリエ変換手段の出力Ｘ（Ｎ−ｋ）の実数部を減算する第２の減算手段と、
   前記第１の加算手段の出力に所定の係数１／２を乗算する第１の乗算手段と、
   前記第１の減算手段の出力に所定の係数１／２を乗算する第２の乗算手段と、
   前記第２の減算手段の出力に所定の係数１／２を乗算する第３の乗算手段と、
   前記第２の加算手段の出力に所定の係数１／２を乗算する第４の乗算手段とを備えることを特徴とするディジタルフィルタ回路。
4. 請求項２に記載のディジタルフィルタ回路において、
   前記第１のフィルタ手段は、
   前記ＩＱ分離手段の出力Ｒ（ｋ）の実数部と所定の複素数係数Ｖ（ｋ）の実数部とを乗算する第５の乗算手段と、
   前記ＩＱ分離手段の出力Ｒ（ｋ）の虚数部と前記複素数係数Ｖ（ｋ）の虚数部とを乗算する第６の乗算手段と、
   前記ＩＱ分離手段の出力Ｒ（ｋ）の実数部と前記複素数係数Ｖ（ｋ）の虚数部とを乗算する第７の乗算手段と、
   前記ＩＱ分離手段の出力Ｒ（ｋ）の虚数部と前記複素数係数Ｖ（ｋ）の実数部とを乗算する第８の乗算手段と、
   前記第５の乗算手段の出力と前記第６の乗算手段の出力とを加算する第３の加算手段と、
   前記第７の乗算手段の出力と前記第８の乗算手段の出力とを加算する第４の加算手段とを備えることを特徴とするディジタルフィルタ回路。
5. 請求項２に記載のディジタルフィルタ回路において、
   前記第２のフィルタ手段は、
   前記ＩＱ分離手段の出力ｊＳ（ｋ）の実数部と所定の複素数係数Ｗ（ｋ）の実数部とを乗算する第９の乗算手段と、
   前記ＩＱ分離手段の出力ｊＳ（ｋ）の虚数部と前記複素数係数Ｗ（ｋ）の虚数部とを乗算する第１０の乗算手段と、
   前記ＩＱ分離手段の出力ｊＳ（ｋ）の実数部と前記複素数係数Ｗ（ｋ）の虚数部とを乗算する第１１の乗算手段と、
   前記ＩＱ分離手段の出力ｊＳ（ｋ）の虚数部と前記複素数係数Ｗ（ｋ）の実数部とを乗算する第１２の乗算手段と、
   前記第９の乗算手段の出力と前記第１０の乗算手段の出力とを加算する第５の加算手段と、
   前記第１１の乗算手段の出力と前記第１２の乗算手段の出力とを加算する第６の加算手段とを備えることを特徴とするディジタルフィルタ回路。
6. 請求項２に記載のディジタルフィルタ回路において、
   前記ＩＱ合成手段は、
   前記第１のフィルタ手段の出力Ｒ’（ｋ）の虚数部と所定の係数である−１とを乗算する第１３の乗算手段と、
   前記第２のフィルタ手段の出力ｊＳ’（ｋ）の実数部と所定の係数である−１とを乗算する第１４の乗算手段と、
   前記第１のフィルタ手段の出力Ｒ’（ｋ）の実数部と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の実数部とを加算する第７の加算手段と、
   前記第１のフィルタ手段の出力Ｒ’（ｋ）の虚数部と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の虚数部とを加算する第８の加算手段と、
   前記第１のフィルタ手段の出力Ｒ’（ｋ）の実数部と前記第１４の乗算手段の出力とを加算する第９の加算手段と、
   前記第１３の乗算手段の出力と前記第２のフィルタ手段の出力ｊＳ’（ｋ）の虚数部とを加算する第１０の加算手段とを備えることを特徴とするディジタルフィルタ回路。
7. 請求項２に記載のディジタルフィルタ回路において、
   前記第３のフィルタ手段は、
   前記ＩＱ合成手段の出力Ｘ’（ｋ）の実数部と所定の複素数係数Ｈ（ｋ）の実数部とを乗算する第１５の乗算手段と、
   前記ＩＱ合成手段の出力Ｘ’（ｋ）の虚数部と前記複素数係数Ｈ（ｋ）の虚数部とを乗算する第１６の乗算手段と、
   前記ＩＱ合成手段の出力Ｘ’（ｋ）の実数部と前記複素数係数Ｈ（ｋ）の虚数部とを乗算する第１７の乗算手段と、
   前記ＩＱ合成手段の出力Ｘ’（ｋ）の虚数部と前記複素数係数Ｈ（ｋ）の実数部とを乗算する第１８の乗算手段と、
   前記第１５の乗算手段の出力と前記第１６の乗算手段の出力とを加算する第１１の加算手段と、
   前記第１７の乗算手段の出力と前記第１８の乗算手段の出力とを加算する第１２の加算手段とを備えることを特徴とするディジタルフィルタ回路。
8. 時間領域の複素数信号をフーリエ変換により周波数領域の信号に変換するフーリエ変換ステップと、
   前記フーリエ変換ステップによって変換した周波数領域の信号を、前記時間領域の複素数信号の実数部に対応する第１の周波数領域の信号と前記時間領域の複素数信号の虚数部に対応する第２の周波数領域の信号とに分離するＩＱ分離ステップと、
   前記第１の周波数領域の信号に対してフィルタ処理を行う第１のフィルタステップと、
   前記第２の周波数領域の信号に対してフィルタ処理を行う第２のフィルタステップと、
   前記第１のフィルタステップによりフィルタ処理した信号と前記第２のフィルタステップによりフィルタ処理した信号とを合成して第３の周波数領域の信号を生成するＩＱ合成ステップと、
   前記第３の周波数領域の信号に対してフィルタ処理を行う第３のフィルタステップと、
   前記第３のフィルタステップによりフィルタ処理した信号を、逆フーリエ変換により時間領域の信号に変換する逆フーリエ変換ステップとを備えることを特徴とするディジタルフィルタ処理方法。
9. 請求項８に記載のディジタルフィルタ処理方法において、
   前記フーリエ変換の変換サンプル数をＮとしたとき、
   前記ＩＱ分離ステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号および前記第２の周波数領域の信号を生成するステップを含み、
   前記第１のフィルタステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１の周波数領域の信号のフィルタ処理を行うステップを含み、
   前記第２のフィルタステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第２の周波数領域の信号のフィルタ処理を行うステップを含み、
   前記ＩＱ合成ステップは、０≦ｋ≦Ｎ／２の範囲の周波数番号ｋについて前記第１のフィルタステップがフィルタ処理した信号と前記第２のフィルタステップがフィルタ処理した信号とから、０≦ｋ≦Ｎ−１の範囲の周波数番号ｋについて前記第３の周波数領域の信号を生成するステップを含むことを特徴とするディジタルフィルタ処理方法。

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