JP6714922B2

JP6714922B2 - Semiconductor device package and manufacturing method thereof

Info

Publication number: JP6714922B2
Application number: JP2016055992A
Authority: JP
Inventors: スクキム、ヨン; ジュンリー、タエク; ファリー、ビョン
Original assignee: Samsung Electro Mechanics Co Ltd
Current assignee: Samsung Electro Mechanics Co Ltd
Priority date: 2015-04-16
Filing date: 2016-03-18
Publication date: 2020-07-01
Anticipated expiration: 2036-03-18
Also published as: KR102172630B1; JP2016208014A; KR20160124323A

Description

本発明は、半導体素子パッケージ及びその製造方法に関する。 The present invention relates to a semiconductor device package and a method for manufacturing the same.

一般的に、半導体素子は、半導体工程によって製造され、集積回路が内蔵されるダイ（Ｄｉｅ）またはチップ（Ｃｈｉｐ）（以下、半導体チップとする）、及び半導体チップの入出力及び電源端子を外部と電気的に連結し、湿気や埃などの周囲環境及び機械的な衝撃から半導体チップを保護するパッケージ（Ｐａｃｋａｇｅ）からなる。 In general, a semiconductor device is manufactured by a semiconductor process, and a die or a chip (hereinafter referred to as a semiconductor chip) in which an integrated circuit is embedded, and an input/output and a power supply terminal of the semiconductor chip are externally connected. The package is a package that electrically connects and protects the semiconductor chip from ambient environment such as moisture and dust and mechanical shock.

パッケージは、半導体素子の価格、信頼性、性能などに大きな影響を及ぼす要素である。最近は、電子／通信機器の小型化、多機能化の趨勢に伴い、半導体パッケージを印刷回路基板に装着させる組み立て工程を速やか且つ正確に行うだけでなく、全体的な必要面積及び空間を最大限に減らす方向で研究及び開発されている。 The package is an element that greatly affects the price, reliability, performance, etc. of the semiconductor device. Recently, with the trend of miniaturization and multi-functionalization of electronic/communication equipment, not only can the assembly process of mounting a semiconductor package on a printed circuit board be performed quickly and accurately, but also the overall required area and space can be maximized. It is being researched and developed in a direction to reduce

このような半導体素子のパッケージは用いられる材料及び印刷回路基板に実装させる形態によってその種類が区分される。一般的に、セラミック、リードフレーム、印刷回路基板、サーキットテープまたはサーキットフィルムのような基板に半導体チップが装着され、また、半導体チップと基板が電気的に連結され、基板に外部装置と電気的に連結されることができるように入出力部材が形成される。そのうち、半導体素子のパッケージにはプラスチック（Ｐｌａｓｔｉｃ）及びセラミック（Ｃｅｒａｍｉｃ）の二種類が一般的に用いられるが、セラミックがプラスチックより価格が高いものの信頼性が高いため、次第にセラミックパッケージの利用度が高まっている。 Types of such semiconductor device packages are classified according to the materials used and the form of mounting on the printed circuit board. Generally, a semiconductor chip is mounted on a substrate such as a ceramic, a lead frame, a printed circuit board, a circuit tape or a circuit film, and the semiconductor chip and the substrate are electrically connected to each other to electrically connect an external device to the substrate. Input/output members are formed so that they can be connected. Among them, two types of plastics (Plastic) and ceramics (Ceramic) are generally used for the package of the semiconductor device. However, although ceramics are more expensive than plastics, they are highly reliable, so that the utilization of the ceramic package is gradually increased. ing.

本発明は、半導体素子パッケージ及びその製造方法に関するもので、より具体的には、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善するという技術を提供する。 The present invention relates to a semiconductor device package and a method of manufacturing the same, and more specifically, by expanding a cavity in which a semiconductor chip is embedded to expand an internal effective area, assembly is facilitated and the degree of warpage of the package is reduced. Provide the technology to improve.

一実施例による半導体素子パッケージは、半導体チップが据え付けられるベース層と、上記ベース層の上部に積層され、中心部に上記半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）が形成された壁層と、上記壁層の上部に形成されて上記キャビティを密閉させるリッド（Ｌｉｄ）と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。 A semiconductor device package according to an exemplary embodiment includes a base layer on which a semiconductor chip is mounted, a wall layer that is stacked on the base layer, and has a cavity formed at the center to house the semiconductor chip. A lid is formed on the wall layer to seal the cavity, and the wall layer has a groove formed at a lower end portion of the semiconductor chip to expand the cavity.

ここで、上記壁層の上面に金属性材料が印刷された印刷層をさらに含むことができる。 Here, a printing layer having a metallic material printed on the upper surface of the wall layer may be further included.

上記ベース層と上記壁層の界面に丸い構造の上記溝部が形成されて上記半導体チップが据え付けられる部分のキャビティを拡張させることができる。 The groove having a round structure may be formed at the interface between the base layer and the wall layer to expand the cavity where the semiconductor chip is installed.

上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層と、上記下部層のキャビティより小さいキャビティを有する上部層と、を含むことができる。 The wall layer includes a lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer, and an upper layer having a cavity smaller than the cavity of the lower layer. , Can be included.

上記ベース層及び上記壁層は複数の積層セラミックシートからなることができる。 The base layer and the wall layer may include a plurality of laminated ceramic sheets.

他の実施例による半導体素子パッケージを製造する方法は、半導体素子パッケージを製造する方法において、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、上記パッケージ本体の下部ベース層上に上記壁層を積層させて熱処理する段階と、上記キャビティに半導体チップを実装する段階と、上記壁層の上面にリッド（Ｌｉｄ）を付着して上記キャビティを密閉させる段階と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。 A method of manufacturing a semiconductor device package according to another embodiment, in the method of manufacturing a semiconductor device package, a step of processing at least a part of an upper wall layer of a package body composed of a plurality of stacked bodies to form a cavity, Stacking the wall layer on the lower base layer of the package body and heat treating it; mounting a semiconductor chip in the cavity; and attaching a lid to the upper surface of the wall layer to seal the cavity. The wall layer has a groove formed at a lower end of the semiconductor chip to expand the cavity.

ここで、上記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。 Here, the method may further include printing a metallic material on the upper surface of the wall layer to form a printed layer.

上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層、及び上記下部層のキャビティより小さいキャビティを有する上部層からなることができる。 The wall layer includes a lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer, and an upper layer having a cavity smaller than the cavity of the lower layer. Can be

上記壁層の下部層は、少なくとも一部が丸く凹んだ上記溝部が形成されて上記下部層のキャビティを拡張させることができる。 The lower layer of the wall layer may have the groove portion at least partially rounded to expand the cavity of the lower layer.

上記キャビティを形成する前に、複数のセラミックシートを積層させて上記ベース層及び上記壁層を形成する段階をさらに含むことができる。 The method may further include stacking a plurality of ceramic sheets to form the base layer and the wall layer before forming the cavity.

本発明は、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善し、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な半導体素子パッケージの製作が可能である。 According to the present invention, by expanding the cavity in which the semiconductor chip is embedded and expanding the internal effective area, the assembly is facilitated, the degree of warpage of the package is improved, the frequency change due to the external environment is small, and the ESR is low. It is possible to manufacture a semiconductor device package that smoothly transmits and receives.

一実施例による半導体素子パッケージの概略的な構造を示す断面図である。FIG. 3 is a cross-sectional view showing a schematic structure of a semiconductor device package according to an embodiment. 一実施例による半導体チップを含む半導体素子パッケージの概略的な構造を示す斜視図である。1 is a perspective view illustrating a schematic structure of a semiconductor device package including a semiconductor chip according to an exemplary embodiment. 図２の切断面を概略的に示す断面図である。It is sectional drawing which shows the cut surface of FIG. 2 schematically. 図１のＡ−Ａ'線に沿った切断面を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a cross section taken along line AA′ of FIG. 1. 図１のＢ−Ｂ'線に沿った切断面を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a cross section taken along line BB′ of FIG. 1. 他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。FIG. 6 is a cross-sectional view showing a schematic structure of a semiconductor device package according to another embodiment. さらに他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。FIG. 6 is a cross-sectional view showing a schematic structure of a semiconductor device package according to another embodiment. 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。6A to 6C are process cross-sectional views sequentially showing a method for manufacturing a semiconductor device package according to an embodiment. 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。6A to 6C are process cross-sectional views sequentially showing a method for manufacturing a semiconductor device package according to an embodiment. 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。6A to 6C are process cross-sectional views sequentially showing a method for manufacturing a semiconductor device package according to an embodiment. 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。6A to 6C are process cross-sectional views sequentially showing a method for manufacturing a semiconductor device package according to an embodiment. 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。6A to 6C are process cross-sectional views sequentially showing a method for manufacturing a semiconductor device package according to an embodiment.

以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shapes and sizes of elements in the drawings may be exaggerated for clearer description.

図１は一実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 1 is a sectional view showing a schematic structure of a semiconductor device package according to an embodiment.

図１を参照すると、半導体素子パッケージ１００は、ベース層１１０、壁層１２０、及びリッド１３０を含む。このような半導体素子パッケージ１００の構造は、表面弾性波（ＳＡＷ）素子、温度補償水晶発振器（ＴＣＸＯ）、水晶振動子、ＦＢＡＲなどのように温度、湿気、埃などのような周囲環境から影響を受ける可能性がある半導体素子に一般的に用いられる。 Referring to FIG. 1, the semiconductor device package 100 includes a base layer 110, a wall layer 120, and a lid 130. The structure of the semiconductor device package 100 as described above is affected by a surface acoustic wave (SAW) device, a temperature-compensated crystal oscillator (TCXO), a crystal oscillator, an FBAR, and the like, and an ambient environment such as temperature, humidity, and dust. It is commonly used for semiconductor devices that may be exposed.

ベース層１１０は平らに形成されて上部に半導体チップが据え付けられ、用いられる材料及び半導体チップを実装させる形態によってその種類が区分される。例えば、ベース層１１０は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成されることができる。設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（ＶｉａＨｏｌｅ）を形成して実現されることもできる。このように、ベース層１１０はセラミックシートからなることができ、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートを積層させることにより形成されることができる。 The base layer 110 is formed flat and a semiconductor chip is mounted on the base layer 110. The base layer 110 is classified according to a material used and a mounting form of the semiconductor chip. For example, the base layer 110 may be formed by forming an outer frame using a plastic epoxy resin and attaching an electrical structure such as a lead frame. It may be realized by forming electrodes and via holes for electrical connection in a plurality of ceramic sheets configured according to the design. As described above, the base layer 110 may be formed of a ceramic sheet, and may be formed by stacking a plurality of ceramic sheets having a pattern printed thereon that can be used as internal electrodes.

一方、セラミックシートは低温（８００〜１０００℃）でセラミックと金属を同時に焼成させる方法を用いた低温同時焼成セラミック（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＣｏ−ｆｉｒｅｄＣｅｒａｍｉｃｓ；ＬＴＣＣ）であってよく、このようなＬＴＣＣの場合、キャパシタ（Ｃａｐａｃｉｔｏｒ）、抵抗（Ｒｅｓｉｓｔｏｒ）、インダクタ（Ｉｎｄｕｃｔｏｒ）などの受動素子をベース層１１０の内部に形成することにより高集積化、小型軽量化を行うことができる。 Meanwhile, the ceramic sheet may be a low temperature co-fired ceramics (LTCC) using a method of simultaneously firing a ceramic and a metal at a low temperature (800 to 1000° C.). In the case of such LTCC, By forming passive elements such as a capacitor, a resistor, and an inductor inside the base layer 110, high integration and small size and weight can be achieved.

壁層１２０は、ベース層１１０の上部に積層され、中心部に半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）１４０が形成される。このとき、壁層１２０は内部にキャビティ１４０が形成された四角のリング形状であってよいが、これに制限されない。 The wall layer 120 is stacked on the base layer 110, and has a cavity 140 in which a semiconductor chip is housed at the center thereof. At this time, the wall layer 120 may have a square ring shape in which the cavity 140 is formed, but is not limited thereto.

壁層１２０は、プラスチック、エポキシ樹脂、セラミックなどの材料からなるもので、上述の通り、プラスチックまたはエポキシ樹脂を設計された所定の枠に入れて固めて基本的な形状を形成した後、ここにリードフレームのような電気的構造物を付着することによって形成されるか、設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（ＶｉａＨｏｌｅ）を形成して実現されることもできる。 The wall layer 120 is made of a material such as plastic, epoxy resin, or ceramic. As described above, the plastic layer or epoxy resin is placed in a predetermined frame and hardened to form a basic shape, and Electrodes and via holes for electrical connection are formed on a plurality of ceramic sheets formed by depositing an electrical structure such as a lead frame or configured according to the design. It can also be realized.

例えば、壁層１２０は、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートが積層されて形成されることができる。また、ＬＴＣＣ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＣｏ−ｆｉｒｅｄＣｅｒａｍｉｃ）でパッケージを構成することも可能である。 For example, the wall layer 120 may be formed by stacking a plurality of ceramic sheets having a pattern printed thereon that may be used as internal electrodes. It is also possible to configure the package with LTCC (Low Temperature Co-fired Ceramic).

壁層１２０は、材質に関係なく、内部に収納空間であるキャビティ１４０が形成される。キャビティ１４０には半導体チップがダイボンディング、ワイヤボンディング、フリップボンディングなどの接続方法によって実装される。 The wall layer 120 has a cavity 140 formed therein, which is a storage space, regardless of the material. A semiconductor chip is mounted in the cavity 140 by a connecting method such as die bonding, wire bonding or flip bonding.

このような半導体チップをキャビティ１４０内に容易に実装するために、壁層１２０の半導体チップが収納される下端部に溝部１２１が形成されてキャビティ１４０を拡張させることができる。例えば、溝部１２１は、壁層１２０の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティ１４０を拡張させることができる。一例として、丸く処理された溝部１２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができる。 In order to easily mount such a semiconductor chip in the cavity 140, a groove 121 may be formed at a lower end of the wall layer 120 in which the semiconductor chip is housed to expand the cavity 140. For example, the groove 121 can expand the cavity 140 in the portion in which the semiconductor chip is embedded by rounding the lower layer of the wall layer 120. As an example, the rounded groove 121 can be formed with a structure having a dimension of R (Radius, radius) of 0.01 to 0.02 mm.

壁層１２０は下部層及び上部層で区分されることができる。下部層にはベース層１１０上に半導体チップが実装されるようにベース層１１０の一部の領域を露出させるキャビティ１４０が形成されることができ、上部層には下部層のキャビティ１４０より小さいサイズのキャビティ１４０が形成されることができる。 The wall layer 120 may be divided into a lower layer and an upper layer. The lower layer may have a cavity 140 exposing a part of the base layer 110 so that a semiconductor chip may be mounted on the base layer 110, and the upper layer may have a size smaller than that of the lower layer cavity 140. Cavity 140 can be formed.

このように、半導体チップが実装される部分のキャビティ１４０を拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。 In this way, by expanding the cavity 140 in the portion where the semiconductor chip is mounted, the internal effective area can be expanded to facilitate the assembly of the semiconductor chip, and the electrical characteristics can be improved.

壁層１２０内に形成されたキャビティ１４０は、外部環境から半導体チップを保護するために、予め決められた水準の真空度及び密閉性が維持されなければならない。このために、壁層１２０の上面にリッド１３０を接合させて内部空間を密封させる。 The cavity 140 formed in the wall layer 120 must maintain a predetermined degree of vacuum and hermeticity to protect the semiconductor chip from the external environment. To this end, the lid 130 is bonded to the upper surface of the wall layer 120 to seal the internal space.

リッド１３０は、半導体チップを保護し、キャビティ１４０を密閉させる役割をするもので、多様な方法によって実現されることができる。 The lid 130 protects the semiconductor chip and seals the cavity 140, and may be implemented by various methods.

例えば、コバール（Ｋｏｖａｒ）素材と呼ばれる冷間圧延鋼板を設け、冷間圧延鋼板を所定の形状に成形した後、その上面及び下面をそれぞれ電解めっき層または無電解めっき層としてニッケルまたはニッケル−リンめっきを行った後、再び下部のニッケルめっき層上にＡｇ−Ｃｕめっきをさらに行ってＡｇＣｕ層を形成する方法によって実現されることができる。その他にも、コバール（Ｋｏｖａｒ）ベースにＡｕをめっきし、ＡｕＳｎ半田（Ｓｏｌｄｅｒ）を付ける方法、コバール（Ｋｏｖａｒ）ベースにＮｉをめっきし、ＳｎＰｂ半田を付ける方法、コバール（Ｋｏｖａｒ）ベースにＮｉをめっきしてリッドとして用いる方法などを用いて実現されることもできる。 For example, a cold-rolled steel sheet called Kovar material is provided, the cold-rolled steel sheet is formed into a predetermined shape, and the upper surface and the lower surface thereof are plated with nickel or nickel-phosphorus as an electrolytic plating layer or an electroless plating layer, respectively. After performing the above, it can be realized by a method of forming an AgCu layer by further performing Ag—Cu plating on the lower nickel plating layer again. In addition, a method of plating Au on a Kovar base and applying AuSn solder (Solder), a method of plating Ni on a Kovar base and a method of applying SnPb solder, and a Ni plating on a Kovar base. Then, it can be realized by using a method of using as a lid.

このような方法で実現されたリッド１３０は、壁層１２０の上面にシームシーリング、融着または溶接などによって接合され、キャビティ１４０を真空状態で密閉させるようになる。これにより、キャビティ１４０に装着された半導体チップを外部環境から保護する。 The lid 130 realized by such a method is joined to the upper surface of the wall layer 120 by seam sealing, fusion bonding, welding or the like, so that the cavity 140 is sealed in a vacuum state. This protects the semiconductor chip mounted in the cavity 140 from the external environment.

壁層１２０とリッド１３０の接合方法は、例えば、熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ａｇ、Ｎｉ、Ａｕが順に塗布されて成る融着層を形成し、リッド１３０の下面にろう付け材料（ＢｒａｚｉｎｇＭａｔｅｒｉａｌ）を壁層１２０の上面の形状のまま塗布した後、リッド１３０と壁層１２０を固定してから熱を加えることができる。これにより、ろう付け材料が溶けて壁層１２０のＡｇ、Ｎｉ、Ａｕなどと融着して堅固に結合することができる。 The method of joining the wall layer 120 and the lid 130 can be performed, for example, by a heat fusion method. In order to completely seal at the time of such heat fusion, a fusion layer formed by sequentially applying Ag, Ni, and Au is formed, and a brazing material (Brazing Material) is formed on the lower surface of the lid 130 to form the wall layer 120. After applying the same shape as the upper surface, the lid 130 and the wall layer 120 can be fixed and then heated. As a result, the brazing material can be melted and fused with Ag, Ni, Au, etc. of the wall layer 120 to be firmly bonded.

また、ろう付け（Ｂｒａｚｉｎｇ）ではなく半田付け（Ｓｏｌｄｅｒｉｎｇ）によって半導体チップを密閉させることも可能である。この場合、リッド１３０の下面に高価なＡｕＳｎなどからなるろう付け材料（ＢｒａｚｉｎｇＭａｔｅｒｉａｌ）を付着させる必要がないため費用を節減させることができ、熱処理工程を経ないため半導体素子パッケージの外部に形成される可能性がある外部電極の損傷を防止することができ、ろう付け材料の不均一な溶融によって半導体素子パッケージの気密性が不均一になることを未然に防止することもできる。 It is also possible to hermetically seal the semiconductor chip by soldering instead of brazing. In this case, since it is not necessary to attach an expensive brazing material such as AuSn to the lower surface of the lid 130, the cost can be reduced, and since the heat treatment process is not performed, it is formed outside the semiconductor device package. Therefore, it is possible to prevent the external electrodes from being damaged, and to prevent the unevenness of the airtightness of the semiconductor device package due to the uneven melting of the brazing material.

図２は一実施例による半導体チップを含む半導体素子パッケージの概略的な構造を示す斜視図である。また、図３は図２の切断面を概略的に示す断面図である。 FIG. 2 is a perspective view showing a schematic structure of a semiconductor device package including a semiconductor chip according to an embodiment. Further, FIG. 3 is a sectional view schematically showing the cross section of FIG.

図２及び図３を参照すると、半導体素子パッケージ１００は、半導体チップ１５０を収納することができるように段差が形成され、外部との電気的連結のための導電性パターンが形成されたパッケージ本体１１０、１２０、パッケージ本体１１０、１２０の内部に形成された収納空間に装着されて電気的に連結される半導体チップ１５０、及び半導体チップ１５０が位置する空間を密閉させるために、パッケージ本体１１０、１２０の上部に接合されるリッド１３０からなる。 Referring to FIGS. 2 and 3, the semiconductor device package 100 includes a package body 110 having a step so that the semiconductor chip 150 can be housed therein and a conductive pattern for electrical connection with the outside. , 120, the semiconductor chip 150 mounted and electrically connected to the storage space formed inside the package bodies 110, 120, and the package body 110, 120 for sealing the space in which the semiconductor chip 150 is located. The lid 130 is joined to the upper portion.

ここで、パッケージ本体１１０、１２０は、半導体チップ１５０が据え付けられるベース層１１０と、ベース層１１０の上部に積層され、中心部に半導体チップ１５０が収納されるキャビティ１４０が形成される壁層１２０と、を含む。 Here, the package bodies 110 and 120 include a base layer 110 on which the semiconductor chip 150 is mounted, and a wall layer 120 that is stacked on the base layer 110 and has a cavity 140 formed in the center thereof to house the semiconductor chip 150. ,including.

壁層１２０の上面にはリッド１３０と接合される接合部１６０が形成されることができる。 A joint part 160 that is joined to the lid 130 may be formed on the upper surface of the wall layer 120.

また、壁層１２０の上面には金属性材料が印刷された印刷層が形成されることができる。 In addition, a printed layer on which a metallic material is printed may be formed on the upper surface of the wall layer 120.

このように、半導体素子パッケージのパッド上に半導体チップの実装空間またはリッドとの接合面積を十分に確保することにより、組み立て工程が円滑になり、気密性が高く、熱衝撃に強く、高温耐湿特性に優れた信頼性が高いパッケージの製作が可能である。 In this way, by sufficiently securing the mounting space of the semiconductor chip or the bonding area with the lid on the pad of the semiconductor device package, the assembly process is smooth, the airtightness is high, the heat shock resistance is high, and the high temperature and humidity resistance property is high. It is possible to manufacture excellent and highly reliable packages.

図４は図１のＡ−Ａ'線に沿った切断面を概略的に示す断面図であり、図５は図１のＢ−Ｂ'線に沿った切断面を概略的に示す断面図である。 4 is a cross-sectional view schematically showing a cut surface taken along line AA′ of FIG. 1, and FIG. 5 is a cross-sectional view schematically showing a cut surface taken along line BB′ of FIG. is there.

図４に示されているように、例えば、図１のＡ−Ａ'線に沿った切断面において接合部とキャビティの内部有効面積との構成比をＬ１／Ｌ２＝１．２４、Ｗ１／Ｗ２＝１．３４になるように設定することができる。 As shown in FIG. 4, for example, in the cut surface along the line AA′ in FIG. 1, the composition ratio of the joint portion and the internal effective area of the cavity is L1/L2=1.24, W1/W2. It can be set so that =1.34.

しかし、半導体チップが実装されるキャビティの下部を上述の通り構成する場合、平坦度不良、大きな寸法偏差、工程制御の難しさによるリッドとの接合整列の問題を誘発しかねない。また、半導体チップを搭載するための内部有効空間が不足して半導体チップの整列が困難であり、周波数の散布が大きく、ＥＳＲが高く発生するため、電気的特性に対する品質不良がともに発生する可能性がある。 However, when the lower part of the cavity in which the semiconductor chip is mounted is configured as described above, problems such as poor flatness, large dimensional deviation, and bonding alignment with the lid due to difficulty in process control may be caused. In addition, since the internal effective space for mounting the semiconductor chip is insufficient, it is difficult to align the semiconductor chips, the frequency is widely scattered, and the ESR is high, which may result in poor electrical characteristics. There is.

これを解決するために、半導体チップが実装されるキャビティの下部の面積を拡張させることができる。例えば、接合部を含む内部有効面積は、Ｌ方向（Ｌｅｎｇｔｈ）の構成比をＬ１／Ｌ２＝１．１５〜１．２０に設定し、Ｗ方向（Ｗｉｄｔｈ）の構成比をＷ１／Ｗ２＝１．２５〜１．３０に設定することができる。 To solve this, the area of the lower part of the cavity in which the semiconductor chip is mounted can be expanded. For example, for the internal effective area including the joint portion, the composition ratio in the L direction (Length) is set to L1/L2=1.15 to 1.20, and the composition ratio in the W direction (Width) is W1/W2=1. It can be set to 25 to 1.30.

このように、パッケージの壁層１２０は、半導体チップが収納される下端部（即ち、ベース層１１０との界面）に溝部を形成してキャビティを拡張させることができる。例えば、溝部は、壁層１２０の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティを拡張させることができる。 In this way, the wall layer 120 of the package can form a groove at the lower end portion (that is, the interface with the base layer 110) in which the semiconductor chip is housed to expand the cavity. For example, the groove portion can expand the cavity of the portion in which the semiconductor chip is embedded by rounding the lower layer of the wall layer 120.

したがって、半導体チップが実装される部分のキャビティを拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。また、セラミックパッケージへのリッドの組立時に組み立て工程及び整列が容易になるため工程収率を向上させることができる。 Therefore, by expanding the cavity of the portion on which the semiconductor chip is mounted, it is possible to expand the internal effective area, facilitate the assembly of the semiconductor chip, and improve the electrical characteristics. Further, the assembly process and the alignment are facilitated when assembling the lid to the ceramic package, so that the process yield can be improved.

図６は他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 6 is a sectional view showing a schematic structure of a semiconductor device package according to another embodiment.

図６を参照すると、半導体素子パッケージ２００は、上述の通り、ベース層２１０、壁層２２０、及びリッド２３０を含む。ここで、半導体素子パッケージ２００の各ベース層２１０及び壁層２２０の厚さ、及び内部有効面積を変更して物理的特性及び電気的特性を改善させることができる。 Referring to FIG. 6, the semiconductor device package 200 includes the base layer 210, the wall layer 220, and the lid 230, as described above. Here, the physical characteristics and the electrical characteristics can be improved by changing the thickness of each base layer 210 and the wall layer 220 of the semiconductor device package 200 and the internal effective area.

例えば、図６及び図７に示されているように、壁層２２０と半導体チップが搭載されるベース層２１０の厚さの比を従来のｔ１／ｔ２＝１．３３〜１．４０程度からｔ１／ｔ２＝１．２〜１．０になるように変更することができる。 For example, as shown in FIGS. 6 and 7, the ratio of the thickness of the wall layer 220 to the thickness of the base layer 210 on which the semiconductor chip is mounted is changed from the conventional t1/t2=1.33 to 1.40 to t1. It can be changed so that /t2=1.2 to 1.0.

さらに、図６に示されているように、半導体チップが搭載される部分とパッケージの壁層２２０との間隔をより広く確保して電気的特性を向上させることができる。例えば、キャビティ２４０とベース層２１０の界面に丸い（Ｒｏｕｎｄｉｎｇ）構造の溝部２２１を形成することにより内部有効空間を効率的に確保することができる。一例として、丸く処理された溝部２２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができる。しかし、溝部２２１の形状及び寸法はこれに制限されない。 Further, as shown in FIG. 6, it is possible to secure a wider space between the portion on which the semiconductor chip is mounted and the wall layer 220 of the package to improve the electrical characteristics. For example, the internal effective space can be efficiently secured by forming the groove 221 having a rounding structure at the interface between the cavity 240 and the base layer 210. As an example, the rounded groove portion 221 can be formed in a structure having a dimension of R (Radius, radius) of 0.01 to 0.02 mm. However, the shape and size of the groove 221 are not limited to this.

このように、半導体素子パッケージ２００の厚さ及び内部有効面積を変更して物理的特性を変更することにより、パッケージの反り（Ｗａｒｐａｇｅ）程度を改善させて平坦度が良くなる。また、寸法精度（寸法偏差）による組立不良を改善させることができる。 As described above, by changing the physical characteristics by changing the thickness and the internal effective area of the semiconductor device package 200, the degree of warpage of the package is improved and the flatness is improved. In addition, it is possible to improve defective assembly due to dimensional accuracy (dimensional deviation).

図７はさらに他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 7 is a sectional view showing a schematic structure of a semiconductor device package according to another embodiment.

図７を参照すると、半導体素子パッケージ３００は、上述の通り、ベース層３１０、壁層３２０、及びリッド３３０を含む。ここで、半導体素子パッケージ３００は、壁層３２０の上部及び下部のキャビティ３４０のサイズが同一に構成され、ベース層３１０と壁層３２０の厚さの比を変更してパッケージの平坦度を改善させることができる。 Referring to FIG. 7, the semiconductor device package 300 includes the base layer 310, the wall layer 320, and the lid 330, as described above. In the semiconductor device package 300, the upper and lower cavities 340 of the wall layer 320 have the same size, and the flatness of the package is improved by changing the thickness ratio of the base layer 310 and the wall layer 320. be able to.

例えば、ベース層３１０の厚さｔ１を０．１５２ｍｍ、壁層３２０の厚さｔ２を０．１２８ｍｍに形成して、厚さの比をｔ１／ｔ２＝１．１８に設定することができる。このようなパッケージ構造に対する焼成後のパッケージの平坦度は２．２３μｍであるため、従来に比べて反り程度が約３倍程度改善するという効果がある。 For example, the thickness t1 of the base layer 310 may be 0.152 mm, the thickness t2 of the wall layer 320 may be 0.128 mm, and the thickness ratio may be set to t1/t2=1.18. Since the flatness of the package after firing with respect to such a package structure is 2.23 μm, there is an effect that the degree of warpage is improved by about 3 times as compared with the conventional one.

一方、電気的特性の場合は、半導体素子パッケージ３００の内部において半導体チップを搭載することができる内部有効面積が広いため、半導体チップの整列及び搭載時の正確度を確保することができる。また、半導体素子パッケージ３００のベース層３１０と半導体チップの接合力を向上させることができる。 On the other hand, in the case of electrical characteristics, since the internal effective area in which the semiconductor chip can be mounted is large inside the semiconductor element package 300, it is possible to ensure the accuracy of alignment and mounting of the semiconductor chip. Also, the bonding force between the base layer 310 of the semiconductor device package 300 and the semiconductor chip can be improved.

例えば、このように組み立てられたＸ−Ｔａｌの周波数偏差の散布の減少による設計値に対する周波数の発振正確性が良くなる。また、半導体チップが実装される接着部と半導体チップとの間隔（Ｇａｐ）が十分に確保されることにより、間隔が狭くなって発生する短絡（Ｓｈｏｒｔ）及び等価直列抵抗（ＥｑｕｉｖａｌｅｎｔＳｅｒｉａｌＲｅｓｉｓｔａｎｃｅ；ＥＳＲ）が低く形成される。これにより、Ｘ−Ｔａｌ製品の重要な電気的特性である周波数偏差、等価直列抵抗を低くする構造の効果をもたらすことができる。 For example, the oscillation accuracy of the frequency with respect to the design value is improved by reducing the dispersion of the frequency deviation of the X-Tal thus assembled. In addition, a short circuit (Short) and an Equivalent Series Resistance (ESR), which are generated when the gap (Gap) between the adhesive portion on which the semiconductor chip is mounted and the semiconductor chip is sufficiently secured, are narrowed. Is formed low. As a result, it is possible to bring about the effect of a structure that lowers the frequency deviation and the equivalent series resistance, which are important electrical characteristics of the X-Tal product.

以下では、周波数偏差の効果及び等価直列抵抗の効果について具体的に説明する。 The effect of frequency deviation and the effect of equivalent series resistance will be specifically described below.

本発明による半導体素子パッケージのパネルでブレークイン（ｂｒｅａｋｉｎ）後の個別のチップの外観は、所望する寸法の形態で製作することができるため寸法精度の不良が解消されることができる。また、半導体素子パッケージに対する周波数の測定時に周波数の散布（標準偏差）が大きく改善する。 The appearance of individual chips after break-in in the panel of the semiconductor device package according to the present invention can be manufactured in a shape of a desired size, so that the dimensional accuracy can be eliminated. Further, the frequency dispersion (standard deviation) is greatly improved when the frequency is measured for the semiconductor device package.

さらに、本発明による半導体素子パッケージは、ＥＳＲが低いため、ＲＦチップ及びその他の送受信に必要な信号を伝達する場合、基準信号を歪曲または損失することなく伝達することができる。 Further, since the semiconductor device package according to the present invention has a low ESR, the reference signal can be transmitted without distortion or loss when transmitting the RF chip and other signals required for transmission and reception.

以下、一実施形態による半導体素子パッケージを製造する方法を一つの実施例を通じて詳細に説明する。 Hereinafter, a method of manufacturing a semiconductor device package according to an embodiment will be described in detail with reference to an embodiment.

図８から図１２は一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 8 to 12 are process cross-sectional views sequentially showing a method of manufacturing a semiconductor device package according to an embodiment.

図８から図１２を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、パッケージ本体の下部ベース層上に壁層を積層させて熱処理する段階と、キャビティに半導体チップを実装する段階と、壁層の上面にリッド（Ｌｉｄ）を付着してキャビティを密閉させる段階と、を含み、壁層は、半導体チップが収納される下端部に溝部１２１が形成されてキャビティを拡張させる。 Referring to FIGS. 8 to 12, a method of manufacturing a semiconductor device package according to an exemplary embodiment includes a step of processing at least a part of an upper wall layer of a package body including a plurality of stacks to form a cavity, and Stacking a wall layer on the lower base layer of the main body and heat-treating, mounting a semiconductor chip in the cavity, and attaching a lid to the upper surface of the wall layer to seal the cavity. In the wall layer, a groove 121 is formed at a lower end portion in which the semiconductor chip is housed to expand the cavity.

ここで、壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。 Here, the method may further include printing a metallic material on the upper surface of the wall layer to form a printed layer.

このような実施例によれば、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易になり、パッケージの反り程度が改善する。また、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な半導体素子パッケージの製作が可能となる。 According to such an embodiment, by expanding the cavity in which the semiconductor chip is incorporated and expanding the internal effective area, the assembly is facilitated and the degree of warpage of the package is improved. In addition, since the change in frequency due to the external environment is small and the ESR is low, it is possible to manufacture a semiconductor device package in which transmission and reception are smooth.

以下では、図８から図１２を参照して本実施例の各工程についてより詳細に説明する。 Hereinafter, each step of this embodiment will be described in more detail with reference to FIGS. 8 to 12.

まず、図８を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層１２０の少なくとも一部を加工してキャビティ１４０を形成する。 First, referring to FIG. 8, in a method of manufacturing a semiconductor device package according to an exemplary embodiment, a cavity 140 is formed by processing at least a portion of an upper wall layer 120 of a package body including a plurality of stacked bodies.

壁層１２０は、ベース層１１０上に半導体チップ１５０が実装されるようにベース層１１０の一部の領域を露出させるキャビティ１４０を有する下部層、及び下部層のキャビティ１４０より小さいキャビティ１４０を有する上部層からなることができる。 The wall layer 120 has a lower layer having a cavity 140 exposing a part of the base layer 110 so that the semiconductor chip 150 may be mounted on the base layer 110, and an upper portion having a cavity 140 smaller than the lower layer cavity 140. It can consist of layers.

このような壁層１２０は、半導体チップ１５０が収納される下端部に溝部１２１が形成されてキャビティ１４０を拡張させる。例えば、壁層１２０の下部層は、少なくとも一部が丸く凹んだ溝部１２１が形成されて下部層のキャビティ１４０を拡張させることができる。一例として、丸く処理された溝部１２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができるが、溝部１２１の形状及び寸法はこれに制限されない。 In the wall layer 120, the groove 121 is formed at the lower end of the semiconductor chip 150 to expand the cavity 140. For example, the lower layer of the wall layer 120 may have a groove 121 at least partially rounded to expand the cavity 140 of the lower layer. As an example, the rounded groove 121 can be formed in a structure having a size of R (Radius, radius) of 0.01 to 0.02 mm, but the shape and size of the groove 121 are not limited thereto.

一方、壁層１２０にキャビティ１４０を形成する前に、複数のセラミックシートを積層させてベース層１１０及び壁層１２０をそれぞれ形成することができる。例えば、ベース層１１０及び壁層１２０は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成することができる。設計に応じてそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（ＶｉａＨｏｌｅ）を形成して実現することもできる。 Meanwhile, before forming the cavity 140 in the wall layer 120, a plurality of ceramic sheets may be laminated to form the base layer 110 and the wall layer 120, respectively. For example, the base layer 110 and the wall layer 120 may be formed by forming an outer frame using a plastic epoxy resin or the like and attaching an electrical structure such as a lead frame. It may be realized by forming electrodes and via holes for electrical connection in a plurality of ceramic sheets configured according to the design.

図９を参照すると、パッケージ本体の下部ベース層１１０上に壁層１２０を積層させた後、熱処理してベース層１１０と壁層１２０を結合させる。 Referring to FIG. 9, after the wall layer 120 is stacked on the lower base layer 110 of the package body, heat treatment is performed to bond the base layer 110 and the wall layer 120.

その後、図１０に示されているように、パッケージ本体の内部に形成されたキャビティ１４０に半導体チップ１５０を実装する。これは、半導体チップ１５０を壁層１２０のキャビティ１４０に実装させるもので、ベース層１１０の開かれた上部面に付着することによりキャビティ１４０を実装させることができる。 Then, as shown in FIG. 10, the semiconductor chip 150 is mounted in the cavity 140 formed inside the package body. This is to mount the semiconductor chip 150 in the cavity 140 of the wall layer 120, and the cavity 140 can be mounted by being attached to the open upper surface of the base layer 110.

図１１を参照すると、壁層１２０の上面にリッド（Ｌｉｄ）１３０を付着してキャビティ１４０を密閉させる。リッド１３０は、壁層１２０の上面にシームシーリング、融着または溶接などによって接合され、キャビティ１４０を真空状態で密閉させる。これにより、キャビティ１４０に装着された半導体チップを外部環境から保護することができる。 Referring to FIG. 11, a lid 130 is attached to the upper surface of the wall layer 120 to seal the cavity 140. The lid 130 is bonded to the upper surface of the wall layer 120 by seam sealing, fusion bonding, welding or the like, and seals the cavity 140 in a vacuum state. As a result, the semiconductor chip mounted in the cavity 140 can be protected from the external environment.

例えば、壁層１２０とリッド１３０の接合は熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ａｇ、Ｎｉ、Ａｕを順に塗布して融着層を形成し、リッド１３０の下面にろう付け材料（ＢｒａｚｉｎｇＭａｔｅｒｉａｌ）を壁層１２０の上面の形状のまま塗布することができる。次に、リッド１３０及び壁層１２０を固定した後、熱を加えることにより壁層１２０とリッド１３０を接合することができる。 For example, the wall layer 120 and the lid 130 may be joined by a heat fusion method. In order to completely seal at the time of such heat fusion, Ag, Ni, and Au are applied in order to form a fusion layer, and a brazing material (Brazing Material) is provided on the lower surface of the lid 130 and an upper surface of the wall layer 120. It can be applied as it is. Next, after fixing the lid 130 and the wall layer 120, the wall layer 120 and the lid 130 can be joined by applying heat.

このとき、ろう付け材料が溶けて壁層１２０のＡｇ、Ｎｉ、Ａｕなどと融着して堅固に結合することができる。 At this time, the brazing material can be melted and fused with Ag, Ni, Au, etc. of the wall layer 120 to be firmly bonded.

一方、壁層１２０の上面に金属性材料を印刷して印刷層を形成することもできる。 Meanwhile, a printed material may be formed by printing a metallic material on the upper surface of the wall layer 120.

これにより、図１２に示されているように半導体素子パッケージ１００が完成することができる。 As a result, the semiconductor device package 100 can be completed as shown in FIG.

本発明によれば、セラミック基板またはパッケージの反り現象の発生が少なく、均一な平坦度が確保された基板の製作が可能となる。また、多様なキャビティ構造のセラミックパッケージの製作が可能となる。 According to the present invention, it is possible to manufacture a substrate in which the warpage phenomenon of the ceramic substrate or the package is small and uniform flatness is secured. Further, it is possible to manufacture ceramic packages having various cavity structures.

また、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な超小型、ローファイル（ｌｏｗｆｉｌｅ）の寸法精度が確保されることができるキャビティを有する半導体素子パッケージの製作が可能である。 In addition, since there is little frequency change due to the external environment and the ESR is low, it is possible to manufacture a semiconductor device package having a cavity that allows smooth transmission/reception and dimensional accuracy of a low file. is there.

以上、本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。 Although the embodiments of the present invention have been described in detail above, the scope of rights of the present invention is not limited thereto, and various modifications and modifications are possible within the scope not departing from the technical idea of the present invention described in the claims. Variations are apparent to those of ordinary skill in the art.

１００半導体素子パッケージ
１１０ベース層
１２０壁層
１２１溝部
１３０リッド
１４０キャビティ
１５０半導体チップ
１６０接合部 100 Semiconductor Element Package 110 Base Layer 120 Wall Layer 121 Groove 130 Lid 140 Cavity 150 Semiconductor Chip 160 Joint

Claims

半導体素子パッケージにおいて、
半導体チップが据え付けられるベース層と、
前記ベース層の上部に積層され、中心部に前記半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）が形成された壁層と、
前記壁層の上部に形成されて前記キャビティを密閉させるリッド（Ｌｉｄ）と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
Ｌ１を第１方向における前記壁層の外側面の間の最も長い長さ、Ｌ２を前記第１方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、Ｗ１を前記第１方向と垂直な第２方向における前記壁層の外側面の間の最も長い長さ、及びＷ２を前記第２方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
Ｌ１／Ｌ２は１．１５〜１．２０であり、Ｗ１／Ｗ２は１．２５〜１．３０である、
半導体素子パッケージ。 In the semiconductor device package,
A base layer on which a semiconductor chip is mounted,
A wall layer laminated on the base layer and having a cavity formed in the center for accommodating the semiconductor chip;
A lid formed on the wall layer to seal the cavity;
The wall layer has a groove formed at a lower end portion in which the semiconductor chip is housed to expand the cavity ,
The groove is formed at the interface between the base layer and the wall layer to expand the cavity of the portion where the semiconductor chip is installed,
The thickness of the region of the wall layer where the groove is formed is smaller than the thickness of the remaining region of the wall layer,
On the plane of the region where the groove portion of the wall layer is formed,
L1 is the longest length between the outer surfaces of the wall layers in the first direction, L2 is the longest length between the inner surfaces of the wall layer in the groove in the first direction, and W1 is the first length. When the longest length between the outer surfaces of the wall layer in the second direction perpendicular to the direction, and W2 is the longest length between the inner surface of the wall layer in the groove in the second direction,
L1/L2 is 1.15 to 1.20, W1/W2 is 1.25 to 1.30,
Semiconductor device package.

前記壁層の上面に金属性材料が印刷された印刷層をさらに含む、請求項１に記載の半導体素子パッケージ。 The semiconductor device package of claim 1, further comprising a printed layer having a metallic material printed on an upper surface of the wall layer.

前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項１または２に記載の半導体素子パッケージ。 The semiconductor device package according to claim 1, wherein the groove having a round structure is formed at an interface between the base layer and the wall layer to expand a cavity of a portion where the semiconductor chip is installed.

前記壁層は、
前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層と、
前記下部層のキャビティより小さいキャビティを有する上部層と、を含む、請求項１から３のいずれか１項に記載の半導体素子パッケージ。 The wall layer is
A lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer;
The semiconductor device package according to claim 1, further comprising an upper layer having a cavity smaller than that of the lower layer.

前記ベース層及び前記壁層は、複数の積層セラミックシートからなる、請求項１から４のいずれか１項に記載の半導体素子パッケージ。 The semiconductor device package according to claim 1, wherein the base layer and the wall layer are formed of a plurality of laminated ceramic sheets.

半導体素子パッケージを製造する方法において、
複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、
前記パッケージ本体の下部ベース層上に前記壁層を積層させて熱処理する段階と、
前記キャビティに半導体チップを実装する段階と、
前記壁層の上面にリッド（Ｌｉｄ）を付着して前記キャビティを密閉させる段階と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
Ｌ１を第１方向における前記壁層の外側面の間の最も長い長さ、Ｌ２を前記第１方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、Ｗ１を前記第１方向と垂直な第２方向における前記壁層の外側面の間の最も長い長さ、及びＷ２を前記第２方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
Ｌ１／Ｌ２は１．１５〜１．２０であり、Ｗ１／Ｗ２は１．２５〜１．３０である、
半導体素子パッケージの製造方法。 In the method of manufacturing a semiconductor device package,
Forming a cavity by processing at least a part of an upper wall layer of a package body composed of a plurality of laminated bodies;
Stacking the wall layer on the lower base layer of the package body and heat-treating,
Mounting a semiconductor chip in the cavity,
Attaching a lid to the upper surface of the wall layer to seal the cavity;
The wall layer has a groove formed at a lower end portion in which the semiconductor chip is housed to expand the cavity ,
The groove is formed at the interface between the base layer and the wall layer to expand the cavity of the portion where the semiconductor chip is installed,
The thickness of the region of the wall layer where the groove is formed is smaller than the thickness of the remaining region of the wall layer,
On the plane of the region where the groove portion of the wall layer is formed,
L1 is the longest length between the outer surfaces of the wall layers in the first direction, L2 is the longest length between the inner surfaces of the wall layer in the groove in the first direction, and W1 is the first length. When the longest length between the outer surfaces of the wall layer in the second direction perpendicular to the direction, and W2 is the longest length between the inner surface of the wall layer in the groove in the second direction,
L1/L2 is 1.15 to 1.20, W1/W2 is 1.25 to 1.30,
Manufacturing method of semiconductor device package.

前記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含む、請求項６に記載の半導体素子パッケージの製造方法。 The method of claim 6, further comprising printing a metallic material on the upper surface of the wall layer to form a printed layer.

前記壁層は、前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層、及び前記下部層のキャビティより小さいキャビティを有する上部層からなる、請求項６または７に記載の半導体素子パッケージの製造方法。 The wall layer includes a lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer, and an upper layer having a cavity smaller than the cavity of the lower layer. 8. The method for manufacturing a semiconductor device package according to claim 6 or 7.

前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項６から８のいずれか１項に記載の半導体素子パッケージの製造方法。 9. The semiconductor device package according to claim 6, wherein the groove having a round structure is formed at an interface between the base layer and the wall layer to expand a cavity of a portion where the semiconductor chip is installed. Method.

前記キャビティを形成する前に、複数のセラミックシートを積層させて前記ベース層及び前記壁層を形成する段階をさらに含む、請求項６から９のいずれか１項に記載の半導体素子パッケージの製造方法。 The method of manufacturing a semiconductor device package according to claim 6, further comprising stacking a plurality of ceramic sheets to form the base layer and the wall layer before forming the cavity. ..