JP6714922B2 - Semiconductor device package and manufacturing method thereof - Google Patents
Semiconductor device package and manufacturing method thereof Download PDFInfo
- Publication number
- JP6714922B2 JP6714922B2 JP2016055992A JP2016055992A JP6714922B2 JP 6714922 B2 JP6714922 B2 JP 6714922B2 JP 2016055992 A JP2016055992 A JP 2016055992A JP 2016055992 A JP2016055992 A JP 2016055992A JP 6714922 B2 JP6714922 B2 JP 6714922B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- cavity
- wall layer
- semiconductor chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 134
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000000034 method Methods 0.000 claims description 34
- 239000000919 ceramic Substances 0.000 claims description 24
- 239000007769 metal material Substances 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 238000005219 brazing Methods 0.000 description 9
- 239000004033 plastic Substances 0.000 description 7
- 229920003023 plastic Polymers 0.000 description 7
- 230000004927 fusion Effects 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910000833 kovar Inorganic materials 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000010960 cold rolled steel Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007500 overflow downdraw method Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 238000012369 In process control Methods 0.000 description 1
- 229910007116 SnPb Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Images
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
本発明は、半導体素子パッケージ及びその製造方法に関する。 The present invention relates to a semiconductor device package and a method for manufacturing the same.
一般的に、半導体素子は、半導体工程によって製造され、集積回路が内蔵されるダイ(Die)またはチップ(Chip)(以下、半導体チップとする)、及び半導体チップの入出力及び電源端子を外部と電気的に連結し、湿気や埃などの周囲環境及び機械的な衝撃から半導体チップを保護するパッケージ(Package)からなる。 In general, a semiconductor device is manufactured by a semiconductor process, and a die or a chip (hereinafter referred to as a semiconductor chip) in which an integrated circuit is embedded, and an input/output and a power supply terminal of the semiconductor chip are externally connected. The package is a package that electrically connects and protects the semiconductor chip from ambient environment such as moisture and dust and mechanical shock.
パッケージは、半導体素子の価格、信頼性、性能などに大きな影響を及ぼす要素である。最近は、電子/通信機器の小型化、多機能化の趨勢に伴い、半導体パッケージを印刷回路基板に装着させる組み立て工程を速やか且つ正確に行うだけでなく、全体的な必要面積及び空間を最大限に減らす方向で研究及び開発されている。 The package is an element that greatly affects the price, reliability, performance, etc. of the semiconductor device. Recently, with the trend of miniaturization and multi-functionalization of electronic/communication equipment, not only can the assembly process of mounting a semiconductor package on a printed circuit board be performed quickly and accurately, but also the overall required area and space can be maximized. It is being researched and developed in a direction to reduce
このような半導体素子のパッケージは用いられる材料及び印刷回路基板に実装させる形態によってその種類が区分される。一般的に、セラミック、リードフレーム、印刷回路基板、サーキットテープまたはサーキットフィルムのような基板に半導体チップが装着され、また、半導体チップと基板が電気的に連結され、基板に外部装置と電気的に連結されることができるように入出力部材が形成される。そのうち、半導体素子のパッケージにはプラスチック(Plastic)及びセラミック(Ceramic)の二種類が一般的に用いられるが、セラミックがプラスチックより価格が高いものの信頼性が高いため、次第にセラミックパッケージの利用度が高まっている。 Types of such semiconductor device packages are classified according to the materials used and the form of mounting on the printed circuit board. Generally, a semiconductor chip is mounted on a substrate such as a ceramic, a lead frame, a printed circuit board, a circuit tape or a circuit film, and the semiconductor chip and the substrate are electrically connected to each other to electrically connect an external device to the substrate. Input/output members are formed so that they can be connected. Among them, two types of plastics (Plastic) and ceramics (Ceramic) are generally used for the package of the semiconductor device. However, although ceramics are more expensive than plastics, they are highly reliable, so that the utilization of the ceramic package is gradually increased. ing.
本発明は、半導体素子パッケージ及びその製造方法に関するもので、より具体的には、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善するという技術を提供する。 The present invention relates to a semiconductor device package and a method of manufacturing the same, and more specifically, by expanding a cavity in which a semiconductor chip is embedded to expand an internal effective area, assembly is facilitated and the degree of warpage of the package is reduced. Provide the technology to improve.
一実施例による半導体素子パッケージは、半導体チップが据え付けられるベース層と、上記ベース層の上部に積層され、中心部に上記半導体チップが収納されるキャビティ(Cavity)が形成された壁層と、上記壁層の上部に形成されて上記キャビティを密閉させるリッド(Lid)と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。 A semiconductor device package according to an exemplary embodiment includes a base layer on which a semiconductor chip is mounted, a wall layer that is stacked on the base layer, and has a cavity formed at the center to house the semiconductor chip. A lid is formed on the wall layer to seal the cavity, and the wall layer has a groove formed at a lower end portion of the semiconductor chip to expand the cavity.
ここで、上記壁層の上面に金属性材料が印刷された印刷層をさらに含むことができる。 Here, a printing layer having a metallic material printed on the upper surface of the wall layer may be further included.
上記ベース層と上記壁層の界面に丸い構造の上記溝部が形成されて上記半導体チップが据え付けられる部分のキャビティを拡張させることができる。 The groove having a round structure may be formed at the interface between the base layer and the wall layer to expand the cavity where the semiconductor chip is installed.
上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層と、上記下部層のキャビティより小さいキャビティを有する上部層と、を含むことができる。 The wall layer includes a lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer, and an upper layer having a cavity smaller than the cavity of the lower layer. , Can be included.
上記ベース層及び上記壁層は複数の積層セラミックシートからなることができる。 The base layer and the wall layer may include a plurality of laminated ceramic sheets.
他の実施例による半導体素子パッケージを製造する方法は、半導体素子パッケージを製造する方法において、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、上記パッケージ本体の下部ベース層上に上記壁層を積層させて熱処理する段階と、上記キャビティに半導体チップを実装する段階と、上記壁層の上面にリッド(Lid)を付着して上記キャビティを密閉させる段階と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。 A method of manufacturing a semiconductor device package according to another embodiment, in the method of manufacturing a semiconductor device package, a step of processing at least a part of an upper wall layer of a package body composed of a plurality of stacked bodies to form a cavity, Stacking the wall layer on the lower base layer of the package body and heat treating it; mounting a semiconductor chip in the cavity; and attaching a lid to the upper surface of the wall layer to seal the cavity. The wall layer has a groove formed at a lower end of the semiconductor chip to expand the cavity.
ここで、上記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。 Here, the method may further include printing a metallic material on the upper surface of the wall layer to form a printed layer.
上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層、及び上記下部層のキャビティより小さいキャビティを有する上部層からなることができる。 The wall layer includes a lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer, and an upper layer having a cavity smaller than the cavity of the lower layer. Can be
上記壁層の下部層は、少なくとも一部が丸く凹んだ上記溝部が形成されて上記下部層のキャビティを拡張させることができる。 The lower layer of the wall layer may have the groove portion at least partially rounded to expand the cavity of the lower layer.
上記キャビティを形成する前に、複数のセラミックシートを積層させて上記ベース層及び上記壁層を形成する段階をさらに含むことができる。 The method may further include stacking a plurality of ceramic sheets to form the base layer and the wall layer before forming the cavity.
本発明は、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善し、外部環境による周波数の変化が少なく、ESRが低いため、送受信が円滑な半導体素子パッケージの製作が可能である。 According to the present invention, by expanding the cavity in which the semiconductor chip is embedded and expanding the internal effective area, the assembly is facilitated, the degree of warpage of the package is improved, the frequency change due to the external environment is small, and the ESR is low. It is possible to manufacture a semiconductor device package that smoothly transmits and receives.
以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shapes and sizes of elements in the drawings may be exaggerated for clearer description.
図1は一実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 1 is a sectional view showing a schematic structure of a semiconductor device package according to an embodiment.
図1を参照すると、半導体素子パッケージ100は、ベース層110、壁層120、及びリッド130を含む。このような半導体素子パッケージ100の構造は、表面弾性波(SAW)素子、温度補償水晶発振器(TCXO)、水晶振動子、FBARなどのように温度、湿気、埃などのような周囲環境から影響を受ける可能性がある半導体素子に一般的に用いられる。
Referring to FIG. 1, the
ベース層110は平らに形成されて上部に半導体チップが据え付けられ、用いられる材料及び半導体チップを実装させる形態によってその種類が区分される。例えば、ベース層110は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成されることができる。設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔(Via Hole)を形成して実現されることもできる。このように、ベース層110はセラミックシートからなることができ、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートを積層させることにより形成されることができる。
The
一方、セラミックシートは低温(800〜1000℃)でセラミックと金属を同時に焼成させる方法を用いた低温同時焼成セラミック(Low Temperature Co−fired Ceramics;LTCC)であってよく、このようなLTCCの場合、キャパシタ(Capacitor)、抵抗(Resistor)、インダクタ(Inductor)などの受動素子をベース層110の内部に形成することにより高集積化、小型軽量化を行うことができる。
Meanwhile, the ceramic sheet may be a low temperature co-fired ceramics (LTCC) using a method of simultaneously firing a ceramic and a metal at a low temperature (800 to 1000° C.). In the case of such LTCC, By forming passive elements such as a capacitor, a resistor, and an inductor inside the
壁層120は、ベース層110の上部に積層され、中心部に半導体チップが収納されるキャビティ(Cavity)140が形成される。このとき、壁層120は内部にキャビティ140が形成された四角のリング形状であってよいが、これに制限されない。
The
壁層120は、プラスチック、エポキシ樹脂、セラミックなどの材料からなるもので、上述の通り、プラスチックまたはエポキシ樹脂を設計された所定の枠に入れて固めて基本的な形状を形成した後、ここにリードフレームのような電気的構造物を付着することによって形成されるか、設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔(Via Hole)を形成して実現されることもできる。
The
例えば、壁層120は、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートが積層されて形成されることができる。また、LTCC(Low Temperature Co−fired Ceramic)でパッケージを構成することも可能である。
For example, the
壁層120は、材質に関係なく、内部に収納空間であるキャビティ140が形成される。キャビティ140には半導体チップがダイボンディング、ワイヤボンディング、フリップボンディングなどの接続方法によって実装される。
The
このような半導体チップをキャビティ140内に容易に実装するために、壁層120の半導体チップが収納される下端部に溝部121が形成されてキャビティ140を拡張させることができる。例えば、溝部121は、壁層120の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティ140を拡張させることができる。一例として、丸く処理された溝部121は、寸法がR(Radius、半径)0.01〜0.02mmの構造で形成することができる。
In order to easily mount such a semiconductor chip in the
壁層120は下部層及び上部層で区分されることができる。下部層にはベース層110上に半導体チップが実装されるようにベース層110の一部の領域を露出させるキャビティ140が形成されることができ、上部層には下部層のキャビティ140より小さいサイズのキャビティ140が形成されることができる。
The
このように、半導体チップが実装される部分のキャビティ140を拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。
In this way, by expanding the
壁層120内に形成されたキャビティ140は、外部環境から半導体チップを保護するために、予め決められた水準の真空度及び密閉性が維持されなければならない。このために、壁層120の上面にリッド130を接合させて内部空間を密封させる。
The
リッド130は、半導体チップを保護し、キャビティ140を密閉させる役割をするもので、多様な方法によって実現されることができる。
The
例えば、コバール(Kovar)素材と呼ばれる冷間圧延鋼板を設け、冷間圧延鋼板を所定の形状に成形した後、その上面及び下面をそれぞれ電解めっき層または無電解めっき層としてニッケルまたはニッケル−リンめっきを行った後、再び下部のニッケルめっき層上にAg−Cuめっきをさらに行ってAgCu層を形成する方法によって実現されることができる。その他にも、コバール(Kovar)ベースにAuをめっきし、AuSn半田(Solder)を付ける方法、コバール(Kovar)ベースにNiをめっきし、SnPb半田を付ける方法、コバール(Kovar)ベースにNiをめっきしてリッドとして用いる方法などを用いて実現されることもできる。 For example, a cold-rolled steel sheet called Kovar material is provided, the cold-rolled steel sheet is formed into a predetermined shape, and the upper surface and the lower surface thereof are plated with nickel or nickel-phosphorus as an electrolytic plating layer or an electroless plating layer, respectively. After performing the above, it can be realized by a method of forming an AgCu layer by further performing Ag—Cu plating on the lower nickel plating layer again. In addition, a method of plating Au on a Kovar base and applying AuSn solder (Solder), a method of plating Ni on a Kovar base and a method of applying SnPb solder, and a Ni plating on a Kovar base. Then, it can be realized by using a method of using as a lid.
このような方法で実現されたリッド130は、壁層120の上面にシームシーリング、融着または溶接などによって接合され、キャビティ140を真空状態で密閉させるようになる。これにより、キャビティ140に装着された半導体チップを外部環境から保護する。
The
壁層120とリッド130の接合方法は、例えば、熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ag、Ni、Auが順に塗布されて成る融着層を形成し、リッド130の下面にろう付け材料(Brazing Material)を壁層120の上面の形状のまま塗布した後、リッド130と壁層120を固定してから熱を加えることができる。これにより、ろう付け材料が溶けて壁層120のAg、Ni、Auなどと融着して堅固に結合することができる。
The method of joining the
また、ろう付け(Brazing)ではなく半田付け(Soldering)によって半導体チップを密閉させることも可能である。この場合、リッド130の下面に高価なAuSnなどからなるろう付け材料(Brazing Material)を付着させる必要がないため費用を節減させることができ、熱処理工程を経ないため半導体素子パッケージの外部に形成される可能性がある外部電極の損傷を防止することができ、ろう付け材料の不均一な溶融によって半導体素子パッケージの気密性が不均一になることを未然に防止することもできる。
It is also possible to hermetically seal the semiconductor chip by soldering instead of brazing. In this case, since it is not necessary to attach an expensive brazing material such as AuSn to the lower surface of the
図2は一実施例による半導体チップを含む半導体素子パッケージの概略的な構造を示す斜視図である。また、図3は図2の切断面を概略的に示す断面図である。 FIG. 2 is a perspective view showing a schematic structure of a semiconductor device package including a semiconductor chip according to an embodiment. Further, FIG. 3 is a sectional view schematically showing the cross section of FIG.
図2及び図3を参照すると、半導体素子パッケージ100は、半導体チップ150を収納することができるように段差が形成され、外部との電気的連結のための導電性パターンが形成されたパッケージ本体110、120、パッケージ本体110、120の内部に形成された収納空間に装着されて電気的に連結される半導体チップ150、及び半導体チップ150が位置する空間を密閉させるために、パッケージ本体110、120の上部に接合されるリッド130からなる。
Referring to FIGS. 2 and 3, the
ここで、パッケージ本体110、120は、半導体チップ150が据え付けられるベース層110と、ベース層110の上部に積層され、中心部に半導体チップ150が収納されるキャビティ140が形成される壁層120と、を含む。
Here, the
壁層120の上面にはリッド130と接合される接合部160が形成されることができる。
A
また、壁層120の上面には金属性材料が印刷された印刷層が形成されることができる。
In addition, a printed layer on which a metallic material is printed may be formed on the upper surface of the
このように、半導体素子パッケージのパッド上に半導体チップの実装空間またはリッドとの接合面積を十分に確保することにより、組み立て工程が円滑になり、気密性が高く、熱衝撃に強く、高温耐湿特性に優れた信頼性が高いパッケージの製作が可能である。 In this way, by sufficiently securing the mounting space of the semiconductor chip or the bonding area with the lid on the pad of the semiconductor device package, the assembly process is smooth, the airtightness is high, the heat shock resistance is high, and the high temperature and humidity resistance property is high. It is possible to manufacture excellent and highly reliable packages.
図4は図1のA−A'線に沿った切断面を概略的に示す断面図であり、図5は図1のB−B'線に沿った切断面を概略的に示す断面図である。 4 is a cross-sectional view schematically showing a cut surface taken along line AA′ of FIG. 1, and FIG. 5 is a cross-sectional view schematically showing a cut surface taken along line BB′ of FIG. is there.
図4に示されているように、例えば、図1のA−A'線に沿った切断面において接合部とキャビティの内部有効面積との構成比をL1/L2=1.24、W1/W2=1.34になるように設定することができる。 As shown in FIG. 4, for example, in the cut surface along the line AA′ in FIG. 1, the composition ratio of the joint portion and the internal effective area of the cavity is L1/L2=1.24, W1/W2. It can be set so that =1.34.
しかし、半導体チップが実装されるキャビティの下部を上述の通り構成する場合、平坦度不良、大きな寸法偏差、工程制御の難しさによるリッドとの接合整列の問題を誘発しかねない。また、半導体チップを搭載するための内部有効空間が不足して半導体チップの整列が困難であり、周波数の散布が大きく、ESRが高く発生するため、電気的特性に対する品質不良がともに発生する可能性がある。 However, when the lower part of the cavity in which the semiconductor chip is mounted is configured as described above, problems such as poor flatness, large dimensional deviation, and bonding alignment with the lid due to difficulty in process control may be caused. In addition, since the internal effective space for mounting the semiconductor chip is insufficient, it is difficult to align the semiconductor chips, the frequency is widely scattered, and the ESR is high, which may result in poor electrical characteristics. There is.
これを解決するために、半導体チップが実装されるキャビティの下部の面積を拡張させることができる。例えば、接合部を含む内部有効面積は、L方向(Length)の構成比をL1/L2=1.15〜1.20に設定し、W方向(Width)の構成比をW1/W2=1.25〜1.30に設定することができる。 To solve this, the area of the lower part of the cavity in which the semiconductor chip is mounted can be expanded. For example, for the internal effective area including the joint portion, the composition ratio in the L direction (Length) is set to L1/L2=1.15 to 1.20, and the composition ratio in the W direction (Width) is W1/W2=1. It can be set to 25 to 1.30.
このように、パッケージの壁層120は、半導体チップが収納される下端部(即ち、ベース層110との界面)に溝部を形成してキャビティを拡張させることができる。例えば、溝部は、壁層120の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティを拡張させることができる。
In this way, the
したがって、半導体チップが実装される部分のキャビティを拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。また、セラミックパッケージへのリッドの組立時に組み立て工程及び整列が容易になるため工程収率を向上させることができる。 Therefore, by expanding the cavity of the portion on which the semiconductor chip is mounted, it is possible to expand the internal effective area, facilitate the assembly of the semiconductor chip, and improve the electrical characteristics. Further, the assembly process and the alignment are facilitated when assembling the lid to the ceramic package, so that the process yield can be improved.
図6は他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 6 is a sectional view showing a schematic structure of a semiconductor device package according to another embodiment.
図6を参照すると、半導体素子パッケージ200は、上述の通り、ベース層210、壁層220、及びリッド230を含む。ここで、半導体素子パッケージ200の各ベース層210及び壁層220の厚さ、及び内部有効面積を変更して物理的特性及び電気的特性を改善させることができる。
Referring to FIG. 6, the
例えば、図6及び図7に示されているように、壁層220と半導体チップが搭載されるベース層210の厚さの比を従来のt1/t2=1.33〜1.40程度からt1/t2=1.2〜1.0になるように変更することができる。
For example, as shown in FIGS. 6 and 7, the ratio of the thickness of the
さらに、図6に示されているように、半導体チップが搭載される部分とパッケージの壁層220との間隔をより広く確保して電気的特性を向上させることができる。例えば、キャビティ240とベース層210の界面に丸い(Rounding)構造の溝部221を形成することにより内部有効空間を効率的に確保することができる。一例として、丸く処理された溝部221は、寸法がR(Radius、半径)0.01〜0.02mmの構造で形成することができる。しかし、溝部221の形状及び寸法はこれに制限されない。
Further, as shown in FIG. 6, it is possible to secure a wider space between the portion on which the semiconductor chip is mounted and the
このように、半導体素子パッケージ200の厚さ及び内部有効面積を変更して物理的特性を変更することにより、パッケージの反り(Warpage)程度を改善させて平坦度が良くなる。また、寸法精度(寸法偏差)による組立不良を改善させることができる。
As described above, by changing the physical characteristics by changing the thickness and the internal effective area of the
図7はさらに他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 FIG. 7 is a sectional view showing a schematic structure of a semiconductor device package according to another embodiment.
図7を参照すると、半導体素子パッケージ300は、上述の通り、ベース層310、壁層320、及びリッド330を含む。ここで、半導体素子パッケージ300は、壁層320の上部及び下部のキャビティ340のサイズが同一に構成され、ベース層310と壁層320の厚さの比を変更してパッケージの平坦度を改善させることができる。
Referring to FIG. 7, the
例えば、ベース層310の厚さt1を0.152mm、壁層320の厚さt2を0.128mmに形成して、厚さの比をt1/t2=1.18に設定することができる。このようなパッケージ構造に対する焼成後のパッケージの平坦度は2.23μmであるため、従来に比べて反り程度が約3倍程度改善するという効果がある。
For example, the thickness t1 of the
一方、電気的特性の場合は、半導体素子パッケージ300の内部において半導体チップを搭載することができる内部有効面積が広いため、半導体チップの整列及び搭載時の正確度を確保することができる。また、半導体素子パッケージ300のベース層310と半導体チップの接合力を向上させることができる。
On the other hand, in the case of electrical characteristics, since the internal effective area in which the semiconductor chip can be mounted is large inside the
例えば、このように組み立てられたX−Talの周波数偏差の散布の減少による設計値に対する周波数の発振正確性が良くなる。また、半導体チップが実装される接着部と半導体チップとの間隔(Gap)が十分に確保されることにより、間隔が狭くなって発生する短絡(Short)及び等価直列抵抗(Equivalent Serial Resistance;ESR)が低く形成される。これにより、X−Tal製品の重要な電気的特性である周波数偏差、等価直列抵抗を低くする構造の効果をもたらすことができる。 For example, the oscillation accuracy of the frequency with respect to the design value is improved by reducing the dispersion of the frequency deviation of the X-Tal thus assembled. In addition, a short circuit (Short) and an Equivalent Series Resistance (ESR), which are generated when the gap (Gap) between the adhesive portion on which the semiconductor chip is mounted and the semiconductor chip is sufficiently secured, are narrowed. Is formed low. As a result, it is possible to bring about the effect of a structure that lowers the frequency deviation and the equivalent series resistance, which are important electrical characteristics of the X-Tal product.
以下では、周波数偏差の効果及び等価直列抵抗の効果について具体的に説明する。 The effect of frequency deviation and the effect of equivalent series resistance will be specifically described below.
本発明による半導体素子パッケージのパネルでブレークイン(break in)後の個別のチップの外観は、所望する寸法の形態で製作することができるため寸法精度の不良が解消されることができる。また、半導体素子パッケージに対する周波数の測定時に周波数の散布(標準偏差)が大きく改善する。 The appearance of individual chips after break-in in the panel of the semiconductor device package according to the present invention can be manufactured in a shape of a desired size, so that the dimensional accuracy can be eliminated. Further, the frequency dispersion (standard deviation) is greatly improved when the frequency is measured for the semiconductor device package.
さらに、本発明による半導体素子パッケージは、ESRが低いため、RFチップ及びその他の送受信に必要な信号を伝達する場合、基準信号を歪曲または損失することなく伝達することができる。 Further, since the semiconductor device package according to the present invention has a low ESR, the reference signal can be transmitted without distortion or loss when transmitting the RF chip and other signals required for transmission and reception.
以下、一実施形態による半導体素子パッケージを製造する方法を一つの実施例を通じて詳細に説明する。 Hereinafter, a method of manufacturing a semiconductor device package according to an embodiment will be described in detail with reference to an embodiment.
図8から図12は一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 8 to 12 are process cross-sectional views sequentially showing a method of manufacturing a semiconductor device package according to an embodiment.
図8から図12を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、パッケージ本体の下部ベース層上に壁層を積層させて熱処理する段階と、キャビティに半導体チップを実装する段階と、壁層の上面にリッド(Lid)を付着してキャビティを密閉させる段階と、を含み、壁層は、半導体チップが収納される下端部に溝部121が形成されてキャビティを拡張させる。
Referring to FIGS. 8 to 12, a method of manufacturing a semiconductor device package according to an exemplary embodiment includes a step of processing at least a part of an upper wall layer of a package body including a plurality of stacks to form a cavity, and Stacking a wall layer on the lower base layer of the main body and heat-treating, mounting a semiconductor chip in the cavity, and attaching a lid to the upper surface of the wall layer to seal the cavity. In the wall layer, a
ここで、壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。 Here, the method may further include printing a metallic material on the upper surface of the wall layer to form a printed layer.
このような実施例によれば、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易になり、パッケージの反り程度が改善する。また、外部環境による周波数の変化が少なく、ESRが低いため、送受信が円滑な半導体素子パッケージの製作が可能となる。 According to such an embodiment, by expanding the cavity in which the semiconductor chip is incorporated and expanding the internal effective area, the assembly is facilitated and the degree of warpage of the package is improved. In addition, since the change in frequency due to the external environment is small and the ESR is low, it is possible to manufacture a semiconductor device package in which transmission and reception are smooth.
以下では、図8から図12を参照して本実施例の各工程についてより詳細に説明する。 Hereinafter, each step of this embodiment will be described in more detail with reference to FIGS. 8 to 12.
まず、図8を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層120の少なくとも一部を加工してキャビティ140を形成する。
First, referring to FIG. 8, in a method of manufacturing a semiconductor device package according to an exemplary embodiment, a
壁層120は、ベース層110上に半導体チップ150が実装されるようにベース層110の一部の領域を露出させるキャビティ140を有する下部層、及び下部層のキャビティ140より小さいキャビティ140を有する上部層からなることができる。
The
このような壁層120は、半導体チップ150が収納される下端部に溝部121が形成されてキャビティ140を拡張させる。例えば、壁層120の下部層は、少なくとも一部が丸く凹んだ溝部121が形成されて下部層のキャビティ140を拡張させることができる。一例として、丸く処理された溝部121は、寸法がR(Radius、半径)0.01〜0.02mmの構造で形成することができるが、溝部121の形状及び寸法はこれに制限されない。
In the
一方、壁層120にキャビティ140を形成する前に、複数のセラミックシートを積層させてベース層110及び壁層120をそれぞれ形成することができる。例えば、ベース層110及び壁層120は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成することができる。設計に応じてそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔(Via Hole)を形成して実現することもできる。
Meanwhile, before forming the
図9を参照すると、パッケージ本体の下部ベース層110上に壁層120を積層させた後、熱処理してベース層110と壁層120を結合させる。
Referring to FIG. 9, after the
その後、図10に示されているように、パッケージ本体の内部に形成されたキャビティ140に半導体チップ150を実装する。これは、半導体チップ150を壁層120のキャビティ140に実装させるもので、ベース層110の開かれた上部面に付着することによりキャビティ140を実装させることができる。
Then, as shown in FIG. 10, the
図11を参照すると、壁層120の上面にリッド(Lid)130を付着してキャビティ140を密閉させる。リッド130は、壁層120の上面にシームシーリング、融着または溶接などによって接合され、キャビティ140を真空状態で密閉させる。これにより、キャビティ140に装着された半導体チップを外部環境から保護することができる。
Referring to FIG. 11, a
例えば、壁層120とリッド130の接合は熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ag、Ni、Auを順に塗布して融着層を形成し、リッド130の下面にろう付け材料(Brazing Material)を壁層120の上面の形状のまま塗布することができる。次に、リッド130及び壁層120を固定した後、熱を加えることにより壁層120とリッド130を接合することができる。
For example, the
このとき、ろう付け材料が溶けて壁層120のAg、Ni、Auなどと融着して堅固に結合することができる。
At this time, the brazing material can be melted and fused with Ag, Ni, Au, etc. of the
一方、壁層120の上面に金属性材料を印刷して印刷層を形成することもできる。
Meanwhile, a printed material may be formed by printing a metallic material on the upper surface of the
これにより、図12に示されているように半導体素子パッケージ100が完成することができる。
As a result, the
本発明によれば、セラミック基板またはパッケージの反り現象の発生が少なく、均一な平坦度が確保された基板の製作が可能となる。また、多様なキャビティ構造のセラミックパッケージの製作が可能となる。 According to the present invention, it is possible to manufacture a substrate in which the warpage phenomenon of the ceramic substrate or the package is small and uniform flatness is secured. Further, it is possible to manufacture ceramic packages having various cavity structures.
また、外部環境による周波数の変化が少なく、ESRが低いため、送受信が円滑な超小型、ローファイル(low file)の寸法精度が確保されることができるキャビティを有する半導体素子パッケージの製作が可能である。 In addition, since there is little frequency change due to the external environment and the ESR is low, it is possible to manufacture a semiconductor device package having a cavity that allows smooth transmission/reception and dimensional accuracy of a low file. is there.
以上、本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。 Although the embodiments of the present invention have been described in detail above, the scope of rights of the present invention is not limited thereto, and various modifications and modifications are possible within the scope not departing from the technical idea of the present invention described in the claims. Variations are apparent to those of ordinary skill in the art.
100 半導体素子パッケージ
110 ベース層
120 壁層
121 溝部
130 リッド
140 キャビティ
150 半導体チップ
160 接合部
100
Claims (10)
半導体チップが据え付けられるベース層と、
前記ベース層の上部に積層され、中心部に前記半導体チップが収納されるキャビティ(Cavity)が形成された壁層と、
前記壁層の上部に形成されて前記キャビティを密閉させるリッド(Lid)と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
L1を第1方向における前記壁層の外側面の間の最も長い長さ、L2を前記第1方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、W1を前記第1方向と垂直な第2方向における前記壁層の外側面の間の最も長い長さ、及びW2を前記第2方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
L1/L2は1.15〜1.20であり、W1/W2は1.25〜1.30である、
半導体素子パッケージ。 In the semiconductor device package,
A base layer on which a semiconductor chip is mounted,
A wall layer laminated on the base layer and having a cavity formed in the center for accommodating the semiconductor chip;
A lid formed on the wall layer to seal the cavity;
The wall layer has a groove formed at a lower end portion in which the semiconductor chip is housed to expand the cavity ,
The groove is formed at the interface between the base layer and the wall layer to expand the cavity of the portion where the semiconductor chip is installed,
The thickness of the region of the wall layer where the groove is formed is smaller than the thickness of the remaining region of the wall layer,
On the plane of the region where the groove portion of the wall layer is formed,
L1 is the longest length between the outer surfaces of the wall layers in the first direction, L2 is the longest length between the inner surfaces of the wall layer in the groove in the first direction, and W1 is the first length. When the longest length between the outer surfaces of the wall layer in the second direction perpendicular to the direction, and W2 is the longest length between the inner surface of the wall layer in the groove in the second direction,
L1/L2 is 1.15 to 1.20, W1/W2 is 1.25 to 1.30,
Semiconductor device package.
前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層と、
前記下部層のキャビティより小さいキャビティを有する上部層と、を含む、請求項1から3のいずれか1項に記載の半導体素子パッケージ。 The wall layer is
A lower layer having a cavity exposing a part of the base layer so that the semiconductor chip is mounted on the base layer;
The semiconductor device package according to claim 1, further comprising an upper layer having a cavity smaller than that of the lower layer.
複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、
前記パッケージ本体の下部ベース層上に前記壁層を積層させて熱処理する段階と、
前記キャビティに半導体チップを実装する段階と、
前記壁層の上面にリッド(Lid)を付着して前記キャビティを密閉させる段階と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
L1を第1方向における前記壁層の外側面の間の最も長い長さ、L2を前記第1方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、W1を前記第1方向と垂直な第2方向における前記壁層の外側面の間の最も長い長さ、及びW2を前記第2方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
L1/L2は1.15〜1.20であり、W1/W2は1.25〜1.30である、
半導体素子パッケージの製造方法。 In the method of manufacturing a semiconductor device package,
Forming a cavity by processing at least a part of an upper wall layer of a package body composed of a plurality of laminated bodies;
Stacking the wall layer on the lower base layer of the package body and heat-treating,
Mounting a semiconductor chip in the cavity,
Attaching a lid to the upper surface of the wall layer to seal the cavity;
The wall layer has a groove formed at a lower end portion in which the semiconductor chip is housed to expand the cavity ,
The groove is formed at the interface between the base layer and the wall layer to expand the cavity of the portion where the semiconductor chip is installed,
The thickness of the region of the wall layer where the groove is formed is smaller than the thickness of the remaining region of the wall layer,
On the plane of the region where the groove portion of the wall layer is formed,
L1 is the longest length between the outer surfaces of the wall layers in the first direction, L2 is the longest length between the inner surfaces of the wall layer in the groove in the first direction, and W1 is the first length. When the longest length between the outer surfaces of the wall layer in the second direction perpendicular to the direction, and W2 is the longest length between the inner surface of the wall layer in the groove in the second direction,
L1/L2 is 1.15 to 1.20, W1/W2 is 1.25 to 1.30,
Manufacturing method of semiconductor device package.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2015-0054041 | 2015-04-16 | ||
KR1020150054041A KR102172630B1 (en) | 2015-04-16 | 2015-04-16 | Semiconductor device package and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016208014A JP2016208014A (en) | 2016-12-08 |
JP6714922B2 true JP6714922B2 (en) | 2020-07-01 |
Family
ID=57247364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016055992A Active JP6714922B2 (en) | 2015-04-16 | 2016-03-18 | Semiconductor device package and manufacturing method thereof |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6714922B2 (en) |
KR (1) | KR102172630B1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3916772A4 (en) | 2019-03-12 | 2023-04-05 | Absolics Inc. | Packaging substrate, and semiconductor device comprising same |
EP3916771A4 (en) | 2019-03-12 | 2023-01-11 | Absolics Inc. | Packaging substrate and semiconductor device comprising same |
US11981501B2 (en) | 2019-03-12 | 2024-05-14 | Absolics Inc. | Loading cassette for substrate including glass and substrate loading method to which same is applied |
JP7087205B2 (en) | 2019-03-29 | 2022-06-20 | アブソリックス インコーポレイテッド | Packaging glass substrate for semiconductors, packaging substrate for semiconductors and semiconductor devices |
WO2021040178A1 (en) | 2019-08-23 | 2021-03-04 | 에스케이씨 주식회사 | Packaging substrate and semiconductor device comprising same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0444251A (en) * | 1990-06-07 | 1992-02-14 | Kyocera Corp | Manufacture of package for storing semiconductor element |
JP5442974B2 (en) * | 2008-09-16 | 2014-03-19 | 日本特殊陶業株式会社 | Manufacturing method of ceramic parts |
EP2624293B1 (en) * | 2010-09-28 | 2018-03-07 | Kyocera Corporation | Semiconductor device housing package and electronic apparatus using the same |
JP5894047B2 (en) * | 2012-06-26 | 2016-03-23 | 京セラ株式会社 | Electronic component storage package |
JP6151572B2 (en) * | 2013-05-30 | 2017-06-21 | 京セラ株式会社 | Electronic device mounting substrate and electronic device |
-
2015
- 2015-04-16 KR KR1020150054041A patent/KR102172630B1/en active IP Right Grant
-
2016
- 2016-03-18 JP JP2016055992A patent/JP6714922B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR102172630B1 (en) | 2020-11-04 |
JP2016208014A (en) | 2016-12-08 |
KR20160124323A (en) | 2016-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6714922B2 (en) | Semiconductor device package and manufacturing method thereof | |
JP6496865B2 (en) | Electronic component storage package, electronic device and electronic module | |
JP2014236387A (en) | Acoustic wave device and method of manufacturing the same | |
JP2001053178A (en) | Electronic component with electronic circuit device sealed and mounted on circuit board, and manufacture of the electronic component | |
US20070241830A1 (en) | Surface mount crystal oscillator and method of manufacturing same | |
JP2006245090A (en) | Package for semiconductor and manufacturing method thereof | |
EP1330025A2 (en) | Saw filter module | |
JP4761713B2 (en) | Electronic component sealing substrate, multi-component electronic component sealing substrate, and method of manufacturing electronic device | |
JPH11307659A (en) | Electronic component and manufacture thereof | |
JP2008085742A (en) | Crystal oscillator, and its manufacturing method | |
JP5252992B2 (en) | Crystal oscillator package and crystal oscillator | |
JP4585908B2 (en) | Method for manufacturing piezoelectric device | |
JP2013143607A (en) | Crystal oscillator for surface mounting | |
JP2018137534A (en) | Electronic component housing package, electronic device and electronic module | |
JP4673670B2 (en) | Method for manufacturing piezoelectric device | |
JPH09148875A (en) | Piezoelectric vibrator and manufacture therefor | |
JP4384567B2 (en) | Manufacturing method of temperature compensated crystal oscillator | |
JP6556004B2 (en) | Electronic component storage package, electronic device and electronic module | |
JP6391235B2 (en) | Crystal device | |
JP2002359343A (en) | Semiconductor device | |
JP2006156558A (en) | Multiple wiring board, package for storing electronic component, and electronic device | |
KR100501191B1 (en) | A slim type crystal oscillator | |
JP2001068620A (en) | Semiconductor device and its manufacture, circuit board and electronic equipment | |
KR100593914B1 (en) | Semiconductor device package | |
KR100910499B1 (en) | Method for Sealing Ceramic Package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200416 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200529 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6714922 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |