JP6714922B2 - 半導体素子パッケージ及びその製造方法 - Google Patents
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Description
110 ベース層
120 壁層
121 溝部
130 リッド
140 キャビティ
150 半導体チップ
160 接合部
Claims (10)
- 半導体素子パッケージにおいて、
半導体チップが据え付けられるベース層と、
前記ベース層の上部に積層され、中心部に前記半導体チップが収納されるキャビティ(Cavity)が形成された壁層と、
前記壁層の上部に形成されて前記キャビティを密閉させるリッド(Lid)と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
L1を第1方向における前記壁層の外側面の間の最も長い長さ、L2を前記第1方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、W1を前記第1方向と垂直な第2方向における前記壁層の外側面の間の最も長い長さ、及びW2を前記第2方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
L1/L2は1.15〜1.20であり、W1/W2は1.25〜1.30である、
半導体素子パッケージ。 - 前記壁層の上面に金属性材料が印刷された印刷層をさらに含む、請求項1に記載の半導体素子パッケージ。
- 前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項1または2に記載の半導体素子パッケージ。
- 前記壁層は、
前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層と、
前記下部層のキャビティより小さいキャビティを有する上部層と、を含む、請求項1から3のいずれか1項に記載の半導体素子パッケージ。 - 前記ベース層及び前記壁層は、複数の積層セラミックシートからなる、請求項1から4のいずれか1項に記載の半導体素子パッケージ。
- 半導体素子パッケージを製造する方法において、
複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、
前記パッケージ本体の下部ベース層上に前記壁層を積層させて熱処理する段階と、
前記キャビティに半導体チップを実装する段階と、
前記壁層の上面にリッド(Lid)を付着して前記キャビティを密閉させる段階と、を含み、
前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させ、
前記ベース層と前記壁層の界面に前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させ、
前記壁層の前記溝部が形成された領域の厚さは前記壁層の残りの領域の厚さより薄く、
前記壁層の前記溝部が形成された領域の平面上において、
L1を第1方向における前記壁層の外側面の間の最も長い長さ、L2を前記第1方向における前記溝部内の前記壁層の内側面の間の最も長い長さ、W1を前記第1方向と垂直な第2方向における前記壁層の外側面の間の最も長い長さ、及びW2を前記第2方向における前記溝部内の前記壁層の内側面の間の最も長い長さとするとき、
L1/L2は1.15〜1.20であり、W1/W2は1.25〜1.30である、
半導体素子パッケージの製造方法。 - 前記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含む、請求項6に記載の半導体素子パッケージの製造方法。
- 前記壁層は、前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層、及び前記下部層のキャビティより小さいキャビティを有する上部層からなる、請求項6または7に記載の半導体素子パッケージの製造方法。
- 前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項6から8のいずれか1項に記載の半導体素子パッケージの製造方法。
- 前記キャビティを形成する前に、複数のセラミックシートを積層させて前記ベース層及び前記壁層を形成する段階をさらに含む、請求項6から9のいずれか1項に記載の半導体素子パッケージの製造方法。
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