JP2002359343A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体デバイスあるいは圧電デバイスが搭載され高
周波回路に適した半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device mounted with a semiconductor device or a piezoelectric device and suitable for a high-frequency circuit.
【０００２】[0002]
【従来の技術】従来この種の半導体装置は、誘電体基板
上にペレットとチップ部品が搭載されキャップを機密封
止した構造となっていた。部品搭載部１６を中空にした
い場合、例えば、図１０に示す従来技術１（特開平７ー
９３３８９号公報）では、キャップ１３を外壁１３ａと
内壁１３ｂとからなる内外２重壁構造し、樹脂充填用空
間Ｓに樹脂１４を充填するなどして機密性を得ていた。
一方、回路を２段にする場合は、図１１に示す従来技術
２（特開平１ー２８６３５３号公報）のようにキャップ
６上に配線５を設けて部品８を搭載するというアイデア
が提案されている。この場合パッケージとしては、上部
回路と下部回路は接続してなく、パッケージを実装する
際に半田付けにより実装基板上で接続する構造となって
いる。また、図１２に示す従来技術３（特開平７ー９４
６７０号公報）では、キャップ３０上に部品３５を搭載
し、キャップ３０上の回路と下部の誘電体基板１０上の
回路とはスルーホール１２によって電気的に接続されて
おり、パッケージの状態で上部回路と下部回路は接続し
ている。従来技術２、３はいずれも空洞部には一平面上
の回路だけであるが、図１３に示す従来技術４（実開平
５ー６２０５６）では、二枚の基板１０，１３にそれぞ
れ部品ａ〜ｆ，１５〜１７を搭載して回路を構成し、コ
ネクターがついた支持台１１，１２を挟んで向かい合わ
せに接合して空洞部に二平面を用いて回路を入れている
ことで実装密度をあげている。2. Description of the Related Art Conventionally, this type of semiconductor device has a structure in which pellets and chip parts are mounted on a dielectric substrate and a cap is hermetically sealed. When it is desired to make the component mounting portion 16 hollow, for example, in the prior art 1 (Japanese Patent Laid-Open No. Hei 7-93389) shown in FIG. The confidentiality is obtained by filling the space 14 with the resin 14 or the like.
On the other hand, in the case of a two-stage circuit, an idea has been proposed in which the wiring 5 is provided on the cap 6 and the component 8 is mounted as in the prior art 2 (Japanese Patent Laid-Open No. Hei 1-286353) shown in FIG. I have. In this case, the package has a structure in which the upper circuit and the lower circuit are not connected, but are connected on a mounting substrate by soldering when the package is mounted. FIG. 12 shows a conventional technique 3 (Japanese Patent Laid-Open No. 7-94).
No. 670), the component 35 is mounted on the cap 30, and the circuit on the cap 30 and the circuit on the lower dielectric substrate 10 are electrically connected to each other through the through hole 12. The circuit and the lower circuit are connected. In each of the prior arts 2 and 3, only the circuit on one plane is formed in the hollow portion. In the prior art 4 (actually disclosed in Japanese Unexamined Utility Model Publication No. 5-62056) shown in FIG. f, 15 to 17 are mounted to form a circuit, and are joined face-to-face with the support bases 11 and 12 having connectors attached therebetween, and the circuit is put in the cavity by using two planes to reduce the mounting density. I'm giving it.
【０００３】また、「薄く密閉性、弾力性に優れ、製造
工程が簡略で容易に形成することが可能」とする積層型
パッケージを用いた半導体装置及びその製造方法が、特
開２００１ー６８６２４号公報により、提案されてい
る。図１４はその積層型パッケージを用いた半導体装置
示す。図１４の半導体装置は、接続電極がランド１７の
下に形成された複数のピア及びこの接続電極に電気的に
接続された配線８を備えた複数の配線基板３０と、前記
配線基板３０に搭載され前記配線と電気的に接続された
半導体素子５と、前記半導体素子５を搭載したときこの
半導体素子容積より大きいチップキャピティ部１２を有
し、且つ、複数のピアに埋め込まれランド３の下に形成
された接続電極を備えた複数の導電ピア絶縁基板２０と
を備えている。しかして、前記半導体素子の厚さは、略
３０〜２００μｍである。このようにすることにより、
薄い積層型パッケージを有する半導体装置を得ることが
できる。このようにして得られた半導体装置は、その半
導体装置を曲げることにより半導体装置が少し伸びても
チッピキャピティ部との間の空間が半導体素子の伸びを
吸収するとしている。この公報記載の従来技術において
も下記の欠点を有する。 ．空間部にパターンがなく、さらに空間部の厚さがを
３０〜２００μｍと薄いのでチップ部品（コンデンサ，
インダクタンス等）の部品実装ができず、モジュールを
構成することができない。 ．ＰＫＧを構成するのに基板枚数が多く、特に、上フ
タと下フタの基板が必要である。従って、構造が複雑で
組立精度必要となる。 ．各層ごとに電気特性がチェックできず、各層ごとに
組立選別不良時のリワークができない。Further, a semiconductor device using a stacked package and a method of manufacturing the semiconductor device, which is “thin and excellent in hermeticity and elasticity and can be easily formed with a simple manufacturing process”, is disclosed in JP-A-2001-68624. It is proposed by the gazette. FIG. 14 shows a semiconductor device using the stacked package. The semiconductor device shown in FIG. 14 includes a plurality of piers having connection electrodes formed under the lands 17, a plurality of wiring boards 30 including wirings 8 electrically connected to the connection electrodes, and a plurality of wiring boards 30 mounted on the wiring board 30. A semiconductor element 5 electrically connected to the wiring, and a chip capacity portion 12 larger than the volume of the semiconductor element when the semiconductor element 5 is mounted. And a plurality of conductive peer insulating substrates 20 each having a connection electrode formed thereon. Thus, the thickness of the semiconductor device is about 30 to 200 μm. By doing this,
A semiconductor device having a thin stacked package can be obtained. According to the semiconductor device obtained in this way, even if the semiconductor device is slightly extended by bending the semiconductor device, the space between the semiconductor device and the tip-capacity portion absorbs the extension of the semiconductor element. The prior art described in this publication also has the following disadvantages. . Since there are no patterns in the space and the thickness of the space is as thin as 30 to 200 μm, chip components (capacitors,
(E.g., inductance) cannot be mounted, and a module cannot be configured. . The PKG requires a large number of substrates to construct the PKG, and particularly requires upper and lower lid substrates. Therefore, the structure is complicated and assembly accuracy is required. . The electrical characteristics cannot be checked for each layer, and rework in the case of defective assembly sorting cannot be performed for each layer.
【０００４】＜従来の主な欠点＞従来技術１，２，３は
いずれも誘電体基板及びキャップはセラミックで構成さ
れているので高価であるという欠点と、あくまで基板の
上にキャップをのせる構造となっているため構造が複雑
となるという欠点があった。これはパッケージの歩留低
下、工程数増大を伴い結果的には先の欠点と含めてコス
ト高となる欠点があった。従来技術４も基板と基板をつ
なぐ支持台やコネクタなど部品が多いうえに製造に手間
がかるという欠点があり、結果的にはコスト高となる。
そしていずれの従来技術の場合も上部回路と下部回路の
接続方法あるいは基板構造が複雑であるため、構造上回
路をさらに多段化する事ができなかった。<Primary Defects of the Prior Art> The prior arts 1, 2 and 3 are disadvantageous in that the dielectric substrate and the cap are expensive because they are made of ceramic, and the structure in which the cap is merely placed on the substrate. Therefore, there is a disadvantage that the structure becomes complicated. This is accompanied by a decrease in package yield and an increase in the number of steps, and as a result, there is a disadvantage that the cost is increased including the above-mentioned disadvantage. The prior art 4 also has many drawbacks, such as a support base and a connector for connecting the boards, and has a drawback that the manufacturing is troublesome, resulting in a high cost.
In any of the prior arts, since the connection method of the upper circuit and the lower circuit or the substrate structure is complicated, it is not possible to further increase the number of circuits in structure.
【０００５】＜上記欠点を生じる理由＞セラミックを用
いている点と、キャップと基板の役割をそれぞれ分離し
て扱っているため基板とキャップの構造が異なり複雑な
構造となるか、二つの回路接続方法が複雑になってしま
っていた。これは、実装基板は実装基板としての役割に
とらわれていたため回路縦積み及び中空部形成の際、上
部回路と下部回路を接続する有効な方法がなかったため
である。<Reason for causing the above-mentioned drawback> The use of ceramics and the roles of the cap and the substrate are separately handled, so that the structures of the substrate and the cap are different, resulting in a complicated structure or connection of two circuits. The method was complicated. This is because there was no effective method for connecting the upper circuit and the lower circuit when the circuit was vertically stacked and the hollow portion was formed, because the mounting substrate was considered to serve as the mounting substrate.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、前記従来技
術の欠点に鑑み、発明されたものであって、その目的と
するところは、上記欠点を解消し、ベアチップのデバイ
スを保護するためのキャップや樹脂封止をする必要がな
く、簡単に中空構造を実現することができ、かつ簡単に
二つの回路を二段に縦積みすることができる等多段積み
も可能な半導体装置の提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks of the prior art, and has as its object to solve the above drawbacks and to protect bare chip devices. Provided is a semiconductor device which does not need to be sealed with a cap or resin, can easily realize a hollow structure, and can easily stack two circuits in two stages, such as two stages. It is in.
【０００７】＜発明の特徴＞部分的に途中の層まで掘り
込まれている多層構造の誘電体基板を重ねる事によって
掘り込み部分が誘電体基板に囲まれた中空構造となる4
層以上の多層構造の誘電体基板の中空構造部分に半導体
デバイスあるいは圧電デバイスが搭載されいることを特
徴とする。さらに多層構造の誘電体基板を構成する誘電
体層にメタライズ層を形成し、各メタライズ層を電気的
に接続したことを特徴とする。<Characteristics of the Invention> By stacking a dielectric substrate having a multilayer structure partially dug into an intermediate layer, the dug portion becomes a hollow structure surrounded by the dielectric substrate.
A semiconductor device or a piezoelectric device is mounted on a hollow structure portion of a dielectric substrate having a multilayer structure having at least two layers. Further, a metallized layer is formed on a dielectric layer constituting a dielectric substrate having a multilayer structure, and the metallized layers are electrically connected.
【０００８】前記目的を達成する本発明に係る半導体装
置は、下記のとおりを特徴とする。 １：両面にそれぞれ形成されたメタライズ層を備えた第
一誘電体層と、片面あるいは両面に第三メタライズ層５
を形成され、一部がくりぬかれた第二誘電体層とを積層
されてなる第一の誘電体基板と、片面あるいは両面にに
それぞれ形成されたメタライズ層を備えた第三誘電体層
と、片面あるいは両面にメタライズ層を形成され、一部
がくりぬかれた第四誘電体層とを積層されて構成された
第二の誘電体基板と、前記第一の誘電体基板に、当該第
一の誘電体基板の各メタライズ層を電気的に接続する第
一のスルーホールと、前記第二の誘電体基板に当該第二
の誘電体基板の各メタライズ層を電気的に接続する第二
のスルーホールと、回路素子を登載するための実装空間
を形成するように、前記第一及び第二の誘電体基板を積
層して構成された多層基板と、前記実装空間内のメタラ
イズ層上に登載された回路素子と、からなることを特徴
とする。 ２：前記多層基板は、前記一部がくりぬかれた第二誘電
体層と、前記一部がくりぬかれた第四誘電体層と、を向
かい合わせて積層して構成された多層基板である、こと
を特徴とする前記１記載の半導体装置。 ３：前記多層基板の実装空間内の第一及び第三誘電体層
に形成されたメタライズ層に回路素子を登載した、こと
を特徴とする１または２記載の半導体装置。 ４：前記回路素子が基板上にバンプによりフリップチッ
プ実装されている、ことを特徴とする前記３記載の半導
体装置。 ５：前記第一及び第二の誘電体基板のメタライズ層を導
電性接着材で接続する同時に、前記第二誘電体層と前記
第四誘電体層を当該導電性接着材で接着することにより
前記実装空間内に登載された回路素子とが電気的に接合
されている、ことを特徴とする前記１〜４のいずれかに
記載の半導体装置。 ６：前記第三誘電体層の前記実装空間外の面に形成され
たメタライズ層にも回路素子を登載した、ことを特徴と
する前記３記載の半導体装置。 ７：前記請求項１記載の半導体装置の多層基板を少なく
とも２個以上を複数個重ね合わせた、ことを特徴とする
前記１〜６のいずれかに記載の半導体装置。 ８：前記第一誘電体層の前記実装空間外の面に形成され
たメタライズ層に入出力及びＧＮＤ等のための端子電極
を設けた、ことを特徴とする前記１〜７記載の半導体装
置。 ９：両面にそれぞれ形成されたメタライズ層を備えた第
一誘電体層と、片面あるいは両面に第三メタライズ層を
形成され一部がくりぬかれた第二誘電体層とを積層され
てなる第一の誘電体基板と、片面あるいは両面に形成さ
れたメタライズ層を備えた第三誘電体層と、片面あるい
は両面にメタライズ層を形成され、一部がくりぬかれた
第四誘電体層と、を積層されて構成された第二の誘電体
基板と、前記第一及び第二の誘電体基板の各メタライズ
層をそれぞれ電気的に接続するスルーホールと、前記一
部がくりぬかれた第二誘電体層と第三誘電体層とを回路
部品を登載するための実装空間を形成するように、両者
を積層して構成された多層基板と、前記実装空間内の第
一誘電体層のメタライズ層上、及び、前記一部がくりぬ
かれた部分内の第三誘電体層のメタライズ層上に登載さ
れた回路素子と、からなることを特徴とする半導体装
置。 １０：前記回路素子が基板上にバンプによりフリップチ
ップ実装されている、ことを特徴とする前記３記載の半
導体装置。 １１：前記第一及び第二の誘電体基板のメタライズ層を
導電性接着材で接続する同時に、前記第二誘電体層と前
記第三誘電体層を当該導電性接着材で接着することによ
り前記実装空間内に登載された回路素子とが電気的に接
合されている、ことを特徴とする前記９または１０記載
の半導体装置。 １２：前記第一誘電体層の前記実装空間外の面に形成さ
れたメタライズ層に入出力及びＧＮＤ等のための端子電
極を設けた、ことを特徴とする前記９〜１１記載の半導
体装置。 １３：両面にそれぞれ形成されたメタライズ層を備えた
第一誘電体層と、片面あるいは両面に第三メタライズ層
５を形成され一部がくりぬかれた第二誘電体層とを積層
されてなる第一の誘電体基板と、片面あるいは両面にメ
タライズ層を形成され、一部がくりぬかれた第四誘電体
層と、片面あるいは両面ににそれぞれ形成されたメタラ
イズ層を備えた第三誘電体層と、を積層されて構成され
た第二の誘電体基板と、前記第一の誘電体基板に、当該
第一の誘電体基板の各メタライズ層を電気的に接続する
第一のスルーホールと、前記第二の誘電体基板に当該第
二の誘電体基板の各メタライズ層を電気的に接続する第
二のスルーホールと、回路素子を登載するための実装空
間を形成するように、前記第一誘電体基板の第二誘電体
層と第四誘電体層とを接着して積層して構成された多層
基板と、前記実装空間内の第一誘電体層に形成されたメ
タライズ層上及び第三誘電体層に形成されたメタライズ
層の実装空間外に形成されたメタライズ層上上に登載さ
れた回路素子と、からなることを特徴とする半導体装
置。 １４：前記実装空間内に登載される回路部品は、保護を
必要とする回路部品であることを特徴とする前記１３記
載の半導体装置。 １５：前記第一誘電体層の前記実装空間外の面に形成さ
れたメタライズ層に入出力及びＧＮＤ等のための端子電
極を設けた、ことを特徴とする前記１３または１４記載
の半導体装置。 １６：両面にそれぞれ形成されたメタライズ層を備えた
第一誘電体層と、片面あるいは両面に第三メタライズ層
を形成され一部がくりぬかれた第二誘電体層とを積層さ
れてなる第一の誘電体基板と、片面あるいは両面に形成
されたメタライズ層を備えた第三誘電体層と、片面ある
いは両面にメタライズ層を形成され、一部がくりぬかれ
た第四誘電体層とを積層されて構成された第二の誘電体
基板と、前記第一及び第二の誘電体基板の各メタライズ
層をそれぞれ電気的に接続するスルーホールと、前記一
部がくりぬかれた第二誘電体層と第三誘電体層とを回路
部品を登載するための実装空間を形成するように、両者
を積層して構成された多層基板と、前記実装空間内の第
一誘電体層のメタライズ層上、及び、前記一部がくりぬ
かれた部分内の第三誘電体層のメタライズ層上に登載さ
れた回路素子と、からなる半導体装置において、片面あ
るいは両面に形成されたメタライズ層を備えた第五誘電
体層と、両面にメタライズ層を形成され、一部がくりぬ
かれた第六誘電体層とを積層されて構成された第三の誘
電体基板と、前記第三の誘電体基板のメタライズ層を電
気的に接続するスルーホールと、をさらに設け、前記第
５の誘電体層と前記第四の誘電体層とを積層し、前記第
六誘電体の前記くりぬかれた部分の前記第五誘電体層上
のメタライズ層上に回路部品を登載した、ことを特徴と
する半導体装置。 １７：前記第二誘電体層のメタライズ層と前記第三誘電
体層のメタライズ層と、及び、前記第四誘電体層のメタ
ライズ層と前記第五誘電体層のメタライズ層と、をそれ
ぞれ導電性接着材で接続する同時に、前記第二誘電体層
と前記第三誘電体層と、及び、前記第四誘電体層と前記
第五誘電体層と、をそれぞれ当該導電性接着材で接着す
ることにより前記実装空間内に登載された回路素子とが
電気的に接合されている、ことを特徴とする前記１６記
載の半導体装置。 １８：前記第一誘電体層の前記実装空間外の面に形成さ
れたメタライズ層に入出力及びＧＮＤ等のための端子電
極を設けた、ことを特徴とする前記１６〜１７記載の半
導体装置。A semiconductor device according to the present invention that achieves the above object has the following features. 1: a first dielectric layer having a metallized layer formed on both sides, and a third metallized layer 5 on one or both sides
Formed, a first dielectric substrate formed by laminating a part of the second dielectric layer, and a third dielectric layer having a metallized layer formed on one or both surfaces, A metallized layer is formed on one or both surfaces, a second dielectric substrate formed by laminating a fourth dielectric layer partially hollowed out, and the first dielectric substrate, A first through hole for electrically connecting each metallized layer of the dielectric substrate, and a second through hole for electrically connecting each metallized layer of the second dielectric substrate to the second dielectric substrate And a multilayer substrate formed by laminating the first and second dielectric substrates so as to form a mounting space for mounting circuit elements, and mounted on a metallization layer in the mounting space. And a circuit element. 2: The multi-layer substrate is a multi-layer substrate configured by laminating the partly hollowed-out second dielectric layer and the partly hollowed-out fourth dielectric layer so as to face each other. 2. The semiconductor device according to the above item 1, wherein 3: The semiconductor device according to 1 or 2, wherein a circuit element is mounted on a metallized layer formed on the first and third dielectric layers in the mounting space of the multilayer substrate. 4: The semiconductor device according to the above item 3, wherein the circuit element is flip-chip mounted on the substrate by bumps. 5: The metallized layers of the first and second dielectric substrates are connected by a conductive adhesive, and at the same time, the second dielectric layer and the fourth dielectric layer are bonded by the conductive adhesive. 5. The semiconductor device according to any one of 1 to 4, wherein a circuit element mounted in the mounting space is electrically connected. 6: The semiconductor device according to the item 3, wherein a circuit element is also mounted on a metallization layer formed on a surface of the third dielectric layer outside the mounting space. 7: The semiconductor device according to any one of 1 to 6, wherein at least two or more multilayer substrates of the semiconductor device according to claim 1 are stacked. 8: The semiconductor device according to any one of 1 to 7, wherein terminal electrodes for input / output and GND are provided on a metallized layer formed on a surface of the first dielectric layer outside the mounting space. 9: A first dielectric layer having a metallized layer formed on both surfaces thereof, and a second dielectric layer having a third metallized layer formed on one surface or both surfaces and partially hollowed out. A dielectric substrate, a third dielectric layer having a metallized layer formed on one or both surfaces, and a fourth dielectric layer having a metallized layer formed on one or both surfaces and partially cut away, A second dielectric substrate, a through-hole for electrically connecting each of the metallized layers of the first and second dielectric substrates, and a second dielectric layer partially hollowed out. And a third dielectric layer to form a mounting space for mounting circuit components thereon, a multi-layer substrate configured by laminating both, and a metallized layer of the first dielectric layer in the mounting space, And the second part in the part where the part is hollowed out. A semiconductor device comprising: the circuit element which is Tosai on the metallized layer of the dielectric layer, in that it consists of. 10: The semiconductor device according to the item 3, wherein the circuit element is flip-chip mounted on a substrate by bumps. 11: connecting the metallized layers of the first and second dielectric substrates with a conductive adhesive, and simultaneously bonding the second dielectric layer and the third dielectric layer with the conductive adhesive, 11. The semiconductor device according to the item 9 or 10, wherein a circuit element mounted in the mounting space is electrically connected. 12: The semiconductor device according to any one of 9 to 11, wherein terminal electrodes for input / output, GND, and the like are provided on a metallized layer formed on a surface of the first dielectric layer outside the mounting space. 13: A first dielectric layer having a metallized layer formed on both surfaces thereof, and a second dielectric layer having a third metallized layer 5 formed on one surface or both surfaces and partially hollowed out. One dielectric substrate, a metallized layer formed on one or both surfaces, a fourth dielectric layer partially hollowed out, and a third dielectric layer having a metallized layer formed on one or both surfaces, respectively. A second dielectric substrate configured by laminating the first dielectric substrate, a first through hole for electrically connecting each metallized layer of the first dielectric substrate, A second through hole that electrically connects each metallization layer of the second dielectric substrate to the second dielectric substrate, and the first dielectric substrate so as to form a mounting space for mounting a circuit element. And fourth dielectric layers of the body substrate Are formed on the metallized layer formed on the first dielectric layer in the mounting space and outside the mounting space of the metallized layer formed on the third dielectric layer in the mounting space. And a circuit element mounted on the metallized layer. 14: The semiconductor device according to the above 13, wherein the circuit component mounted in the mounting space is a circuit component requiring protection. 15: The semiconductor device according to 13 or 14, wherein a terminal electrode for input / output and GND is provided on a metallized layer formed on a surface of the first dielectric layer outside the mounting space. 16: a first dielectric layer having a metallized layer formed on both surfaces thereof, and a second dielectric layer having a third metallized layer formed on one or both surfaces and partially hollowed out, A dielectric substrate, a third dielectric layer having a metallized layer formed on one or both surfaces, and a fourth dielectric layer having a metallized layer formed on one or both surfaces and partially cut away are laminated. A second dielectric substrate configured as described above, a through hole for electrically connecting each of the metallized layers of the first and second dielectric substrates, and a second dielectric layer in which the part is cut out. A third dielectric layer and a multilayer substrate formed by laminating both, so as to form a mounting space for mounting circuit components, and a metallized layer of the first dielectric layer in the mounting space, and , Within the part where the part is hollowed out A circuit element mounted on a metallization layer of a dielectric layer, and a semiconductor device comprising a fifth dielectric layer having a metallization layer formed on one or both surfaces, and a metallization layer formed on both surfaces, and A third dielectric substrate formed by laminating an uncut sixth dielectric layer, and a through-hole for electrically connecting a metallized layer of the third dielectric substrate; A fifth dielectric layer and the fourth dielectric layer are laminated, and a circuit component is mounted on a metallized layer on the fifth dielectric layer in the hollowed portion of the sixth dielectric. A semiconductor device characterized by the above-mentioned. 17: The metallization layer of the second dielectric layer and the metallization layer of the third dielectric layer, and the metallization layer of the fourth dielectric layer and the metallization layer of the fifth dielectric layer are electrically conductive. At the same time as connecting with an adhesive, bonding the second dielectric layer and the third dielectric layer, and bonding the fourth dielectric layer and the fifth dielectric layer with the conductive adhesive, respectively. 17. The semiconductor device according to the item 16, wherein a circuit element mounted in the mounting space is electrically connected to the circuit element. (18) The semiconductor device according to (16) to (17), wherein a terminal electrode for input / output, GND, and the like is provided on a metallized layer formed on a surface of the first dielectric layer outside the mounting space.
【０００９】また、本発明に係る半導体装置は、下記の
点を特徴とする。 １９：両面にそれぞれ形成されたメタライズ層を備えた
第一誘電体層と、一面に第三メタライズ層を形成され一
部がくりぬかれた第二誘電体層とを積層されて構成され
た誘電体基板と、当該誘電体基板の各メタライズ層をそ
れぞれ電気的に接続するスルーホールと、から構成され
たことを特徴とする半導体装置用基板を用いた半導体装
置。 ２０：一面に周辺部に形成されたメタライズ層と他面に
形成されたメタライズ層を備えた第一誘電体層と、一面
に第三メタライズ層を形成され一部がくりぬかれた第二
誘電体層とを積層されて構成された誘電体基板と、当該
誘電体基板の各メタライズ層をそれぞれ電気的に接続す
るスルーホールと、から構成されたことを特徴とする半
導体装置用基板を用いた半導体装置。Further, a semiconductor device according to the present invention has the following features. 19: Dielectric formed by laminating a first dielectric layer having a metallized layer formed on both surfaces thereof and a second dielectric layer having a third metallized layer formed on one surface and partially cut away A semiconductor device using a substrate for a semiconductor device, comprising: a substrate; and a through hole for electrically connecting each metallization layer of the dielectric substrate. 20: A first dielectric layer including a metallized layer formed on one surface in a peripheral portion and a metallized layer formed on the other surface, and a second dielectric formed with a third metallized layer formed on one surface and partially cut away A semiconductor using a semiconductor device substrate, comprising: a dielectric substrate formed by stacking layers; and a through hole that electrically connects each metallized layer of the dielectric substrate. apparatus.
【００１０】[0010]
【実施の形態】以下、図面を参照して本発明の実施の形
態を実施例に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】＜本発明の第１実施例の構成＞図２は図１
の断面図を示すが、図２を用いて説明する。第１実施例
の表面実装タイプの半導体装置は、実装面となる第一メ
タライズ層３に信号の入出力のための端子電極１７とＧ
ＮＤ電極１６とからなる端子電極が設けられている。第
一の誘電体基板１３は、下側表面（図面を見て）に第一
メタライズ層３を及び上側表面（図面を見て）に第二メ
タライズ層４を形成された第一誘電体層９、上側表面
（図面を見て）に第三メタライズ層５を形成された第二
誘電体層１０とを、この順序で積層されて構成される。
上記第二誘電体層１０の一部がくりぬかれていて、その
くりぬき部分に半導体デバイスあるいは圧電デバイスで
あるペレット１及びコンデンサあるいはインダクタある
いは抵抗等のチップ部品２が第一誘電体層９上の第二メ
タライズ層４に搭載されている。同様に、第二の誘電体
基板１４は、上側表面（図面を見て）に第四メタライズ
層６を及び下側表面に第五メタライズ層７を形成された
第三誘電体層１１、下側表面（図面を見て）に第六メタ
ライズ層８を形成された第四誘電体層１２とを、この順
序で積層されて構成される。第四誘電体層１２の一部が
第一の誘電体基板１３と同じようにくりぬかれていて、
そのくりぬき部分に半導体デバイスあるいは圧電デバイ
スであるペレット１及びコンデンサあるいはインダクタ
あるいは抵抗等のチップ部品２が第四誘電体層１２上の
第五メタライズ層７に搭載されている。第一の誘電体基
板１３において第三メタライズ層５と第二メタライズ層
４と第一メタライズ層３がそれぞれスルーホール１５に
よって電気的に接続され、第二の誘電体基板１４におい
て第四メタライズ層６と第五メタライズ層７と第六メタ
ライズ層８がそれぞれスルーホールによって電気的に接
続されている。第三メタライズ層５と第六メタライズ層
８を導電性接着材１９で接続する同時に第二誘電体層１
０と第四誘電体層１２を当該導電性接着材１９で接着す
ることにより第一の誘電体基板１３上に構成された回路
素子と第二の誘電体基板１４上に構成された回路素子と
が電気的に接合されている。したがって、ペレット１及
び部品２の搭載部は、上記第一の誘電体基板１３と上記
第二の誘電体基板１４とにより囲まれた中空構造となっ
ている。<Structure of the first embodiment of the present invention> FIG.
Is shown in FIG. 2, which will be described with reference to FIG. In the surface-mount type semiconductor device of the first embodiment, a terminal electrode 17 for inputting / outputting a signal and a G
A terminal electrode composed of the ND electrode 16 is provided. The first dielectric substrate 13 has a first dielectric layer 9 having a first metallized layer 3 formed on a lower surface (see the drawing) and a second metallized layer 4 formed on an upper surface (see the drawing). , And a second dielectric layer 10 having a third metallized layer 5 formed on an upper surface (see the drawing) in this order.
A part of the second dielectric layer 10 is hollowed out, and a chip 1 such as a semiconductor device or a piezoelectric device and a chip component 2 such as a capacitor, an inductor or a resistor are formed in the hollowed portion on the first dielectric layer 9. It is mounted on the second metallization layer 4. Similarly, the second dielectric substrate 14 includes a third dielectric layer 11 having a fourth metallized layer 6 formed on the upper surface (see the drawing) and a fifth metallized layer 7 formed on the lower surface, A fourth dielectric layer 12 having a sixth metallized layer 8 formed on its surface (see the drawing) is laminated in this order. A part of the fourth dielectric layer 12 is cut out in the same manner as the first dielectric substrate 13,
A pellet 1 which is a semiconductor device or a piezoelectric device and a chip component 2 such as a capacitor, an inductor or a resistor are mounted on the fifth metallized layer 7 on the fourth dielectric layer 12 in the hollow portion. The third metallized layer 5, the second metallized layer 4, and the first metallized layer 3 are electrically connected to each other by through holes 15 in the first dielectric substrate 13, and the fourth metallized layer 6 is formed in the second dielectric substrate 14. And the fifth metallized layer 7 and the sixth metallized layer 8 are electrically connected to each other by through holes. The third metallization layer 5 and the sixth metallization layer 8 are connected by a conductive adhesive 19 and simultaneously the second dielectric layer 1
The circuit element formed on the first dielectric substrate 13 and the circuit element formed on the second dielectric substrate 14 are formed by bonding the first and fourth dielectric layers 12 with the conductive adhesive 19. Are electrically connected. Therefore, the mounting portion of the pellet 1 and the component 2 has a hollow structure surrounded by the first dielectric substrate 13 and the second dielectric substrate 14.
【００１２】＜第１実施例の動作＞前記第１実施例の表
面実装タイプの半導体装置において、多層基板によって
囲まれた中空部に構成されている回路の回路配線はスル
ーホール１５によって多層基板の異なるメタライズ層３
〜８に構成されている回路と接続されており、全体とし
て一つの回路となっている。さらに配線の一部はスルー
ホール１５によって実装面となる第一メタライズ層３に
ある端子電極１７と接続しており、端子電極１７より信
号の入出力や電源等のフィードが行われる。<Operation of First Embodiment> In the surface mount type semiconductor device of the first embodiment, the circuit wiring of the circuit formed in the hollow portion surrounded by the multilayer substrate is formed by the through hole 15 of the multilayer substrate. Different metallization layers 3
8 are connected to the circuits configured as described above to form one circuit as a whole. Further, a part of the wiring is connected to a terminal electrode 17 on the first metallization layer 3 serving as a mounting surface through a through hole 15, and the input / output of a signal and the feed of a power supply are performed from the terminal electrode 17.
【００１３】＜効果の説明＞掘り込みのある同じ構造の
基板を重ね合わせる事でデバイスが搭載される空洞部を
作っており全体として多層基板となっている。つまり、
多層基板そのものがデバイスの容器を兼ねているためベ
アチップのデバイスを保護するためのキャップや樹脂封
止をする必要がなく、簡単に中空構造を実現することが
できる。さらに、上下回路を電気的に接続し二段積みも
可能な構造となっているため簡単に二つの回路を二段に
縦積みすることができる。 さらに中空を形成する回り
の基板構造は上下共同じ外形構造となっているため多段
積み等も可能である。<Explanation of Effect> A hollow portion in which devices are mounted is formed by stacking substrates having the same structure with dug-out portions, and the entire structure is a multilayer substrate. That is,
Since the multilayer substrate itself also functions as a device container, there is no need to provide a cap or resin sealing for protecting the bare chip device, and a hollow structure can be easily realized. Further, since the upper and lower circuits are electrically connected to each other and can be stacked in two stages, two circuits can be easily stacked vertically in two stages. Further, since the upper and lower substrate structures around the hollow have the same outer structure, multi-stage stacking or the like is also possible.
【００１４】＜発明の他の実施例＞図２に示す第１実施
例は、ペレットをワイヤボンディングで基板上のメタラ
イズに接続しているが、図３示す第２実施例は、図３に
示すようにバンプによりフリップチップ実装した場合に
も適用できる。以降の図はフリップチップ実装した場合
の図で説明する。<Other Embodiments of the Invention> In the first embodiment shown in FIG. 2, the pellets are connected to the metallization on the substrate by wire bonding, while the second embodiment shown in FIG. 3 is shown in FIG. As described above, the present invention can also be applied to a case where flip-chip mounting is performed using bumps. The following figures will be described with reference to a case where flip-chip mounting is performed.
【００１５】図４は第３実施例を示し、この第３実施例
は、第一の誘電体基板１３と第二の誘電体基板１４を接
続する際に、第２の誘電体基板１４の掘り込まれている
面が図３の場合と逆になるように第四メタライズ層８と
第三メタライズ層５を接続した例である。FIG. 4 shows a third embodiment. In the third embodiment, when connecting the first dielectric substrate 13 and the second dielectric substrate 14, the second dielectric substrate 14 is dug. This is an example in which the fourth metallization layer 8 and the third metallization layer 5 are connected such that the surface into which the metallization is inserted is opposite to that in FIG.
【００１６】図５は第４実施例を示し、図３の第２実施
例で、さらに第四メタライズ層６にも回路を構成した例
である。図６は第５実施例を示し、図５の第４実施例で
第５メタライズ層７に構成された回路が無い場合である
が、この構成では図７に示す第６実施例の様に保護した
いペレット１だけを中空部に実装してチップ部品は表面
に構成する事が考えられる。FIG. 5 shows a fourth embodiment, in which a circuit is formed in the fourth metallization layer 6 in the second embodiment of FIG. FIG. 6 shows a fifth embodiment in which there is no circuit configured in the fifth metallization layer 7 in the fourth embodiment of FIG. 5, but in this configuration, protection is provided as in the sixth embodiment shown in FIG. It is conceivable that only the pellet 1 to be mounted is mounted in the hollow portion and the chip component is formed on the surface.
【００１７】図８は第７実施例を示し、図４の第３実施
例に対して、第一の誘電体基板１３及び第二の誘電体基
板１４と同様の構成の第三の誘電体基板２６をさらに重
ねた例である。図９は第７実施例を示し、図３の第２実
施例を二個積み上げたものである。FIG. 8 shows a seventh embodiment. In contrast to the third embodiment shown in FIG. 4, a third dielectric substrate having the same structure as the first dielectric substrate 13 and the second dielectric substrate 14 is shown. 26 is an example in which 26 is further stacked. FIG. 9 shows a seventh embodiment, in which two second embodiments of FIG. 3 are stacked.
【００１８】図２から図９の第１実施例から第８実施例
では、各層での回路をペレットとチップ部品を各々一個
示しているが、ペレットあるいはチップ部品のみの場合
と両方混在する場合とが考えられさらに数量もそれぞれ
一個の場合と複数個の場合とが考えられる。In the first to eighth embodiments shown in FIGS. 2 to 9, the circuits in each layer are shown with one pellet and one chip component. It is also conceivable that the quantity is one and plural respectively.
【００１９】また、図２第１実施例では、掘り込みのあ
る第一の誘電体基板１３と第二の誘電体基板１４はそれ
ぞれ二層基板となっており、重ね合せた結果全体として
四層基板となっているが、第一の誘電体基板１３と第二
の誘電体基板１４はそれぞれ二層以上の多層基板を用い
ても良くまた第一の誘電体基板１３と第二の誘電体基板
１４の層数が異なっていても良い。これは、図３から図
９の第２実施例から第８実施例についても同様である。In the first embodiment shown in FIG. 2, the first dielectric substrate 13 and the second dielectric substrate 14 which are dug are each a two-layer substrate. Although the first dielectric substrate 13 and the second dielectric substrate 14 may be multilayer substrates each having two or more layers, the first dielectric substrate 13 and the second dielectric substrate The number of 14 layers may be different. This is the same for the second to eighth embodiments of FIGS. 3 to 9.
【００２０】また、図２から図９第１実施例から第８実
施例では、ＧＮＤ電極が基板の側面にあるメタライズと
接続して、さらに最上部のメタライズ層と接続している
が、接続されるメタライズ層は必ずしも最上部でなくて
も良く任意のメタライズ層と接続できる。また、側面の
メタライズが無くても良く、ＧＮＤ電極はスルーホール
を介して他のメタライズ層と接続していても良い。ま
た、端子電極が側面のメタライズを介して他のメタライ
ズ層と接続する場合もある。FIGS. 2 to 9 In the first to eighth embodiments, the GND electrode is connected to the metallization on the side surface of the substrate and is further connected to the uppermost metallization layer. The metallized layer is not necessarily the uppermost layer and can be connected to any metallized layer. Further, the metallization on the side surface may not be required, and the GND electrode may be connected to another metallization layer via a through hole. Further, the terminal electrode may be connected to another metallized layer via the metallized surface.
【００２１】[0021]
【発明の効果】本発明では、掘り込みのある同じ外形構
造の基板を重ね合わせる事でデバイスが搭載される空洞
部を作っており全体として多層基板となっている。つま
り、多層基板そのものがデバイスの容器を兼ねているた
めベアチップのデバイスを保護するためのキャップや樹
脂封止をする必要がなく、簡単に中空構造を実現するこ
とができる。さらに、上下回路を電気的に接続し二段積
みも可能な構造となっているため簡単に二つの回路を二
段に縦積みすることができる。 さらに中空を形成する
回りの基板構造は上下共同じ構造となっているため多段
積み等も可能である。According to the present invention, a cavity in which a device is mounted is formed by stacking substrates having the same external structure with a dug-out portion, and a multilayer substrate is formed as a whole. That is, since the multilayer substrate itself also serves as a device container, there is no need to perform capping or resin sealing for protecting the bare chip device, and a hollow structure can be easily realized. Further, since the upper and lower circuits are electrically connected to each other and can be stacked in two stages, two circuits can be easily stacked vertically in two stages. Further, since the substrate structure around the hollow is the same structure in the upper and lower parts, multi-stage stacking is also possible.
【００２２】特に、前記特開２００１ー６８６２４号公
報記載されたもの比べ、本発明は、多層基板を構成する
各誘電体層にそれぞれメタライズ層を形成し、この各メ
タライズ層を互いに電気的に接続している。したがっ
て、パターンニングができるので、部品間配線ができモ
ジュールとすることができる。また、空間部の厚さも３
０μｍ〜２ｍｍ程度まで厚くすることが可能であり各種
部品の実装がでるモジュールとすることができる。ま
た、上フタ，下フタがなく部品点数を少なくでき、上部
回路と下部回路の接続方法あるいは基板構造が簡単にで
きるとともに、組立精度向上、組立工程減少ができ、回
路の多段化する事ができる。さらに、本発明では、各層
ごとに電気チェックができるので、組立不良率の低減が
可能である。In particular, the present invention forms a metallized layer on each of the dielectric layers constituting the multilayer substrate and electrically connects the metallized layers to each other, as compared with the structure described in JP-A-2001-68624. are doing. Therefore, since patterning can be performed, wiring between components can be performed and a module can be obtained. Also, the thickness of the space is 3
The module can be thickened to about 0 μm to 2 mm, and can be a module on which various components can be mounted. Also, since there is no upper lid and lower lid, the number of parts can be reduced, the connection method of the upper circuit and the lower circuit or the substrate structure can be simplified, the assembling accuracy can be improved, the assembling process can be reduced, and the circuit can be multistage. . Further, according to the present invention, an electrical check can be performed for each layer, so that a defective assembly rate can be reduced.
【図１】本発明の概念図FIG. 1 is a conceptual diagram of the present invention.
【図２】本発明の第１実施例FIG. 2 shows a first embodiment of the present invention.
【図３】本発明の第２実施例FIG. 3 shows a second embodiment of the present invention.
【図４】本発明の第３実施例FIG. 4 shows a third embodiment of the present invention.
【図５】本発明の第４実施例FIG. 5 is a fourth embodiment of the present invention.
【図６】本発明の第５実施例FIG. 6 shows a fifth embodiment of the present invention.
【図７】本発明の第６実施例FIG. 7 shows a sixth embodiment of the present invention.
【図８】本発明の第７実施例FIG. 8 shows a seventh embodiment of the present invention.
【図９】本発明の第８実施例FIG. 9 shows an eighth embodiment of the present invention.
【図１０】従来技術１FIG. 10 is a prior art 1
【図１１】従来技術２FIG. 11 is prior art 2
【図１２】従来技術３FIG. 12 is prior art 3
【図１３】従来技術４FIG. 13 is prior art 4
【図１４】従来技術５FIG. 14: Prior art 5
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 貴史 東京都港区芝五丁目７番１号 日本電気株 式会社内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Takashi Nakajima 5-7-1 Shiba, Minato-ku, Tokyo Inside NEC Corporation
Claims (20)
備えた第一誘電体層と、片面あるいは両面に第三メタラ
イズ層５を形成され、一部がくりぬかれた第二誘電体層
とを積層されてなる第一の誘電体基板と、 片面あるいは両面ににそれぞれ形成されたメタライズ層
を備えた第三誘電体層と、片面あるいは両面にメタライ
ズ層を形成され、一部がくりぬかれた第四誘電体層とを
積層されて構成された第二の誘電体基板と、 前記第一の誘電体基板に、当該第一の誘電体基板の各メ
タライズ層を電気的に接続する第一のスルーホールと、 前記第二の誘電体基板に当該第二の誘電体基板の各メタ
ライズ層を電気的に接続する第二のスルーホールと、 回路素子を登載するための実装空間を形成するように、
前記第一及び第二の誘電体基板を積層して構成された多
層基板と、 前記実装空間内のメタライズ層上に登載された回路素子
と、からなることを特徴とする半導体装置。1. A first dielectric layer having a metallized layer formed on both sides thereof, and a second dielectric layer having a third metallized layer 5 formed on one or both sides and partially hollowed out. A first dielectric substrate, a third dielectric layer having a metallized layer formed on one or both surfaces, respectively, and a fourth metallized layer formed on one or both surfaces and partially cut away. A second dielectric substrate formed by laminating a dielectric layer; and a first through hole electrically connecting each metallized layer of the first dielectric substrate to the first dielectric substrate. And a second through hole for electrically connecting each metallization layer of the second dielectric substrate to the second dielectric substrate, and a mounting space for mounting a circuit element,
A semiconductor device comprising: a multilayer substrate formed by laminating the first and second dielectric substrates; and a circuit element mounted on a metallized layer in the mounting space.
第二誘電体層と、前記一部がくりぬかれた第四誘電体層
と、を向かい合わせて積層して構成された多層基板であ
る、ことを特徴とする請求項１記載の半導体装置。2. The multi-layer substrate according to claim 1, wherein the multi-layer substrate is formed by laminating the second dielectric layer partially hollowed and the fourth dielectric layer partially hollow. The semiconductor device according to claim 1, wherein
誘電体層に形成されたメタライズ層に回路素子を登載し
た、ことを特徴とする請求項１または２記載の半導体装
置。3. The semiconductor device according to claim 1, wherein circuit elements are mounted on metallized layers formed on the first and third dielectric layers in the mounting space of the multilayer substrate.
ップチップ実装されている、ことを特徴とする請求項３
記載の半導体装置。4. The circuit element according to claim 3, wherein the circuit element is flip-chip mounted on the substrate by bumps.
13. The semiconductor device according to claim 1.
ズ層を導電性接着材で接続する同時に、前記第二誘電体
層と前記第四誘電体層を当該導電性接着材で接着するこ
とにより前記実装空間内に登載された回路素子とが電気
的に接合されている、ことを特徴とする請求項１〜４の
いずれかに記載の半導体装置。5. The metallized layers of the first and second dielectric substrates are connected with a conductive adhesive, and at the same time, the second dielectric layer and the fourth dielectric layer are bonded with the conductive adhesive. 5. The semiconductor device according to claim 1, wherein a circuit element mounted in the mounting space is electrically connected.
形成されたメタライズ層にも回路素子を登載した、こと
を特徴とする請求項３記載の半導体装置。6. The semiconductor device according to claim 3, wherein a circuit element is also mounted on a metallization layer formed on a surface of said third dielectric layer outside said mounting space.
を少なくとも２個以上を複数個重ね合わせた、ことを特
徴とする請求項１〜６のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein at least two or more multilayer substrates of the semiconductor device according to claim 1 are stacked.
形成されたメタライズ層に入出力及びＧＮＤ等のための
端子電極を設けた、ことを特徴とする請求項１〜７記載
の半導体装置。8. A metallization layer formed on a surface of the first dielectric layer outside the mounting space, and a terminal electrode for input / output, GND and the like is provided. Semiconductor device.
備えた第一誘電体層と、片面あるいは両面に第三メタラ
イズ層を形成され一部がくりぬかれた第二誘電体層とを
積層されてなる第一の誘電体基板と、 片面あるいは両面に形成されたメタライズ層を備えた第
三誘電体層と、片面あるいは両面にメタライズ層を形成
され、一部がくりぬかれた第四誘電体層と、を積層され
て構成された第二の誘電体基板と、 前記第一及び第二の誘電体基板の各メタライズ層をそれ
ぞれ電気的に接続するスルーホールと、 前記一部がくりぬかれた第二誘電体層と第三誘電体層と
を回路部品を登載するための実装空間を形成するよう
に、両者を積層して構成された多層基板と、 前記実装空間内の第一誘電体層のメタライズ層上、及
び、前記一部がくりぬかれた部分内の第三誘電体層のメ
タライズ層上に登載された回路素子と、からなることを
特徴とする半導体装置。9. A first dielectric layer having a metallized layer formed on both surfaces thereof, and a second dielectric layer having a third metallized layer formed on one surface or both surfaces and partly cut away, being laminated. A first dielectric substrate, a third dielectric layer having a metallized layer formed on one or both sides, and a fourth dielectric layer having a metallized layer formed on one or both sides and partially hollowed out. A second dielectric substrate formed by laminating the first and second dielectric substrates, a through-hole electrically connecting each metallized layer of the first and second dielectric substrates, and a second part of which is cut out. A multilayer substrate formed by laminating a dielectric layer and a third dielectric layer so as to form a mounting space for mounting circuit components, and a metallization of a first dielectric layer in the mounting space. On the layer and the part was hollowed out A circuit element mounted on the metallized layer of the third dielectric layer in the portion.
リップチップ実装されている、ことを特徴とする請求項
３記載の半導体装置。10. The semiconductor device according to claim 3, wherein said circuit element is flip-chip mounted on a substrate by bumps.
イズ層を導電性接着材で接続する同時に、前記第二誘電
体層と前記第三誘電体層を当該導電性接着材で接着する
ことにより前記実装空間内に登載された回路素子とが電
気的に接合されている、ことを特徴とする請求項９また
は１０記載の半導体装置。11. The metallized layers of the first and second dielectric substrates are connected with a conductive adhesive, and at the same time, the second dielectric layer and the third dielectric layer are bonded with the conductive adhesive. 11. The semiconductor device according to claim 9, wherein a circuit element mounted in the mounting space is electrically connected.
に形成されたメタライズ層に入出力及びＧＮＤ等のため
の端子電極を設けた、ことを特徴とする請求項９〜１１
記載の半導体装置。12. A metallized layer formed on a surface of the first dielectric layer outside the mounting space, and terminal electrodes for input / output, GND, etc. are provided.
13. The semiconductor device according to claim 1.
を備えた第一誘電体層と、片面あるいは両面に第三メタ
ライズ層５を形成され一部がくりぬかれた第二誘電体層
とを積層されてなる第一の誘電体基板と、 片面あるいは両面にメタライズ層を形成され、一部がく
りぬかれた第四誘電体層と、片面あるいは両面ににそれ
ぞれ形成されたメタライズ層を備えた第三誘電体層と、
を積層されて構成された第二の誘電体基板と、 前記第一の誘電体基板に、当該第一の誘電体基板の各メ
タライズ層を電気的に接続する第一のスルーホールと、 前記第二の誘電体基板に当該第二の誘電体基板の各メタ
ライズ層を電気的に接続する第二のスルーホールと、 回路素子を登載するための実装空間を形成するように、
前記第一誘電体基板の第二誘電体層と第四誘電体層とを
接着して積層して構成された多層基板と、 前記実装空間内の第一誘電体層に形成されたメタライズ
層上及び第三誘電体層に形成されたメタライズ層の実装
空間外に形成されたメタライズ層上上に登載された回路
素子と、からなることを特徴とする半導体装置。13. A first dielectric layer having a metallized layer formed on both sides thereof, and a second dielectric layer having a third metallized layer 5 formed on one or both sides thereof and partially cut away, respectively. A first dielectric substrate, a metallized layer formed on one or both surfaces, a fourth dielectric layer partially cut away, and a third dielectric material provided with a metallized layer formed on one or both surfaces, respectively. Body layers,
A second dielectric substrate formed by laminating the first dielectric substrate, a first through hole electrically connecting each metallization layer of the first dielectric substrate, A second through hole for electrically connecting each metallization layer of the second dielectric substrate to the second dielectric substrate, and a mounting space for mounting a circuit element thereon,
A multilayer substrate formed by bonding and laminating a second dielectric layer and a fourth dielectric layer of the first dielectric substrate; and a metallized layer formed on the first dielectric layer in the mounting space. And a circuit element mounted on the metallization layer formed outside the mounting space of the metallization layer formed on the third dielectric layer.
は、保護を必要とする回路部品であることを特徴とする
請求項１３記載の半導体装置。14. The semiconductor device according to claim 13, wherein said circuit component mounted in said mounting space is a circuit component requiring protection.
に形成されたメタライズ層に入出力及びＧＮＤ等のため
の端子電極を設けた、ことを特徴とする請求項１３また
は１４記載の半導体装置。15. The metallization layer formed on a surface of the first dielectric layer outside the mounting space, and a terminal electrode for input / output, GND, and the like is provided. Semiconductor device.
を備えた第一誘電体層と、片面あるいは両面に第三メタ
ライズ層を形成され一部がくりぬかれた第二誘電体層と
を積層されてなる第一の誘電体基板と、 片面あるいは両面に形成されたメタライズ層を備えた第
三誘電体層と、片面あるいは両面にメタライズ層を形成
され、一部がくりぬかれた第四誘電体層とを積層されて
構成された第二の誘電体基板と、 前記第一及び第二の誘電体基板の各メタライズ層をそれ
ぞれ電気的に接続するスルーホールと、 前記一部がくりぬかれた第二誘電体層と第三誘電体層と
を回路部品を登載するための実装空間を形成するよう
に、両者を積層して構成された多層基板と、 前記実装空間内の第一誘電体層のメタライズ層上、及
び、前記一部がくりぬかれた部分内の第三誘電体層のメ
タライズ層上に登載された回路素子と、からなる半導体
装置において、 片面あるいは両面に形成されたメタライズ層を備えた第
五誘電体層と、両面にメタライズ層を形成され、一部が
くりぬかれた第六誘電体層とを積層されて構成された第
三の誘電体基板と、前記第三の誘電体基板のメタライズ
層を電気的に接続するスルーホールと、をさらに設け、 前記第５の誘電体層と前記第四の誘電体層とを積層し、
前記第六誘電体の前記くりぬかれた部分の前記第五誘電
体層上のメタライズ層上に回路部品を登載した、ことを
特徴とする半導体装置。16. A first dielectric layer having a metallized layer formed on both surfaces thereof, and a second dielectric layer having a third metallized layer formed on one surface or both surfaces and partly hollowed out. A first dielectric substrate, a third dielectric layer having a metallized layer formed on one or both sides, and a fourth dielectric layer having a metallized layer formed on one or both sides and partially hollowed out. A second dielectric substrate formed by laminating the first and second dielectric substrates, a through-hole for electrically connecting each metallized layer of the first and second dielectric substrates, and a second dielectric having a part thereof cut out. A multilayer substrate formed by laminating a body layer and a third dielectric layer so as to form a mounting space for mounting circuit components, and a metallized layer of a first dielectric layer in the mounting space The top and the part were hollowed out A circuit element mounted on the metallization layer of the third dielectric layer in the portion, a semiconductor device comprising: a fifth dielectric layer having a metallization layer formed on one or both surfaces; and a metallization layer on both surfaces. A third dielectric substrate formed and formed by laminating a sixth dielectric layer partially hollowed out, and a through hole for electrically connecting the metallized layer of the third dielectric substrate, Further comprising: laminating the fifth dielectric layer and the fourth dielectric layer,
A semiconductor device having a circuit component mounted on a metallized layer on the fifth dielectric layer in the hollowed portion of the sixth dielectric.
第三誘電体層のメタライズ層と、及び、 前記第四誘電体層のメタライズ層と前記第五誘電体層の
メタライズ層と、をそれぞれ導電性接着材で接続する同
時に、前記第二誘電体層と前記第三誘電体層と、及び、
前記第四誘電体層と前記第五誘電体層と、をそれぞれ当
該導電性接着材で接着することにより前記実装空間内に
登載された回路素子とが電気的に接合されている、こと
を特徴とする請求項１６記載の半導体装置。17. A metallized layer of the second dielectric layer and a metallized layer of the third dielectric layer, and a metallized layer of the fourth dielectric layer and a metallized layer of the fifth dielectric layer. At the same time each connected by a conductive adhesive, the second dielectric layer and the third dielectric layer, and,
The circuit element mounted in the mounting space is electrically joined by bonding the fourth dielectric layer and the fifth dielectric layer with the conductive adhesive, respectively. 17. The semiconductor device according to claim 16, wherein
に形成されたメタライズ層に入出力及びＧＮＤ等のため
の端子電極を設けた、ことを特徴とする請求項１６〜１
７記載の半導体装置。18. A metallized layer formed on a surface of the first dielectric layer outside the mounting space, and terminal electrodes for input / output, GND, and the like are provided.
8. The semiconductor device according to 7.
を備えた第一誘電体層と、一面に第三メタライズ層を形
成され一部がくりぬかれた第二誘電体層とを積層されて
構成された誘電体基板と、 当該誘電体基板の各メタライズ層をそれぞれ電気的に接
続するスルーホールと、から構成されたことを特徴とす
る半導体装置用基板を用いた半導体装置。19. A laminated structure comprising: a first dielectric layer having a metallized layer formed on both surfaces thereof; and a second dielectric layer having a third metallized layer formed on one surface and partially cut away. A semiconductor device using a substrate for a semiconductor device, comprising: a dielectric substrate; and a through hole for electrically connecting each metallization layer of the dielectric substrate.
と他面に形成されたメタライズ層を備えた第一誘電体層
と、一面に第三メタライズ層を形成され一部がくりぬか
れた第二誘電体層とを積層されて構成された誘電体基板
と、 当該誘電体基板の各メタライズ層をそれぞれ電気的に接
続するスルーホールと、から構成されたことを特徴とす
る半導体装置用基板を用いた半導体装置。20. A first dielectric layer having a metallized layer formed on one surface in a peripheral portion and a metallized layer formed on another surface, and a third metallized layer formed on one surface and partially cut away. A semiconductor device substrate, comprising: a dielectric substrate formed by laminating two dielectric layers; and a through hole that electrically connects each metallized layer of the dielectric substrate. Semiconductor device used.
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2001-05-31 JP JP2001164270A patent/JP2002359343A/en active Pending
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