JP6693805B2 - 半導体装置 - Google Patents

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Description

本発明は、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）を備えた半導体装置に関する。
特許文献１の図６には、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）を備えた半導体装置が開示されている。この半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されたｎ型の半導体領域（半導体層）と、ｎ型の半導体領域の表面層に形成されたｎ型のドレイン領域と、ドレイン領域と間隔を空けて半導体領域の表面層に形成された複数のｎ型のソース領域と、ソース領域の間の半導体領域に形成されたｐ型のゲート領域と、ドレイン領域とソース領域との間の半導体領域上に配置され、ドレイン領域およびグランドに電気的に接続された平面視螺旋形状の抵抗性のフィールドプレートとを備えている。
特開２０１５−１３５８４４号公報
特許文献１の図６に示されるように、抵抗性のフィールドプレートを備えた半導体装置では、電気的に浮遊状態とされたフィールドプレートを備えた半導体装置とは異なり、抵抗性のフィールドプレートで電圧降下が生じてしまう。したがって、ソース領域の近傍に配置されたフィールドプレートの端部の電圧値は０Ｖとなるのが理想であるが、実際には電圧降下が存在するので０Ｖとはならない。そのため、半導体層の表面領域に形成されたソース領域および／またはゲート領域が、半導体層上に形成されたフィールドプレートの電圧降下の影響を受ける虞がある。そうすると、ソース領域の空乏化が不十分となるから、半導体装置の耐圧低下の原因となるという課題が生じる。
本願発明者らは、フィールドプレートをソース領域から間隔を空けた位置に配置することによってソース領域および／またはゲート領域に対するフィールドプレートの電圧降下の影響を低減できるので、上記の課題を解決できるかもしれないと考えた。しかし、この場合、ソース領域とフィールドプレートとの間の空き領域に電界が集中する結果、耐圧が下がってしまうという結果となった。
そこで、本発明は、ドレイン領域とソース領域との間に抵抗性のフィールドプレートが配置された構成において、耐圧を向上できる半導体装置を提供することを目的とする。
本発明の第１局面に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体層の表面領域に形成された第２導電型のドレイン領域と、前記半導体層の表面領域に互いに電気的に接続されるように交互に配列された第２導電型のソース領域および第１導電型のゲート領域を含むソース／ゲート領域であって、前記ドレイン領域を取り囲むように間隔を空けて前記ドレイン領域の周囲に形成されたソース／ゲート領域と、前記ドレイン領域と前記ソース／ゲート領域との間の前記半導体層上に配置され、平面視において螺旋状に複数回巻回されたフィールドプレートであって、前記ドレイン領域に電気的に接続された最内周部と、グランドに電気的に接続された最外周部とを有する抵抗性のフィールドプレートと、前記フィールドプレートの最外周部と前記ソース／ゲート領域との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の最外周グランド導電体膜と、前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の第２のグランド導電体膜とを含む。
本発明の第２局面に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体層の表面領域に形成された第２導電型のドレイン領域と、前記半導体層の表面領域に互いに電気的に接続されるように交互に配列された第２導電型のソース領域および第１導電型のゲート領域を含むソース／ゲート領域であって、前記ドレイン領域を取り囲むように間隔を空けて前記ドレイン領域の周囲に形成されたソース／ゲート領域と、前記ドレイン領域と前記ソース／ゲート領域との間の前記半導体層上に配置され、平面視において螺旋状に複数回巻回されたフィールドプレートであって、前記ドレイン領域に電気的に接続された最内周部と、グランドに電気的に接続された最外周部とを有する抵抗性のフィールドプレートと、前記フィールドプレートの最外周部と前記ソース／ゲート領域との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の最外周グランド導電体膜と、前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、電気的に浮遊状態とされた平面視環状の浮遊導電体膜とを含む。
本発明の第１局面に係る半導体装置によれば、互いに同電位とされた最外周グランド導電体膜とフィールドプレートの最外周部との間に、これらと同電位とされた第２のグランド導電体膜がさらに設けられている。したがって、ソース領域から離れた位置にフィールドプレートの最外周部を配置させることができると同時に、第２のグランド導電体膜によって、フィールドプレートの最外周部と最外周グランド導電体膜との間で電圧降下が生じるのを抑制できる。
これにより、半導体層の表面領域に形成されたソース／ゲート領域が、半導体層上に形成されたフィールドプレートの電圧降下の影響を受けるのを抑制できる。また、フィールドプレートの最外周部と最外周グランド導電体膜との間に、第２のグランド導電体膜を配置しているから、これらの間で電界が集中するのも抑制できる。その結果、ソース／ゲート領域に対する制御電圧の印加によってソース領域を良好に空乏化させることが可能となるから、耐圧を向上できる半導体装置を提供できる。
本発明の第２局面に係る半導体装置は、フィールドプレートの最外周部と最外周グランド導電体膜との間に、電気的に浮遊状態とされた浮遊導電体膜が配置されている。このような浮遊導電体膜によっても、ソース領域から離れた位置にフィールドプレートの最外周部を配置させることができると同時に、フィールドプレートの最外周部と最外周グランド導電体膜との間で電圧降下が生じるのを抑制できる。
これにより、半導体層の表面領域に形成されたソース／ゲート領域が、半導体層上に形成されたフィールドプレートの電圧降下の影響を受けるのを抑制できる。また、フィールドプレートの最外周部と最外周グランド導電体膜との間に、浮遊導電体膜を配置しているから、これらの間で電界が集中するのも抑制できる。その結果、ソース／ゲート領域に対する制御電圧の印加によってソース領域を良好に空乏化することが可能となるから、耐圧を向上できる半導体装置を提供できる。
図１Ａは、本発明の第１実施形態に係る半導体装置を示す模式的な縦断面図である。 図１Ｂは、図１Ａに示される破線IBにより囲まれた部分の拡大断面図である。 図２は、図１Ａに示されるII−II線に沿う横断面図である。 図３は、図２に示される破線IIIにより囲まれた部分の拡大平面図であって、第２のグランド導電体膜のレイアウトの第１調整例を示している。 図４は、図３に示されるIV-IV線に沿う縦断面図である。 図５は、図３に示されるV-V線に沿う縦断面図である。 図６Ａは、図３に対応する部分の平面図であって、第２のグランド導電体膜のレイアウトの第２調整例を示す図である。 図６Ｂは、図３に対応する部分の平面図であって、第２のグランド導電体膜のレイアウトの第３調整例を示す図である。 図６Ｃは、図３に対応する部分の平面図であって、第２のグランド導電体膜のレイアウトの第４調整例を示す図である。 図７Ａは、図３に対応する部分の平面図であって、第１参考例に係る半導体装置のフィールドプレートのレイアウトを示す図である。 図７Ｂは、図３に対応する部分の平面図であって、第２参考例に係る半導体装置のフィールドプレートのレイアウトを示す図である。 図７Ｃは、図３に対応する部分の平面図であって、第３参考例に係る半導体装置のフィールドプレートのレイアウトを示す図である。 図７Ｄは、図３に対応する部分の平面図であって、第４参考例に係る半導体装置のフィールドプレートのレイアウトを示す図である。 図８は、第２のグランド導電体膜のレイアウトと半導体装置の耐圧との関係を示すグラフである。 図９は、本発明の第２実施形態に係る半導体装置におけるフィールドプレートが配置された領域の一部を示す平面図であって、浮遊導電体膜のレイアウトの第１調整例を示している。 図１０Ａは、図９に対応する部分の平面図であって、浮遊導電体膜のレイアウトの第２調整例を示す図である。 図１０Ｂは、図９に対応する部分の平面図であって、浮遊導電体膜のレイアウトの第３調整例を示す図である。 図１０Ｃは、図９に対応する部分の平面図であって、浮遊導電体膜のレイアウトの第４調整例を示す図である。 図１１は、浮遊導電体膜のレイアウトと半導体装置の耐圧との関係を示すグラフである。 図１２は、図１０Ｂに示される浮遊導電体膜を第２のグランド導電体膜に代えた場合のブレークダウン電圧の特性を示すグラフである。 図１３は、変形例に係る半導体装置におけるフィールドプレートが配置された領域の一部を示す拡大平面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１Ａは、本発明の第１実施形態に係る半導体装置１を示す模式的な縦断面図である。図１Ｂは、図１Ａに示される破線IBにより囲まれた部分の拡大断面図である。図２は、図１Ａに示されるII−II線に沿う横断面図である。図３は、図２に示される破線IIIにより囲まれた部分の拡大平面図であって、後述する第２のグランド導電体膜５０のレイアウトの第１調整例を示している。図４は、図３に示されるIV-IV線に沿う縦断面図である。図５は、図３に示されるV-V線に沿う縦断面図である。
半導体装置１は、ドレイン・ソース間電圧ＶＤＳが、たとえば５００Ｖ以上１５００Ｖ以下（本実施形態では８００Ｖ程度）のＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）を備えた半導体装置である。半導体装置１は、ｐ型の半導体基板２と、半導体基板２上に形成された半導体層の一例としてのｎ型のエピタキシャル層３とを含む。半導体基板２は、たとえばｐ型不純物濃度が比較的低い値に設定された高抵抗シリコン基板である。半導体基板２のｐ型不純物濃度は、たとえば１．０×１０１３ｃｍ−３以上１．０×１０１４ｃｍ−３以下である。エピタキシャル層３のｎ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３以上１．０×１０１６ｃｍ−３以下である。エピタキシャル層３の厚さは、たとえば、１μｍ以上１０μｍ以下である。エピタキシャル層３の表面領域には、ドレイン領域４が形成されている。
ドレイン領域４は、平面視長円環状に形成されている。ドレイン領域４は、エピタキシャル層３のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ドレイン領域４のｎ型不純物濃度は、たとえば１．０×１０１９ｃｍ−３以上１．０×１０２０ｃｍ−３以下である。ドレイン領域４の下方のエピタキシャル層３の表面領域には、ｎ型のドレイン側ウェル領域５が形成されている。
ドレイン側ウェル領域５は、ドレイン領域４の底部および側部を被覆しており、ドレイン領域４に沿って平面視長円環状に形成されている。ドレイン側ウェル領域５は、エピタキシャル層３のｎ型不純物濃度よりも高くドレイン領域４のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。ドレイン側ウェル領域５のｎ型不純物濃度は、たとえば１．０×１０１６ｃｍ−３以上１．０×１０１７ｃｍ−３以下である。ドレイン側ウェル領域５の下方のエピタキシャル層３には、ｎ型のドレインバッファ領域６が形成されている。
ドレインバッファ領域６は、半導体基板２とエピタキシャル層３との境界を横切るように半導体基板２内およびエピタキシャル層３内に形成されており、半導体基板２との間でｐｎ接合を形成している。ドレインバッファ領域６が半導体基板２との間でｐｎ接合部を形成することによって、半導体装置１の耐圧が高められている。ドレインバッファ領域６は、平面視において長円状に形成されており、その周縁が、ドレイン領域４の外周縁よりも外側まで引き出されている。ドレインバッファ領域６は、ドレイン側ウェル領域５のｎ型不純物濃度よりも高くドレイン領域４のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。ドレインバッファ領域６のｎ型不純物濃度は、たとえば１．０×１０１８ｃｍ−３以上１．０×１０１９ｃｍ−３以下である。
図３〜図５を参照して、エピタキシャル層３の表面領域には、さらに、互いに電気的に接続されるように間隔を空けて交互に配列されたｎ型のソース領域７およびｐ型のゲート領域８を含むソース／ゲート領域９が形成されている。ソース領域７は、電気的に浮遊状態とされており、ゲート領域９はグランドに電気的に接続されている。ソース／ゲート領域９は、ドレイン領域４を取り囲むように所定の間隔を空けて当該ドレイン領域４の周囲に形成されている。本実施形態では、ソース／ゲート領域９は、一定の間隔を空けてドレイン領域４を取り囲む平面視長円環状に形成されている。
ソース／ゲート領域９において、ソース領域７は、平面視四角形状に形成されており、ドレイン領域４のｎ型不純物濃度と略同一のｎ型不純物濃度を有している。一方、ゲート領域８は、平面視四角形状に形成されており、半導体基板２のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ゲート領域８のｐ型不純物濃度は、たとえば１．０×１０１９ｃｍ−３以上１．０×１０２０ｃｍ−３以下である。
図３〜図５を参照して、ソース／ゲート領域９は、ソース領域７の下方のエピタキシャル層３の表面領域に形成されたｎ型のソース側ウェル領域１０と、ゲート領域８の下方のエピタキシャル層３の表面領域に形成されたｐ型のゲート側ウェル領域１１とを含む。
ソース側ウェル領域１０は、ソース領域７の底部および側部を被覆しており、平面視においてソース領域７を一つずつ取り囲むように間欠的に形成されている。ソース側ウェル領域１０は、ゲート側ウェル領域１１よりもドレイン領域４側に張り出した張り出し部１０ａを有しており、平面視において四角形状に形成されている。ソース側ウェル領域１０の底部は、エピタキシャル層３内に位置している。ソース側ウェル領域１０は、ドレイン側ウェル領域５のｎ型不純物濃度と略同一のｎ型不純物濃度を有している。したがって、ソース側ウェル領域１０は、ソース領域７のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
一方、ゲート側ウェル領域１１は、ゲート領域８の底部および側部を被覆しており、張り出し部１０ａを除くソース側ウェル領域１０の三方の側部および底部と接するようにエピタキシャル層３に形成されている。ゲート側ウェル領域１１は、張り出し部１０ａを除くソース側ウェル領域１０の三方の側部および底部との間でｐｎ接合部を形成している。
より詳細には、ゲート側ウェル領域１１は、隣り合うソース側ウェル領域１０間でゲート領域８の底部および側部を被覆する第１領域１１ａと、ソース側ウェル領域１０の張り出し部１０ａとは反対側において隣り合う第１領域１１ａを接続する第２領域１１ｂと、第１領域１１ａおよび第２領域１１ｂの下方に形成され、各ソース側ウェル領域１０の底部と接する第３領域１１ｃとを含む。
本実施形態では、ゲート側ウェル領域１１の第１領域１１ａおよび第２領域１１ｂが同一のｐ型不純物濃度で形成されており、ゲート側ウェル領域１１の第３領域１１ｃが、第１領域１１ａおよび第２領域１１ｂのｐ型不純物濃度よりも高いｐ型不純物濃度で形成されている。第１領域１１ａおよび第２領域１１ｂのｐ型不純物濃度は、たとえば１．０×１０１７ｃｍ−３以上１．０×１０１８ｃｍ−３以下である。第３領域１１ｃのｐ型不純物濃度は、たとえば１．０×１０１８ｃｍ−３以上１．０×１０１９ｃｍ−３以下である。
ゲート側ウェル領域１１の第１領域１１ａは、その底部がエピタキシャル層３内に位置しており、平面視において四角形状に形成されている。ゲート側ウェル領域１１の第２領域１１ｂは、その底部がエピタキシャル層３内に位置しており、平面視長円環状に形成されている。ゲート側ウェル領域１１の第３領域１１ｃは、半導体基板２とエピタキシャル層３との境界を横切るように半導体基板２内およびエピタキシャル層３内に形成されている。
ゲート側ウェル領域１１の第３領域１１ｃの底部は、半導体基板２内に位置している。ゲート側ウェル領域１１の第３領域１１ｃは、第１領域１１ａおよび第２領域１１ｂの各底部に加えて、ソース側ウェル領域１０の底部に接するように平面視長円環状に形成されている。このようにして、ゲート側ウェル領域１１が、張り出し部１０ａを除くソース側ウェル領域１０の側部および底部との間でｐｎ接合部を形成している。
ドレイン領域４およびソース領域７間を流れる電流は、ソース／ゲート領域９に所定の制御電圧を印加することによって制御される。より詳細には、ソース領域７に所定の制御電圧が印加されると、ソース側ウェル領域１０とゲート側ウェル領域１１とのｐｎ接合部から空乏層が拡がり、ソース領域７およびソース側ウェル領域１０が空乏化される。これにより、ドレイン領域４およびソース領域７間の電流経路が閉ざされるため、ドレイン領域４およびソース領域７間に電流が流れなくなる。
これとは反対に、ソース領域７に対する制御電圧の印加が解除されると、ソース領域７およびソース側ウェル領域１０の空乏化が解除される。これにより、ドレイン領域４およびソース領域７間の電流経路が開かれるため、ドレイン領域４およびソース領域７間に電流が流れるようになる。このようにして、ドレイン領域４およびソース領域７間を流れる電流が制御される。
エピタキシャル層３の表面には、ドレイン領域４およびソース／ゲート領域９を選択的に露出させる絶縁膜の一例としてのＬＯＣＯＳ（Local Oxidation Of Silicon）膜１２が形成されている。このＬＯＣＯＳ膜１２には、ドレイン領域４に取り囲まれた領域を被覆する平面視長円状の内側ＬＯＣＯＳ膜１３と、ドレイン領域４とソース／ゲート領域９との間の領域を被覆する平面視長円環状の外側ＬＯＣＯＳ膜１４とが含まれる。外側ＬＯＣＯＳ膜１４は、ソース側ウェル領域１０の張り出し部１０ａおよびゲート側ウェル領域１１のドレイン領域４側の端部を被覆するように形成されている。
エピタキシャル層３における外側ＬＯＣＯＳ膜１４の内周縁から外周縁までの領域がドリフト領域１５であり、このドリフト領域１５の距離は、たとえば８０μｍ以上２００μｍ以下（本実施形態では、１２０μｍ程度）である。ＬＯＣＯＳ膜１２の厚さは、たとえば５０００Å以上１５０００Å以下（本実施形態では、８０００Å程度）である。
エピタキシャル層３における外側ＬＯＣＯＳ膜１４と接する部分には、ｐ型のリサーフ層１６が形成されている。リサーフ層１６は、外側ＬＯＣＯＳ膜１４に沿うように平面視長円環状に形成されており、エピタキシャル層３との間でｐｎ接合部を形成している。リサーフ層１６は、半導体基板２のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。リサーフ層１６のｐ型不純物濃度は、たとえば１．０×１０１５ｃｍ−３以上１．０×１０１６ｃｍ−３以下である。
外側ＬＯＣＯＳ膜１４上には、抵抗性のフィールドプレート２０が配置されている。フィールドプレート２０は、ドレイン領域４とソース／ゲート領域９との間に配置され、平面視において螺旋状に複数回巻回された構成を有している。フィールドプレート２０は、ドレイン領域４を中心として、当該ドレイン領域４側からソース／ゲート領域９側に向けて等しい巻回ピッチで巻回されている。巻回ピッチとは、具体的には、フィールドプレート２０の延びる方向に直交する方向において、内側に位置するフィールドプレート２０の一部分と外側に位置するフィールドプレート２０の一部分との間の幅である。
フィールドプレート２０は、ドレイン領域４側に配置され、当該ドレイン領域４に電気的に接続された最内周部２０ａと、ソース／ゲート領域９側に配置され、グランドに電気的に接続された最外周部２０ｂとを有している。フィールドプレート２０は、ドレイン領域４およびグランド間において所定の抵抗値を有する抵抗体膜として機能する。フィールドプレート２０の抵抗値は、たとえば２０ＭΩ以上１００ＭΩ以下（本実施形態では５０ＭΩ程度）である。なお、フィールドプレート２０の最内周部２０ａとは、その内側にフィールドプレート２０が存在しない部分であり、フィールドプレート２０の最外周部２０ｂとは、その外側にフィールドプレート２０が存在しない部分である。
フィールドプレート２０は、たとえば不純物添加によって導電性が付与されたポリシリコンを含む。ポリシリコンに添加される不純物は、燐であってもよい。この構成において、フィールドプレート２０の最内周部２０ａおよび最外周部２０ｂは、他の部分よりも不純物濃度が高くされていることが好ましい。この構成によれば、ドレイン領域４と電気的に接続される最内周部２０ａの抵抗値と、グランドと電気的に接続される最外周部２０ｂの抵抗値とを下げることができる。
抵抗性のフィールドプレート２０であれば、フィールドプレート２０の電圧降下やフィールドプレート２０を流れる電流を検出することにより、ドレイン領域４およびソース領域７間の電圧や、ドレイン領域４およびソース領域７間を流れる電流を検出することが可能となる。つまり、抵抗性のフィールドプレート２０によれば、エピタキシャル層３等における電界の乱れを抑制したり局所的な電界集中の発生を抑制したりするというフィールドプレート２０の本来の機能を備えながらも、電流を検出する機能を持たせることが可能となる。よって、フィールドプレート２０を利用して検出された電圧値や電流値に基づいて、ソース／ゲート領域９に対する制御電圧を調整したり、半導体装置１そのものの制御方法を調整したりすることができ、半導体装置１の汎用性や利便性を効果的に高めることが可能となる。
外側ＬＯＣＯＳ膜１４上におけるソース／ゲート領域９とフィールドプレート２０の最外周部２０ｂとの間の領域には、グランドに電気的に接続された最外周グランド導電体膜２１が配置されている。最外周グランド導電体膜２１は、フィールドプレート２０を取り囲む平面視環状とされている。最外周グランド導電体膜２１は、ゲート領域８に電気的に接続されている一方で、フィールドプレート２０とは機械的な接続はなく、当該フィールドプレート２０から分離して形成されている。
最外周グランド導電体膜２１は、平面視においてソース側ウェル領域１０の張り出し部１０ａを横切っており、ソース側ウェル領域１０の張り出し部１０ａと重なっている。最外周グランド導電体膜２１は、不純物添加によって導電性が付与されたポリシリコンを含む。最外周グランド導電体膜２１は、フィールドプレート２０の最内周部２０ａおよび最外周部２０ｂと同一の不純物濃度で形成されていることが好ましい。
図１Ａ、図１Ｂ、図４および図５を参照して、エピタキシャル層３上には、ドレイン領域４に電気的に接続されるドレインメタル３０と、ゲート領域８に電気的に接続されるゲートメタル３１と、ソース領域７に電気的に接続されるソースメタル３２とが配置されている。なお、エピタキシャル層３上には、層間絶縁膜３３が複数積層されており、ドレインメタル３０、ゲートメタル３１およびソースメタル３２は、層間絶縁膜３３内に選択的に形成されている。
ドレインメタル３０は、ドレイン領域４上に配置された第１ドレインメタル３４と、第１ドレインメタル３４上に配置された第２ドレインメタル３５とを含む積層構造を有している。第１ドレインメタル３４は、ドレイン領域４およびフィールドプレート２０の最内周部２０ａと対向するように配置されている。第１ドレインメタル３４は、第１コンタクト３６を介してドレイン領域４に電気的に接続され、第２コンタクト３７を介して、フィールドプレート２０の最内周部２０ａに電気的に接続されている。第２ドレインメタル３５は、第３コンタクト３８を介して第１ドレインメタル３４に電気的に接続されている。
ゲートメタル３１は、ゲート領域８上に配置された第１ゲートメタル３９と、第１ゲートメタル３９上に配置された第２ゲートメタル４０とを含む積層構造を有している。第１ゲートメタル３９は、ゲート領域８、最外周グランド導電体膜２１およびフィールドプレート２０の最外周部２０ｂと対向するように配置されている。
第１ゲートメタル３９は、第４コンタクト４１を介してゲート領域８に電気的に接続され、第５コンタクト４２を介して最外周グランド導電体膜２１に電気的に接続され、第６コンタクト４３を介してフィールドプレート２０の最外周部２０ｂに電気的に接続されている。第２ゲートメタル４０は、たとえばグランド電位を供給するためのグランド電極（図示せず）に電気的に接続されており、第７コンタクト４４を介して第１ゲートメタル３９に電気的に接続されている。これにより、ゲート領域８、フィールドプレート２０の最外周部２０ｂおよび最外周グランド導電体膜２１が同電位（グランド電位）とされている。
つまり、本実施形態では、ゲートメタル３１（第１ゲートメタル３９）が、エピタキシャル層３上において、ゲート領域８、フィールドプレート２０の最外周部２０ｂおよび最外周グランド導電体膜２１が同電位（グランド電位）となるように、それらを共通に接続する接続部材とされている。
ソースメタル３２は、ソース領域７上に配置された第１ソースメタル４５と、第１ソースメタル４５上に配置された第２ソースメタル４６とを含む積層構造を有している。第１ソースメタル４５は、ソース領域７と対向するように配置されている。第１ソースメタル４５は、第８コンタクト４７を介してソース領域７に電気的に接続されている。第２ソースメタル４６は、第９コンタクト４８を介して第１ソースメタル４５に電気的に接続されている。第２ソースメタル４６は、定常時においては電気的に浮遊状態とされている。所定の制御電圧が第２ソースメタル４６に印加されることによって、ドレイン領域４およびソース領域７間の電流の流れが制御される。
図３〜図５を参照して、本実施形態に係る半導体装置１は、外側ＬＯＣＯＳ膜１４上におけるフィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、グランドに電気的に接続された第２のグランド導電体膜５０が所定の態様で配置されていることを特徴としている。つまり、ゲート領域８、フィールドプレート２０の最外周部２０ｂおよび最外周グランド導電体膜２１に加えて、第２のグランド導電体膜５０が同電位（グランド電位）とされている。本実施形態は、この第２のグランド導電体膜５０によって、半導体装置１の耐圧を向上させるものである。
第２のグランド導電体膜５０は、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間で、フィールドプレート２０を取り囲む平面視長円環状に形成されている。第２のグランド導電体膜５０は、平面視においてソース側ウェル領域１０の張り出し部１０ａを横切っており、ソース側ウェル領域１０の張り出し部１０ａと重なっている。本実施形態では、第２のグランド導電体膜５０は、最外周グランド導電体膜２１の内周に沿って当該最外周グランド導電体膜２１と一体的に形成されている。このようにして、第２のグランド導電体膜５０は、最外周グランド導電体膜２１等と同電位とされている。
このような構成において、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界は、平面視において、第２のグランド導電体膜５０の内周縁とフィールドプレート２０の最外周部２０ｂとの間の領域に配置されている。したがって、フィールドプレート２０の最外周部２０ｂは、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界よりもドレイン領域４側に配置されている。
本実施形態では、第２のグランド導電体膜５０のレイアウトと半導体装置１の耐圧の関係を調べるため、図６Ａ〜図６Ｃに示されるように、第２のグランド導電体膜５０のレイアウトが変更された３つの半導体装置１を準備した。図６Ａ〜図６Ｃは、図３に対応する部分の平面図であって、第２のグランド導電体膜５０のレイアウトの第２〜第４調整例を示す図である。
以下では、図３において、第２のグランド導電体膜５０が配置された位置を第１位置ｘ１、フィールドプレート２０の最外周部２０ｂが配置された位置を第２位置ｘ２、フィールドプレート２０の延びる方向に直交する方向において、フィールドプレート２０の最外周部２０ｂから最内周部２０ａに向かってフィールドプレート２０が配置された位置を順に、第３位置ｘ３、第４位置ｘ４、第５位置ｘ５、・・・第８位置ｘ８および第９位置ｘ９と定義して説明する。
図６Ａに示されるように、第２調整例では、第１調整例の形態と比較して第２のグランド導電体膜５０がドレイン領域４側に向けて第２位置ｘ２まで引き出された構成とされている。フィールドプレート２０は、その分短く設定されており、フィールドプレート２０の最外周部２０ｂは、第３位置ｘ３に配置されている。
図６Ｂに示されるように、第３調整例では、第１調整例の形態と比較して第２のグランド導電体膜５０がドレイン領域４側に向けて第３位置ｘ３まで引き出された構成とされている。フィールドプレート２０の最外周部２０ｂは、第４位置ｘ４に配置されている。
図６Ｃに示されるように、第４調整例では、第１調整例の形態と比較して第２のグランド導電体膜５０がドレイン領域４側に向けて第４位置ｘ４まで引き出された構成とされている。フィールドプレート２０の最外周部２０ｂは、第５位置ｘ５に配置されている。
図６Ａ〜図６Ｃに示されるように、第２調整例、第３調整例および第４調整例は、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界が、平面視において第２のグランド導電体膜５０と重なる構成とされている。つまり、第２のグランド導電体膜５０がソース側ウェル領域１０の張り出し部１０ａの全域を被覆するようにドレイン領域４側に引き出された構成とされている。また、フィールドプレート２０の最外周部２０ｂは、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界よりもドレイン領域４側に配置されている。
第１調整例〜第４調整例に係る半導体装置１の耐圧と比較するため、図７Ａ〜図７Ｄに示される４つの半導体装置１０１Ａ，１０１Ｂ、１０１Ｃ，１０１Ｄを準備した。図７Ａ〜図７Ｄは、第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄにおけるフィールドプレート２０が配置された領域の一部を示す拡大平面図である。図７Ａ〜図７Ｄは、図３および図６Ａ〜図６Ｃに対応する部分の拡大平面図である。図７Ａ〜図７Ｄにおいて図３および図６Ａ〜図６Ｃに示される構成と同一の構成については同一の参照符号を付して説明を省略する。
図７Ａに示されるように、第１参考例に係る半導体装置１０１Ａは、前述の第１調整例に係る半導体装置１（図３参照）から第２のグランド導電体膜５０が取り除かれた構成を有している。図７Ｂに示されるように、第２参考例に係る半導体装置１０１Ｂは、前述の第２調整例に係る半導体装置１（図６Ａ参照）から第２のグランド導電体膜５０が取り除かれた構成を有している。
図７Ｃに示されるように、第３参考例に係る半導体装置１０１Ｃは、前述の第３調整例に係る半導体装置１（図６Ｂ参照）から第２のグランド導電体膜５０が取り除かれた構成を有している。図７Ｄに示されるように、第４参考例に係る半導体装置１０１Ｄは、前述の第４調整例に係る半導体装置１（図６Ｃ参照）から第２のグランド導電体膜５０が取り除かれた構成を有している。
図７Ａ〜図７Ｄに示されるように、第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄは、いずれも、最外周グランド導電体膜２１とフィールドプレート２０の最外周部２０ｂとの間に、第２のグランド導電体膜５０が存在せず、ソース側ウェル領域１０の張り出し部１０ａが露出する空き領域Ｓを有している。
図８は、第２のグランド導電体膜５０のレイアウトと半導体装置１，１０１Ａ〜１０１Ｄの耐圧との関係を示すグラフである。図８において、横軸は、フィールドプレート２０の最外周部２０ｂが配置された位置であり、縦軸は、ブレークダウン電圧ＢＶ（Ｖ）である。なお、ブレークダウン電圧ＢＶは、ドレイン電圧ＶＤを０Ｖから半導体装置１，１０１Ａ〜１０１Ｄがブレークダウンに至る電圧まで増加させることによって測定されている。
図８のグラフには、４つの第１〜第４プロットＰ１１〜Ｐ１４を結ぶ第１折れ線Ｌ１と、４つの第１〜第４プロットＰ２１〜Ｐ２４を結ぶ第２折れ線Ｌ２とが示されている。
第１折れ線Ｌ１は、本実施形態に係る半導体装置１の第２のグランド導電体膜５０のレイアウトとブレークダウン電圧ＢＶとの関係を示している。第１折れ線Ｌ１における第１プロットＰ１１は、第１調整例に係る半導体装置１（図３参照）の耐圧を示している。第１折れ線Ｌ１における第２プロットＰ１２は、第２調整例に係る半導体装置１（図６Ａ参照）の耐圧を示している。第１折れ線Ｌ１における第３プロットＰ１３は、第３調整例に係る半導体装置１（図６Ｂ参照）の耐圧を示している。第１折れ線Ｌ１における第４プロットＰ１４は、第４調整例に係る半導体装置１（図６Ｃ参照）の耐圧を示している。
一方、第２折れ線Ｌ２は、第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄのフィールドプレート２０のレイアウトとブレークダウン電圧ＢＶとの関係を示している。第２折れ線Ｌ２における第１プロットＰ２１は、第１参考例に係る半導体装置１０１Ａ（図７Ａ参照）の耐圧を示している。第２折れ線Ｌ２における第２プロットＰ２２は、第２参考例に係る半導体装置１０１Ｂ（図７Ｂ参照）の耐圧を示している。第２折れ線Ｌ２における第３プロットＰ２３は、第３参考例に係る半導体装置１０１Ｃ（図７Ｃ参照）の耐圧を示している。第２折れ線Ｌ２における第４プロットＰ２４は、第４参考例に係る半導体装置１０１Ｄ（図７Ｄ参照）の耐圧を示している。
第２折れ線Ｌ２を参照して、第２のグランド導電体膜５０が存在しない第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄでは、ブレークダウン電圧ＢＶが、いずれも４００Ｖ未満であるという結果が得られた。これは、最外周グランド導電体膜２１とフィールドプレート２０の最外周部２０ｂとの間に形成された空き領域Ｓに電界が集中する結果、ブレークダウン電圧ＢＶが低下したと考えられる。
これに対して、第１折れ線Ｌ１を参照して、第２のグランド導電体膜５０が存在する半導体装置１の第１調整例〜第４調整例に係る半導体装置１のブレークダウン電圧ＢＶは、いずれも８００Ｖ以上であった。したがって、第１調整例〜第４調整例に係る半導体装置１のブレークダウン電圧ＢＶは、いずれも第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄのブレークダウン電圧ＢＶよりも高くなるという結果が得られた。特に、第２調整例、第３調整例および第４調整例について見ると、それらのブレークダウン電圧ＢＶは、いずれも９００Ｖ以上であり、第１調整例のブレークダウン電圧ＢＶよりも高くなっている。
このことから、図６Ａ〜図６Ｃを参照して、第２のグランド導電体膜５０がソース側ウェル領域１０の張り出し部１０ａの全域を被覆しており、フィールドプレート２０の最外周部２０ｂが、ソース側ウェル領域１０の張り出し部１０ａとエピタキシャル層３との境界よりもドレイン領域４側に配置されていることが好ましいと理解される。
第１折れ線Ｌ１を参照して、第１調整例、第２調整例、第３調整例の順にブレークダウン電圧ＢＶが増加しているが、第４調整例では、ブレークダウン電圧ＢＶが第３調整例よりも低下するという結果が得られた。つまり、第３調整例にブレークダウン電圧ＢＶの極大値が存在している。これは、第２のグランド導電体膜５０のドレイン領域４側への張り出し量が増加するに伴って、第２のグランド導電体膜５０のドレイン領域４側の周縁近傍で、電界集中が発生した結果、ブレークダウン電圧ＢＶが低下したものと考えられる。
図８のグラフから、第２のグランド導電体膜５０を備えた半導体装置１によれば、第２のグランド導電体膜５０を備えない第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄと比べて高いブレークダウン電圧ＢＶを達成できることが分かった。その一方で、第２のグランド導電体膜５０のドレイン領域４側への張り出し量の増加に伴って、ブレークダウン電圧ＢＶが増加するわけではなく、第２のグランド導電体膜５０の張り出し量に最適値が存在することが分かった。よって、張り出し量を最適化したり、第２のグランド導電体膜５０の周縁に生じる電界集中を緩和するような構造を別途追加したりすることにより、ブレークダウン電圧ＢＶの更なる向上が期待される。
以上、本実施形態に係る半導体装置１によれば、互いに同電位（グランド電位）とされた最外周グランド導電体膜２１とフィールドプレート２０の最外周部２０ｂとの間に、これらと同電位（グランド電位）とされた第２のグランド導電体膜５０がさらに設けられている。したがって、ソース／ゲート領域９から離れた位置にフィールドプレート２０の最外周部２０ｂを配置させることができると同時に、第２のグランド導電体膜５０によって、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間で電圧降下が生じるのを抑制できる。
これにより、エピタキシャル層３の表面領域に形成されたソース／ゲート領域９が、エピタキシャル層３上に形成されたフィールドプレート２０の電圧降下の影響を受けるのを抑制できる。また、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、これらと同電位（グランド電位）とされた第２のグランド導電体膜５０を配置しているから、これらの間で電界が集中するのも抑制できる。その結果、ソース／ゲート領域９に対する制御電圧の印加によって、ソース側ウェル領域１０およびソース領域７を良好に空乏化させることが可能となる。
また、本実施形態に係る半導体装置１では、フィールドプレート２０の最外周部２０ｂがソース側ウェル領域１０の張り出し部１０ａを避けた位置に配置されているので、フィールドプレート２０の最外周部２０ｂでの電圧降下の影響がソース側ウェル領域１０およびソース領域７に及ぶのを良好に回避できる。これにより、ソース側ウェル領域１０およびソース領域７をより一層良好に空乏化させることができる。
特に、第２調整例〜第４調整例（図６Ａ〜図６Ｃ参照）では、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界が、平面視において第２のグランド導電体膜５０と重なっているだけでなく、第２のグランド導電体膜５０がソース側ウェル領域１０の張り出し部１０ａの全域を被覆する構成とされている。これにより、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間における電界集中の発生を回避しつつ、フィールドプレート２０の最外周部２０ｂでの電圧降下の影響がソース側ウェル領域１０およびソース／ゲート領域９に及ぶのを効果的に回避できる。その結果、耐圧を効果的に向上できる半導体装置１を提供できる。
＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置６１におけるフィールドプレート２０が配置された領域の一部を示す平面図であって、後述する浮遊導電体膜６２のレイアウトの第１調整例を示している。なお、図９は、前述の図３に対応する部分の拡大平面図である。
第２実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、第２のグランド導電体膜５０に代えて、電気的に浮遊状態とされた浮遊導電体膜６２が所定の態様で配置されている点である。本実施形態は、浮遊導電体膜６２を設けることによって、半導体装置６１の耐圧を向上させるものである。半導体装置６１のその他の構成は、前述の半導体装置１の構成と同様である。図９において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図９に示されるように、浮遊導電体膜６２は、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、フィールドプレート２０および最外周グランド導電体膜２１から間隔を空けて配置されている。浮遊導電体膜６２は、フィールドプレート２０を取り囲む平面視長円環状に形成されている。浮遊導電体膜６２は、平面視においてソース側ウェル領域１０の張り出し部１０ａを横切っており、ソース側ウェル領域１０の張り出し部１０ａと重なっている。浮遊導電体膜６２は、ゲートメタル３１と対向するように設けられており、当該ゲートメタル３１と容量結合している。
このような構成において、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界は、平面視において、浮遊導電体膜６２の内周縁とフィールドプレート２０の最外周部２０ｂとの間の領域に配置されている。したがって、フィールドプレート２０の最外周部２０ｂは、エピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界よりもドレイン領域４側に配置されている。なお、本実施形態では、平面視においてエピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界と重なっていない浮遊導電体膜６２が採用されているが、浮遊導電体膜６２は、平面視においてエピタキシャル層３とソース側ウェル領域１０の張り出し部１０ａとの境界と重なってもよい。
本実施形態では、浮遊導電体膜６２のレイアウトと半導体装置６１の耐圧の関係を調べるため、図１０Ａ〜図１０Ｃに示されるように、浮遊導電体膜６２のレイアウトが変更された３つの半導体装置６１をさらに準備した。図１０Ａ〜図１０Ｃは、図９に対応する部分の平面図であって、浮遊導電体膜６２のレイアウトの第２〜第４調整例を示す図である。
以下では、図９において、浮遊導電体膜６２が配置された位置を第１位置ｘ１、フィールドプレート２０の最外周部２０ｂが配置された位置を第２位置ｘ２、フィールドプレート２０の延びる方向に直交する方向において、フィールドプレート２０の最外周部２０ｂから最内周部２０ａに向かってフィールドプレート２０が配置された位置を順に、第３位置ｘ３、第４位置ｘ４、第５位置ｘ５、・・・第８位置ｘ８および第９位置ｘ９と定義して説明する。
図１０Ａに示されるように、第２調整例では、第１位置ｘ１および第２位置ｘ２に浮遊導電体膜６２が一つずつ配置されており、フィールドプレート２０の最外周部２０ｂが第３位置ｘ３に配置された構成とされている。
図１０Ｂに示されるように、第３調整例では、第１位置ｘ１、第２位置ｘ２および第３位置ｘ３に浮遊導電体膜６２が一つずつ配置されており、フィールドプレート２０の最外周部２０ｂが第４位置ｘ４に配置された構成とされている。
図１０Ｃに示されるように、第４調整例では、第１位置ｘ１、第２位置ｘ２、第３位置ｘ３および第４位置ｘ４に浮遊導電体膜６２が一つずつ配置されており、フィールドプレート２０の最外周部２０ｂが第５位置ｘ５に配置された構成とされている。
図１０Ａ〜図１０Ｃに示されるように、複数個の浮遊導電体膜６２がフィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に設けられる場合、相対的に長い周囲長の浮遊導電体膜６２が、相対的に短い周囲長の浮遊導電体膜６２を取り囲むように配置される。むろん、浮遊導電体膜６２は、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間において、フィールドプレート２０を取り囲む平面視螺旋状に形成されていてもよい。複数個の浮遊導電体膜６２は、本実施形態では、いずれも平面視長円環状に形成されており、フィールドプレート２０を同心円状に取り囲んでいる。互いに隣り合う浮遊導電体膜６２間のピッチは、フィールドプレート２０の巻回ピッチと同程度とされている。
図１１は、浮遊導電体膜６２のレイアウトと半導体装置６１の耐圧との関係を示すグラフである。図１１のグラフは、前述の図８に対応するグラフである。図１１のグラフには、前述の第１折れ線Ｌ１および第２折れ線Ｌ２に加えて、４つの第１〜第４プロットＰ３１〜Ｐ３４を結ぶ第３折れ線Ｌ３が示されている。
第３折れ線Ｌ３は、本実施形態に係る半導体装置６１の浮遊導電体膜６２のレイアウトとブレークダウン電圧ＢＶとの関係を示している。第３折れ線Ｌ３における第１プロットＰ３１は、第１調整例に係る半導体装置６１（図９参照）の耐圧を示している。第３折れ線Ｌ３における第２プロットＰ３２は、第２調整例に係る半導体装置６１（図１０Ａ参照）の耐圧を示している。第３折れ線Ｌ３における第３プロットＰ３３は、第３調整例に係る半導体装置６１（図１０Ｂ参照）の耐圧を示している。第３折れ線Ｌ３における第４プロットＰ３４は、第４調整例に係る半導体装置６１（図１０Ｃ参照）の耐圧を示している。
第３折れ線Ｌ３を参照して、本実施形態に係る半導体装置６１のブレークダウン電圧ＢＶは、いずれも５００Ｖ以上であった。したがって、第２折れ線Ｌ２および第３折れ線Ｌ３を参照して、本実施形態に係る半導体装置６１のブレークダウン電圧ＢＶは、第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄのブレークダウン電圧ＢＶよりも高くなるという結果が得られた。
その一方で、第１折れ線Ｌ１および第３折れ線Ｌ３を参照して、本実施形態に係る半導体装置６１のブレークダウン電圧ＢＶは、第２のグランド導電体膜５０が存在する前述の半導体装置１のブレークダウン電圧ＢＶよりも小さくなるという結果が得られた。
しかし、本実施形態に係る半導体装置６１では、前述の半導体装置１と異なり、第１調整例、第２調整例、第３調整例および第４調整例の順にブレークダウン電圧ＢＶが増加している。つまり、浮遊導電体膜６２の個数の増加に伴って、ブレークダウン電圧ＢＶも増加している。したがって、たとえば第５位置ｘ５〜第９位置ｘ９（図１０Ａ〜図１０Ｃ等も併せて参照）に浮遊導電体膜６２を配置して当該浮遊導電体膜６２の個数を増加させることにより、ブレークダウン電圧ＢＶの更なる向上が期待される。
以上、本実施形態に係る半導体装置６１によれば、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、第２のグランド導電体膜５０に代えて、電気的に浮遊状態とされた浮遊導電体膜６２が配置されている。このような浮遊導電体膜６２によっても、ソース／ゲート領域９から離れた位置にフィールドプレート２０の最外周部２０ｂを配置させることができると同時に、浮遊導電体膜６２によって、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間で電圧降下が生じるのを抑制できる。
これにより、エピタキシャル層３の表面領域に形成されたソース／ゲート領域９が、エピタキシャル層３上に形成されたフィールドプレート２０の電圧降下の影響を受けるのを抑制できる。また、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、浮遊導電体膜６２を配置しているから、これらの間で電界が集中するのも抑制できる。その結果、ソース／ゲート領域９に対する制御電圧の印加によって、ソース側ウェル領域１０およびソース領域７を良好に空乏化させることが可能となる。
また、本実施形態に係る半導体装置６１では、フィールドプレート２０の最外周部２０ｂがソース側ウェル領域１０の張り出し部１０ａを避けた位置に配置されているので、フィールドプレート２０の最外周部２０ｂでの電圧降下の影響がソース側ウェル領域１０およびソース領域７に及ぶのを効果的に回避できる。これにより、ソース側ウェル領域１０およびソース領域７をより一層良好に空乏化させることができる。
また、第２調整例〜第４調整例（図１０Ｂ〜図１０Ｃ参照）では、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、複数の浮遊導電体膜６２が配置された構成とされている。これにより、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間における電界集中の発生を回避しつつ、フィールドプレート２０の最外周部２０ｂでの電圧降下の影響がソース側ウェル領域１０およびソース／ゲート領域９に及ぶのを効果的に回避できる。その結果、耐圧を効果的に向上できる半導体装置６１を提供できる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の第２実施形態では、第１〜第４調整例において一つまたは複数の浮遊導電体膜６２が形成された例について説明した。この浮遊導電体膜６２を、たとえばコンタクトおよびゲートメタル３１を介してグランドに電気的に接続させることによって、最外周グランド導電体膜２１とは別体として形成された１つまたは複数の第２のグランド導電体膜５０としてもよい。第２実施形態の第３調整例に示される３つの浮遊導電体膜６２を３つの第２のグランド導電体膜５０とした場合のブレークダウン電圧ＢＶの特性が図１２に示されている。
図１２は、図１０Ｂに示される３つの浮遊導電体膜６２を３つの第２のグランド導電体膜５０に代えた場合のブレークダウン電圧ＢＶの特性を示すグラフである。図１２は、前述の図８および図１１に対応するグラフである。図１２では、図１０Ｂに示される浮遊導電体膜６２を第２のグランド導電体膜５０に代えた場合のブレークダウン電圧ＢＶがプロットＰｘで示されている。なお、図１２には、前述の第１折れ線Ｌ１、第２折れ線Ｌ２および第３折れ線Ｌ３も示されている。
図１２に示されるように、図１０Ｂに示される浮遊導電体膜６２を第２のグランド導電体膜５０に代えた場合、そのブレークダウン電圧ＢＶは、７００Ｖ以上であり、第１〜第４参考例に係る半導体装置１０１Ａ〜１０１Ｄのブレークダウン電圧ＢＶ（＝４００Ｖ未満）よりも高いという結果が得られた。このように、浮遊導電体膜６２を第２のグランド導電体膜５０に代えても耐圧（ブレークダウン電圧ＢＶ）を向上できることが分かった。よって、一つまたは複数の第２のグランド導電体膜５０が、エピタキシャル層３（外側ＬＯＣＯＳ膜１４）上におけるフィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に形成されていてもよい。
また、図１３に示されるように、前述の第１実施形態の構成と、前述の第２実施形態の構成とが組み合わされた構成が採用されてもよい。図１３は、変形例に係る半導体装置７１におけるフィールドプレート２０が配置された領域の一部を示す拡大平面図である。図１３において、前述の第１実施形態および第２実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図１３に示されるように、変形例に係る半導体装置７１は、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に第２のグランド導電体膜５０および浮遊導電体膜６２の両方が配置された構成とされている。第２のグランド導電体膜５０は、最外周グランド導電体膜２１側に配置されており、浮遊導電体膜６２は、フィールドプレート２０の最外周部２０ｂ側に配置されている。
図１３では、第２のグランド導電体膜５０が最外周グランド導電体膜２１の内周に沿って当該最外周グランド導電体膜２１と一体的に形成されている例が示されている。この構成において、第２のグランド導電体膜５０は、前述の図６Ａ〜図６Ｃに示されるように、第２のグランド導電体膜５０がソース側ウェル領域１０の張り出し部１０ａの全域を被覆する構成とされていてもよい。
また、図１３では、第２のグランド導電体膜５０が最外周グランド導電体膜２１の内周に沿って当該最外周グランド導電体膜２１と一体的に形成されている例が示されている。しかし、第２のグランド導電体膜５０は、最外周グランド導電体膜２１とは別体とされていてもよい。この場合、フィールドプレート２０の最外周部２０ｂと浮遊導電体膜６２との間には、第２のグランド導電体膜５０が複数配置されていてもよい。
また、図１３では、第２のグランド導電体膜５０とフィールドプレート２０の最外周部２０ｂとの間に２つの浮遊導電体膜６２が配置された例が示されている。しかし、第２のグランド導電体膜５０とフィールドプレート２０の最外周部２０ｂとの間に、１つの浮遊導電体膜６２が配置されていてもよいし、３つ以上の浮遊導電体膜６２が配置されていてもよい。
また、図１３では、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、第２のグランド導電体膜５０と浮遊導電体膜６２とが、最外周グランド導電体膜２１側からこの順に配置された例について説明した。しかし、フィールドプレート２０の最外周部２０ｂと最外周グランド導電体膜２１との間に、浮遊導電体膜６２と第２のグランド導電体膜５０とが最外周グランド導電体膜２１側からこの順に配置されていてもよい。
また、前述の各実施形態では、平面視長円状または平面視長円環状のレイアウトで、各種の半導体領域やＬＯＣＯＳ膜１２等が形成された例について説明した。しかし、平面視長円状または平面視長円環状のレイアウトに代えて、平面視円形状または平面視円環状のレイアウトや、平面視多角形状（四角形状や六角形状）または平面視多角環状（四角環状や六角環状）のレイアウト等で、各種の半導体領域やＬＯＣＯＳ膜１２等が形成されてもよい。
また、前述の各実施形態では、エピタキシャル層３の表面にＬＯＣＯＳ膜１２が形成された例について説明した。しかし、ＬＯＣＯＳ膜１２に代えて、ＳＴＩ（Shallow Trench Isolation）がエピタキシャル層３の表面に形成されていてもよい。ＳＴＩは、エピタキシャル層３を掘り下げて形成されたトレンチと、トレンチに埋設された絶縁体（酸化シリコンや窒化シリコン等）とを含む。
また、前述の各実施形態において、各種半導体領域の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の半導体装置１、６１，７１は、たとえば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、前述の半導体装置１、６１，７１は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも組み込むことができる他、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，６１，７１…半導体装置、２…半導体基板、３…エピタキシャル層、４…ドレイン領域、７…ソース領域、８…ゲート領域、９…ソース／ゲート領域、１０…ソース側ウェル領域、１０ａ…張り出し部、１１…ゲート側ウェル領域、１２…ＬＯＣＯＳ膜、２０…フィールドプレート、２０ａ…フィールドプレートの最内周部、２０ｂ…フィールドプレートの最外周部、２１…最外周グランド導電体膜、５０…第２のグランド導電体膜、６２…浮遊導電体膜

Claims (12)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型の半導体層と、
    前記半導体層の表面領域に形成された第２導電型のドレイン領域と、
    前記半導体層の表面領域に互いに電気的に接続されるように交互に配列された第２導電型のソース領域および第１導電型のゲート領域を含むソース／ゲート領域であって、前記ドレイン領域を取り囲むように間隔を空けて前記ドレイン領域の周囲に形成されたソース／ゲート領域と、
    前記ドレイン領域と前記ソース／ゲート領域との間の前記半導体層上に配置され、平面視において螺旋状に複数回巻回されたフィールドプレートであって、前記ドレイン領域に電気的に接続された最内周部と、グランドに電気的に接続された最外周部とを有する抵抗性のフィールドプレートと、
    前記フィールドプレートの最外周部と前記ソース／ゲート領域との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の最外周グランド導電体膜と、
    前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の第２のグランド導電体膜とを含む、半導体装置。
  2. 前記第２のグランド導電体膜は、前記半導体層上における前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間で、前記最外周グランド導電体膜の内周縁に沿って当該最外周グランド導電体膜と一体的に形成されている、請求項１に記載の半導体装置。
  3. 前記第２のグランド導電体膜は、前記半導体層上における前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間に同心円状に複数個配置されている、請求項１に記載の半導体装置。
  4. 前記ゲート領域の下方側の前記半導体層の表面領域に形成され、前記ゲート領域の不純物濃度よりも低い不純物濃度を有する第１導電型のゲート側ウェル領域と、
    前記ソース領域の下方側の前記半導体層の表面領域に形成され、前記ソース領域の不純物濃度よりも低い不純物濃度を有する第２導電型のソース側ウェル領域であって、前記ゲート側ウェル領域よりも前記ドレイン領域側に張り出した張り出し部を有するソース側ウェル領域とをさらに含み、
    前記第２のグランド導電体膜は、平面視において前記ソース側ウェル領域の前記張り出し部と重なっている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体層と前記ソース側ウェル領域の前記張り出し部との境界が、平面視において前記第２のグランド導電体膜と重なっている、請求項４に記載の半導体装置。
  6. 前記フィールドプレートの最外周部が、前記半導体層と前記ソース側ウェル領域の前記張り出し部との境界よりも前記ドレイン領域側に位置している、請求項４または５に記載の半導体装置。
  7. 前記半導体層上における前記ドレイン領域と前記ソース／ゲート領域との間に形成された絶縁膜をさらに含み、
    前記フィールドプレート、前記最外周グランド導電体膜および前記第２のグランド導電体膜は、前記絶縁膜上に形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記フィールドプレート、前記最外周グランド導電体膜および前記第２のグランド導電体膜は、いずれも導電性が付与されたポリシリコンを含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型の半導体層と、
    前記半導体層の表面領域に形成された第２導電型のドレイン領域と、
    前記半導体層の表面領域に互いに電気的に接続されるように交互に配列された第２導電型のソース領域および第１導電型のゲート領域を含むソース／ゲート領域であって、前記ドレイン領域を取り囲むように間隔を空けて前記ドレイン領域の周囲に形成されたソース／ゲート領域と、
    前記ドレイン領域と前記ソース／ゲート領域との間の前記半導体層上に配置され、平面視において螺旋状に複数回巻回されたフィールドプレートであって、前記ドレイン領域に電気的に接続された最内周部と、グランドに電気的に接続された最外周部とを有する抵抗性のフィールドプレートと、
    前記フィールドプレートの最外周部と前記ソース／ゲート領域との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、グランドに電気的に接続された平面視環状の最外周グランド導電体膜と、
    前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間の前記半導体層上に前記フィールドプレートを取り囲むように配置され、電気的に浮遊状態とされた平面視環状の浮遊導電体膜とを含む、半導体装置。
  10. 前記浮遊導電体膜は、前記半導体層上における前記フィールドプレートの最外周部と前記最外周グランド導電体膜との間に同心円状に複数個配置されている、請求項９に記載の半導体装置。
  11. 前記ゲート領域の下方側の前記半導体層の表面領域に形成され、前記ゲート領域の不純物濃度よりも低い不純物濃度を有する第１導電型のゲート側ウェル領域と、
    前記ソース領域の下方側の前記半導体層の表面領域に形成され、前記ソース領域の不純物濃度よりも低い不純物濃度を有する第２導電型のソース側ウェル領域であって、前記ゲート側ウェル領域よりも前記ドレイン領域側に張り出した張り出し部を有するソース側ウェル領域とをさらに含み、
    前記浮遊導電体膜は、平面視において、前記ソース側ウェル領域の前記張り出し部と重なっている、請求項９または１０に記載の半導体装置。
  12. 前記フィールドプレートの最外周部が、前記半導体層と前記ソース側ウェル領域の前記張り出し部との境界よりも前記ドレイン領域側に位置している、請求項１１に記載の半導体装置。
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US11145709B2 (en) * 2018-09-28 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a capacitor
DE102019119805A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung, die einen kondensator aufweist
WO2024024415A1 (ja) * 2022-07-25 2024-02-01 ローム株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP5564749B2 (ja) * 2006-11-20 2014-08-06 富士電機株式会社 半導体装置、半導体集積回路、スイッチング電源用制御ｉｃおよびスイッチング電源装置
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치
JP6269085B2 (ja) 2014-01-16 2018-01-31 富士電機株式会社 接合型電界効果トランジスタ
JP6459416B2 (ja) * 2014-11-12 2019-01-30 富士電機株式会社 半導体装置

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