JP6459416B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、起動素子を備えた半導体装置に関する。
半導体装置として、個別の高耐圧スイッチングトランジスタを制御するスイッチング電源用制御ＩＣが例えば特許文献１に開示されている。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型起動素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型起動素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧接合型電界効果トランジスタ（ＪＦＥＴ）として実現される。このＪＦＥＴの電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
ところで、スイッチング電源用制御ＩＣにおいても、更なる信頼性の向上が求められている。このスイッチング電源用制御ＩＣの信頼性向上を図るためには、ＪＦＥＴの静電破壊耐量（ＥＳＤ破壊耐量）の向上が重要である。しかしながら、この種のスイッチング電源用制御ＩＣでは、ＪＦＥＴ上に、このＪＦＥＴのドレイン領域と電気的に接続された外部入力端子（ボンディングパッド）を備えているので、ＪＦＥＴに対して並列にＥＳＤ保護素子を形成することが困難である。そのため、ＪＦＥＴ自体がＥＳＤ破壊耐量を確保する必要があった。これまで、ＪＦＥＴの平面サイズを大きくし、平面パターンにおいて外部入力端子からＪＦＥＴのソース領域までの距離を長く、即ちドリフト領域の長さを長くしてＥＳＤ破壊耐量の向上を図る手法が取られてきたが、この手法ではチップサイズが大きくなってしまうため、１枚の半導体ウエハから取得できるチップ取得率が低下し、コストアップになる。
特開２００８−１５３６３６号公報
本発明の目的は、チップサイズの大型化を抑制しつつ、信頼性の高い新規の半導体装置を提供することにある。
上記目的を達成するため、本発明の一態様に係る半導体装置は、第１導電型の第１主電極領域と、第１主電極領域に接した第１導電型のドリフト領域と、ドリフト領域の周辺部に接した第１導電型の第２主電極領域と、ドリフト領域の表層部の一部に設けられ、基準電位が印加される第２導電型のウエル領域と、ウエル領域の表層部に設けられ、基準電位が印加される第１導電型の電位引抜領域とを備え、ウエル領域が電位引抜領域とドリフト領域との間を流れる電流を制御するベース領域として機能することを要旨とする。
また、本発明の一態様に係る半導体装置は、第１導電型の第１主電極領域と、第１主電極領域に接した第１導電型のドリフト領域と、ドリフト領域に接した第１導電型の第２主電極領域と、第２主電極領域の表層部の一部に設けられ、基準電位が印加される第２導電型のウエル領域と、ウエル領域の表層部に設けられ、基準電位が印加される第１導電型の電位引抜領域とを備え、ウエル領域が電位引抜領域と第２主電極領域との間を流れる電流を制御するベース領域として機能することを要旨とする。
本発明によれば、チップサイズの大型化を抑制しつつ、信頼性の高い新規の半導体装置を提供することができる。
本発明の第１の実施形態に係る半導体装置の概略構成を示す要部平面図である。 図１のIIａ−IIａ線に沿った断面構造を示す断面図である。 図１のIIｂ−IIｂ線に沿った断面構造を示す断面図である。 図２の一部を拡大した要部拡大断面図である。 本発明の第１の実施形態に係る半導体装置において、寄生ｐｎｐバイポーラトランジスタの動作を説明するためのＩ−Ｖ特性図である。 本発明の第１の実施形態に係る半導体装置を備えたスイッチング電源装置の概略構成を示す回路図である。 図４に示す半導体装置の起動回路の概略構成を示す回路図である。 本発明の第２の実施形態に係る半導体装置の概略構成を示す要部平面図である。 図８に示す第１のＪＦＥＴが形成された領域の一部を拡大して示す要部拡大平面図である。 図９のIIIａ−IIIａ線に沿った断面構造を示す断面図である。 図９のIIIｂ−IIIｂ線に沿った断面構造を示す断面図である。 図８に示す第２のＪＦＥＴが形成された領域の一部を拡大して示す要部拡大平面図である。 図１２のVI−VI線に沿った断面構造を示す断面図である。 図１１の一部を拡大した要部拡大断面図である。
以下、図面を参照して本発明の実施形態に係る半導体装置を説明する。
本明細書において、「主電極領域」とは、電界効果トランジスタ（ＦＥＴ）においてソース領域又はドレイン領域の何れか一方となる低比抵抗の半導体領域を意味する。より具体的には、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方となる半導体領域」は「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＦＥＴ、ＳＩＴにおいては第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域を意味する。以下の第１及び第２の実施形態では、高耐圧能動素子としてＪＦＥＴについて説明する。
以下の第１及び第２の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
なお、以下の第１及び第２の実施形態の説明及び添付図面において、同様の構成には同一符号を付し、重複する説明を省略する。また、第１及び第２の実施形態で説明される添付図面は、見易く又は理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１及び第２の実施形態の記載に限定されるものではない。
（第１の実施形態）
＜スイッチング電源装置＞
本発明の第１の実施形態に係る半導体装置３１Ａを説明する前に、この半導体装置３１Ａが用いられるスイッチング電源装置について説明する。
図６に示すスイッチング電源装置６００Ａは、本発明の第１の実施形態に係る半導体装置（制御ＩＣ）３１Ａを備えている。第１の実施形態に係る半導体装置３１Ａは、例えば数１０Ｖ程度から５００Ｖ程度の電圧が印加されるＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。第１の実施の形態では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
ＡＣ入力は、ＡＣ入力端子対（ポート）１を介して整流器２に供給される。整流器２は、ＡＣ入力端子対１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、制御ＩＣ３１のＶＨ端子３２が接続されている。
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、半導体装置３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子対（ポート）１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子対１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
また、整流ダイオード９のアノード端子とＤＣ出力端子対１２の一方の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、半導体装置３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
図６に示すように、第１の実施形態に係る半導体装置３１Ａは、起動回路４１、低電圧停止（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）回路４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調（ＰＷＭ）４８、ラッチ回路４９および基準電源５０を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が半導体装置３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、半導体装置３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、半導体装置３１は、レギュレータ４３から出力される基準電圧により駆動される。
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１内の抵抗で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。
＜起動回路＞
次に、第１の実施形態に係る半導体装置３１Ａの起動回路４１について説明する。図７に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、オン／オフ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。オン/オフ端子６３は、低電圧停止回路４２に接続されている。
また、起動回路４１は、起動素子６５ａ及び起動後段回路６５ｂを備えている。起動素子６５ａは、能動素子として例えば２つの高耐圧の接合型電界効果トランジスタ（第１のＪＦＥＴ８１，第２のＪＦＥＴ８２）と、２つの抵抗（第１の抵抗７３，第２の抵抗７４）からなる直列回路とを備えている。ＢＯ端子６２は、第１の抵抗７３及び第２の抵抗７４からなる直列回路の中間ノードに接続されている。第１の抵抗７４及び第２の抵抗７４からなる直列回路は、ＶＨ端子６１に接続されている。この第１の抵抗７４及び第２の抵抗７４は、図２に示す抵抗性フィールドプレート１２０で形成されている。
起動後段回路６５ｂは、第１のＰＭＯＳトランジスタ６７，及び第２のＰＭＯＳトランジスタ６９、第１のＮＭＯＳトランジスタ６８及び第２のＮＭＯＳトランジスタ７１、負荷７０、及び抵抗７２を備えている。
また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子に接続されている。つまり、ＶＨ端子６１への入力電圧を抵抗７３，７４により抵抗分圧した電圧が、ＢＯコンパレータ４４の非反転入力端子に入力される。抵抗７３，７４の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、半導体装置内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２は、ノーマリオン型の接合型電界効果トランジスタであり、それらのゲート端子は接地されている。また、これら第１のＪＦＥＴ８１及び第２のＪＦＥＴの各々のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、オン/オフ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
このように構成された起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
第１のＮＭＯＳトランジスタ６８は、オン/オフ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
なお、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２が１つのＪＦＥＴから構成される場合もある。例えば、第１のＪＦＥＴ８１のみで構成するものである場合は、第２のＪＦＥＴ８２が不要となり、第２のＪＦＥＴ８２のソースに接続されて、抵抗６６と接続される配線は、第１のＪＦＥＴ８１のソースに接続すればよい。
＜半導体装置の構造＞
次に、第１の実施形態に係る半導体装置３１Ａの具体的な構造について、図１乃至図５を用いて説明する。なお、図３では、後述するフィールド絶縁膜１１０よりも上層の図示を省略している。
図１及び図２に示すように、第１の実施形態に係る半導体装置３１Ａは、第２導電型（ｐ−型）の半導体基板１００を主体に構成されている。この半導体基板１００の主面側の表層部には、図７に示した起動回路４１を構成している第１のＪＦＥＴ８１及び第２のＪＦＥＴ８０が形成されている。半導体基板１００としては、例えば単結晶シリコン基板が用いられている。第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２は、ほぼ同様の構成になっているので、第１のＪＦＥＴ８１に着目して説明し、第２のＪＦＥＴ８２については説明を省略する。
図１及び図２に示すように、第１のＪＦＥＴ８１は、半導体基板の中央に第１導電型（ｎ型）の第１主電極領域（ドレイン領域）１０１が設けられている。図２の断面図では第１主電極領域１０１は右端に示されているが、第１の実施形態に係る半導体装置３１Ａは、第１主電極領域１０１と、第２導電型（ｐ型）のドリフト領域１０２と、第１導電型（ｎ型）の第２主電極領域（ソース領域）１０３とを備えている。また、第１のＪＦＥＴ８１は、図２に示すように、第２導電型（ｐ型）のウエル領域１０４と、第２導電型（ｐ型）の基板給電ウエル領域１０６と、第２導電型（ｐ型）の埋め込み領域１０７とを備えている。第２主電極領域（ソース領域）１０３は、図１に示すように、２つに分割されており、その内の一方の第２主電極領域１０３は第１のＪＦＥＴ８１が備え、残りの他方の第２主電極領域１０３は第２のＪＦＥＴ８２が備えている。
図２に示すように、第１主電極領域１０１は、半導体基板１００の主面側の表層部に設けられている。ドリフト領域１０２は、図１及び図２に示すように、半導体基板１００の主面側の表層部において、第１主電極領域１０１を囲む位置に第１主電極領域１０１と接して設けられている。第２主電極領域１０３は、図２では図１の左側半分に対応する箇所しか示されていないが、図１から分るように、第２主電極領域１０３は、半導体基板１００の主面側の表層部において、ドリフト領域１０２を囲む位置にドリフト領域１０２と接して設けられている。
図１及び図２に示すように、ウエル領域１０４は、ドリフト領域１０２の表層部に設けられている。基板給電ウエル領域１０６は、半導体基板１００の主面側の表層部において、ウエル領域１０４を囲む位置にウエル領域１０４から離間して設けられている。埋め込み領域１０７は、基板給電ウエル領域１０６と半導体基板１００との間において、基板給電ウエル領域１０６及び半導体基板１００と接して設けられている。
図１及び図２に示すように、第１のＪＦＥＴ８１は、第１主電極領域１０１の表層部に選択的に設けられた第１導電型（ｎ＋型）の第１主電極コンタクト領域１１１と、第２主電極領域１０３の表層部に選択的に設けられた第１導電型（ｎ＋型）の第２主電極コンタクト領域１１３と、ウエル領域１０４の表層部に選択的に設けられた第２導電型（ｐ＋型）のウエルコンタクト領域１１４及び第１導電型（ｎ＋型）の電位引抜領域１１５と、基板給電ウエル領域１０６の表層部に選択的に設けられた第２導電型（ｐ＋型）の基板給電ウエルコンタクト領域１１６とを備えている。
第１主電極コンタクト領域１１１は第１主電極領域１０１よりも高不純物濃度で形成され、第２主電極コンタクト領域１１３は第２主電極領域１０３よりも高不純物濃度で形成されている。ウエルコンタクト領域１１４及び電位引抜領域１１５はウエル領域１０４よりも高不純物濃度で形成されている。基板給電ウエルコンタクト領域１１６は基板給電ウエル領域１０６よりも高不純物濃度で形成されている。ドリフト領域１０２は第１主電極領域１０１及び第２主電極領域１０３よりも低不純物濃度で形成されている。
図１に示すように、第２主電極コンタクト領域１１３、ウエルコンタクト領域１１４、電位引抜領域１１５及び基板給電ウエルコンタクト領域１１６の各々は、第１主電極領域１０１を囲む位置において、環状に形成されている。また、ドリフト領域１０２、第２主電極領域１０３及びウエル領域１０４の各々も、第１主電極領域１０１を囲む位置において、環状に形成されている。
図２に示すように、ウエル領域１０４は、ドリフト領域１０２から第２主電極領域１０３に跨って形成され、かつドリフト領域１０２及び第２主電極領域１０３よりも浅く形成されている。また、基板給電ウエル領域１０６は、一部が第２主電極領域１０３の表層部に形成され、かつ第２主電極領域よりも浅く形成されている。ドリフト領域１０２は、第１主電極領域１０１と第２主電極領域１０３との間において、第１主電極領域１０１及び第２主電極領域１０３と接するようにして形成され、かつ第１主電極領域１０１及び第２主電極領域１０３よりも浅く形成されている。
図１に示すように、第２主電極領域１０３及び第２主電極コンタクト領域１１３は、２つに分割されている。基板給電ウエル領域１０６及び埋め込み領域１０７は、ウエル領域１０４の外側において、ウエル領域１０４を囲むようにして形成されている。基板給電ウエル領域１０６は、図１及び図３に示すように、第２主電極領域１０３及び第２主電極コンタクト領域１１３の切れ目でウエル領域１０４と連結され、互いに電気的に接続されている。この基板給電ウエル領域１０６及びウエル領域１０４は、半導体装置の製造工程中の不純物導入工程において、同一のマスクパターンで一括して形成される。
図２に示すように、半導体基板１００の主面には、例えば二酸化シリコン膜からなるフィールド絶縁膜１１０が選択的に形成されている。また、半導体基板１００の主面上には、フィールド絶縁膜１１０を覆うようにして例えば二酸化シリコン膜からなる第１層間絶縁膜１３０が設けられている。第１層間絶縁膜１３０の内部には、抵抗性フィールドプレート１２０が設けられている。抵抗性フィールドプレート１２０は、詳細に図示していないが、平面パターンが第１主電極領域１０１を取り囲むようにして渦巻状に周回する形状で形成されている。この抵抗性フィールドプレート１２０は、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２の耐圧領域上、すなわちドリフト領域１０２上にフィールド絶縁膜１１０及び第１層間絶縁膜１３０の下層部を介在して配置されている。抵抗性フィールドプレート１２０の一端側と他端側との間の中間部分には、図示していないが、ＯＢ端子６２と電気的に接続された中間ノード配線が接続され、直列に接続された第１の抵抗７３及び第２の抵抗７４が形成されている。抵抗性フィールドプレート１２０は、例えば多結晶シリコン膜で形成されている。
図２に示すように、第１層間絶縁膜１３０上には、第１の金属配線層に形成された第１主電極配線１４１、第１中間配線１４２、第２主電極配線１４３、基準電位配線１４４、基板給電配線１４６等が設けられている。
第１層間絶縁膜１３０上には、第１主電極配線１４１、第１中間配線１４２、第２主電極配線１４３、基準電位配線１４４、基板給電配線１４６等を覆うようにして例えば二酸化シリコン膜からなる第２層間絶縁膜１５０が設けられている。
第２層間絶縁膜１５０上には、第２の金属配線層に形成されたボンディングパッド（外部入力端子）１６１、第２中間配線１６２等が形成されている。第２層間絶縁膜１５０上には、第２中間配線１６２等を覆うようにして例えばポリイミド系の樹脂膜からなる保護膜１７０が設けられ、この保護膜１７０にはボンディングパッド１６１を露出するボンディング開口１７１が設けられている。第１の配線層及び第２の配線層は、例えばアルミニウム（Ａｌ）膜、又はアルミニウム・シリコン（Ａｌ−Ｓｉ），アルミニウム・銅（Ａｌ−Ｃｕ），アルミニウム・銅・シリコン（Ａｌ−Ｃｕ−Ｓｉ）などのアルミ合金膜で形成されている。
第１主電極配線１４１は、第１層間絶縁膜１３０を貫通するコンタクト部を介して第１主電極コンタクト領域１１１と電気的にかつ金属学的に接続されている。また、第１主電極配線１４１は、第１層間絶縁膜１３０を貫通するコンタクト部を介して抵抗性フィールドプレート１２０の一端側と電気的にかつ金属学的に接続されている。ボンディングパッド１６１は、第２層間絶縁膜１５０を貫通するコンタクト部を介して第１主電極配線１４１と電気的にかつ金属学的に接続されている。すなわち、第１主電極領域（ドレイン領域）１０１は、外部から電位が印加されるボンディングパッド１６１と電気的に接続されている。ボンディングパッド１６１は、第１主電極領域１０１上に配置されている。
第１中間配線１４２は、第１層間絶縁膜１３０を貫通するコンタクト部を介して抵抗性フィールドプレート１２０の他端側に電気的にかつ金属学的に接続されている。第２中間配線１６２は、第２層間絶縁膜１５０を貫通するコンタクト部を介して第１中間配線１４２と電気的にかつ金属学的に接続されている。
第２主電極配線１４３は、第１層間絶縁膜１３０を貫通するコンタクト部を介して第２主電極コンタクト領域１１３と電気的にかつ金属学的に接続されている。この第２主電極配線１４３は、起動後段回路６５ｂと電気的に接続されている。すなわち、第１のＪＦＥＴ８１の第２主電極領域１０３は、第２主電極配線１４３を介して起動後段回路６５ｂと電気的に接続されている。また、第１のＪＦＥＴ８１の第２主電極領域１０３と分離された第２のＪＦＥＴ８２の第２主電極領域１０３も第２主電極配線１４３とは異なる第２主電極配線を介して起動後段回路６５ｂと電気的に接続されている。
基準電位配線１４４は、第１層間絶縁膜１３０を貫通するコンタクト部を介してウエルコンタクト領域及び電位引抜領域と電気的にかつ金属学的接続されている。この基準電位配線１４４には、基準電位としてのグランド電位が印加される。すなわち、ウエルコンタクト領域１１４及び電位引抜領域１１５には、グランド電位が印加される。
基板給電配線１４６は、第１層間絶縁膜１３０を貫通するコンタクト部を介して基板給電ウエルコンタクト領域１１６と電気的にかつ金属学的に接続されている。この基板給電配線１４６には、基準電位としてのグランド電位が印加される。すなわち、半導体基板１００には、グランド電位が印加される。
図２に示すように、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２（起動素子６５ａ）は、高耐圧化のための構造をウエル領域１０４とドリフト領域１０２との接合が担当し、大電流のための構造を周辺部の第２主電極領域（ソース領域）１０３が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。
第１主電極領域（ドレイン領域）１０１に電圧が印加されるとドレイン電流が図１の中央に示した第１主電極領域１０１から第２主電極領域１０３に向かって放射状に流れる。第２主電極領域１０３が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０２が空乏層によりカットオフされ、ドレイン電流が遮断される。この第１の実施形態では、ドレイン−ソース間は、主にウエル領域１０４とドリフト領域１０２との接合により、例えば５００Ｖ以上の耐圧を持ちように設計される。
第１の実施形態に係る半導体装置３１Ａでは、図４に示すように、半導体基板１００の表層部に、ｎ＋型の電位引抜領域１１５をエミッタ、ｐ型のウエル領域１０４をベース、ｎ型のドリフト領域１０２をコレクタとする寄生ｎｐｎバイポーラトランジスタ１７９が等価回路的に組み込まれている。また、半導体基板１００の表層部に、ｐ型のウエル領域１０４をアノードとし、ｎ型のドリフト領域１０２をカソードとする寄生ダイオード１７８が等価回路的に組み込まれている。第１の実施形態に係る半導体装置３１Ａでは、この寄生ｎｐｎバイポーラトランジスタ１７９の動作により、ＥＳＤサージから第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２を保護している。
＜寄生バイポーラトランジスタの動作＞
次に、図４及び図５を参照しながら寄生ｎｐｎバイポーラトランジスタ１７９の動作について説明する。半導体装置３１Ａは、図２に示すように、第１主電極領域１０１上に、この第１主電極領域１０１と電気的に接続されたボンディングパッド（外部入力端子）１６１を備えている。このボンディングパッド１６１にＥＳＤサージが印加された場合、図４に示す寄生ダイオード１７８がブレイクダウンし（図５中、（Ａ）点）、ＥＳＤサージの印加によるサージ電流は、ボンディングパッド１６１から第１主電極領域１０１及びドリフト領域１０２を経由してウエル領域１０４及びこのウエル領域１０４の表層部のウエルコンタクト領域１１４に流れる。このウエル領域１０４中を流れる電流がベース電流となって図４に示す寄生ｎｐｎバイポーラトランジスタ１７９がオンする（図５中、（Ｂ）点）。寄生ｎｐｎバイポーラトランジスタ１７９がオンすると、ドリフト領域１０２から電位引抜領域１１５にサージ電流が流れる、換言すればドリフト領域１０２からサージ電流を電位引抜領域１１５で引き抜くことができるので、ＥＳＤサージから第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２（起動素子６５ａ）を保護することができる。すなわち、ウエル領域１０４は、電位引抜領域１１５とドリフト領域１０２との間を流れる電流を制御するベース領域として機能する。この結果、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２のＥＳＤ破壊耐量を高めることができるので、半導体装置３１Ａの更なる信頼性向上を図ることができる。
また、ウエル領域１０４の表層部に電位引抜領域１１５を設けることで、占有面積の小さい寄生ｎｐｎバイポーラトランジスタ１７９を容易に形成することができるので、ＪＦＥＴの平面サイズを大きくし、平面パターンにおいてボンディングパッドからＪＦＥＴのソース領域までの距離、即ちドリフト領域の長さを長くしてＥＳＤ破壊耐量の向上を図る従来の手法と比較して、大幅に半導体チップの大型化を抑制することができる。従って、第１の実施形態に係る半導体装置３１Ａによれば、チップサイズの大型化を抑制しつつ、更なる信頼性の向上を図ることができる。第１の実施形態に係る半導体装置３１Ａでは、ドリフト領域１０２の長さを長くしてＥＳＤ破壊耐量の向上を図る従来の手法と比較して、約３．７分の１のチップサイズで同等のＥＳＤ破損耐量を得ることができた。
なお、寄生ｎｐｎバイポーラトランジスタ１７９は、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２の第２主電極領域（ソース領域）に接続される起動後段回路６５ｂの通常使用電圧（動作電圧）以上、起動後段回路の耐圧以下の動作範囲で動作させることが好ましい。
また、寄生ｎｐｎバイポーラトランジスタ１７９の動作をさせ易くするためには、ベース抵抗となるウエル領域１０４の不純物濃度を制御する。また、第２主電極コンタクト領域と電位引抜領域との間の距離を最適化することで、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２の外周部で寄生ｎｐｎバイポーラトランジスタ１７９の動作を起こすようにする。
第１の実施形態に係る半導体装置３１Ａでは、図１に示した環状のドリフト領域１０２の周縁部に、ウエル領域１０４及び電位引抜領域１１５が環状に形成された構造となっているので、寄生ｎｐｎバイポーラトランジスタ１７９の動作抵抗を下げることができると共に、電流集中を避けることができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置３１Ｂは、第１の実施形態に係る半導体装置３１Ａとほぼ同様の構成になっているが、ＪＦＥＴの構造が異なっている。以下、図８乃至図１４を参照しながら、第２の実施形態に係る半導体装置３１Ｂを説明する。
図８及び図９に示すように、第２の実施形態に係る半導体装置３１Ｂは、第２導電型（ｐ−型）の半導体基板１００を主体に構成されている。この半導体基板１００の主面側の表層部には、図７に示した起動回路４１を構成している第１のＪＦＥＴ８１及び第２のＪＦＥＴ８０に代えて、第１のＪＦＥＴ８１ａ及び第２のＪＦＥＴ８２ａが形成されている。第２の実施形態においても、第１のＪＦＥＴ８１ａ及び第２のＪＦＥＴ８２ｂは、ほぼ同様の構成になっているので、第１のＪＦＥＴ８１ａに着目して説明し、第２のＪＦＥＴ８２ａについては説明を省略する。
図８に示すように、第１のＪＦＥＴ８１ａは、半導体基板１００の中央に第１導電型（ｎ型）の第１主電極領域（ドレイン領域）１０１が設けられている。図９の平面図及び図１０及び図１１の断面図では第１主電極領域１０１は右端に示されているが、第２の実施形態に係る半導体装置３１Ｂは、第１主電極領域１０１と、第２導電型（ｐ型）のドリフト領域１０２と、第１導電型（ｎ型）の第２主電極領域（ソース領域）１０３とを備えている。また、第１のＪＦＥＴ８１ａは、図８乃至図１１に示すように、第２導電型（ｐ型）のウエル領域１０４と、第２導電型（ｐ型）の高耐圧用ウエル領域１０８と、第２導電型（ｐ型）の埋め込み領域１０７と、第２導電型（ｐ型）の高耐圧用埋め込み領域１０９を備えている。
図１０及び図１１に示すように、第１主電極領域１０１は、半導体基板１００の主面側の表層部に設けられている。ドリフト領域１０２は、半導体基板１００の主面側の表層部において、第１主電極領域１０１を囲む位置に第１主電極領域１０１と接して設けられている。第２主電極領域１０３は、図１０及び図１１では図８の左側半分に対応する箇所しか示されていないが、図８から分るように、第２主電極領域１０３は、半導体基板１００の主面側の表層部において、ドリフト領域１０２を囲む位置にドリフト領域１０２と接して設けられている。
ウエル領域１０４は、ドリフト領域１０２の表層部に設けられている。高耐圧用ウエル領域１０８は、半導体基板１００の主面側の表層部において、ドリフト領域１０２を囲む位置にウエル領域１０４から離間して設けられている。埋め込み領域１０７は、ウエル領域１０４と半導体基板１００との間において、ウエル領域１０４及び半導体基板１００と接して設けられている。高耐圧用埋め込み領域１０９は、高耐圧用ウエル領域１０８と半導体基板１００との間において、高耐圧用ウエル領域１０８及び半導体基板１００と接して設けられている。
第１のＪＦＥＴ８１ａは、第１主電極領域１０１の表層部に選択的に設けられた第１導電型（ｎ＋型）の第１主電極コンタクト領域（図示せず）と、第２主電極領域１０３の表層部に選択的に設けられた第１導電型（ｎ＋型）の第２主電極コンタクト領域１８３と、ウエル領域１０４の表層部に選択的に設けられた第２導電型（ｐ＋型）の第１ウエルコンタクト領域１８４ａ及び第２ウエルコンタクト領域１８４ｂと、ウエル領域１０４の表層部に選択的に設けられた第１導電型（ｎ＋型）の電位引抜領域１８５と、高耐圧用ウエル領域１０８の表層部に選択的に設けられた第２導電型（ｐ＋型）の高耐圧用ウエルコンタクト領域１８８とを備えている。
第１主電極コンタクト領域は第１主電極領域１０１よりも高不純物濃度で形成され、第２主電極コンタクト領域１８３は第２主電極領域１０３よりも高不純物濃度で形成されている。第１ウエルコンタクト領域１８４ａ、第２ウエルコンタクト領域１８４ｂ及び電位引抜領域１８５は、ウエル領域１０４よりも高不純物濃度で形成されている。高耐圧用ウエルコンタクト領域１８８は高耐圧用ウエル領域１０８よりも高不純物濃度で形成されている。ドリフト領域１０２は第１主電極領域１０１及び第２主電極領域１０３よりも低不純物濃度で形成されている。
図８及び図９に示すように、第２主電極コンタクト領域１８３、第１ウエルコンタクト領域１８４ａ、第２ウエルコンタクト領域１８４ｂ及び電位引抜領域１８５の各々は、第１主電極領域１０１を囲む位置において、環状に形成されている。また、詳細に図示していないが、ドリフト領域１０２、第２主電極領域１０３、ウエル領域１０４及び埋め込み領域１０７の各々も、第１主電極領域１０１を囲む位置において、環状に形成されている。
図１０及び図１１に示すように、ウエル領域１０４は、ドリフト領域１０２及び高耐圧用ウエル領域１０８から離間して第２主電極領域１０３の表層部に形成され、かつドリフト領域１０２及び第２主電極領域１０３よりも浅く形成されている。
図８乃至図１１に示すように、第２主電極コンタクト領域１８３は、ドリフト領域１０２を囲むようにして環状に形成された環状部分１８３ａと、この環状部分１８３ａからドリフト領域１０２側に突出し、環状部分１８３ａの環状方向に所定の間隔を置いてドット状に配置された複数の突出部分１８３ｂとを有する平面パターン形状で形成されている。
高耐圧用ウエル領域１０８及び高耐圧用埋め込み領域１０９は、第２主電極領域１０３及び第２主電極コンタクト領域１８３の周回する方向に沿ってドット状に連続するパターンで複数個配置されている。また、高耐圧用ウエル領域１０８及び高耐圧用埋め込み領域１０９は、第２主電極領域１０３及び第２主電極コンタクト領域１８３の周回する方向に沿って第２主電極コンタクト領域１８３の突出部分１８３ｂ間に配置されている。
第２主電極領域（ソース領域）１０３は、詳細に図示していないが、上述の第１の実施形態と同様に２つに分割されており、その内の一方の第２主電極領域１０３は第１のＪＦＥＴ８１ａが備え、残りの他方の第２主電極領域１０３Ｂ（図１２参照）は第２のＪＦＥＴ８２ａが備えている。すなわち、第２のＪＦＥＴ８２ａの第２主電極領域１０３Ｂは、第１のＪＦＥＴ８１ａの第２主電極領域１０３と分離されている。
第２主電極コンタクト領域１８３は、上述の第１の実施形態と同様に２つに分割されており、その内の一方の第２主電極コンタクト領域１８３は第１のＪＦＥＴ８１ａが備え、残りの他方の第２主電極コンタクト領域１８３Ｂ（図１２参照）は第２のＪＦＥＴ８２ａが備えている。
第１のＪＦＥＴ８１ａの第２主電極コンタクト領域１８３は、図８及び図９に示すように、環状部分１８３ａと突出部分１８３ｂとで構成されている。一方、第２のＪＦＥＴ８２ａの第２主電極コンタクト領域１８３Ｂは、図８及び図１２に示すように、突出部分１８３ｂの単独で構成されている。この第２のＪＦＥＴ８２ａの第２主電極コンタクト領域１８３Ｂ（単独の突出部分１８３ｂ）は、図１２に示すように、第１のＪＦＥＴ８１ａの第２主電極コンタクト領域１８３（環状部分１８３ａ及び突出部分１８３ｂ）から分離されている。
ウエル領域１０４及び埋め込み領域１０７は、詳細に図示していないが、第２主電極領域１０３の外側において、第２主電極領域１０３を囲むようにして形成されている。
図１２及び図１３に示すように、ウエル領域１０４は、第２主電極領域１０３と１０３Ｂ及び第２主電極コンタクト領域１８３と１８３Ｂとの切れ目で高耐圧用ウエル領域１０８と連結され、互いに電気的に接続されている。このウエル領域１０４及び高耐圧用ウエル領域１０８は、半導体装置の製造工程中の不純物導入工程において、同一のマスクパターンで一括して形成される。また、埋め込み領域１０７においても、図１３に示すように、第２主電極領域１０３と１０３Ｂ及び第２主電極コンタクト領域１８３と１８３Ｂとの切れ目で高耐圧用埋め込み領域１０９と連結され、互いに電気的に接続されている。
半導体基板１の主面には、例えば二酸化シリコン膜からなるフィールド絶縁膜１１０が選択的に形成されている。また、半導体基板１の主面上にはフィールドプレート１８６が設けられている。このフィールドプレート１８６は、第１主電極領域１０１を囲むようにして環状に形成されている。フィールドプレート１８６は、その幅方向において、フィールド絶縁膜１１０上から高耐圧用ウエル領域１０８上に亘って形成されている。フィールドプレート１８６は、例えば多結晶シリコン膜で形成されている。
第１主電極領域（ドレイン領域）１０１は、外部から電位が印加されるボンディングパッド（外部入力端子）１６１と電気的に接続されている。ボンディングパッド１６１は、第１主電極領域１０１上に配置されている。
第２主電極領域１０３及び第２主電極コンタクト領域１８３は、図６に示す起動後段回路６５ｂと電気的に接続されている。ウエル領域１０４、第１ウエルコンタクト領域１８４ａ、第２ウエルコンタクト領域１８４ｂ及び電位引抜領域１８５には、グランド電位が印加される。半導体基板１００には、グランド電位が印加される。
図９及び図１０に示すように、第１のＪＦＥＴ８１ａ及び第２のＪＦＥＴ８２ａ（起動素子６５ａ）は、高耐圧化のための構造を高耐圧用ウエル領域１０８及び高耐圧用埋め込み領域１０９とドリフト領域１０２との接合が担当し、大電流のための構造を周辺部の第２主電極領域（ソース領域）１０３が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。
第１主電極領域（ドレイン領域）１０１に電圧が印加されるとドレイン電流が図８の中央に示した第１主電極領域１０１からその周囲の第２主電極領域１０３に向かって放射状に流れる。第２主電極領域１０１が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０２が空乏層によりカットオフされ、ドレイン電流が遮断される。この第２の実施形態では、ドレイン−ソース間は、主に高耐圧用ウエル領域１０８及び高耐圧用埋め込み領域１０９とドリフト領域１０２との接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
第２の実施形態に係る半導体装置３１Ｂでは、図１４に示すように、半導体基板１００の表層部に、ｎ＋型の電位引抜領域１８５をエミッタ、ｐ型のウエル領域１０４をベース、ｎ型のドリフト領域１０２をコレクタとする寄生ｎｐｎバイポーラトランジスタ１９９が等価回路的に組み込まれている。また、半導体基板１００の表層部に、ｐ型のウエル領域１０４をアノードとし、ｎ型のドリフト領域１０２をカソードとする寄生ダイオード１９８が等価回路的に組み込まれている。第２の実施形態に係る半導体装置３１Ｂでは、第１の実施形態と同様に、この寄生ｎｐｎバイポーラトランジスタ１９９の動作により、ＥＳＤサージから第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２を保護している。
＜寄生バイポーラトランジスタの動作＞
次に、図１４及び図５を参照しながら寄生ｎｐｎバイポーラトランジスタ１９９の動作について説明する。半導体装置３１Ｂは、図８に示すように、第１主電極領域１０１上に、この第１主電極領域１０１と電気的に接続されたボンディングパッド（外部入力端子）１６１を備えている。このボンディングパッド１６１にＥＳＤサージが印加された場合、図１４に示す寄生ダイオード１９８がブレイクダウンし（図５中、（Ａ）点）、ＥＳＤサージの印加によるサージ電流は、ボンディングパッド１６１から第１主電極領域１０１、ドリフト領域１０２及び第２主電極領域１０３を経由してウエル領域１０４及びこのウエル領域１０４の表層部の第１ウエルコンタクト領域１８４ａに流れる。このウエル領域１０４中を流れる電流がベース電流となって図１４に示す寄生ｎｐｎバイポーラトランジスタ１９９がオンする（図５中、（Ｂ）点）。寄生ｎｐｎバイポーラトランジスタ１９９がオンすると、第２主電極領域１０３から電位引抜領域１８５にサージ電流が流れる、換言すれば第２主電極領域１０３からサージ電流を電位引抜領域１８５で引き抜くことができるので、第１の実施形態と同様に、ＥＳＤサージから第１のＪＦＥＴ８１ａ及び第２のＪＦＥＴ８２ａ（起動素子６５ａ）を保護することができる。すなわち、ウエル領域４は、電位引抜領域１８５とドリフト領域１０２との間を流れる電流を制御するベース領域として機能する。したがって、第２の実施形態に係る半導体装置３１Ｂにおいても、第１の実施形態と同様に、チップサイズの大型化を抑制しつつ、更なる信頼性の向上を図ることができる。
以上、本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、上記実施形態では半導体装置３１Ａおよび３１Ｂの第２主電極領域（ソース領域）１０３が２つに分割されているが、３つ以上に分割してももちろん構わない。また、第２主電極領域（ソース領域）１０３を分割することなく１つの領域としてもよい。
３１Ａ，３１Ｂ…半導体装置
１００…半導体基板
１０１…第１主電極領域（ドレイン領域）
１０２…ドリフト領域
１０３，１０３Ｂ…第２主電極領域（ソース領域）
１０４…ウエル領域
１０６…基板給電ウエル領域
１０７…埋め込み領域
１１０…フィールド絶縁膜
１１１…第１主電極コンタクト領域
１１３…第２主電極コンタクト領域
１１４…ウエルコンタクト領域
１１５，１８５…電位引抜領域
１１６…基板供給コンタクト領域
１２０…抵抗性フィールドプレート
１３０…第１層間絶縁膜
１４１…第１主電極配線
１４２…第１中間配線
１４３…第２主電極配線
１４４…基準電位配線
１４６…基板給電配線
１５０…第２層間絶縁膜
１６１…ボンディングパッド（外部入力端子）
１６２…第２中間配線
１７０…保護膜
１７１…ボンディング開口
１７８，１９８…寄生ダイオード
１７９，１９９…寄生ｎｐｎバイポーラトランジスタ
１８３，１８３Ｂ…第２主電極コンタクト領域
１８４ａ，１８４ｂ…ウエルコンタクト領域
１８５…電位引抜領域
１８６…フィールドプレート
１８８…高耐圧用ウエルコンタクト領域

Claims (10)

  1. 第１導電型の第１主電極領域と、
    前記第１主電極領域に接した第１導電型のドリフト領域と、
    前記ドリフト領域に接した第１導電型の第２主電極領域と、
    前記ドリフト領域及び前記第２主電極領域の各々の表層部の一部に跨って前記ドリフト領域及び前記第２主電極領域よりも浅く設けられ、基準電位が印加される第２導電型のウエル領域と、
    前記ウエル領域の表層部に設けられ、前記基準電位が印加される第１導電型の電位引抜領域と、
    を備え、
    前記ウエル領域が前記電位引抜領域と前記ドリフト領域との間を流れる電流を制御するベース領域として機能することを特徴とする半導体装置。
  2. 前記第１導電型のドリフト領域は前記第１主電極領域の周辺部を囲むように配置され、
    前記第２主電極領域は前記ドリフト領域の周辺部を囲むように配置されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記ウエル領域及び前記電位引抜領域は、前記第１主電極領域を囲む位置において環状に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２主電極領域は、前記第１主電極領域を囲む位置において環状に形成されていることを特徴とする請求項２に記載の半導体装置。
  5. 第１導電型の第１主電極領域と、
    前記第１主電極領域に接した第１導電型のドリフト領域と、
    前記ドリフト領域に接した第１導電型の第２主電極領域と、
    前記第２主電極領域の表層部の一部に設けられ、基準電位が印加される第２導電型のウエル領域と、
    前記ウエル領域の表層部に設けられ、前記基準電位が印加される第１導電型の電位引抜領域と、
    を備え、
    前記ウエル領域が前記電位引抜領域と前記第２主電極領域との間を流れる電流を制御するベース領域として機能することを特徴とする半導体装置。
  6. 前記第１導電型のドリフト領域は前記第１主電極領域の周辺部を囲むように配置され、
    前記第２主電極領域は前記ドリフト領域の周辺部を囲むように配置されたことを特徴とする請求項５に記載の半導体装置。
  7. 前記ウエル領域及び前記電位引抜領域は、前記第１主電極領域を囲む位置において環状に形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記ウエル領域は、前記ドリフト領域から離間して設けられ、かつ前記ドリフト領域及び前記第２主電極領域よりも浅いことを特徴とする請求項５または請求項６に記載の半導体装置。
  9. 前記第２主電極領域は、前記第１主電極領域を囲む位置において環状に周回していることを特徴とする請求項６に記載の半導体装置。
  10. 前記ドリフト領域及び前記第２主電極領域の表層部に、前記第２主電極領域の周回する方向に沿ってドット状に連続するパターンで配置された複数の第１導電型の高耐圧用ウエル領域を更に備えることを特徴とする請求項５または請求項６に記載の半導体装置。
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