JP6682824B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
パワー半導体モジュールと呼ばれる半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が形成された半導体チップを含み、電力変換装置として広く用いられている。
そして、３レベルインバータ回路を備えたパワー半導体モジュールが、風力発電や太陽光発電等の高効率化が求められる分野で近年適用されている（例えば、特許文献１参照）。
特開２００６−３２４５８５号公報
特許文献１のパワー半導体モジュールでは、接続用端子から電圧が印加されると、電流が、モジュール内の素子と、配線用の導電層とを経て別の接続用端子から出力される。このようにして出力される電流容量は大きいものの、電流が入力されてから出力されるまでの電流経路が長いために、配線のインダクタンスを抑制することが難しい。
また、素子を搭載する導電層とは別に、配線用の導電層が積層基板上に必要なため、電流の大容量化を図るためには、より広い面積を持つ積層基板が必要となる。そのため、大容量化のためにはパワー半導体モジュールの大型化は避けられない。また、大型化により電流経路が一層長くなるため、配線のインダクタンスを抑制することはさらに困難になる。
本発明は、このような点に鑑みてなされたものであり、配線のインダクタンスを低減しつつ、定格電流の大容量化が図られた半導体装置を提供することを目的とする。
本発明の一観点によれば、複数の半導体ユニットと、前記半導体ユニットを電気的に並列に接続する接続装置と、を備え、前記半導体ユニットは、矩形状の絶縁板と、前記絶縁板のおもて面の中央部及び前記中央部の周縁部にそれぞれ配置された複数の回路板とを有する積層基板と、前記回路板のうち前記周縁部の回路板に裏面が固定され、おもて面に主電極と制御電極とを有する複数の半導体素子と、前記半導体素子の前記主電極及び前記制御電極に電気的にそれぞれ接続される配線部材と、前記配線部材を経由して、前記半導体素子の前記制御電極に電気的にそれぞれ接続される制御端子と、前記回路板のうち、少なくとも前記中央部の回路板に一端部が接合され、他端部側が前記配線部材に電気的に接続されて、前記配線部材を経由して、前記半導体素子の前記主電極に電気的にそれぞれ接続されるポスト状の主端子と、をそれぞれ有し、前記積層基板、前記半導体素子、及び前記配線部材により、前記半導体ユニットの内部に３レベルインバータ回路がそれぞれ構成されており、前記接続装置は、前記半導体ユニットのそれぞれの前記制御端子と電気的に接続される第１接続ユニットと、前記半導体ユニットのそれぞれの前記主端子と電気的に接続される第２接続ユニットと、を有する半導体装置が提供される。
開示の技術によれば、定格電流を大容量化しつつ、配線のインダクタンスを低減することができる。
実施の形態における半導体装置を説明するための図である。 実施の形態における半導体装置の組み立て方法を説明するための図（その１）である。 実施の形態における半導体装置の組み立て方法を説明するための図（その２）である。 実施の形態における半導体装置が備える半導体ユニットを示す斜視図である。 実施の形態における半導体装置が備える半導体ユニットの内部構造を示す斜視図である。 実施の形態における半導体装置が備える半導体ユニットのプリント基板の裏面側の回路層を示す図である。 実施の形態における半導体装置が備える半導体ユニットの積層基板を示す斜視図である。 実施の形態における半導体装置が備える半導体ユニットの積層基板に対する導電ポストの接続位置を示す図（その１）である。 実施の形態における半導体装置が備える半導体ユニット内に構成された回路構成を示す図である。 実施の形態における半導体装置が備える半導体ユニットの積層基板に対する導電ポストの接続位置を示す図（その２）である。 実施の形態における半導体装置が備える第１接続ユニットの回路層を示す図（その１）である。 実施の形態における半導体装置が備える第１接続ユニットの回路層を示す図（その２）である。 実施の形態における半導体装置が備える第１接続ユニットの回路層を示す図（その３）である。 実施の形態における半導体装置が備える第１接続ユニットの回路層を示す図（その４）である。 実施の形態における半導体装置が備える第２接続ユニットのおもて面の回路板を示す図である。 実施の形態における半導体装置が備える第２接続ユニットの裏面の回路板を示す図である。
以下、実施の形態について図面を用いて説明する。
まず、半導体装置について図１を用いて説明する。
図１は、実施の形態における半導体装置を説明するための図である。
なお、図１（Ａ）は、半導体装置１００の上面図を、図１（Ｂ）は、図１（Ａ）の一点鎖線Ｘ−Ｘにおける断面図をそれぞれ表している。
半導体装置１００は、銅等の放熱性に優れた材質で構成された金属ベース１１０と、金属ベース１１０上に２行２列で配列された４つの半導体ユニット２００ａ，２００ｂ，２００ｃ，２００ｄ（以下、これらの半導体ユニットを総称して、半導体ユニット２００とも称する）と、を有する。なお、半導体ユニット２００は、ＭＯＳＦＥＴと、ＳＢＤ（Schottky Barrier Diode）とを含み、内部に３レベルインバータ回路が構成されている。
また、半導体装置１００は、このように配列された半導体ユニット２００に対して、当該半導体ユニット２００を電気的に並列に接続する接続装置５００が配置されている。
接続装置５００は、第１接続ユニット３００と、第２接続ユニット４００とを有する。第１接続ユニット３００は、複数の半導体ユニット２００の主面と対向し、各半導体ユニット２００の制御端子と電気的に接続されている。第２接続ユニット４００は、第１接続ユニット３００上に配置され、各半導体ユニット２００の主端子と電気的に接続されている。なお、制御端子は、半導体ユニット２００内に含まれるＭＯＳＦＥＴのゲート電極等の制御電極に電気的に接続されている。また、主端子は、半導体ユニット内に含まれるＭＯＳＦＥＴ並びにＳＢＤのソース電極、アノード電極等の主電極に電気的に接続されている。
さらに、半導体装置１００は、金属ベース１１０上において、このような半導体ユニット２００と、第１接続ユニット３００と、第２接続ユニット４００とが、樹脂で構成されるケース１２０で覆われている。
なお、第１接続ユニット３００は、各半導体ユニット２００に備えられた制御端子である、Ｇ１端子と、Ｇ２端子と、Ｇ３端子と、Ｇ４端子と、Ｓ１ｓ端子と、Ｓ２ｓ端子と、Ｓ３ｓ端子と、Ｃ端子とそれぞれ電気的に接続する回路層を備える。そして、第１接続ユニット３００は、半導体ユニット２００の各制御端子と当該回路層を介して電気的に接続された外部制御端子３２１〜３２８を有する。
また、第２接続ユニット４００は、各半導体ユニット２００に備えられた主端子であるＰ端子、Ｎ端子、Ｍ端子、Ｕ端子とそれぞれ電気的に接続する回路板を備える。そして、第２接続ユニット４００は、半導体ユニット２００の各主端子と当該回路板を介して電気的に接続する外部端子４２１〜４２４を有する。
なお、半導体ユニット２００と、第１接続ユニット３００と、第２接続ユニット４００との詳細については後述する。
ケース１２０では、第１接続ユニット３００から導出されている外部制御端子３２１〜３２８が外部に表出されている。また、ケース１２０では、第２接続ユニット４００から導出されている外部端子４２１〜４２４が外部に表出されている。なお、外部端子４２１〜４２４にはナットケース１３０が取り付けられている。外部端子４２１，４２２，４２３，４２４はナットケース１３０に対して、ナット１５０を介して主端子１４０により取り付けられている。
次に、このような半導体装置１００の組み立てについて図２及び図３を用いて説明する。
図２及び図３は、実施の形態における半導体装置の組み立て方法を説明するための図である。
なお、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）は、半導体装置１００の各組み立て工程をそれぞれ表すものである。
まず、金属ベース１１０を用意する。次に、金属ベース１１０のおもて面に接合材を設けて、当該接合材に２行２列の４つの半導体ユニット２００ａ，２００ｂ，２００ｃ，２００ｄを配置する（図２（Ａ））。
次に、金属ベース１１０に配置された４つの半導体ユニット２００ａ〜２００ｄに、第１接続ユニット３００を配置する。
第１接続ユニット３００は、半導体ユニット２００ａ〜２００ｄの各制御端子と電気的に接続される回路層を内部に備える基体３１０と、基体３１０の各回路層と電気的に接続されて外部に導出された外部制御端子３２１〜３２８とを備える。４つの半導体ユニット２００ａ〜２００ｄに配置された第１接続ユニット３００では、基体３１０を半導体ユニット２００ａ〜２００ｄの主端子が絶縁された状態で貫通される。また、基体３１０が内部に備える各回路層に、半導体ユニット２００ａ〜２００ｄの制御端子が電気的に接続される（図２（Ｂ））。
４つの半導体ユニット２００上に配置された第１接続ユニット３００上に、さらに、第２接続ユニット４００が配置される。なお、第１接続ユニット３００と、第１接続ユニット３００上に配置された第２接続ユニット４００との間隙は、２ｍｍ程度である。
第２接続ユニット４００は、半導体ユニット２００ａ〜２００ｄの主端子と電気的に接続される回路板をおもて面及び裏面にそれぞれ備える絶縁板４１０と、絶縁板４１０の各回路板と電気的に接続された外部端子４２１，４２２，４２３，４２４とを備える。第２接続ユニット４００は、第１接続ユニット３００上に配置されると、第１接続ユニット３００の基体３１０を貫通する、半導体ユニット２００ａ〜２００ｄの主端子と電気的に接続する（図３（Ａ））。
このようにして金属ベース１１０上に配置された半導体ユニット２００ａ〜２００ｄと、第１接続ユニット３００と、第２接続ユニット４００とを覆うように、金属ベース１１０上にケース１２０を取り付けて、外部制御端子３２１〜３２８と、外部端子４２１〜４２４とを表出する。なお、外部端子４２１〜４２４は、その断面は、逆Ｕ字状を成している。次に、必要に応じて、ゲルや樹脂を流し込んで硬化させ、内部の絶縁性を高める。そして、外部端子４２１〜４２４の二股の間にナット１５０を納めたナットケースを挿入して、ナットを介して主端子を外部の配線に取り付けられるようにする（図３（Ｂ））。
このように、図２及び図３の工程を経ることで、半導体装置１００が組み立てられる。
なお、半導体装置１００では、金属ベース１１０は必ずしも必須の構成ではなく、金属ベース１１０を除いても構わない。
また、半導体装置１００の半導体ユニット２００では、半導体ユニット２００ｃ，２００ｄは、半導体ユニット２００ａ，２００ｂの構成を反転させた形状である。これらについては後述する。
次に、半導体装置１００が備える半導体ユニット２００と、第１接続ユニット３００と、第２接続ユニット４００との詳細について説明する。
まず、半導体ユニット２００について図４を用いて説明する。
図４は、実施の形態における半導体装置が備える半導体ユニットを示す斜視図である。
半導体ユニット２００は、熱硬化性樹脂で構成される樹脂２１０によりモールド成形されている。このような半導体ユニット２００は、樹脂２１０の一面（図では上面）から主端子２２１〜２２４及び、制御端子２２５ａ〜２２５ｄ，２２６ａ〜２２６ｄ，２２７が突出している。
なお、主端子２２１はＰ端子に、主端子２２２はＮ端子に、主端子２２３はＰ端子とＮ端子との中間電位であるＭ端子に、主端子２２４は図示しない負荷に対して出力するＵ端子にそれぞれ対応する。
また、制御端子２２５ａはＧ１端子に、制御端子２２５ｂはＧ２端子に、制御端子２２５ｃはＧ３端子に、制御端子２２５ｄはＧ４端子にそれぞれ対応する。さらに、制御端子２２６ａはＳ１ｓ端子に、制御端子２２６ｂはＳ２ｓ端子に、制御端子２２６ｃはＳ３ｓ端子に、制御端子２２６ｄはＳ４ｓ端子にそれぞれ対応し、制御端子２２７は、Ｃ端子に対応する。
なお、図４では、半導体ユニット２００単体が、樹脂２１０によりモールド成形されている場合を図示しているが、半導体ユニット２００単体で、樹脂２１０によるモールド成形を必ずしも行う必要はない。例えば、一般的なパワー半導体モジュールのように、全ての部品を電気的・機械的に接続した後に、ゲル封止しても良い。しかしながら、樹脂２１０によるモールド成形を行うことにより、一般的なゲル封止に比べ、耐圧特性が向上し、また、パワーサイクル・ヒートサイクル耐量等も向上する。そして、半導体ユニット２００単体で樹脂モールドされていれば、内部への異物混入による破損などが防げるため、複数個組み付け時の取り扱いが容易である。
なお、半導体ユニット２００は、樹脂２１０でモールド成形されていても良いし、樹脂２１０でモールド成形されていなくても構わない。
また、図３に記載のように半導体装置１００が組み立てられた際に、半導体装置１００の内部をゲルで封止しても良いし、熱硬化性樹脂を充填して封止しても良い。また、半導体装置１００が組み立てられた際に、封止材で封止しなくても構わない。
次に、このような半導体ユニット２００の樹脂２１０により封止されている内部構成について図５〜図７を用いて説明する。
図５は、実施の形態における半導体装置が備える半導体ユニットの内部構造を示す斜視図であり、図６は、実施の形態における半導体装置が備える半導体ユニットのプリント基板の裏面側の回路層を示す図（図５の上方から透かして視た図）である。
図７は、実施の形態における半導体装置が備える半導体ユニットの積層基板を示す斜視図である。
半導体ユニット２００は、積層基板２４０と、積層基板２４０上に配置された半導体素子２５１，２５３，２５５，２５７並びにダイオード２５２，２５４，２５６，２５８と、主端子２２１〜２２４と、制御端子２２５ａ〜２２５ｄ，２２６ａ〜２２６ｄ，２２７と、配線部材である複数の導電ポスト２３３ａ〜２３３ｈが設けられたプリント基板２３０とを備える。
積層基板２４０は、図７に示されるように、セラミックス等で構成された絶縁板２４１と、回路板２４２〜２４６とを有する。回路板２４２〜２４６は、絶縁板２４１の主面（おもて面）に配置されている。また、積層基板２４０は、絶縁板２４１の主面の反対側の面（裏面）に、金属板（図示を省略）を有する。
回路板２４２〜２４６は、導電材料で形成されており、互いに電気的に絶縁して、絶縁板２４１の主面に配置されている。積層基板２４０は、例えばＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Bonding）基板を用いることができる。
このうち、回路板２４２には、例えば、炭化シリコンにより構成されたＭＯＳＦＥＴである半導体素子２５１（Ｔ１）と、ＳＢＤであるダイオード２５２とがそれぞれ配置されている。回路板２４６には、例えば、炭化シリコンにより構成されたＭＯＳＦＥＴである半導体素子２５３（Ｔ２）と、ＳＢＤであるダイオード２５４とがそれぞれ配置されている。回路板２４４には、例えば、炭化シリコンにより構成されたＭＯＳＦＥＴである半導体素子２５５（Ｔ３）と、ＳＢＤであるダイオード２５６とがそれぞれ配置されている。同様に、回路板２４４には、例えば、炭化シリコンにより構成されたＭＯＳＦＥＴである半導体素子２５７（Ｔ４）と、ＳＢＤであるダイオード２５８とがそれぞれ配置されている。
なお、半導体素子２５１，２５３，２５５，２５７の裏面のドレイン電極は、回路板２４２，２４６，２４４と導電性接合材を用いて電気的に接続されている。また、ダイオード２５２，２５４，２５６，２５８の裏面のカソード電極は、回路板２４２，２４６，２４４と導電性接合材を用いて電気的に接続されている。
プリント基板２３０は、平面形状の樹脂により構成された樹脂層２３１と、樹脂層２３１の図５中おもて面に配置された導電性の回路層２３１ａ〜２３１ｈを備える。さらに、プリント基板２３０は、図６に示されるように、樹脂層２３１の裏面に配置された導電性の回路層２３２ａ〜２３２ｄを備える。
また、プリント基板２３０には、プリント基板２３０のおもて面側、裏面側にそれぞれ突出する複数の主端子２２１〜２２４が設けられている。また、主端子２２１は積層基板２４０の回路板２４２に、主端子２２２は積層基板２４０の回路板２４３に、主端子２２３は積層基板２４０の回路板２４５に、主端子２２４は積層基板２４０の回路板２４６にそれぞれ電気的に接続されている（図７中の破線円が接続位置を示す）。
そして、複数の制御端子２２５ａ〜２２５ｄと、対応するおもて面の回路層２３１ｂ，２３１ｄ，２３１ｆ，２３１ｈとがそれぞれ電気的に接続されている（図５）。また、制御端子２２６ａ〜２２６ｄ，２２７と、対応する裏面の回路層２３２ａ〜２３２ｅとがそれぞれ電気的に接続されている（図６）。
さらに、導電ポスト２３３ａは、プリント基板２３０のおもて面の回路層２３１ａとその裏面の回路層２３２ａとに電気的に接続されている。導電ポスト２３３ｂは、プリント基板２３０のおもて面の回路層２３１ｂとその裏面側の回路層（符号省略）とに電気的に接続されている。そして、導電ポスト２３３ａは、半導体素子２５１のソース電極と、ダイオード２５２のアノード電極とにそれぞれ接続されている。導電ポスト２３３ｂは、半導体素子２５１のゲート電極に接続されている。
導電ポスト２３３ｃは、プリント基板２３０のおもて面の回路層２３１ｃとその裏面の回路層２３２ｂとに電気的に接続されている。導電ポスト２３３ｄは、プリント基板２３０のおもて面の回路層２３１ｄとその裏面側の回路層（符号省略）とに電気的に接続されている。そして、導電ポスト２３３ｃは、半導体素子２５３のソース電極と、ダイオード２５４のアノード電極にそれぞれ接続されている。導電ポスト２３３ｄは、半導体素子２５３のゲート電極に接続されている。
導電ポスト２３３ｅは、プリント基板２３０のおもて面の回路層２３１ｅとその裏面の回路層２３２ｃとに電気的に接続されている。導電ポスト２３３ｆは、プリント基板２３０のおもて面の回路層２３１ｆとその裏面側の回路層（符号省略）とに電気的に接続されている。そして、導電ポスト２３３ｅは、半導体素子２５５のソース電極と、ダイオード２５６のアノード電極にそれぞれ接続されている。導電ポスト２３３ｆは、半導体素子２５５のゲート電極に接続されている。
導電ポスト２３３ｇは、プリント基板２３０のおもて面の回路層２３１ｇとその裏面の回路層２３２ｄとに電気的に接続されている。導電ポスト２３３ｈは、プリント基板２３０のおもて面の回路層２３１ｈとその裏面側の回路層（符号省略）とに電気的に接続されている。そして、導電ポスト２３３ｇは、半導体素子２５７のソース電極と、ダイオード２５８のアノード電極にそれぞれ接続されている。導電ポスト２３３ｈは、半導体素子２５７のゲート電極に接続されている。
また、導電ポスト２３１ｉは、プリント基板２３０の回路層２３１ｇと積層基板２４０の回路板２４６とを電気的に接続している。
導電ポスト２３１ｊは、プリント基板２３０の回路層２３１ａと積層基板２４０の回路板２４６とを電気的に接続している。
また、制御端子２２６ａ〜２２６ｄは、プリント基板２３０の裏面の回路層２３２ａ〜２３２ｄと、導電ポスト２３３ａ，２３３ｃ，２３３ｅ，２３３ｇとをそれぞれ経由して、半導体素子２５１，２５３，２５５，２５７のそれぞれのソース電極に電気的に接続されている。すなわち、制御端子２２６ａ〜２２６ｄは、半導体素子２５１，２５３，２５５，２５７から出力されるソース電位を検知する機能を有する。
半導体ユニット２００は、このような積層基板２４０に、配線部材であるプリント基板２３０が、図５に示されるように、セットされて構成される。
この際の積層基板２４０に対する、配線部材である導電ポスト２３３ａ〜２３３ｈとの接続位置と、半導体ユニット２００の内部で構成される回路構成について図５〜図９を用いて説明する。
図８は、実施の形態における半導体装置が備える半導体ユニットの積層基板に対する導電ポストの接続位置を示す図である。
なお、図８は、図５で示した半導体ユニット２００の上面図に対してプリント基板２３０を重ね合せた図であって、積層基板２４０が備える構成については破線で示している。
また、図９は、実施の形態における半導体装置が備える半導体ユニット内に構成された回路構成を示す図である。
複数の導電ポスト２３３ａは、半導体素子２５１及びダイオード２５２のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ａは、半導体素子２５１の主電極（ソース電極）と、ダイオード２５２のアノード電極とにそれぞれ接続されている。
複数の導電ポスト２３３ｂは、半導体素子２５１のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｂは、半導体素子２５１のゲート電極に接続されている。
複数の導電ポスト２３３ｃは、半導体素子２５３及びダイオード２５４のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｃは、半導体素子２５３の主電極（ソース電極）と、ダイオード２５４のアノード電極とにそれぞれ接続されている。
複数の導電ポスト２３３ｄは、半導体素子２５３のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｄは、半導体素子２５３のゲート電極に接続されている。
複数の導電ポスト２３３ｅは、半導体素子２５５及びダイオード２５６のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｅは、半導体素子２５５の主電極（ソース電極）と、ダイオード２５６のアノード電極とにそれぞれ接続されている。
複数の導電ポスト２３３ｆは、半導体素子２５５のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｆは、半導体素子２５５のゲート電極に接続されている。
複数の導電ポスト２３３ｇは、半導体素子２５７及びダイオード２５８のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｇは、半導体素子２５７の主電極（ソース電極）と、ダイオード２５８のアノード電極とにそれぞれ接続されている。
複数の導電ポスト２３３ｈは、半導体素子２５７のおもて面にある電極に電気的に接続されている。具体的には、導電ポスト２３３ｈは、半導体素子２５７のゲート電極に接続されている。
そして、制御端子２２５ａは、プリント基板２３０の回路層２３１ｂと導電ポスト２３３ｂとを経由して、半導体素子２５１のゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子２２５ａにゲート電圧を印加すると、半導体素子２５１のゲート電極にゲート電圧が印加され、半導体素子２５１がオフ状態（遮断状態）からオン状態（導通状態）になる。
制御端子２２５ｂは、プリント基板２３０の回路層２３１ｄと導電ポスト２３３ｄとを経由して、半導体素子２５３のゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子２２５ｂにゲート電圧を印加すると、半導体素子２５３のゲート電極にゲート電圧が印加され、半導体素子２５３がオフ状態からオン状態になる。
制御端子２２５ｃは、プリント基板２３０の回路層２３１ｆと導電ポスト２３３ｆとを経由して、半導体素子２５５のゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子２２５ｃにゲート電圧を印加すると、半導体素子２５５のゲート電極にゲート電圧が印加され、半導体素子２５５がオフ状態からオン状態になる。
制御端子２２５ｄは、プリント基板２３０の回路層２３１ｈと導電ポスト２３３ｈとを経由して、半導体素子２５７のゲート電極に電気的に接続されている。そこで、外部からの制御信号に基づいて、制御端子２２５ｄにゲート電圧を印加すると、半導体素子２５７のゲート電極にゲート電圧が印加され、半導体素子２５７がオフ状態からオン状態になる。
複数の導電ポスト２３１ｉは、積層基板２４０の回路板２４６に電気的に接続されている。すなわち、導電ポスト２３１ｉは、プリント基板２３０の回路層２３１ｇと、積層基板２４０の回路板２４６とを電気的に接続する。
複数の導電ポスト２３１ｊは、積層基板２４０の回路板２４６に電気的に接続されている。すなわち、導電ポスト２３１ｊは、プリント基板２３０の回路層２３１ａと、積層基板２４０の回路板２４６とを電気的に接続する。
なお、制御端子２２６ａ〜２２６ｄは、プリント基板２３０の裏面の回路層２３２ａ〜２３２ｄを経由して、半導体素子２５１，２５３，２５５，２５７のそれぞれのソース電極に電気的に接続されている。
このように、積層基板２４０と、半導体素子２５１，２５３，２５５，２５７と、ダイオード２５２，２５４，２５６，２５８と、プリント基板２３０と、制御端子２２５ａ〜２２５ｄ，２２６ａ〜２２６ｄ，２２７とにより、半導体ユニット２００の内部に、図９で示す３レベルインバータ回路が構成される。
そして、Ｐ端子である主端子２２１に、外部電源の高電位端子を接続し、Ｎ端子である主端子２２２に、外部電源の低電位端子を接続する。また、Ｍ端子である主端子２２３には、外部電源の中間電位端子を接続する。そして、半導体ユニット２００の出力端子（Ｕ端子）である主端子２２４に負荷（図示を省略）を接続する。これにより、半導体ユニット２００は、３レベルインバータとして機能する。
３レベルインバータでは、一般的にインバータ出力電圧極性が正の場合は、Ｔ１及びＴ３を交互にオンオフさせ、Ｔ４は常時オン状態、Ｔ２は常時オフ状態にさせておく。逆にインバータ出力電圧極性が負の場合は、Ｔ２及びＴ４を交互にオンオフさせ、Ｔ３は常時オン状態、Ｔ１は常時オフ状態にさせておく。
さて、半導体素子２５１のドレイン電極には、Ｐ端子である主端子２２１から、積層基板２４０の回路板２４２を経由して、外部電源からの入力電圧が印加されている。そして、例えば、上述の正の電圧極性を出力する場合においては、Ｔ１にオン信号を与える。すると、半導体素子２５１のおもて面にあるソース電極から電流が出力され、これが出力電流となる。
半導体素子２５１のソース電極から出力された電流は、ソース電極に接続された導電ポスト２３３ａを経由してプリント基板２３０の回路層２３１ａに流入する。出力された電流は、さらに、導電ポスト２３１ｊから、積層基板２４０の回路板２４６に流入し、Ｕ端子の主端子２２４から出力される。
また、ダイオード２５６のアノード電極には、Ｍ端子である主端子２２３から、プリント基板２３０の回路層２３１ｅと導電ポスト２３３ｅとを経由して、外部電源からの中間電圧が印加されている。
半導体素子２５７のドレイン電極は、積層基板２４０の回路板２４４を介して、ダイオード２５６のカソード電極に電気的に接続されている。さらに、半導体素子２５７のソース電極には、積層基板２４０の回路板２４６のＵ端子である主端子２２４から、積層基板２４０の回路板２４６と、導電ポスト２３１ｉと、プリント基板２３０の回路層２３１ｇと、導電ポスト２３３ｇとを経由して、電気的に接続されている。
このため、半導体素子２５１（Ｔ１）をオフ状態にすると、オン状態であった半導体素子２５７（Ｔ４）に出力電流が転流し、半導体素子２５７のおもて面にあるソース電極から電流が出力される。
半導体素子２５７（Ｔ４）のソース電極から出力された電流は、ソース電極に接続された導電ポスト２３３ｇを経由してプリント基板２３０の回路層２３１ｇに流入する。出力された電流は、さらに、導電ポスト２３１ｉから、積層基板２４０の回路板２４６に流入し、Ｕ端子の主端子２２４から出力される。
また、ダイオード２５８のアノード電極には、Ｕ端子である主端子２２４から、積層基板２４０の回路板２４６と、導電ポスト２３１ｉと、プリント基板２３０の回路層２３１ｇと、導電ポスト２３３ｇとを経由して、負荷が印加されている。
半導体素子２５５のドレイン電極は、積層基板２４０の回路板２４４を介して、ダイオード２５８のカソード電極に電気的に接続されている。さらに、半導体素子２５５のソース電極には、導電ポスト２３３ｅとプリント基板２３０の回路層２３１ｅとを経由して、Ｍ端子である主端子２２３と電気的に接続されている。
そして、インバータが負の電圧極性を出力する場合には、半導体素子２５３（Ｔ２）をオン状態にすると、半導体素子２５３のおもて面にあるソース電極から電流が出力される。
半導体素子２５３（Ｔ２）のソース電極から出力された電流は、ソース電極に接続された導電ポスト２３３ｃを経由してプリント基板２３０の回路層２３１ｃに流入し、Ｎ端子の主端子２２２から出力される。
また、半導体素子２５５（Ｔ３）のドレイン電極には、Ｕ端子である主端子２２４から、積層基板２４０の回路板２４６と導電ポスト２３１ｉと積層基板２４０の回路板２４４上のダイオード２５８とを経由して、負荷が接続されている。そして、半導体素子２５３（Ｔ２）をオフ状態にすると、オン状態であった半導体素子２５５（Ｔ３）に出力電流が転流する。
半導体素子２５５（Ｔ３）のソース電極から出力された電流は、ソース電極に接続された導電ポスト２３３ｅを経由してプリント基板２３０の回路層２３１ｅに流入し、Ｍ端子の主端子２２３から出力される。
半導体ユニット２００は、上記の各動作を適切に制御することにより、外部電源から入力された直流電力を交流電力に高効率に変換することができる。
このように半導体ユニット２００では、外部から信号が入力されるＰ端子、Ｎ端子、Ｍ端子である主端子２２１，２２２，２２３を中央部に配置している。また、外部に信号が出力されるＵ端子である主端子２２４を外側に配置している。半導体ユニット２００では、中央部に配置された主端子２２１，２２２，２２３により入出力された電流は、プリント基板２３０、積層基板２４０、半導体素子２５１，２５３，２５５，２５７、ダイオード２５２，２５４，２５６，２５８等を経由して、半導体ユニット２００の中央部から外側に導通し、さらに外側から中央部に導通する。半導体ユニット２００内での、このような電流の流れにより、プリント基板２３０と積層基板２４０間で電流が逆向きになる領域を多くとることができるため、半導体ユニット２００内で発生するインダクタンスを打ち消すことができる。そのため、半導体ユニット２００で発生するインダクタンスを抑制することができる。
なお、半導体装置１００では、上記半導体ユニット２００とは別の種類の半導体ユニット２００も用いられる。以下では、このような半導体ユニット２００について、図１０を用いて説明する。
図１０は、実施の形態における半導体装置が備える半導体ユニットの積層基板に対する導電ポストの接続位置を示す図である。
上記半導体ユニット２００とは別の種類の半導体ユニット２００は、図１０に示されるように、図５〜図９で示した半導体ユニット２００において、プリント基板２３０と、積層基板２４０との構成をそれぞれ反転させたものである。
このような図１０に示す半導体ユニット１２００は、図５〜図９で示した半導体ユニット２００において、プリント基板２３０と、積層基板２４０との構成をそれぞれ反転させただけであり、構成、機能は、図５〜図９で示した半導体ユニット２００と同じである。
このため、半導体装置１００では、図２（Ａ）に示されるように、金属ベース１１０上の半導体ユニット２００ａ，２００ｂでは図５〜図９で説明した半導体ユニット２００が用いられ、半導体ユニット２００ｃ，２００ｄでは、図１０で示した半導体ユニット１２００が用いられる。
次に、半導体装置１００が備える第１接続ユニット３００に含まれる回路層について、図１１〜図１４を用いて説明する。
図１１〜図１４は、実施の形態における半導体装置が備える第１接続ユニットの回路層を示す図である。
なお、図１１〜図１４では、主端子２２１〜２２４及び主端子１２２１〜１２２４が貫通する孔を実線の円で表している（但し、符号の記載は省略）。また、図１１〜図１４では、制御端子２２５ａ〜２２５ｄ及び制御端子１２２５ａ〜１２２５ｄ、制御端子２２６ａ〜２２６ｄ及び制御端子１２２６ａ〜１２２６ｄ、制御端子２２７及び制御端子１２２７が嵌合される箇所と、外部制御端子３２１〜３２８が電気的に接続して貫通される箇所と、を破線の円（または長円）で表している。
第１接続ユニット３００は、図２（Ｂ）に示したように、４つの半導体ユニット２００ａ〜２００ｄ上に配置されて、各半導体ユニット２００ａ〜２００ｄの主端子２２１〜２２４及び主端子１２２１〜１２２４が電気的に絶縁された状態で貫通される。そして、第１接続ユニット３００は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ａ〜２２５ｄ及び制御端子１２２５ａ〜１２２５ｄ、制御端子２２６ａ〜２２６ｄ及び制御端子１２２６ａ〜１２２６ｄ、制御端子２２７及び制御端子１２２７が所定箇所に嵌合して電気的に接続されている。さらに、第１接続ユニット３００は、制御端子２２５ａ〜２２５ｄ及び制御端子１２２５ａ〜１２２５ｄ、制御端子２２６ａ〜２２６ｄ及び制御端子１２２６ａ〜１２２６ｄ、制御端子２２７及び制御端子１２２７と電気的に接続されている外部制御端子３２１〜３２８を備えている。
このような第１接続ユニット３００は、図１１〜図１４に示される回路層３３０〜３６０が絶縁層（図示を省略）を挟んで順に積層されており、積層された最上層と最下層とにも端子接続に必要な開口を設けた絶縁膜（図示を省略）が配置されている。
回路層３３０は、図１１に示されるように、配線層３３１，３３２を有する。
配線層３３１は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ａ及び制御端子１２２５ａ（Ｇ１）と、外部制御端子３２１（Ｇ１）とを電気的に接続している。
配線層３３２は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｄ及び制御端子１２２５ｄ（Ｇ４）間を電気的に接続している。また、配線層３３２は、接続部３３２ａが設けられている。
回路層３４０は、図１２に示されるように、配線層３４１〜３４４を有する。
配線層３４１は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ａ及び制御端子１２２６ａ（Ｓ１ｓ）と、外部制御端子３２５（Ｓ１ｓ）とを電気的に接続している。
配線層３４２は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ｄ及び制御端子１２２６ｄ（Ｓ４ｓ）間を電気的に接続している。また、配線層３４２は、接続部３４２ａが設けられている。
配線層３４３は、制御端子２２７及び制御端子１２２７（Ｃ）と電気的に接続されている。
回路層３５０は、図１３に示されるように、配線層３５１〜３５５を有する。
配線層３５１は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ｃ及び制御端子１２２６ｃ（Ｓ３ｓ）と、外部制御端子３２７（Ｓ３ｓ）とを電気的に接続している。
配線層３５２は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ｂ及び制御端子１２２６ｂ（Ｓ２ｓ）と、外部制御端子３２６（Ｓ２ｓ）とを電気的に接続している。
配線層３５３は、外部制御端子３２５（Ｓ１ｓ）と電気的に接続されている。また、配線層３５３は、接続部３５３ａが設けられている。
配線層３５４は、各半導体ユニット２００ａ〜２００ｄの制御端子２２７及び制御端子１２２７（Ｃ）と電気的に接続されている。
配線層３５５は、各半導体ユニット２００ａ〜２００ｄの制御端子２２７及び制御端子１２２７（Ｃ）と、外部制御端子３２８（Ｃ３Ｃ４）とを配線している。
回路層３６０は、図１４に示されるように、配線層３６１〜３６３を有する。
配線層３６１は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｃ及び制御端子１２２５ｃ（Ｇ３）と、外部制御端子３２３（Ｇ３）との間を電気的に接続している。
配線層３６２は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｂ及び制御端子１２２５ｂ（Ｇ２）と、外部制御端子３２２（Ｇ２）との間を電気的に接続している。
配線層３６３は、外部制御端子３２４（Ｇ４）と電気的に接続されている。また、配線層３６３は、接続部３６３ａが設けられている。
このような回路層３３０〜３６０を備える第１接続ユニット３００における外部制御端子３２１〜３２８の配線について説明する。
外部制御端子３２１（Ｇ１）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ａ及び制御端子１２２５ａ（Ｇ１）に対して、回路層３３０の配線層３３１（図１１）を経由して配線されている。
外部制御端子３２２（Ｇ２）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｂ及び制御端子１２２５ｂ（Ｇ２）に対して、回路層３５０の配線層３５２（図１３）を経由して配線されている。
外部制御端子３２３（Ｇ３）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｃ及び制御端子１２２５ｃ（Ｇ３）に対して、回路層３６０の配線層３６１（図１４）を経由して配線されている。
外部制御端子３２４（Ｇ４）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ｄ及び制御端子１２２５ｄ（Ｇ４）に対して、回路層３３０の配線層３３２の接続部３２２ａ（図１１）と、回路層３４０の配線層３４２の接続部３４２ａ（図１２）と、回路層３５０の配線層３５３の接続部３５３ａ（図１３）と、回路層３６０の配線層３６３の接続部３６３ａ（図１４）と、が電気的に接続して、これらを経由して配線されている。
外部制御端子３２５（Ｓ１ｓ）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ａ及び制御端子１２２６ａ（Ｓ１ｓ）に対して、回路層３４０の配線層３４１（図１２）を経由して配線されている。
外部制御端子３２６（Ｓ２ｓ）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ｂ及び制御端子１２２６ｂ（Ｓ２ｓ）に対して、回路層３５０の配線層３５２（図１３）を経由して配線されている。
外部制御端子３２７（Ｓ３ｓ）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２６ｃ及び制御端子１２２６ｃ（Ｓ３ｓ）に対して、回路層３５０の配線層３５１（図１３）を経由して配線されている。
外部制御端子３２８（Ｃ３Ｃ４）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２７及び制御端子１２２７（Ｃ）に対して、まず、回路層３５０の配線層３５４（図１３）が、回路層３４０の配線層３４４（図１２）を介して、回路層３５０の配線層３５５（図１３）と電気的に接続されている。さらに、回路層３４０の配線層３４３（図１２）が、回路層３５０の配線層３５５（図１３）と電気的に接続されている。このように、外部制御端子３２８（Ｃ３Ｃ４）は、各半導体ユニット２００ａ〜２００ｄの制御端子２２７及び制御端子１２２７（Ｃ）に対して、回路層３４０の配線層３４３，３４４（図１２）と、回路層３５０の配線層３５４，３５５（図１３）とを経由して配線されている。
第１接続ユニット３００は、このような回路層３３０〜３６０を有することで、各半導体ユニット２００ａ〜２００ｄの制御端子２２５ａ〜２２５ｄ及び制御端子１２２５ａ〜１２２５ｄ、制御端子２２６ａ〜２２６ｄ及び制御端子１２２６ａ〜１２２６ｄ、制御端子２２７及び制御端子１２２７を、外部制御端子３２１〜３２８に電気的に接続することができる。
また、このような第１接続ユニット３００は、複数の制御端子２２５ａ〜２２５ｄ及び制御端子１２２５ａ〜１２２５ｄ、制御端子２２６ａ〜２２６ｄ及び制御端子１２２６ａ〜１２２６ｄ、制御端子２２７及び制御端子１２２７を有するものの、後述する第２接続ユニット４００ほどの大電流が流れるわけではない。このため、第１接続ユニット３００は、回路層３３０〜３６０における各配線層の厚さを厚くする必要がなく、多層配線も採用可能である。
次に、半導体装置１００が備える第２接続ユニット４００に含まれる回路板について、図１５及び図１６を用いて説明する。
図１５は、実施の形態における半導体装置が備える第２接続ユニットのおもて面の回路板を示す図である。
図１６は、実施の形態における半導体装置が備える第２接続ユニットの裏面の回路板を示す図である。なお、図１６は、第２接続ユニットをおもて面側から見た場合の、裏面の回路板を示している。
第２接続ユニット４００は、図３（Ａ）に示したように、第１接続ユニット３００上に配置され、第１接続ユニット３００を貫通した各半導体ユニット２００ａ〜２００ｄの主端子２２１〜２２４及び主端子１２２１〜１２２４が嵌合されて電気的に接続される。
このような第２接続ユニット４００は、まず、図１５に示されるように、絶縁板４１０のおもて面に、外部端子４２１〜４２４が取り付けられている。第２接続ユニット４００は、さらに、第１配線板４３１〜４３５を有する。
第１配線板４３１，４３２は、絶縁板４１０に配列された外部端子４２１〜４２４を中心線として線対称である。第１配線板４３１，４３２は、外部端子４２１（Ｐ端子）の端部がそれぞれに電気的に接続されている。これにより、第１配線板４３１，４３２を介して、各半導体ユニット２００ａ〜２００ｄの主端子２２１及び主端子１２２１（Ｐ端子）と、外部端子４２１（Ｐ端子）とが電気的に接続している。
第１配線板４３３，４３４は、絶縁板４１０に配列された外部端子４２１〜４２４を中心線として線対称である。第１配線板４３３，４３４は、外部端子４２２（Ｎ端子）の端部がそれぞれに電気的に接続されている。これにより、第１配線板４３３，４３４を介して、各半導体ユニット２００ａ〜２００ｄの主端子２２２及び主端子１２２２（Ｎ端子）と、外部端子４２２（Ｎ端子）とが電気的に接続している。
第１配線板４３５は、絶縁板４１０に配列された外部端子４２１〜４２４を中心線として線対称である。第１配線板４３５は、外部端子４２４（Ｕ端子）の端部が電気的に接続されている。これにより、第１配線板４３５を介して、各半導体ユニット２００ａ〜２００ｄの主端子２２４及び主端子１２２４（Ｕ端子）と、外部端子４２４（Ｕ端子）とが電気的に接続している。
また、第２接続ユニット４００は、図１６に示されるように、絶縁板４１０の裏面に、おもて面に取り付けられた外部端子４２１〜４２４の各端部が貫通されており、第２配線板４４１〜４４３を有する。
第２配線板４４１，４４２は、絶縁板４１０に配列された外部端子４２１〜４２４を中心線として線対称である。第２配線板４４１，４４２は、外部端子４２３（Ｍ端子）の端部がそれぞれに電気的に接続されている。これにより、第２配線板４４１，４４２を介して、各半導体ユニット２００ａ〜２００ｄの主端子２２３及び主端子１２２３（Ｍ端子）と、外部端子４２３（Ｍ端子）とが電気的に接続している。
第２配線板４４３は、第１配線板４３５とほぼ同じ形状であって、第１配線板４３５の裏面の絶縁板４１０に形成されている。このため、第２配線板４４３も、第１配線板４３５と同様に、絶縁板４１０の外部端子４２１〜４２４を中心線として線対称である。第２配線板４４３は、外部端子４２４（Ｕ端子）の端部が電気的に接続されている。これにより、第２配線板４４３を介して、各半導体ユニット２００ａ〜２００ｄの主端子２２４及び主端子１２２４（Ｕ端子）と、外部端子４２４（Ｕ端子）とが電気的に接続している。
このような第１配線板４３１〜４３５と第２配線板４４１〜４４３とをおもて面及び裏面に備える第２接続ユニット４００における主端子２２１〜２２４及び主端子１２２１〜１２２４と、外部端子４２１〜４２４との配線について説明する。
外部端子４２１（Ｐ端子）は、各半導体ユニット２００ａ〜２００ｄの主端子２２１及び主端子１２２１（Ｐ端子）に対して、第１配線板４３１，４３２（図１５）を経由して配線されている。
また、この場合、第１配線板４３１の幅Ｗ２は、幅Ｗ１の約２倍である。これは、２箇所の主端子２２１及び主端子１２２１から入力される電流は、幅Ｗ１である第１配線板４３１の箇所を左右方向から導通し、合流して、幅Ｗ２である第１配線板４３１の箇所を導通して外部端子４２１に進む。この際、幅Ｗ２と幅Ｗ１が同じであれば、幅Ｗ２を導通する合流した電流による生じる発熱が大きくなってしまう。第１配線板４３１内で、均等に発熱させることで、局所的に高温になることを防ぐためには、第１配線板４３１の幅Ｗ２は、幅Ｗ１の２倍程度が望ましい。これは、第１配線板４３２でも同様である。
また、第１配線板４３１，４３２は、それぞれ線対称の形状を成しており、主端子２２１及び主端子１２２１（Ｐ端子）まで等長配線にしている。これは等長配線にすることで、外部端子から各半導体ユニット２００ａ〜２００ｄまでの電気抵抗が同じになるだけでなく、インダクタンスも比較的近い値になることから、全ての半導体ユニット２００ａ〜２００ｄに電流が均等に分散するようになるためである。
外部端子４２２（Ｎ端子）は、各半導体ユニット２００ａ〜２００ｄの主端子２２２及び主端子１２２２（Ｎ端子）に対して、第１配線板４３３，４３４（図１５）を経由して配線されている。
また、第１配線板４３３，４３４は、それぞれ線対称の形状を成しており、等長配線にしている。
外部端子４２３（Ｍ端子）は、各半導体ユニット２００ａ〜２００ｄの主端子２２３及び主端子１２２３（Ｍ端子）に対して、第２配線板４４１，４４２（図１６）を経由して配線されている。
このような第２配線板４４１，４４２は、絶縁板４１０のおもて面の第１配線板４３１，４３３と第１配線板４３２，４３４とほぼ重なっている。これにより、第１配線板４３１〜４３４と第２配線板４４１，４４２を導通する電流による相互インダクタンスを低減することができる。
外部端子４２４（Ｕ端子）は、各半導体ユニット２００ａ〜２００ｄの主端子２２４及び主端子１２２４（Ｕ端子）に対して、第１配線板４３５（図１５）と第２配線板４４３（図１６）を経由して配線されている。
このように、絶縁板４１０のおもて面の第１配線板４３５と、第１配線板４３５と同じ形状であって裏面の第２配線板４４３とが重なり合って、外部端子４２４に導通している。これにより、主端子２２４及び主端子１２２４から出力される電流が２つの第１配線板４３５と第２配線板４４３とを導通するために、第１配線板４３５と第２配線板４４３とで発生する発熱を低減することができる。
第２接続ユニット４００は、このような第１配線板４３１〜４３５と第２配線板４４１〜４４３とを有することで、各半導体ユニット２００ａ〜２００ｄの主端子２２１〜２２４及び主端子１２２１〜１２２４を、外部端子４２１〜４２４に電気的に接続することができる。また、このような第２接続ユニット４００では、第１配線板４３１，４３２、第１配線板４３３，４３４、第２配線板４４１，４４２はそれらの形状並びに配置が線対称である。このため、各半導体ユニット２００ａ〜２００ｄまでの配線を対称かつ短くすることができる。このために、第１配線板４３１，４３２、第１配線板４３３，４３４、第２配線板４４１，４４２で発生するインダクタンスを低減することができる。
また、第２接続ユニット４００では、第１配線板４３１，４３２、第１配線板４３３，４３４、第２配線板４４１，４４２はそれらの形状並びに配置が線対称であることから、外部端子４２１〜４２４として、逆Ｕ字状の形状のものを用いることができる。このような外部端子４２１〜４２４は、２方向に電流を分散できるのでインダクタンスを低減することができる。
なお、第２接続ユニット４００では、絶縁板４１０のおもて面に第１配線板４３１〜４３５、裏面に第２配線板４４１〜４４３を設けた場合について説明した。この第２接続ユニット４００は、例えばプリント基板等で構成することができる。さらに、この場合に限らず、主端子２２１〜２２４及び主端子１２２１〜１２２４をリードフレーム、バスバー等により接続する形態も可能である。
１００ 半導体装置
１１０ 金属ベース
１２０ ケース
１３０ ナットケース
１４０ 主端子
１５０ ナット
２００，２００ａ，２００ｂ，２００ｃ，２００ｄ，１２００ 半導体ユニット
２２５ａ，２２５ｂ，２２５ｃ，２２５ｄ，２２６ａ，２２６ｂ，２２６ｃ，２２６ｄ，２２７，１２２５ａ，１２２５ｂ，１２２５ｃ，１２２５ｄ，１２２６ａ，１２２６ｂ，１２２６ｃ，１２２６ｄ，１２２７ 制御端子
２２１，２２２，２２３，２２４，１２２１，１２２２，１２２３，１２２４ 主端子
２３０ プリント基板
２３１ａ，２３１ｂ，２３１ｃ，２３１ｄ，２３１ｅ，２３１ｆ，２３１ｇ，２３１ｈ，２３２ａ，２３２ｂ，２３２ｃ，２３２ｄ，２３２ｅ 回路層
２３１ｉ，２３１ｊ，２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈ，２３３ｉ 導電ポスト
２４０ 積層基板
２４１ 絶縁板
２４２，２４３，２４４，２４５，２４６ 回路板
２５１，２５３，２５５，２５７ 半導体素子
２５２，２５４，２５６，２５８ ダイオード
３００ 第１接続ユニット
３１０ 基体
３２１，３２２，３２３，３２４，３２５，３２６，３２７，３２８ 外部制御端子
４００ 第２接続ユニット
４１０ 絶縁板
４２１，４２２，４２３，４２４ 外部端子

Claims (12)

  1. 複数の半導体ユニットと、
    前記半導体ユニットを電気的に並列に接続する接続装置と、
    を備え、
    前記半導体ユニットは、
    矩形状の絶縁板と、前記絶縁板のおもて面の中央部及び前記中央部の周縁部にそれぞれ配置された複数の回路板とを有する積層基板と、
    前記回路板のうち前記周縁部の回路板に裏面が固定され、おもて面に主電極と制御電極とを有する複数の半導体素子と、
    前記半導体素子の前記主電極及び前記制御電極に電気的にそれぞれ接続される配線部材と、
    前記配線部材を経由して、前記半導体素子の前記制御電極に電気的にそれぞれ接続される制御端子と、
    前記回路板のうち、少なくとも前記中央部の回路板に一端部が接合され、他端部側が前記配線部材に電気的に接続されて、前記配線部材を経由して、前記半導体素子の前記主電極に電気的にそれぞれ接続されるポスト状の主端子と、
    をそれぞれ有し、
    前記積層基板、前記半導体素子、及び前記配線部材により、前記半導体ユニットの内部に３レベルインバータ回路がそれぞれ構成されており、
    前記接続装置は、
    前記半導体ユニットのそれぞれの前記制御端子と電気的に接続される第１接続ユニットと、
    前記半導体ユニットのそれぞれの前記主端子と電気的に接続される第２接続ユニットと、
    を有する半導体装置。
  2. 前記半導体ユニットのそれぞれの前記配線部材は、
    前記積層基板の前記絶縁板の主面に対向して配置されたプリント基板と、
    前記プリント基板と前記半導体素子との間を電気的に接続する複数の導電ポストと、
    を有する請求項１記載の半導体装置。
  3. 前記半導体ユニットのそれぞれの前記主端子は、Ｐ端子、Ｎ端子、Ｍ端子及びＵ端子から構成され、
    前記主端子のうち、少なくとも前記Ｐ端子、前記Ｎ端子及び前記Ｍ端子が前記半導体ユニットのそれぞれの前記中央部の回路板に設けられる、
    請求項２記載の半導体装置。
  4. 前記接続装置は、前記半導体ユニット上に設けられた前記第１接続ユニット上に前記第２接続ユニットが積層して構成され、
    前記第１接続ユニットは前記主端子が絶縁された状態で貫通される貫通孔を備えて、
    前記第２接続ユニットは、前記第１接続ユニットに積層して、前記第１接続ユニットの前記貫通孔から貫通する前記主端子に電気的に接続している、
    請求項１記載の半導体装置。
  5. 前記第２接続ユニットは、略等長配線で構成される請求項１記載の半導体装置。
  6. 前記第２接続ユニットは、略等インダクタンス配線で構成される請求項１記載の半導体装置。
  7. 前記第２接続ユニットは、第１配線板と、第２配線板とを有する、
    請求項１記載の半導体装置。
  8. 前記第２接続ユニットは、絶縁板と、前記絶縁板のおもて面に配置された第１配線板と、前記絶縁板の裏面に配置された第２配線板とを有する、
    請求項１記載の半導体装置。
  9. 前記第２接続ユニットにおいて、
    前記第１配線板は、線対称のパターン形状である、
    請求項７または８記載の半導体装置。
  10. 前記第２接続ユニットにおいて、
    前記第２配線板は、前記第１配線板に重なるように前記絶縁板の裏面に配置されている、
    請求項８記載の半導体装置。
  11. 前記第２接続ユニットは、
    前記第１配線板または前記第２配線板と電気的に接続して、前記主端子と前記第１配線板または前記第２配線板を経由して電気的に接続されて、中央部付近に設けられた外部端子を有する、
    請求項７または８記載の半導体装置。
  12. 前記主端子は、前記外部端子よりも外側に配置されている、
    請求項１１記載の半導体装置。
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