JP6663801B2 - 半導体lsi設計装置および設計方法 - Google Patents
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Description
そのため、高い安全性を求められる原子力発電所などの制御装置では、セキュリティの向上を目的にプロセッサレスなハードワイヤード方式が求められている。
よって、FPGAなどのデバイスの使用リソース数は、高安全制御装置の実現に重要な要素の1つである。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
半導体LSI設計装置100は、汎用の計算機上に構成することができて、そのハードウェア構成は、CPU(Central Processing Unit)、RAM(Random Access Memory)などにより構成される演算部110、ROM(Read Only Memory)、HDD(Hard Disk Drive)、フラッシュメモリなどを用いたSSD(Solid State Drive)などにより構成される記憶部120、キーボードやマウス等の入力デバイスより構成される入力部130、CRTディスプレイ、LCD(Liquid Crystal Display)、有機ELディスプレイなどの表示装置、各種出力装置などにより構成される表示・出力部140、CD−ROM、USBメモリなどの可搬性を有する可搬型記憶媒体の情報を読み出すメディア読取部150、NIC(Network Interface Card)などにより構成される通信部160、などを備える。
通信部160は、ネットワーク170を介して外部の論理回路シミュレータ181、論理合成装置182、および半導体LSI製造装置190と接続されている。
組合せ回路設計部111は、表示・出力部140にユーザインタフェースを提示して、制御回路設計者(ユーザ)がこれから設計を行う制御回路を、アプリケーション仕様102に基づいて、ハードウェア記述言語形式で、または機能ブロックを表わす図形を配置する入力形式などにより、入力部130より入力する情報を受け付けて、組合せ回路を生成する。組合せ回路設計部111は、機能ブロックライブラリ121に登録されている機能ブロックのメニューを提示して、制御回路設計者(ユーザ)は、メニュー内の機能ブロックを自由に配置して、配置された各機能ブロック間を配線して、入出力ピンを付加して、アプリケーション仕様102を実現する組合せ回路の設計を行う。組合せ回路設計部111は、HDL形式の組合せ回路HDL10を出力して、組合せ回路HDL記憶領域122に記憶する。
ステップS101:組合せ回路設計部111で作成した組合せ回路HDL10を読み込む。
ステップS102:組合せ回路HDL10内の配置済み機能ブロック情報を収集し、データCとする。例えば、C={“ブロックA”,“ブロックB”,“ブロックC”,“ブロックB”}のような集合。
ステップS103:付与する演算順序を表す変数orderを1に初期化する。
ステップS104:演算順序を付与するデータC内の機能ブロックを指し示す変数iを1に初期化する。
ステップS106:変数iに1を加え、次の機能ブロックへ処理を移す。
ステップS107:変数iが指し示す機能ブロックに演算順序を付与する。付与する値は、前記変数orderとする。
ステップS108:変数orderに1を加え、付与する演算順序を変更する。
ステップS109:全ての機能ブロックに演算順序を付与したか判定するため、変数orderとCの要素数を比較する。例えば、orderがCの要素数より小さいとき、演算順序未付与の機能ブロックが存在する。
なお、図4のフローチャートは演算順序付加部112の実現方法の一例であり、例えば、設計者が演算順序を付加するなどしても良い。
演算制御部202と機能ブロックは予め検証しておく。
動作1:入力データ(In1〜In4)は、メモリ入力セレクタ206により、1データが選択され、メモリ制御部205が制御するメモリ204に配線(接続)情報を付加して格納される。
動作2:演算実行制御部210は、演算順序に従い、演算順序記憶部201に格納されている次に実行するブロック種類、接続情報(入力、出力)を取得する。
動作4:機能ブロック群203で各機能ブロックの演算が実行される。
動作5:演算実行した機能ブロックの各出力を出力セレクタ209が順番に選択し、メモリ204に接続情報を付加して順番に格納する。出力セレクタ209は演算実行制御部210に制御される。
動作7:メモリ204に格納されているデータのうち、演算結果データを順番にリードし、メモリ出力セレクタ207が各出力ポートに出力する。
なお、図6は順序回路HDL60で表される回路の一例であり、例えば、入力データを直接FFに書き込み、メモリ204を持たない構成としても良い。
なお、公知の論理回路シミュレータ、論理合成ツールを半導体LSI設計装置100に実装する構成も考えられる。その場合には、一連の設計処理を演算部110において実行することになる。
50 演算順序情報
60 順序回路HDL
70 順序回路HDLの演算順序
80 演算順序判定結果
91 順序回路ネットリスト
92 等価性判定結果
100 半導体LSI設計装置
101 制御回路設計部
102 アプリケーション仕様
110 演算部
111 組合せ回路設計部
112 演算順序付加部
113 組合せ回路−順序回路変換部
114 演算実行順序抽出部
115 演算順序判定部
116 等価性判定部
117 論理合成配置配線部
118 論理等価性判定部
120 記憶部
121 機能ブロックライブラリ
122 組合せ回路HDL記憶領域
123 演算順序記憶領域
124 順序回路HDL記憶領域
125 順序回路の演算順序記憶領域
126 演算順序判定結果記憶領域
127 順序回路ネットリスト記憶領域
128 等価性判定結果記憶領域
130 入力部
140 表示・出力部
150 メディア読取部
160 通信部
170 ネットワーク
181 論理回路シミュレータ
182 論理合成装置
190 半導体LSI製造装置
200 順序回路
201 演算順序記憶部
202 演算制御部
203 機能ブロック群
204 メモリ
205 メモリ制御部
206 メモリ入力セレクタ
207 メモリ出力セレクタ
208 入力セレクタ
209 出力セレクタ
210 演算実行制御部
Claims (5)
- アプリケーション仕様から機能ブロックライブラリで定義される機能ブロックを組み合わせて構成した組合せ回路を生成する手段と、
入力ピンに接続されている機能ブロックの演算が終了した後に演算を開始する条件で、組合せ回路内の各機能ブロックの演算順序を付加する手段と、
前記組合せ回路を、
(1)前記機能ブロックの演算順序を付加する手段が生成した演算順序を記憶する演算順序記憶部と、
(2)少なくとも前記組合せ回路内に使用されている機能ブロックを種類別に1つずつ並列に接続した機能ブロック群と、
(3)入力データ、機能ブロックによる演算結果を逐次記憶する共通のメモリと、
(4)前記メモリに記憶されるデータを、前記機能ブロックへの入力として読み出すメモリ制御部と、
(5)前記読み出されたデータを前記機能ブロック群への入力として選別する入力セレクタと、
(6)前記機能ブロック群の演算結果を選択して前記メモリへ格納する出力セレクタと、及び
(7)前記演算順序に従い、前記メモリ制御部、前記入力セレクタ、及び前記出力セレクタを制御して、前記機能ブロック群の各機能ブロックを実行する演算実行制御部とを有する順序回路へ変換する手段と、
前記順序回路の実行時の演算順序を抽出する手段と、
前記組合せ回路に付加した演算順序と、前記抽出した演算順序との一致を判定する手段を備えたことを特徴とする半導体LSI設計装置。 - アプリケーション仕様から機能ブロックライブラリで定義される機能ブロックを組み合わせて構成した組合せ回路を生成する手段と、
入力ピンに接続されている機能ブロックの演算が終了した後に演算を開始する条件で、組合せ回路内の各機能ブロックの演算順序を付加する手段と、
前記組合せ回路を、
(1)前記機能ブロックの演算順序を付加する手段が生成した演算順序を記憶する演算順序記憶部と、
(2)少なくとも前記組合せ回路内に使用されている機能ブロックを種類別に1つずつ並列に接続した機能ブロック群と、
(3)入力データ、機能ブロックによる演算結果を逐次記憶する共通のメモリと、
(4)前記メモリに記憶されるデータを、前記機能ブロックへの入力として読み出すメモリ制御部と、
(5)前記読み出されたデータを前記機能ブロック群への入力として選別する入力セレクタと、
(6)前記機能ブロック群の演算結果を選択して前記メモリへ格納する出力セレクタと、及び
(7)前記演算順序に従い、前記メモリ制御部、前記入力セレクタ、及び前記出力セレクタを制御して、前記機能ブロック群の各機能ブロックを実行する演算実行制御部とを有する順序回路へ変換する手段と、
前記組合せ回路と前記順序回路の等価性を判定する手段を備えたことを特徴とする半導体LSI設計装置。 - 前記組合せ回路と前記順序回路の等価性を判定する手段は、
前記組合せ回路と前記順序回路へ同一の入力信号を与え、一定時間後の各回路の出力信号を比較し、全ての入力パターンに対して比較結果が一致していれば等価であると判定する手段であることを特徴とする請求項2に記載の半導体LSI設計装置。 - アプリケーション仕様から機能ブロックライブラリで定義される機能ブロックを組み合わせて構成した組合せ回路を生成する工程と、
入力ピンに接続されている機能ブロックの演算が終了した後に演算を開始する条件で、組合せ回路内の各機能ブロックの演算順序を付加する工程と、
前記組合せ回路を、
(1)前記機能ブロックの演算順序を付加する手段が生成した演算順序を記憶する演算順序記憶部と、
(2)少なくとも前記組合せ回路内に使用されている機能ブロックを種類別に1つずつ並列に接続した機能ブロック群と、
(3)入力データ、機能ブロックによる演算結果を逐次記憶する共通のメモリと、
(4)前記メモリに記憶されるデータを、前記機能ブロックへの入力として読み出すメモリ制御部と、
(5)前記読み出されたデータを前記機能ブロック群への入力として選別する入力セレクタと、
(6)前記機能ブロック群の演算結果を選択して前記メモリへ格納する出力セレクタと、及び
(7)前記演算順序に従い、前記メモリ制御部、前記入力セレクタ、及び前記出力セレクタを制御して、前記機能ブロック群の各機能ブロックを実行する演算実行制御部とを有する順序回路へ変換する工程と、
前記順序回路の実行時の演算順序を抽出する工程と、
前記組合せ回路に付加した演算順序と、前記抽出した演算実行順序との一致を判定する工程とを有することを特徴とする半導体LSI設計方法。 - 前記順序回路の実行時の演算順序を抽出する工程と、
前記組合せ回路に付加した演算順序と、前記抽出した演算実行順序との一致を判定する工程に代えて、
前記組合せ回路と前記順序回路の等価性を判定する工程を有することを特徴とする請求項4に記載の半導体LSI設計方法。
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