KR101802945B1 - 논리 장치 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

빠른 시간 내에 다른 기능으로의 재구성이 가능한 논리 장치가 제공된다. 이를 위해 본 발명은, 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록, 및 제1 기능 정보에 따라 정의된 제3 동작 및 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고, 제1 기능 블록은, 설정 정보를 수신하여 제1 기능 정보 및 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며, 제2 기능 블록은, 설정 정보를 수신하여 제1 기능 정보 및 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행하는 것을 특징으로 하는 논리 장치를 제공한다.

Description

논리 장치 및 이를 포함하는 반도체 패키지{Logic device and semiconductor package having the same}
본 발명은 논리 장치 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자를 이용하여 실시간으로 재구성 가능한 논리 장치에 관한 것이다.
최근에는 사용자에 의한 임의 설계가 용이한 PLD(programmable logic device)와 같은 재구성 가능한 논리 장치가 널리 이용된다. 사용자는 논리 장치에 포함된 배선들 간의 연결 관계를 제어함으로써 논리 장치를 재구성하여 원하는 기능을 구현할 수 있다.
본 발명이 해결하고자 하는 과제는, 빠른 시간 내에 재구성 될 수 있는 논리 장치 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 일 태양에 따른 논리 장치가 제공된다. 상기 논리 장치는, 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록; 및 상기 제1 기능 정보에 따라 정의된 제3 동작 및 상기 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고, 상기 제1 기능 블록은, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며, 상기 제2 기능 블록은, 상기 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행할 수 있다.
상기 논리 장치의 일 예에 의하면, 상기 제1 기능 블록은 상기 설정 정보가 포함된 제1 입력 신호를 수신하여 상기 제1 동작 또는 상기 제2 동작에 따른 제1 출력 신호를 생성할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 제1 기능 블록은 복수개의 제1 저장 소자들을 포함하고, 상기 제1 동작은 상기 제1 저장 소자들 중 일부(some of the first storage devices)에 기초하여 수행되며, 상기 제2 동작은 상기 제1 저장 소자들 중 나머지 일부(the others of the first storage devices)에 기초하여 수행될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 제2 기능 블록은 상기 설정 정보가 포함된 제2 입력 신호를 수신하여 상기 제3 동작 또는 상기 제4 동작에 따른 제2 출력 신호를 생성하고, 상기 제2 기능 블록은 복수개의 제2 저장 소자들을 포함하며, 상기 제3 동작은 상기 제2 저장 소자들 중 일부에 기초하여 수행되고, 상기 제4 동작은 상기 제2 저장 소자들 중 다른 일부에 기초하여 수행될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 복수개의 제1 저장 소자들은 각각 재구성 가능한 비휘발성 메모리 소자들을 포함할 수 있다. 또한, 상기 비휘발성 메모리 소자들은 어레이 형태로 배열될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 논리 장치는, 복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고, 상기 배선 유닛은, 상기 설정 정보를 수신하여 복수개의 배선 정보들 중 일 배선 정보를 선택하고, 선택된 배선 정보에 기초하여 상기 제1 기능 블록과 상기 제2 기능 블록을 연결할 수 있다.,
상기 논리 장치의 다른 예에 의하면, 상기 배선 유닛은, 제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및 상기 제어 신호를 생성하는 설정 유닛을 포함할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함할 수 있다. 또한, 상기 복수개의 제3 저장 소자는 비휘발성 메모리 소자를 포함할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 설정 유닛은, 상기 복수개의 제3 저장 소자들과 연결된 선택부를 더 포함하고, 상기 선택부가 상기 설정 정보에 기초하여 상기 제3 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 설정 유닛은, 상기 복수개의 제3 저장 소자들에 저장된 배선 정보를 독출하고, 독출된 상기 배선 정보를 저장하는 래치를 더 포함할 수 있다. 이 경우, 상기 래치는, 전원 전압 단자에 연결되는 제1 풀업 트랜지스터 및 상기 제1 풀업 트랜지스터와 직렬 연결된 제1 풀다운 트랜지스터를 포함하는 제1 인버터; 상기 전원 전압 단자에 연결되는 제2 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 직렬 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제1 인버터에 교차 결합되는 제2 인버터; 및 인에이블 바 신호를 기초로 하여 상기 제1 풀다운 트랜지스터의 게이트와 상기 제2 풀다운 트랜지스터의 게이트 사이를 연결하는 등화부를 포함할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 스위칭 소자의 제어 단자는 상기 제1 풀업 트랜지스터와 상기 제1 풀다운 트랜지스터의 사이의 노드에 연결될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 복수개의 제3 저장 소자는 상기 제1 풀다운 트랜지스터의 소스와 접지 전압 단자 사이에 연결될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 설정 유닛은 상기 제2 풀다운 트랜지스터의 소스와 상기 접지 전압 단자 사이에 연결된 바이어스 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 태양에 의한 논리 장치가 제공된다. 상기 논리 장치는, 각각이 복수개의 기능 블록들을 포함하는 복수개의 로직 블록들을 포함하고, 상기 기능 블록들 각각은, 복수개의 기능 정보들에 따라 정의된 복수개의 동작들을 수행하며, 상기 기능 블록들 각각은, 설정 정보를 수신하여 상기 복수개의 기능 정보들 중 일 기능 정보를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작들 중 일 동작을 수행할 수 있다.
상기 논리 장치의 일 예에 의하면, 상기 로직 블록들 각각은, 복수개의 배선 정보들에 따라 상기 복수개의 기능 블록들을 연결하는 적어도 하나의 배선 유닛을 더 포함하고, 상기 배선 유닛은, 상기 설정 정보를 수신하여 상기 복수개의 배선 정보들 중 하나를 선택하고, 선택된 배선 정보에 기초하여 상기 복수개의 기능 블록들을 연결할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 배선 유닛은 제1 스위칭 소자 및 제1 설정 유닛을 포함하고, 상기 제1 설정 유닛은, 상기 배선 정보들을 저장하는 복수개의 저장 소자들; 및 상기 복수개의 저장 소자들과 연결된 선택부를 포함하며, 상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 논리 장치는 복수개의 연결 정보들에 따라 상기 복수개의 로직 블록들을 연결하는 복수개의 연결 유닛들을 포함하는 연결 블록을 더 포함하고, 상기 연결 유닛들 각각은, 상기 설정 정보를 수신하여 상기 복수개의 연결 정보들 중 하나를 선택하고, 선택된 연결 정보에 기초하여 상기 복수개의 로직 블록들을 연결할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 연결 유닛들 각각은 제2 스위칭 소자 및 제2 설정 유닛을 포함하고, 상기 제2 설정 유닛은, 상기 연결 정보들을 저장하는 복수개의 저장 소자들; 및 상기 복수개의 저장 소자들과 연결된 선택부를 더 포함하며, 상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 연결 정보가 독출될 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 논리 장치는 상기 복수개의 로직 블록들을 연결하는 복수개의 연결 블록들; 및 복수개의 라우팅 정보들에 따라 상기 복수개의 연결 블록들을 연결하는 복수개의 라우팅 유닛들을 포함하는 라우팅 블록을 더 포함하고, 상기 라우팅 유닛들 각각은, 상기 설정 정보를 수신하여 상기 복수개의 라우팅 정보들 중 하나를 선택하고, 선택된 라우팅 정보에 기초하여 상기 복수개의 연결 블록들을 연결할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 라우팅 유닛들 각각은, 제1 단자에서 제2 단자의 방향으로 신호를 전달하는 제1 전달 유닛; 및 상기 제2 단자에서 상기 제1 단자의 방향으로 신호를 전달하는 제2 전달 유닛을 포함할 수 있다.
상기 논리 장치의 다른 예에 의하면, 상기 제1 전달 유닛 및 상기 제2 전달 유닛 각각은 제3 설정 유닛을 포함하고, 상기 제3 설정 유닛은, 상기 라우팅 정보들을 저장하는 복수개의 저장 소자들; 및 상기 복수개의 저장 소자들과 각각 연결된 선택부를 더 포함하며, 상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 라우팅 정보가 독출될 수 있다.
본 발명의 일 태양에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 논리 장치가 구현된 반도체 칩; 상기 반도체 칩을 탑재하는 인쇄 회로 기판을 포함하고, 상기 논리 장치는, 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록; 및 상기 제1 기능 정보에 따라 정의된 제3 동작 및 상기 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고, 상기 제1 기능 블록은, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며, 상기 제2 기능 블록은, 상기 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행할 수 있다.
상기 반도체 패키지의 일 예에 의하면, 상기 인쇄 회로 기판은 상기 설정 정보를 수신하는 외부 단자를 포함할 수 있다. 또한, 상기 논리 장치는, FPGA(field programmable gate array), PAL(programmable array logic), PLA(programmable logic array), 또는 GAL(generic array logic)을 포함하는 프로그램 가능한 논리 장치(programmable logic device)일 수 있다.
본 발명의 일 태양에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 논리 장치가 구현된 반도체 칩; 및 상기 반도체 칩을 탑재하는 인쇄 회로 기판을 포함하고, 상기 논리 장치는, 복수개의 연결 정보들에 따라 복수개의 로직 블록들을 연결하는 연결 유닛을 포함하는 연결 블록을 더 포함하고, 상기 연결 유닛은, 상기 설정 정보를 수신하여 상기 복수개의 연결 정보들 중 하나를 선택하고, 선택된 연결 정보에 기초하여 상기 복수개의 로직 블록들을 연결할 수 있다.
종래의 재구성 가능한(reconfigurable) 논리 장치의 경우, 다양한 종류의 기능을 수행하기 위해서는 기능 블록 및 연결 블록의 개별적인 재구성이 필요하며, 상기 재구성으로 인해 많은 시간이 소요된다. 그러나, 본 발명의 기술적 사상에 따른 논리 장치는, 다양한 기능을 수행하기 위한 정보가 미리 저장되어 있고, 설정 정보에 따라 다양한 기능이 세팅될 뿐이어서 재구성을 위한 시간이 필요하지 않다. 따라서 빠른 시간 내에 다양한 종류의 기능이 수행될 수 있다.
도 1은 일반적인 논리 장치 및 외부 메모리를 구비하는 전자 회로 모듈을 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 장치를 구비하는 전자 회로 모듈을 개략적으로 나타내는 블록도이다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 장치에 포함된 기능 블록을 개략적으로 나타내는 블록도들이다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 논리 장치에 포함된 기능 블록을 개략적으로 나타내는 블록도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 논리 장치에 포함된 로직 블록을 개략적으로 나타내는 블록도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 논리 장치의 로직 블록를 개략적으로 나타낸 블록도이다.
도 9는 도 8의 로직 블록의 변형예로서, 배선 블록을 더욱 구체적으로 나타낸 로직 블록에 대한 회로도이다.
도 10은 도 9의 배선 유닛이 독출 모드인 경우의 회로 구성을 나타낸 것이다.
도 11은 독출 모드 동안의 회로 동작을 나타낸 타이밍도이다.
도 12는 도 9의 배선 유닛이 기입 모드인 경우의 회로 구성을 나타낸 것이다.
도 13은 기입 모드 동안의 회로 동작을 나타낸 타이밍도이다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 논리 장치를 개략적으로 나타낸 블록도이다.
도 15는 본 발명의 기술적 사상에 의한 추가적인 실시예에 따른 논리 장치를 개략적으로 나타낸 블록도이다.
도 16은 도 15의 논리 장치의 연결 블록, 로직 블록, 및 입출력 단자를 구체적으로 나타낸 블록도이다.
도 17은 도 16의 논리 장치가 도 6의 논리 장치와 동일한 기능을 수행하도록 구성된 보습을 보여주는 일 예이다.
도 18은 도 15의 라우팅 블록을 구체적으로 도시한 블록도이다.
도 19는 라우팅 블록 내 라우팅 유닛 각각에 구현된 전달 유닛들을 구체적으로 나타낸 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수개의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 일반적인 논리 장치 및 외부 메모리를 구비하는 전자 회로 모듈을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자 회로 모듈(1)에는 복수개의 논리 블록들(11, 12, 13, 14)를 포함하는 논리 장치(10) 및 외부 메모리(15)가 배치된다. 논리 장치(10)는 사용자에 의해 프로그램 가능한 논리 장치(programmable logic device, PLD)로서, 예를 들어, FPGA(Field Programmable Gate Array), PAL(Programmable Array Logic), PLA(Programmable Logic Array) 또는 GAL(Generic Array Logic) 등일 수 있다. 외부 메모리(15)는 논리 장치(10)에 포함된 복수개의 논리 블록들(11, 12, 13, 14) 사이의 배선들의 연결 정보를 저장하는데, 예를 들어, 플래쉬(flash) 메모리 또는 ROM(read only memory) 등으로 구현될 수 있다.
전자 회로 모듈(1)에 전원이 인가되면 외부 메모리(15)에 저장된 배선들의 연결 정보는 논리 장치(10)에 로딩(loading)되고, 이에 따라, 외부 메모리(15)에 저장된 배선들의 연결 정보에 따라 복수개의 논리 블록들(11, 12, 13, 14)은 서로 연결되며, 복수개의 논리 블록들(11, 12, 13, 14)의 연결 관계를 기초로 하여 논리 장치(10)의 기능이 정의된다. 따라서, 논리 장치(10)에 대하여 소정의 기능을 정의하기 위해서는 복수개의 논리 블록들(11, 12, 13, 14) 사이의 배선들의 연결 정보를 미리 프로그램하고, 프로그램된 연결 정보를 외부 메모리(15)에 저장하며, 저장된 연결 정보를 논리 장치(10)에 로딩해야 하므로, 논리 장치(10)를 실시간으로 재구성하는 것이 곤란하다. 또한, 논리 장치(10)의 동작을 위해서는 반드시 외부 메모리(15)의 구비가 요구되므로, 전자 회로 모듈(1)의 사이즈가 증가되며, 이에 따라 비용도 증가된다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 장치를 구비하는 전자 회로 모듈을 개략적으로 나타내는 블록도이다.
도 2를 참조하면, 전자 회로 모듈(2)에는 복수개의 논리 블록들(21, 22, 23, 24)을 포함하는 논리 장치(20)가 배치될 수 있다. 본 실시예에 따르면, 논리 장치(20)는 복수개의 비휘발성 메모리 소자들(미도시)을 포함할 수 있고, 복수개의 비휘발성 메모리 소자들은 복수개의 논리 블록들(21, 22, 23, 24) 사이의 배선들이 교차하는 영역들에 각각 배치될 수 있고, 또한, 복수개의 논리 블록들(21, 22, 23, 24) 각각에 포함된 복수개의 기능 블록들(미도시) 사이의 배선들이 교차하는 영역들에 각각 배치될 수 있다. 이러한 복수개의 비휘발성 메모리 소자들에 대한 데이터(예를 들어, 배선 정보, 연결 정보, 및 라우팅 정보)의 기입 동작, 즉, 프로그래밍 동작을 수행함으로써 복수개의 논리 블록들(21, 22, 23, 24) 사이의 배선들의 라우팅(routing), 또한, 복수개의 논리 블록들(21, 22, 23, 24) 각각에 포함된 복수개의 기능 블록들 사이의 배선들의 라우팅을 제어할 수 있다.
이와 같이, 논리 장치(20)는 복수개의 비휘발성 메모리 소자들을 포함하므로, 전자 회로 모듈(2)은 종래와 달리 외부 메모리를 별도로 구비하지 않아도 된다. 따라서, 논리 장치(20)에 대하여 소정의 기능을 다시 정의하기 위해서는, 다시 말해, 논리 장치(20)의 기능을 재구성하기 위해서는, 복수개의 논리 블록들(21, 22, 23, 24) 사이의 배선들의 연결 정보 및 복수개의 논리 블록들(21, 22, 23, 24) 각각에 포함된 복수개의 기능 블록들 사이의 배선들의 연결 정보를 복수개의 비휘발성 메모리 소자들에 실시간으로 프로그램하고, 프로그램된 연결 정보에 따라 복수개의 논리 블록들(21, 22, 23, 24) 및 복수개의 논리 블록들(21, 22, 23, 24) 각각에 포함된 기능 블록들은 서로 연결될 수 있다. 이로써, 논리 장치(20)를 실시간으로 재구성하는 것이 용이하고, 외부 메모리를 구비하지 않아도 되므로 전자 회로 모듈(2)의 사이즈를 감소시킬 수 있다.
도 3 및 도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 논리 장치에 포함된 기능 블록(30, 30a)을 개략적으로 나타내는 블록도들이다.
논리 장치는 복수개의 논리 블록을 포함할 수 있으며, 복수개의 논리 블록 각각은 복수개의 기능 블록(30)을 포함할 수 있다. 여기서 기능 블록(30)이라 함은 일 데이터 형태에서 다른 데이터 형태로 변환하는 블록으로 정의될 수 있다.
더욱 구체적으로, 기능 블록(30)은 복수개의 저장 소자(미도시)를 포함할 수 있으며, 입력 신호에 대한 가능한 모든 출력 신호들을 테이블화시켜 저장 소자에 저장할 수 있다. 기능 블록(30)은 테이블화된 정보에 기초하여 소정 기능을 수행할 수 있다. 예를 들어, 기능 블록(30)은 입력 신호를 수신하고 입력 신호에 따라 테이블화된 정보를 액세스하여 출력할 수 있다. 이러한 기능 블록(30)은 IP(Intellectual Property) 블록 또는 LUT(Look Up Table) 블록으로 구현될 수 있다. 도 3 및 도 4에서는 기능 블록(30)이 LUT 블록으로 구현됨을 가정하여 서술하기로 한다.
도 3을 참조하면, 기능 블록(30)은 설정 정보가 포함된 입력 신호를 수신할 수 있고, 상기 설정 신호에 기초하여 다양한 종류의 기능이 수행될 수 있다. 종래의 기능 블록(30)은 한 가지 동작을 수행하기 위한 입력 신호를 수신하고, 상기 입력 신호에 따라 액세스된 정보를 출력 신호로서 출력할 뿐이지만, 본 발명의 기술 사상에 따른 기능 블록(30)은 다양한 기능을 수행하기 위한 입력 신호(즉, 설정 정보가 포함된 입력 신호)를 수신함에 유의할 필요가 있다.
즉, 본 발명의 기술적 사상에 따른 기능 블록(30)(또는 기능 블록(30)을 포함하는 논리 장치)는, 저장 소자를 설정 영역(configuration area)와 데이터 영역(data area)으로 구분한다. 기능 블록(30)은 설정 정보가 포함된 입력 신호를 수신하고, 설정 정보에 따른 데이터 영역만을 액세스하여, 출력 신호로서 출력한다. 따라서 본 발명의 기술적 사상에 따른 기능 블록(30)은 다양한 기능을 수행할 수 있다. 예를 들어, 설정 정보가 2비트 신호인 경우, 다음 표 1과 같이 기능 정보들이 정의될 수 있다.
설정 정보 기능 정보
00 오류 정정 코드(error correction code, ECC) - 제1 기능 정보
01 산술 논리 장치(arithmetic and logic unit, ALU) - 제2 기능 정보
10 압축(compression) - 제3 기능 정보
11 보안(security) - 제4 기능 정보
상기 표 1을 참고하면, 기능 블록(30)은 제1 기능 정보에 따라 정의된 동작(예를 들어, ECC를 위한 동작), 제2 기능 정보에 따라 정의된 동작(예를 들어, ALU를 위한 동작), 제3 기능 정보에 따라 정의된 동작(예를 들어, 압축을 위한 동작), 및 제4 기능 정보에 따라 정의된 동작(예를 들어, 보안을 위한 동작)을 수행할 수 있다.
이 경우 기능 블록(30)은, 설정 정보를 수신하여 제1 기능 정보 내지 제4 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작 중 하나를 수행할 수 있다. 또한, 비록 도면에 도시되지는 않았지만, 기능 블록(30)은 복수개의 저장 소자들을 포함할 수 있으며, 상기 복수개의 동작들은 상기 복수개의 저장 소자들에 기초하여 수행될 수 있다.
예를 들어, 입력 신호에 포함된 설정 정보가 '00'인 경우, 4개의 6-bit LUT(F0, F1, F2, F3) 중 제1 6-bit LUT(F1)에 저장된 데이터만이 액세스될 수 있다. 따라서 기능 블록(30)은 ECC를 위한 동작을 수행하게 된다. 상기 ECC를 위한 동작은 상기 복수개의 저장 소자들 중 제1 부분에 기초하여 수행될 수 있다.
입력 신호에 포함된 설정 정보가 '01'인 경우, 4개의 6-bit LUT(F0, F1, F2, F3) 중 제2 6-bit LUT(F2)에 저장된 데이터만이 액세스될 수 있다. 따라서 기능 블록(30)은 ALU를 위한 동작을 수행하게 된다. 상기 ALU를 위한 동작은 상기 복수개의 저장 소자들 중 제2 부분에 기초하여 수행될 수 있다.
또한, 입력 신호에 포함된 설정 정보가 '10'인 경우, 4개의 6-bit LUT(F0, F1, F2, F3) 중 제3 6-bit LUT(F3)에 저장된 데이터만이 액세스될 수 있다. 따라서 기능 블록(30)은 압축을 위한 동작을 수행하게 된다. 상기 압축을 위한 동작은 상기 복수개의 저장 소자들 중 제3 부분에 기초하여 수행될 수 있다.
마지막으로, 입력 신호에 포함된 설정 정보가 '11'인 경우, 4개의 6-bit LUT(F0, F1, F2, F3) 중 제4 6-bit LUT(F4)에 저장된 데이터만이 액세스될 수 있다. 따라서 기능 블록(30)은 보안을 위한 동작을 수행하게 된다. 상기 보안을 위한 동작은 상기 복수개의 저장 소자들 중 제4 부분에 기초하여 수행될 수 있다.
따라서 본 발명의 기술 사상에 따른 기능 블록(30)은 설정 정보 및 외부 정보가 포함된 제1 입력 신호를 수신하고, 복수개의 동작들 중에서 선택된 하나의 동작에 따른 출력 신호를 생성할 수 있다. 종래의 기능 블록(30) 및 논리 장치의 경우 재구성(reconfiguration)이 가능하다고 하더라도 다양한 종류의 기능을 수행하기 위해서는 기능 블록(30)의 개별적인 재구성이 필요하며, 상기 재구성으로 인해 많은 시간이 소요된다. 그러나, 본 발명의 기술적 사상에 따른 기능 블록(30) 및 이를 포함하는 논리 장치는, 설정 정보에 따라 다양한 기능이 설정될 뿐 재구성을 위한 시간이 필요하지 않다. 따라서 빠른 시간 내에 다양한 종류의 기능이 수행될 수 있다.
이러한 기능 블록의 동작은 도 4의 기능 블록(30a)의 블록도와 같이 표현될 수도 있다. 먼저 입력 신호에 포함된 외부 정보에 의해 6-bit LUT들(F0, F1, F2, F3)에 대한 데이터들이 액세스되고, 이후 6-bit LUT별로 액세스된 데이터들 중 설정 정보를 수신하는 멀티플렉서에 의해 선택된 데이터만이 출력 신호로서 출력된다. 도 3과 도 4는 순서에 있어서 차이만이 있을 뿐 그 결과에 있어서는 동일함이 당해 기술분야의 통상의 지식을 가진 자에게 이해될 것이다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 논리 장치에 포함된 기능 블록(30b)을 개략적으로 나타내는 블록도이다.
도 3에서 설명한 바와 같이, 기능 블록(30b)은 복수개의 저장 소자들(35)을 포함할 수 있고, 상기 저장 소자(35)는 예를 들어 재구성 가능한(reconfigurable) 비휘발성 메모리 소자들을 포함할 수 있다.
도 5를 참조하면, 어레이 형태로 배열된 비휘발성 메모리 소자들을 포함하는 기능 블록(30b)의 예가 도시된다. 상기 비휘발성 메모리 소자들은 기능 정보(표 1 참조)에 기초한 데이터들을 저장하며, 입력 신호에 따라 액세스되어 출력 신호를 생성할 수 있다. 이 경우 입력 신호는 일종의 어드레스 신호로 이용될 수 있다.
상기 입력 신호에는 소정 기능을 수행하기 위한 외부 신호뿐만 아니라, 복수개의 기능 중 일 기능을 선택하기 위해 제공된 설정 정보를 포함함에 유의한다. 예를 들어, 입력 신호가 8-bit 신호인 경우, 입력 신호의 첫 2-bit 신호는 설정 정보를 포함할 수 있고, 나머지 6-bit 신호는 외부 정보를 포함할 수 있다. 이 경우 비휘발성 메모리 소자들은 256개일 수 있고, 8-bit의 입력 신호에 따라 액세스될 수 있다.
도 3과 연계하여 구체적인 동작을 살피면, 비휘발성 메모리 소자들은 4개의 부분들로 구분될 수 있으며, 각각의 부분들은 64개의 메모리 소자들(즉, 6-bit LUT)을 포함할 수 있다. 예를 들어, 제1 부분은 ECC를 위한 동작의 수행을 위한 비휘발성 메모리 소자들이고, 제2 부분은 ALU를 위한 동작의 수행을 위한 비휘발성 메모리 소자들이며, 제3 부분은 압축을 위한 동작의 수행을 위한 비휘발성 메모리 소자들이고, 제4 부분은 보안을 위한 동작의 수행을 위한 비휘발성 메모리 소자들이다.
이 경우 2-bit의 설정 정보에 의해 상기 제1 부분 내지 제4 부분 중 일 부분만이 선택될 수 있고, 6-bit의 외부 정보에 따라 액세스된 상기 부분의 데이터가 출력 신호로서 출력될 수 있다. 이러한 동작들은 설정 정보 및 외부 정보를 포함하는 입력 신호를 수신하여 비휘발성 메모리 소자에 저장된 데이터를 액세스하는 디코더에 의해 구현될 수 있다.
비록 비휘발성 메모리 소자로 구현된 기능 블록(30b)을 기초로 본 실시예가 설명되었지만, 본 발명의 기술 사상은 이에 제한되지 않음에 유의한다. 본 발명의 핵심 기술 사상은 "복수개의" 기능 정보에 따른 동작들을 기능 블록(30b)에 저장한 후, 설정 정보를 수신하여 적절한 데이터를 액세스함으로써 다양한 종류의 기능을 수행할 수 있도록 하기 위함이다. 따라서 기능 블록(30b)이 비휘발성 메모리 소자로 구현되지 않고 휘발성 메모리 소자, 예를 들어 SRAM(static random access memory)로 구현될 수도 있음이 당해 기술분야의 통상의 지식을 가진 자에게 이해될 것이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 논리 장치에 포함된 로직 블록(50)을 개략적으로 나타내는 블록도이다. 이 실시예에 따른 논리 장치는, 도 3의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 논리 장치 내 로직 블록(50)은 제1 기능 블록(30-1) 및 제2 기능 블록(30-2)을 포함할 수 있다.
제1 기능 블록(30-1)은 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행할 수 있다. 또한, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행할 수 있다.
더욱 구체적으로, 제1 기능 블록(30-1)은 설정 정보 및 제1 외부 정보가 포함된 제1 입력 신호를 수신한다. 비록 도면에 도시하지는 않았지만, 제1 입력 신호는 다른 기능 블록(미도시)의 출력 신호의 정보를 더 포함할 수 있다. 제1 입력 신호가 상기 다른 기능 블록의 출력 신호의 정보를 더 포함하는지 여부는 배선 유닛의 연결 관계에 기초하여 수행될 수 있다.
제1 기능 블록(30-1)은 복수개의 제1 저장 소자들(도 5의 35)을 포함할 수 있고, 상기 제1 저장 소자들(도 5의 35)은 제1 입력 신호에 의해 액세스 될 수 있다. 설정 정보가 1비트의 신호인 경우, 제1 기능 블록(30-1)은 2가지 종류의 기능을 수행할 수 있다. 이 경우 제1 동작은 제1 저장 소자들(도 5의 35) 중 일부(some of the first storage devices)에 기초하여 수행될 수 있고, 제2 동작은 제1 저장 소자들(도 5의 35) 중 나머지 일부(the others of the first storage devices)에 기초하여 수행될 수 있다. 제1 동작 또는 제2 동작의 수행 결과. 제1 기능 블록(30-1)은 제1 출력 신호를 출력할 수 있다.
제2 기능 블록(30-2)은 제1 기능 정보에 따라 정의된 제3 동작 및 제2 기능 정보에 따라 정의된 제4 동작을 수행할 수 있다. 또한, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행할 수 있다.
더욱 구체적으로, 제2 기능 블록(30-2)은 설정 정보 및 제2 외부 정보가 포함된 제2 입력 신호를 수신한다. 선택적으로 제2 입력 신호는 제1 출력 신호의 정보를 더 포함할 수 있다. 제2 입력 신호가 제1 출력 신호의 정보를 더 포함하는지 여부는 배선 유닛의 연결 관계에 기초하여 수행될 수 있으며, 이에 대해서는 도 8에서 더욱 구체적으로 설명하기로 한다.
제2 기능 블록(30-2)은 복수개의 제2 저장 소자들(도 5의 35)을 포함할 수 있고, 상기 제2 저장 소자들(도 5의 35)은 제2 입력 신호에 의해 액세스 될 수 있다. 설정 정보가 1비트의 신호인 경우, 제2 기능 블록(30-2)은 2가지 종류의 기능을 수행할 수 있다. 이 경우 제3 동작은 제2 저장 소자들(도 5의 35) 중 일부(some of the second storage devices)에 기초하여 수행될 수 있고, 제4 동작은 제2 저장 소자들(도 5의 35) 중 나머지 일부(the others of the second storage devices)에 기초하여 수행될 수 있다. 제3 동작 또는 제4 동작의 수행 결과. 제2 기능 블록(30-2)은 제2 출력 신호를 출력할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(1000)를 개략적으로 나타낸 단면도이다. 이 실시예에 따른 반도체 패키지(1000)는 도 6의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 반도체 패키지(1000)는 반도체 칩(1100) 및 인쇄 회로 기판(1200)을 포함할 수 있다.
반도체 칩(1100)의 내부에는 논리 장치(미도시)가 구현될 수 있다. 예를 들어, 논리 장치는 도 3 내지 도 6에서 설명된 논리 장치를 포함할 수 있으며, 이하 중복되는 설명은 생략하기로 한다.
인쇄 회로 기판(1200)은 반도체 칩(1100)을 탑재할 수 있다. 인쇄 회로 기판(1200)은 솔더 볼과 같은 외부 단자(1250)를 포함할 수 있으며, 특히, 상기 외부 단자(1250)는 설정 정보를 수신할 수 있다. 외부 단자(1250)를 통해 인가된 설정 정보는 내부 배선(1270) 및 와이어(1280)를 통해 반도체 칩(1100) 내 논리 장치에 전달될 수 있다.
종래의 논리 장치가 구현된 반도체 칩(1100) 또는 반도체 패키지(1000)는 이러한 설정 정보를 수신하는 외부 단자(1250)가 존재하지 않음에 유의한다. 본 발명의 기술적 사상에 따른 논리 장치, 반도체 칩(1100), 및 반도체 패키지(1000)는 외부 단자(1250)를 통해 설정 정보를 수신함으로써 상기 설정 정보를 통해 다양한 기능을 수행할 수 있다. 따라서 제품의 스펙(specification)에 다양한 기능을 설정하기 위한 설정 정보가 인가되는 외부 단자(1250)가 포함되는 경우라면, 본원 발명의 권리범위 내에 속하는 발명의 일 실시 형태가 될 수 있음이 당업자에게 이해될 것이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 논리 장치의 로직 블록(50a)를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 논리 장치는, 도 6의 실시예의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 논리 장치 내 로직 블록(50a)은 제1 기능 블록(30-1)과 제2 기능 블록(30-2)을 연결하는 배선 유닛(70)을 더 포함할 수 있다.
배선 유닛(70)은, 설정 정보를 수신하여 복수개의 배선 정보들 중 일 배선 정보를 선택할 수 있다. 배선 유닛(70)은 선택된 배선 정보에 기초하여 제1 기능 블록(30-1)과 제2 기능 블록(30-2)을 연결할 수 있다. 여기의 배선 정보는 논리 장치가 어떠한 기능을 수행되는지에 따라 결정될 수 있다.
배선 정보에 따라 제1 기능 블록(30-1)과 제2 기능 블록(30-2)을 연결하기 위해, 배선 유닛(70)은 스위칭 소자(73) 및 설정 유닛(75)을 포함할 수 있다.
스위칭 소자(73)는 제어 신호에 따라 제1 기능 블록(30-1)과 제2 기능 블록(30-2)을 연결하는 역할을 수행하며, 예를 들어 N형 트랜지스터로 구현될 수 있다. 스위칭 소자(73)가 N형 트랜지스터로 구현된 경우, 상기 N형 트랜지스터의 게이트는 제1 기능 블록(30-1)과 제2 기능 블록(30-2)을 연결할지 여부를 결정하는 제어 단자로서의 기능을 수행할 수 있다.
설정 유닛(75)은 배선 정보를 저장하며 배선 정보에 기초하여 제어 신호를 생성할 수 있다. 설정 유닛(75)의 구체적인 구성에 대해서는 도 9에서 구체적으로 살펴보기로 한다.
도 9는 도 8의 로직 블록(50a)의 변형예로서, 배선 블록(70)을 더욱 구체적으로 나타낸 로직 블록(50b)에 대한 회로도이다.
도 9를 참조하면, 설정 유닛(75)은 복수개의 제3 저장 소자들(110), 선택부(120), 래치(130), 기입 트랜지스터(WTR1, WTR2), 및 바이어스 트랜지스터(BTR)를 포함할 수 있다.
제3 저장 소자들(110)은 배선 정보들을 저장할 수 있고, 예를 들어 비휘발성 메모리 소자를 포함할 수 있다. 예를 들어, 논리 장치가 4가지의 기능(ECC 기능, ALU 기능, 압축 기능, 보안 기능, 표 1 참조)을 수행하는 경우, 제3 저장 소자들(110)은 4개의 비휘발성 메모리 소자들을 포함할 수 있다. 독출 단계 동안, 복수개의 제3 저장 소자들(110)은 제1 풀다운 트랜지스터(PDTR1)의 소스와 접지 전압 단자(VSS) 사이에 연결될 수 있다.
선택부(120)는 복수개의 제3 저장 소자들(110)과 연결될 수 있고, 복수개의 제3 저장 소자들(110) 중 하나를 선택하는 기능을 수행한다. 이를 위해, 선택부(120)는 복수개의 선택 트랜지스터들(STR) 및 디코더를 포함할 수 있다. 복수개의 선택 트랜지스터들(STR)은 복수개의 제3 저장 소자들(110)과 각각 연결될 수 있고, 디코더에 의해 디코딩된 선택 신호(CF<0>, CF<1>, CF<2>, CF<3>)를 수신하여 복수개의 제3 저장 소자들(110) 중 하나를 접지 전압 단자와 연결할 수 있다.
독출 모드에서 설정 정보에 기초하여 복수개의 제3 저장 소자들(110) 중 하나가 선택부(120)에 의해 선택될 수 있고, 이를 통해 배선 정보가 독출될 수 있다. 또한, 기입 모드에서, 설정 정보에 기초하여 복수개의 제3 저장 소자들(110) 중 하나가 선택부(120)에 의해 선택될 수 있고, 이를 통해 배선 정보가 기입될 수 있다. 상기 독출 모드 및 기입 모드에서의 선택부(120)의 동작은 도 10 내지 13에서 구체적으로 설명하기로 한다.
래치(130)는 복수개의 제3 저장 소자들(110)에 저장된 배선 정보를 독출하고, 독출된 배선 정보를 저장할 수 있다. 래치(130)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있다.
제1 인버터(INV1)는 전원 전압 단자(VDD)에 연결되는 제1 풀업 트랜지스터(PUTR1) 및 제1 풀업 트랜지스터(PUTR1)와 직렬 연결된 제1 풀다운 트랜지스터(PDTR1)를 포함할 수 있다. 더욱 구체적으로, 제1 풀업 트랜지스터(PUTR1)는 전원 전압 단자(VDD)에 연결된 소스, 제1 노드(N1)에 연결된 드레인 및 제2 노드(N2)에 연결된 게이트를 가지는 P형 트랜지스터로 구현될 수 있다. 제1 풀다운 트랜지스터(PDTR1)는 제3 저장 소자들(110)과 연결된 소스, 제1 노드(N1)에 연결된 드레인, 및 제2 노드(N2)에 연결된 게이트를 가지는 N형 트랜지스터로 구현될 수 있다. 여기서 스위칭 소자(73)의 제어 단자(예를 들어, 게이트)는 제1 풀업 트랜지스터(PUTR1)와 제1 풀다운 트랜지스터(PDTR1) 사이의 노드, 즉 제1 노드(N1)에 연결될 수 있다.
제2 인버터(INV2)는 전원 전압 단자(VDD)에 연결되는 제2 풀업 트랜지스터(PUTR2) 및 제2 풀업 트랜지스터(PUTR2)와 직렬 연결된 제2 풀다운 트랜지스터(PDTR2)를 포함할 수 있다. 더욱 구체적으로, 제2 풀업 트랜지스터(PUTR2)는 전원 전압 단자(VDD)에 연결된 소스, 제2 노드(N2)에 연결된 드레인 및 제1 노드(N1)에 연결된 게이트를 가지는 P형 트랜지스터로 구현될 수 있다. 제2 풀다운 트랜지스터(PDTR2)는 바이어스 트랜지스터(BTR)와 연결된 소스, 제2 노드(N2)에 연결된 드레인, 및 제1 노드(N1)에 연결된 게이트를 가지는 N형 트랜지스터로 구현될 수 있다.
제1 풀업 트랜지스터(PUTR1) 및 제1 풀다운 트랜지스터(PDTR1)의 게이트들은 제2 노드(N2)와 연결되고, 제2 풀업 트랜지스터(PUTR2) 및 제2 풀다운 트랜지스터(PDTR2)의 게이트들은 제1 노드(N1)와 연결됨으로써 제1 인버터(INV1)와 제2 인버터(INV2)는 교차 결합될 수 있고, 따라서 래치(130)가 구현될 수 있다.
선택적으로, 래치(130)는 등화부(EQ)를 더 포함할 수 있다. 등화부(EQ)는 인에이블 바 신호(nEN)를 기초로 하여 제1 풀다운 트랜지스터(PDTR1)의 게이트와 제2 풀다운 트랜지스터(PDTR2)의 게이트 사이를 연결할 수 있다. 더욱 구체적으로, 등화부(EQ)는 제1 풀다운 트랜지스터(PDTR1)의 게이트에 연결된 소스, 제2 풀다운 트랜지스터(PDTR2)의 게이트에 연결되 드레인, 및 인에이블 바 신호(nEN)를 수신하는 게이트를 가지는 N형 트랜지스터로 구현될 수 있다.
기입 트랜지스터(WTR1, WTR2)는 제3 저장 소자(110)의 일단과 연결되는 제1 기입 트랜지스터(WTR1) 및 제3 저장 소자(110)의 타단과 연결되는 제2 기입 트랜지스터(WTR2)를 포함할 수 있다. 기입 모드에서, 제1 기입 트랜지스터(WTR1) 및 제2 기입 트랜지스터(WTR2)는 기입 신호(WS)를 인가받아 턴 온 될 수 있고, 배선 정보가 데이터 라인(Din, nDin)을 통해 전송되어 제3 저장 소자(110)에 기입될 수 있다.
바이어스 트랜지스터(BTR)는, 제3 저장 소자(110)에 저장된 배선 정보를 독출하는 동안 기준 저항값을 제공할 수 있다. 예를 들어, 배선 정보가 '0'(비연결)인 경우에 제3 저장 소자(110)에 저장된 저항값이 1kΩ이고, 배선 정보가 '1'(연결)인 경우에 제3 저장 소자(110)에 저장된 저항값이 1MΩ이라면, 바이어스 트랜지스터(BTR)는 50kΩ의 저항값을 갖도록 설정될 수 있다. 독출 단계 동안, 바이어스 트랜지스터(BTR)는 제2 풀다운 트랜지스터(PDTR2)의 소스와 접지 전압 단자(VSS) 사이에 연결될 수 있다. 비록 본 실시예는 능동 소자인 바이어스 트랜지스터(BTR)가 개시되었지만, 기준 저항값을 제공하기 위해 수동 소자인 저항 소자가 이용될 수도 있음은 자명하다.
비록 비휘발성 메모리 소자로 구현된 제3 저장 소자들(110)을 기초로 본 실시예가 설명되었지만, 본 발명의 기술 사상은 이에 제한되지 않음에 유의한다. 본 발명의 핵심 기술 사상은 "복수개의" 기능 정보에 따른 배선 정보들을 제3 저장 소자들(110)에 저장한 후, 설정 정보를 수신하여 적절한 배선 정보를 액세스함으로써 제1 기능 블록(30-1) 및 제2 기능 블록(30-2)이 다양한 종류의 기능을 수행할 수 있도록 하기 위함이다. 따라서 제3 저장 소자(110)가 비휘발성 메모리 소자로 구현되지 않고 휘발성 메모리 소자, 예를 들어 SRAM(static random access memory)로 구현될 수도 있음이 당해 기술분야의 통상의 지식을 가진 자에게 이해될 것이다.
도 10은 도 9의 배선 유닛(70)이 독출 모드인 경우의 회로 구성을 나타낸 것이고, 도 11은 독출 모드 동안의 회로 동작을 나타낸 타이밍도이다.
도 10 및 도 11을 참조하면, 독출 모드에서, 인에이블 신호(EN)는 '0'으로 비활성화 되고, 인에이블 바 신호(nEN)는 '1'로 활성화 된다. 기입 신호(WS)는 '0'으로 비활성화 된다.
인에이블 바 신호(nEN)가 '1'로 활성화되면, 등화부(EQ)는 턴 온 되고, 제1 풀다운 트랜지스터(PDTR1)의 게이트와 제2 풀다운 트랜지스터(PDTR2)의 게이트가 연결될 수 있다. 따라서 제1 풀다운 트랜지스터(PDTR1)의 게이트와 제2 풀다운 트랜지스터(PDTR2)의 게이트의 전압 레벨이 동일해지며 모두 턴 온 상태가 된다.
한편, 등화부(EQ)가 턴 온 되기 전에, 설정 정보에 기초하여 디코딩된 선택 신호(예를 들어, CF<0>)에 의해 선택 트랜지스터(STR)가 턴 온 될 수 있다. 턴 온 된 선택 트랜지스터(STR)에 의해 제3 저장 소자(110)의 저항값에 상응하는 전압 레벨이 제1 풀다운 트랜지스터(PDTR1)의 소스에 인가된다. 예를 들어, 제3 저장 소자(110)가 '연결'을 의미하는 고저항 상태인 경우, 바이어스 트랜지스터(BTR)에 비하여 제3 저장 소자(110)가 고저항이므로, 하이 레벨의 전압이 제1 풀다운 트랜지스터(PDTR1)의 소스에 인가된다. 한편, 바이어스 트랜지스터(BTR)의 저항값은 상태적으로 작으므로, 로우 레벨 전압이 제2 풀다운 트랜지스터(PDTR2)의 소스에 인가된다.
이후, 등화부(EQ)가 턴 온 되면, 제1 노드(N1)와 제2 노드(N2)의 전압 레벨이 동일해진다. 이후 인에이블 신호(EN)가 '1'로 활성화 되고, 인에이블 바 신호(nEN)가 '0'으로 비활성화 되면, 제1 풀다운 트랜지스터(PDTR1)의 소스의 하이 레벨의 전압은 제1 노드(N1)로 전달되고, 제2 풀다운 트랜지스터(PDTR2)의 소스의 로우 레벨의 전압은 제2 노드(N2)로 전달된다. 이는 동일한 접지 전압 단자(VSS)에 연결된 제3 저장 소자(110)의 저항값이 바이어스 트랜지스터(BTR)의 저항값보다 크므로, 제2 노드(N2)가 접지 전압 단자(VSS)에 연결되고, 그에 따라 제2 노드(N2)의 전압 레벨이 '0'이 되며, 제1 노드(N1)의 전압 레벨이 '1'이 됨을 의미한다. 결국 제1 노드(N1)에 연결된 스위칭 소자(73)의 제어 단자에 '1'의 전압 레벨이 인가되므로, 스위칭 소자(73)는 턴 온 되고, 그에 따라 제1 기능 블록(30-1)과 제2 기능 블록(30-2)이 연결된다.
이와 반대의 경우, 즉, 예를 들어, 제3 저장 소자(110)가 '비연결'을 의미하는 저저항 상태인 경우, 바이어스 트랜지스터(BTR)에 비하여 제3 저장 소자(110)가 저저항이므로, 로우 레벨의 전압이 제1 풀다운 트랜지스터(PDTR1)의 소스에 인가된다. 한편, 바이어스 트랜지스터(BTR)의 저항값은 상태적으로 크므로, 하이 레벨 전압이 제2 풀다운 트랜지스터(PDTR2)의 소스에 인가된다.
이후, 등화부(EQ)가 턴 온 되면, 제1 노드(N1)와 제2 노드(N2)의 전압 레벨이 동일해진다. 이후 인에이블 신호(EN)가 '1'로 활성화 되고, 인에이블 바 신호(nEN)가 '0'으로 비활성화 되면, 제1 풀다운 트랜지스터(PDTR1)의 소스의 로우 레벨의 전압은 제1 노드(N1)로 전달되고, 제2 풀다운 트랜지스터(PDTR2)의 소스의 항; 레벨의 전압은 제2 노드(N2)로 전달된다. 결국 제1 노드(N1)에 연결된 스위칭 소자(73)의 제어 단자에 '0'의 전압 레벨이 인가되므로, 스위칭 소자(73)는 턴 오프 되고, 그에 따라 제1 기능 블록(30-1)과 제2 기능 블록(30-2)이 연결되지 않는다.
도 12는 도 9의 배선 유닛(70)이 기입 모드인 경우의 회로 구성을 나타낸 것이고, 도 13은 기입 모드 동안의 회로 동작을 나타낸 타이밍도이다.
도 12 및 도 13을 참조하면, 기입 모드에서, 인에이블 신호(EN)는 '0'으로 비활성화 되고, 인에이블 바 신호(nEN)는 '1'로 활성화 된다. 또한 기입 신호(WS)는 '1'로 활성화 된다.
한편, 설정 정보에 기초하여 디코딩된 선택 신호(예를 들어, CF<0>)에 의해 선택 트랜지스터(STR)가 턴 온 될 수 있다. 턴 온 된 선택 트랜지스터(STR)에 의해 복수개의 제3 저장 소자들 중 하나가 선택되며, 선택된 제3 저장 소자(110)는 배선 정보를 기입할 준비가 된다.
이후 데이터 라인(Din, nDin)을 통해, 배선 정보가, 상기 선택된 제3 저장 소자(110)에 기입된다. 예를 들어, 4가지의 기능(ECC 기능, ALU 기능, 압축 기능, 보안 기능, 표 1 참조)을 수행하는 논리 장치에서, 논리 장치가 ECC 기능을 수행하는 동안 제1 기능 블록(30-1)과 제2 기능 블록(30-2)이 연결되어야 한다면, 제3 저장 소자(110)를 고저항 상태로 만들기 위한 배선 정보(예를 들어, '1'로 활성화된 신호)가, 선택 신호(CF<0>)에 의해 선택된 제3 저장 소자(110)에 기입될 수 있다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 논리 장치를 개략적으로 나타낸 블록도이다.
도 14를 참조하면, 논리 장치는 복수개의 로직 블록들(50-1, 50-2), 배선 유닛(70), 및 연결 블록(100)을 포함할 수 있다.
로직 블록들(50-1, 50-2) 각각은 복수개의 기능 블록들(30-1 내지 30-4)을 포함할 수 있다. 기능 블록들(30-1 내지 30-4) 각각은 복수개의 기능 정보들에 따라 정의된 복수개의 동작들을 수행하며, 상기 기능 블록들(30-1 내지 30-4) 각각이 설정 정보를 수신하여 복수개의 기능 정보들 중 일 기능 정보를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작들 중 일 동작을 수행할 수 있음은 도 1 내지 도 7에서 설명한 바와 같다.
배선 유닛(70)은 복수개의 배선 정보들에 따라 복수개의 기능 블록들(30-1과 30-2 또는 30-3과 30-4)을 연결할 수 있다. 배선 유닛(70)이 설정 정보를 수신하여 복수개의 배선 정보들 중 하나를 선택하고, 선택된 배선 정보에 기초하여 복수개의 기능 블록들(30-1과 30-2 또는 30-3과 30-4)을 연결할 수 있고, 이를 위해 배선 유닛(70)이 제1 스위칭 소자(73) 및 제1 설정 유닛(75)을 포함할 수 있음은 도 8 및 도 9에서 설명한 바와 같다.
연결 블록(100)은 복수개의 연결 유닛들(90)을 포함하고, 복수개의 연결 유닛들(90) 각각은 복수개의 연결 정보들에 따라 복수개의 로직 블록들(50-1, 50-2)을 연결할 수 있다. 연결 유닛(90)은 설정 정보를 수신하여 복수개의 연결 정보들 중 하나를 선택하고, 선택된 연결 정보에 기초하여 복수개의 로직 블록들(50-1, 50-2)을 연결할 수 있다. 연결 유닛(90)은 실질적으로 상술한 배선 유닛(70)과 동일한 회로구성을 가질 수 있다. 예를 들어, 연결 유닛(90)은 제2 스위칭 소자(93) 및 제2 설정 유닛(95)을 포함할 수 있다.
배선 유닛(70)은 동일한 로직 블록(50) 내에서 기능 블록들(30-1과 30-2 또는 30-3과 30-4) 사이를 연결하는 기능을 수행하지만, 연결 유닛(90)은 다른 로직 블록(50)의 기능 블록들 사이를 연결함으로써 복수개의 로직 블록들(50-1, 50-2)을 연결하는 기능을 수행한다는 점에서 이들의 차이가 있을 수 있음이 이해될 것이다.
도 15는 본 발명의 기술적 사상에 의한 추가적인 실시예에 따른 논리 장치를 개략적으로 나타낸 블록도이다. 이 실시예에 따른 논리 장치는, 도 14의 실시예에 따른 논리 장치의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 논리 장치는 로직 블록들(50), 연결 블록들(100), 라우팅 블록들(150), 및 입출력 단자들(I/O)을 포함할 수 있다.
복수개의 로직 블록들(50)은 매트릭스 형태로 배치될 수 있다. 또한, 연결 블록(100)은 매트릭스 형태로 배치된 로직 블록들(50) 사이에 배치되어 복수개의 로직 블록들(50)을 연결할 수 있다. 연결 블록(100)은 복수개의 연결 유닛들(90)을 포함하며, 연결 유닛들(90) 각각이 제2 스위칭 소자(도 14의 73) 및 제2 설정 유닛(도 14의 75)을 포함할 수 있음은 도 14에서 설명한 바와 같다.
라우팅 블록들(150) 각각은 복수개의 라우팅 유닛들(도 18의 170))을 포함할 수 있다. 상기 복수개의 라우팅 유닛들 각각은 설정 정보들을 수신하고 설정 정보들에 따라 복수개의 라우팅 정보들 중 하나를 선택하고, 선택된 라우팅 정보에 기초하여 복수개의 연결 블록들(100)을 연결할 수 있다.
입출력 단자들(I/O)은 연결 블록(100) 또는 로직 블록(50)과 연결되어, 설정 정보를 연결 블록(100) 내 연결 유닛(90)(특히, 설정 유닛 내 저장 소자) 또는 로직 블록(50) 내 기능 블록(또는 배선 유닛)에 전달할 수 있다. 또한, 입출력 단자들(I/O)은 로직 블록(50)의 출력 신호를 외부로 전달하는 기능을 수행할 수도 있다. 입출력 단자들(I/O)은, 예를 들어 논리 장치가 구현된 반도체 칩의 칩패드로 구현될 수 있다.
도 16은 도 15의 논리 장치의 연결 블록(100), 로직 블록(50), 및 입출력 단자(I/O)를 구체적으로 나타낸 블록도이다.
도 16을 참조하면, 배선 블록은 복수개의 배선 유닛들(70)을 포함할 수 있다. 또한, 연결 블록(100)은 복수개의 연결 유닛(90)을 포함할 수 있다. 기능 블록(30)은, 배선 유닛(70)을 통해, 설정 정보 및 외부 정보를 수신할 수도 있고, 동일한 로직 블록(50) 내의 기능 블록들과 연결될 수 있다. 또한, 기능 블록(30)은 연결 유닛(90)을 통해 다른 로직 블록 내의 기능 블록들과 연결될 수도 있다.
한편, 기능 블록(30)의 출력 단자는 입출력 단자(I/O)와 연결될 수 있다. 기능 블록(30)의 출력 단자와 입출력 단자(I/O) 사이에는 D 플립 플롭(DFF) 및 멀티플렉서(MUX)가 더 제공될 수 있다. D 플립 플롭(DFF) 및 멀티플렉서(MUX)는 기능 블록(30)의 출력 신호가 시퀀셜 로직(sequential logic)에 따라 출력될 것인지 컴비네이셔널 로직(combinational logic)에 따라 출력될 것인지를 결정하는 기능을 수행할 수 있다. 또한, 기능 블록(30)의 출력 단자와 입출력 단자(I/O) 사이에, 스위칭 소자와 설정 유닛을 포함하는 유닛(80)이 더 구비될 수도 있다.
도 17은 도 16의 논리 장치가 도 6의 논리 장치와 동일한 기능을 수행하도록 구성된 보습을 보여주는 일 예이다.
도 17을 참조하면, 제1 기능 블록(30-1)은 제1 외부 정보 및 설정 정보를 포함하는 제1 입력 신호를 수신할 수 있다. 제1 기능 블록(30-1)은 상기 제1 입력신호로부터 제1 출력 신호를 출력할 수 있고, 출력된 제1 출력 신호는 제2 입력 신호로서 제2 기능 블록(30-2)에 전달될 수 있다. 따라서 제2 기능 블록(30-2)은 제1 출력 신호, 제2 외부 정보 및 설정 정보를 포함하는 제2 입력 신호를 수신할 수 있다. 제2 기능 블록(30-2)의 출력 단자는 입출력 단자(I/O)와 연결될 수 있고, 따라서 제2 출력 신호가 상기 입출력 단자(I/O)를 통해 출력될 수 있다.
도 18은 도 15의 라우팅 블록(150)을 구체적으로 도시한 블록도이다. 도 19는 라우팅 블록(150) 내 라우팅 유닛(170) 각각에 구현된 전달 유닛들(180, 190)을 구체적으로 나타낸 회로도이다.
도 18 및 도 19를 참조하면, 라우팅 유닛(170)은 제1 전달 유닛(180) 및 제2 전달 유닛(190)을 포함할 수 있다. 제1 전달 유닛(180)은 제1 단자(T1)에서 제2 단자(T2)의 방향으로 신호를 전달하고, 제2 전달 유닛(190)은 제2 단자(T2)에서 제1 단자(T1)의 방향으로 신호를 전달할 수 있다. 이러한 신호의 전달 여부 및 방향의 설정은 설정 정보에 기초하여 수행될 수 있고, 따라서 라우팅 유닛(170)에 의해 연결 블록들(도 15의 100)이 서로 적절하게 연결될 수 있다.
더욱 구체적으로, 제1 전달 유닛(180)은 제3 설정 유닛(185) 및 트랜지스터들(187)을 포함할 수 있다. 제3 설정 유닛(185)은 설정 정보를 수신하여 연결 여부를 출력(예를 들어, 라우팅 정보에 따라 연결의 경우 '1', 비연결의 경우 '0'의 전압 레벨을 출력)할 수 있다. 이러한 제3 설정 유닛(185)의 회로 구성은 도 9에서 설명한 설정 유닛(75)과 그 구성이 동일할 수 있으며, 이하 중복되는 설명은 생략하기로 한다.
제3 설정 유닛(185)에 저장된 라우팅 정보가 '연결'에 해당하고, 그에 따라 예를 들어 제3 설정 유닛(185)이 '1'을 출력한 경우 제1 N형 트랜지스터(NTR1) 및 제1 P형 트랜지스터(PTR1)가 턴 온 될 수 있다. 따라서 제1 단자(T1)에서 제2 단자(T2)의 방향으로 신호가 전달될 수 있을 것이다. 또한, 제3 설정 유닛(185)에 저장된 라우팅 정보가 '비연결'에 해당하고, 그에 따라 예를 들어 제3 설정 유닛(185)이 '0'을 출력한 경우 제1 N형 트랜지스터(NTR1) 및 제1 P형 트랜지스터(PTR1)가 턴 오프 될 수 있다. 따라서 제1 단자(T1)에서 제2 단자(T2)의 방향으로 신호가 전달되지 않을 것이다.
이러한 회로 구성 및 동작 방식은 제2 전달 유닛(190)에도 동일하게 적용될 수 있다. 따라서 라우팅 유닛(170)의 신호 전달은 다음 표 2와 같은 경우로 나뉠 수 있다.
제1 전달 유닛의 설정 유닛 제2 전달 유닛의 설정 유닛 라우팅 유닛의 신호 전달
연결('1' 출력) 연결('1' 출력) 해당 없음(not available)
연결('1' 출력) 비연결('0' 출력) 제1 단자 -> 제2 단자
비연결('0' 출력) 연결('1' 출력) 제2 단자 -> 제1 단자
비연결('0' 출력) 비연결('0' 출력) 비연결(신호 전달 X)
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (28)

  1. 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록; 및
    상기 제1 기능 정보에 따라 정의된 제3 동작 및 상기 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고,
    상기 제1 기능 블록은, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며,
    상기 제2 기능 블록은, 상기 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행하며,
    복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고,
    상기 배선 유닛은,
    제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및
    상기 제어 신호를 생성하는 설정 유닛을 포함하고,
    상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함하며,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들과 연결된 선택부를 더 포함하고,
    상기 선택부가 상기 설정 정보에 기초하여 상기 제3 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출되는 것을 특징으로 하는 논리 장치.
  2. 제1항에 있어서,
    상기 제1 기능 블록은 상기 설정 정보가 포함된 제1 입력 신호를 수신하여 상기 제1 동작 또는 상기 제2 동작에 따른 제1 출력 신호를 생성하는 것을 특징으로 하는 논리 장치.
  3. 제1항에 있어서,
    상기 제1 기능 블록은 복수개의 제1 저장 소자들을 포함하고,
    상기 제1 동작은 상기 제1 저장 소자들 중 일부(some of the first storage devices)에 기초하여 수행되며,
    상기 제2 동작은 상기 제1 저장 소자들 중 나머지 일부(the others of the first storage devices)에 기초하여 수행되는 것을 특징으로 하는 논리 장치.
  4. 제3항에 있어서,
    상기 제2 기능 블록은 상기 설정 정보가 포함된 제2 입력 신호를 수신하여 상기 제3 동작 또는 상기 제4 동작에 따른 제2 출력 신호를 생성하고,
    상기 제2 기능 블록은 복수개의 제2 저장 소자들을 포함하며,
    상기 제3 동작은 상기 제2 저장 소자들 중 일부에 기초하여 수행되고,
    상기 제4 동작은 상기 제2 저장 소자들 중 다른 일부에 기초하여 수행되는 것을 특징으로 하는 논리 장치.
  5. 제3항에 있어서,
    상기 복수개의 제1 저장 소자들은 각각 재구성 가능한 비휘발성 메모리 소자들을 포함하는 것을 특징으로 하는 논리 장치.
  6. 제5항에 있어서,
    상기 비휘발성 메모리 소자들은 어레이 형태로 배열되는 것을 특징으로 하는 논리 장치.
  7. 제1항에 있어서,
    상기 배선 유닛은, 상기 설정 정보를 수신하여 복수개의 배선 정보들 중 일 배선 정보를 선택하고, 선택된 배선 정보에 기초하여 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 것을 특징으로 하는 논리 장치.
  8. 제1 기능 블록; 및
    제2 기능 블록을 포함하고,
    복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고,
    상기 배선 유닛은,
    제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및
    상기 제어 신호를 생성하는 설정 유닛을 포함하고,
    상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함하며,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들과 연결된 선택부를 더 포함하고,
    상기 선택부가 설정 정보에 기초하여 상기 제3 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출되는 것을 특징으로 하는 논리 장치.
  9. 제1 기능 블록; 및
    제2 기능 블록을 포함하고,
    복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고,
    상기 배선 유닛은,
    제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및
    상기 제어 신호를 생성하는 설정 유닛을 포함하고,
    상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함하며,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들에 저장된 배선 정보를 독출하고, 독출된 상기 배선 정보를 저장하는 래치를 더 포함하고,
    상기 래치는,
    전원 전압 단자에 연결되는 제1 풀업 트랜지스터 및 상기 제1 풀업 트랜지스터와 직렬 연결된 제1 풀다운 트랜지스터를 포함하는 제1 인버터;
    상기 전원 전압 단자에 연결되는 제2 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 직렬 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제1 인버터에 교차 결합되는 제2 인버터; 및
    인에이블 바 신호를 기초로 하여 상기 제1 풀다운 트랜지스터의 게이트와 상기 제2 풀다운 트랜지스터의 게이트 사이를 연결하는 등화부를 포함하는 것을 특징으로 하는 논리 장치.
  10. 제1항에 있어서,
    상기 복수개의 제3 저장 소자는 비휘발성 메모리 소자를 포함하는 것을 특징으로 하는 논리 장치.
  11. 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록; 및
    상기 제1 기능 정보에 따라 정의된 제3 동작 및 상기 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고,
    상기 제1 기능 블록은, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며,
    상기 제2 기능 블록은, 상기 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행하며,
    복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고,
    상기 배선 유닛은, 상기 설정 정보를 수신하여 복수개의 배선 정보들 중 일 배선 정보를 선택하고, 선택된 배선 정보에 기초하여 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하며,
    상기 배선 유닛은,
    제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및
    상기 제어 신호를 생성하는 설정 유닛을 포함하고,
    상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함하며,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들과 연결된 선택부를 더 포함하고,
    상기 선택부가 상기 설정 정보에 기초하여 상기 제3 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출되는 것을 특징으로 하는 논리 장치.
  12. 제1항에 있어서,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들에 저장된 배선 정보를 독출하고, 독출된 상기 배선 정보를 저장하는 래치를 더 포함하는 것을 특징으로 하는 논리 장치.
  13. 제1 기능 정보에 따라 정의된 제1 동작 및 제2 기능 정보에 따라 정의된 제2 동작을 수행하는 제1 기능 블록; 및
    상기 제1 기능 정보에 따라 정의된 제3 동작 및 상기 제2 기능 정보에 따라 정의된 제4 동작을 수행하는 제2 기능 블록을 포함하고,
    상기 제1 기능 블록은, 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제1 동작 또는 제2 동작을 수행하며,
    상기 제2 기능 블록은, 상기 설정 정보를 수신하여 상기 제1 기능 정보 및 상기 제2 기능 정보 중 하나를 선택하고, 선택된 기능 정보에 기초하여 제3 동작 또는 제4 동작을 수행하며,
    복수개의 배선 정보에 따라 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하는 배선 유닛을 더 포함하고,
    상기 배선 유닛은, 상기 설정 정보를 수신하여 복수개의 배선 정보들 중 일 배선 정보를 선택하고, 선택된 배선 정보에 기초하여 상기 제1 기능 블록과 상기 제2 기능 블록을 연결하며,
    상기 배선 유닛은,
    제어 신호에 따라 상기 제1 기능 블록과 상기 제2 기능 블록 사이를 연결하는 스위칭 소자; 및
    상기 제어 신호를 생성하는 설정 유닛을 포함하고,
    상기 설정 유닛은 상기 배선 정보들을 저장하는 복수개의 제3 저장 소자들을 포함하며,
    상기 설정 유닛은, 상기 복수개의 제3 저장 소자들에 저장된 배선 정보를 독출하고, 독출된 상기 배선 정보를 저장하는 래치를 더 포함하고,
    상기 래치는,
    전원 전압 단자에 연결되는 제1 풀업 트랜지스터 및 상기 제1 풀업 트랜지스터와 직렬 연결된 제1 풀다운 트랜지스터를 포함하는 제1 인버터;
    상기 전원 전압 단자에 연결되는 제2 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 직렬 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제1 인버터에 교차 결합되는 제2 인버터; 및
    인에이블 바 신호를 기초로 하여 상기 제1 풀다운 트랜지스터의 게이트와 상기 제2 풀다운 트랜지스터의 게이트 사이를 연결하는 등화부를 포함하는 것을 특징으로 하는 논리 장치.
  14. 제13항에 있어서,
    상기 스위칭 소자의 제어 단자는 상기 제1 풀업 트랜지스터와 상기 제1 풀다운 트랜지스터의 사이의 노드에 연결된 것을 특징으로 하는 논리 장치.
  15. 제13항에 있어서,
    상기 복수개의 제3 저장 소자는 상기 제1 풀다운 트랜지스터의 소스와 접지 전압 단자 사이에 연결되는 것을 특징으로 하는 논리 장치.
  16. 제13항에 있어서,
    상기 설정 유닛은 상기 제2 풀다운 트랜지스터의 소스와 접지 전압 단자 사이에 연결된 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 논리 장치.
  17. 삭제
  18. 삭제
  19. 각각이 복수개의 기능 블록들을 포함하는 복수개의 로직 블록들을 포함하고,
    상기 기능 블록들 각각은, 복수개의 기능 정보들에 따라 정의된 복수개의 동작들을 수행하며,
    상기 기능 블록들 각각은, 설정 정보를 수신하여 상기 복수개의 기능 정보들 중 일 기능 정보를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작들 중 일 동작을 수행하고,
    상기 로직 블록들 각각은, 복수개의 배선 정보들에 따라 상기 복수개의 기능 블록들을 연결하는 적어도 하나의 배선 유닛을 더 포함하고,
    상기 배선 유닛은, 상기 설정 정보를 수신하여 상기 복수개의 배선 정보들 중 하나를 선택하고, 선택된 배선 정보에 기초하여 상기 복수개의 기능 블록들을 연결하며,
    상기 배선 유닛은 제1 스위칭 소자 및 제1 설정 유닛을 포함하고,
    상기 제1 설정 유닛은,
    상기 배선 정보들을 저장하는 복수개의 저장 소자들; 및
    상기 복수개의 저장 소자들과 연결된 선택부를 포함하며,
    상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 배선 정보가 독출되는 것을 특징으로 하는 논리 장치.
  20. 삭제
  21. 각각이 복수개의 기능 블록들을 포함하는 복수개의 로직 블록들을 포함하고,
    상기 기능 블록들 각각은, 복수개의 기능 정보들에 따라 정의된 복수개의 동작들을 수행하며,
    상기 기능 블록들 각각은, 설정 정보를 수신하여 상기 복수개의 기능 정보들 중 일 기능 정보를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작들 중 일 동작을 수행하는
    복수개의 연결 정보들에 따라 상기 복수개의 로직 블록들을 연결하는 복수개의 연결 유닛들을 포함하는 연결 블록을 더 포함하고,
    상기 연결 유닛들 각각은, 상기 설정 정보를 수신하여 상기 복수개의 연결 정보들 중 하나를 선택하고, 선택된 연결 정보에 기초하여 상기 복수개의 로직 블록들을 연결하며,
    상기 연결 유닛들 각각은 제2 스위칭 소자 및 제2 설정 유닛을 포함하고,
    상기 제2 설정 유닛은,
    상기 연결 정보들을 저장하는 복수개의 저장 소자들; 및
    상기 복수개의 저장 소자들과 연결된 선택부를 더 포함하며,
    상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 연결 정보가 독출되는 것을 특징으로 하는 논리 장치.
  22. 각각이 복수개의 기능 블록들을 포함하는 복수개의 로직 블록들을 포함하고,
    상기 기능 블록들 각각은, 복수개의 기능 정보들에 따라 정의된 복수개의 동작들을 수행하며,
    상기 기능 블록들 각각은, 설정 정보를 수신하여 상기 복수개의 기능 정보들 중 일 기능 정보를 선택하고, 선택된 기능 정보에 기초하여 복수개의 동작들 중 일 동작을 수행하고,
    논리 장치는,
    상기 복수개의 로직 블록들을 연결하는 복수개의 연결 블록들; 및
    복수개의 라우팅 정보들에 따라 상기 복수개의 연결 블록들을 연결하는 복수개의 라우팅 유닛들을 포함하는 라우팅 블록을 더 포함하고,
    상기 라우팅 유닛들 각각은, 상기 설정 정보를 수신하여 상기 복수개의 라우팅 정보들 중 하나를 선택하고, 선택된 라우팅 정보에 기초하여 상기 복수개의 연결 블록들을 연결하는 것을 특징으로 하는 논리 장치.
  23. 제22항에 있어서,
    상기 라우팅 유닛들 각각은,
    제1 단자에서 제2 단자의 방향으로 신호를 전달하는 제1 전달 유닛; 및
    상기 제2 단자에서 상기 제1 단자의 방향으로 신호를 전달하는 제2 전달 유닛을 포함하는 것을 특징으로 하는 논리 장치.
  24. 제23항에 있어서,
    상기 제1 전달 유닛 및 상기 제2 전달 유닛 각각은 제3 설정 유닛을 포함하고,
    상기 제3 설정 유닛은,
    상기 라우팅 정보들을 저장하는 복수개의 저장 소자들; 및
    상기 복수개의 저장 소자들과 각각 연결된 선택부를 더 포함하며,
    상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 라우팅 정보가 독출되는 것을 특징으로 하는 논리 장치.
  25. 청구항 1, 8, 9, 11, 13, 19, 21, 및 22 중 어느 하나에 따른 논리 장치가 구현된 반도체 칩; 및
    상기 반도체 칩을 탑재하는 인쇄 회로 기판을 포함하는 반도체 패키지.
  26. 제25항에 있어서,
    상기 인쇄 회로 기판은 상기 설정 정보를 수신하는 외부 단자를 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 제25항에 있어서,
    상기 논리 장치는, FPGA(field programmable gate array), PAL(programmable array logic), PLA(programmable logic array), 또는 GAL(generic array logic)을 포함하는 프로그램 가능한 논리 장치(programmable logic device)인 것을 특징으로 하는 반도체 패키지.
  28. 논리 장치가 구현된 반도체 칩; 및
    상기 반도체 칩을 탑재하는 인쇄 회로 기판을 포함하고,
    상기 논리 장치는 복수의 블록들을 포함하고,
    상기 블록들 각각은, 복수개의 연결 정보들에 따라 상기 복수개의 블록들을 연결하는 적어도 하나의 유닛을 더 포함하고,
    상기 유닛은, 설정 정보를 수신하여 상기 복수개의 연결 정보들 중 하나를 선택하고, 선택된 연결 정보에 기초하여 상기 복수개의 블록들을 연결하며,
    상기 유닛은 스위칭 소자 및 설정 유닛을 포함하고,
    상기 설정 유닛은,
    상기 연결 정보들을 저장하는 복수개의 저장 소자들; 및
    상기 복수개의 저장 소자들과 연결된 선택부를 포함하며,
    상기 선택부가 상기 설정 정보에 기초하여 상기 저장 소자들 중 하나를 선택함으로써 연결 정보가 독출되는 반도체 패키지.
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