CN116230754B - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，属于半导体技术领域，所述半导体结构包括：衬底；栅极氧化层，设置在所述衬底上；至少两个第一栅极结构，设置在所述栅极氧化层上，所述第一栅极结构相邻设置；至少两个第二栅极结构，设置在所述栅极氧化层上，且所述第二栅极结构设置在所述第一栅极结构的两侧；重掺杂区域，设置在所述衬底上，包括第一重掺杂区域和第二重掺杂区域，相邻第一栅极结构之间以及第二栅极结构远离第一栅极结构的一侧设置所述第二重掺杂区域，相邻所述第一栅极结构和所述第二栅极结构之间并列设置所述第一重掺杂区域和所述第二重掺杂区域。通过本发明提供的一种半导体结构及其制作方法，可提高半导体结构的性能和使用寿命。

Description

一种半导体结构及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
集成电源管理电路(Power Management IC，PMIC)是用于电压转换、稳压以及电池管理的集成电路。通过PMIC可以处理电源***时序，为多种负载供电，管理多个外部电源。其中，金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS)具有输入阻抗高、噪声低、动态范围大、功耗小和易于集成等特性，可以作为开关使用。但工作时，当漏极电压超过一定值时，MOS晶体管就会发生击穿（BVdss），导致MOS晶体管永久性损坏，或者产生负阻(Snapback)效应，即正向电压达到一定程度时，电流增大，电压反而下降。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，能够减少半导体结构的永久性损坏，提高半导体结构的回跳性能和使用寿命。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，包括：
一种半导体结构，其特征在于，包括：
衬底；
栅极氧化层，设置在所述衬底上；
至少两个第一栅极结构，设置在所述栅极氧化层上，所述第一栅极结构相邻设置；
至少两个第二栅极结构，设置在所述栅极氧化层上，且所述第二栅极结构设置在所述第一栅极结构的两侧；以及
重掺杂区域，设置在所述衬底上，所述重掺杂区域包括第一重掺杂区域和第二重掺杂区域，相邻所述第一栅极结构之间以及第二栅极结构远离所述第一栅极结构的一侧设置所述第二重掺杂区域，相邻所述第一栅极结构和所述第二栅极结构之间并列设置所述第一重掺杂区域和所述第二重掺杂区域。
在本发明一实施例中，所述第一栅极结构和所述第二栅极结构之间的所述第一重掺杂区域和所述第二重掺杂区域，与所述第一栅极结构和所述第二栅极结构垂直设置。
在本发明一实施例中，所述第二重掺杂区域位于所述第一重掺杂区域的两侧。
在本发明一实施例中，所述半导体结构包括轻掺杂区，所述轻掺杂区设置在相邻所述第一栅极结构之间，以及所述第一栅极结构和所述第二栅极结构之间。
在本发明一实施例中，所述半导体结构包括轻掺杂区，所述轻掺杂区设置在所述第一栅极结构和所述第二栅极结构的两侧。
在本发明一实施例中，所述轻掺杂区的边缘与所述第一栅极结构和/或所述第二栅极结构的边缘对齐。
在本发明一实施例中，所述半导体结构包括侧墙结构，所述侧墙结构设置在所述第一栅极结构和/或所述第二栅极结构的两侧。
在本发明一实施例中，所述第一重掺杂区域和/或所述第二重掺杂区域的边缘，与所述侧墙结构的边缘对齐。
在本发明一实施例中，所述半导体结构包括阱区和浅沟槽隔离结构，所述阱区的深度小于或等于所述浅沟槽隔离结构的深度。
本发明还提供一种半导体结构的制作方法，至少包括以下步骤：
提供一衬底；
在所述衬底上形成栅极氧化层；
在所述栅极氧化层上形成至少两个第一栅极结构，所述第一栅极结构相邻设置；
在所述栅极氧化层上形成至少两个第二栅极结构，且所述第二栅极结构设置在所述第一栅极结构的两侧；以及
在所述衬底上形成重掺杂区域，所述重掺杂区域包括第一重掺杂区域和第二重掺杂区域，相邻所述第一栅极结构之间以及第二栅极结构远离所述第一栅极结构的一侧设置所述第二重掺杂区域，相邻所述第一栅极结构和所述第二栅极结构之间并列设置所述第一重掺杂区域和所述第二重掺杂区域。
综上所述，本发明提供的一种半导体结构及其制作方法，能够减少半导体结构的永久性损坏，同时改善半导体结构的负阻效应。同时，可以保护开关晶体管，提高开关晶体管的回跳性能，延长半导体结构的使用寿命。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底分布示意图。
图2为一实施例中浅沟槽隔离结构示意图。
图3为一实施例中阱区分布示意图。
图4为一实施例中第一栅极结构和第二栅极结构的示意图。
图5为一实施例中轻掺杂区示意图。
图6为一实施例中形成侧墙结构的示意图。
图7为一实施例中第一重掺杂区域和第二重掺杂区域的示意图。
图8为图7省略侧墙结构的俯视图。
图9为一实施例中半导体结构和半导体结构的线路示意图。
图10为另一实施例中轻掺杂区示意图。
图11为另一实施例中形成侧墙结构示意图。
图12为另一实施例中第一重掺杂区域和第二重掺杂区域的示意图。
图13为另一实施例中半导体结构和半导体结构的线路示意图。
图14为通过计算机辅助设计获得的半导体结构的静电放电触发信号的示意图。
图15为通过计算机辅助设计获得的半导体结构的负阻效应的数据图。
标号说明：
10、衬底；11、垫氧化层；12、垫氮化层；13、浅沟槽隔离结构；14、阱区；15、栅极氧化层；16、第一栅极结构；17、第二栅极结构；18、轻掺杂区；19、侧墙结构；200、重掺杂区域；20、第一重掺杂区域；21、第二重掺杂区域。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供一种半导体结构及其制作方法，可在提高MOS晶体管的抗击穿性的同时，降低负阻效应，提高开关晶体管的回跳性能。通过本发明提供的半导体结构的制作方法获得的半导体结构，可应用在不同集成电路中，满足不同集成电路的使用功能。
请参阅图1所示，在本发明一实施例中，衬底10内包括多个区域，以形成多个或多个种类的半导体器件，在本实施例中，仅以形成半导体结构的衬底为例进行阐述。首先提供衬底10，且衬底10可以为任意适于形成半导体结构的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的材料，且衬底10可以为P掺杂的半导体衬底，也可以为N掺杂的半导体衬底，本实施例中，衬底10例如为P掺杂的硅半导体衬底。
请参阅图1至图2所示，在本发明一实施例中，在衬底10上形成多个浅沟槽隔离结构，以隔离相邻的半导体结构和半导体器件。具体地，在衬底10上形成垫氧化层11，且垫氧化层11例如为致密的氧化硅等材料，垫氧化层11例如可以通过热氧化法、原位水汽生长法或化学气相沉积（Chemical Vapor Deposition，CVD）等方法制备。在垫氧化层11上形成垫氮化层12，且垫氮化层12例如为氮化硅或氮化硅和氧化硅的混合物，垫氮化层12可通过化学气相淀积等方法形成。在形成浅沟槽隔离结构过程中，垫氧化层11可以改善衬底10与垫氮化层12之间的应力，同时可在进行离子注入形成阱区时，保护衬底10，防止衬底10被高能量离子损伤。在垫氮化层12上形成图案化光阻层（图中未显示），用来定义浅沟槽隔离结构的位置。
请参阅图1至图2所示，在本发明一实施例中，以图案化光阻层为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀，形成浅沟槽，且刻蚀气体例如可以包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合。在形成浅沟槽后，例如通过热氧化法在浅沟槽内形成一内衬氧化层（图中未显示），以修复在形成浅沟槽的过程中的刻蚀损伤，减少半导体结构的漏电情况。在浅沟槽内例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）工艺平坦化隔离介质、垫氮化层12和部分垫氧化层11，形成浅沟槽隔离结构13，且浅沟槽隔离结构13高出两侧的垫氧化层11。
请参阅图2至图3所示，在本发明一实施例中，在形成浅沟槽隔离结构13后，以垫氧化层11为离子注入保护层，对衬底10进行离子注入，以形成阱区14。具体的，以高注入能量形成比衬底10浓度高的掺杂区，即在衬底10内形成阱区14，且阱区14例如设置为P型阱，掺杂离子为硼（B）或镓（Ga）等。在本实施例中，阱区14的深度例如小于或等于浅沟槽隔离结构13的深度。在阱区14形成后，对在衬底10进行快速热退火制程（Rapid Thermal Anneal，RTA），在本实施例中，退火温度例如为1000℃~1400℃，退火时间例如为0.5h~1h，且退火制程是在保护气体氛围下进行，例如在氮气氛围下进行。通过退火制程，使得阱区的离子注入至合适深度，同时提高半导体结构的抗雪崩击穿能力。
请参阅图3至图4所示，在本发明一实施例中，在形成阱区14之后，去除垫氧化层11。在本实施例中，例如采用湿法刻蚀去除垫氧化层11，且湿法刻蚀液例如选用氢氟酸，并在常温下进行刻蚀。在其他实施例中，也可采用其他刻蚀方式，根据具体的制作要求进行选择。在去除垫氧化层11后，再在阱区14的表面形成栅极氧化层15，本发明并不限制栅极氧化层15的形成方法，例如采用化学气相沉积、物理气相沉积或热氧化法等方法形成。在本实施例中，栅极氧化层15例如通过热氧化法形成，其中，栅极氧化层15例如为氧化硅材料，且栅极氧化层15的厚度例如为5nm~10nm。在其他实施例中，栅极氧化层15的材料以及厚度也可以根据实际需要进行设定。通过重新设置栅极氧化层15，确保栅极氧化层15的平整度以及降低缺陷率，避免垫氧化层11在阱区14形成的过程中，不可避免的产生损伤现象，改善MOS晶体管的击穿和漏电现象，提高半导体结构的控制能力。
请参阅图4所示，在本发明一实施例中，在栅极氧化层15上沉积一层栅极材料层，栅极材料层例如为多晶硅层或金属层等。在本实施例中，栅极材料层例如为多晶硅层，栅极材料层例如通过低压化学气相沉积((Low-pressure CVD，LPCVD)等方法形成，且栅极材料层的厚度例如为80nm~120nm，其中，多晶硅层可以选择掺杂或不掺杂，且掺杂类型可以为P型，也可以为N型。在形成栅极材料层后，对栅极材料层进行刻蚀，在衬底10上形成第一栅极结构16和第二栅极结构17。其中，第一栅极结构16的数量例如至少为两个，且第一栅极结构16相邻设置，以定位开关晶体管（Switch Transistor）的位置。第二栅极结构17的数量例如至少为两个，且第二栅极结构17设置在第一栅极结构16的两侧，即第二栅极结构17邻近第一栅极结构16两侧的浅沟槽隔离结构13设置，即第二栅极结构17设置在多个第一栅极结构16放入外侧，以定位箝位晶体管（Cramp Transistor）的位置。
请参阅图4至图5所示，在本发明一实施例中，在形成栅极结构后，在栅极结构两侧的衬底10内形成轻掺杂区18，其中，轻掺杂区18的离子掺杂类型例如为N型掺杂，且掺杂离子例如为磷（P）、砷（As）或铝（Al）等。在本实施例中，轻掺杂区18例如位于第二栅极结构17和第一栅极结构16之间的衬底10内，以及相邻第一栅极结构16之间的衬底10内，且轻掺杂区18的边缘与栅极结构的边缘对齐。即靠近浅沟槽隔离结构13侧不设置轻掺杂区18，以改善回阻现象。
请参阅图5至图6所示，在本发明一实施例中，在形成轻掺杂区18后，在栅极结构的两侧形成侧墙结构19。具体的，具体的，在形成轻掺杂区18后，在栅极结构、阱区14以及浅沟槽隔离结构13上形成侧墙介质层，且侧墙介质层例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除栅极结构、浅沟槽隔离结构13以及部分阱区14上的侧墙介质层，保留位于栅极结构两侧的侧墙介质层，且在刻蚀侧墙介质层时，同时去除栅极结构和侧墙结构以外区域的栅极氧化层15。将保留下的侧墙介质层定义侧墙结构19，侧墙结构19提高栅极结构的绝缘性。其中，侧墙结构19的高度与栅极结构的高度一致，侧墙结构19的宽度由栅极结构的顶部至底部逐渐增加，通过设置绝缘性侧墙结构19，防止制备的晶体管产生漏电现象。在本实施例中，侧墙结构19的形状例如为圆弧状，在其他实施例中，侧墙结构的形状可根据制作要求进行选择。
请参阅图6至图7所示，在本发明一实施例中，在形成侧墙结构后，对衬底进行重掺杂，以形成晶体管的源极和漏极。其中，重掺杂区域200包括第一重掺杂区域20和第二重掺杂区域21，且第一重掺杂区域20例如为P型掺杂，第二重掺杂区域21例如为N型掺杂，重掺杂区域的边缘与侧墙结构19边缘对齐。在相邻第一栅极结构16之间形成第二重掺杂区域21，在第二栅极结构17远离第一栅极结构16的一侧形成第二重掺杂区域21，在相邻第二栅极结构17和第一栅极结构16之间形成第一重掺杂区域20和第二重掺杂区域21。
请参阅图7至图8所示，在本发明一实施例中，图8为图7的俯视图，为确保图片简洁清晰，在图8的俯视图中省略侧墙结构。在本实施例中，同时在相邻第二栅极结构17和第一栅极结构16之间形成第一重掺杂区域20和第二重掺杂区域21，第一重掺杂区域20和第二重掺杂区域21与两侧的栅极结构垂直设置，且第一重掺杂区域20位于中心位置，第二重掺杂区域21位于第一重掺杂区域20的两侧。
请参阅图8至图9所示，在本发明一实施例中，图9为半导体结构的线路示意图。其中，第一栅极结构16和第二栅极结构17与栅极电压（Vg）连接，第二栅极结构17远离第一栅极结构16一侧的第二重掺杂区域21，以及相邻第一栅极结构16之间的第二重掺杂区域21与漏极电压（Vd）连接，相邻第二栅极结构17和第一栅极结构16之间的第一重掺杂区域20和第二重掺杂区域21与源极电压（Vs）连接。第一栅极结构16与两侧的第一重掺杂区域20形成开关晶体管，第二栅极结构17与两侧的第一重掺杂区域20和第二重掺杂区域21形成箝位晶体管，且箝位晶体管的击穿电压小于开关晶体管的击穿电压。开关晶体管在工作过程中，电流在第二栅极结构17和第一栅极结构16之间的第一重掺杂区域20和第二重掺杂区域21处横向流动，减少电流向第一栅极结构16的流动，从而可以保护开关晶体管，提高开关晶体管的回跳性能。即通过设置箝位晶体管，能够减少开关晶体管的永久性损坏，同时改善负阻效应，延长半导体结构的寿命。
请参阅图4和图10所示，在本发明另一实施例中，在形成栅极结构后，在栅极两侧的衬底10内形成轻掺杂区18，其中，轻掺杂区18的离子掺杂类型例如为N型掺杂，且掺杂离子例如为磷（P）、砷（As）或铝（Al）等。在本实施例中，轻掺杂区18例如位于第二栅极结构17和第一栅极结构16之两侧的的衬底10内，且轻掺杂区18的边缘与栅极结构的边缘对齐。
请参阅图10至图11所示，在本发明另一实施例中，在形成轻掺杂区18后，在栅极结构的两侧形成侧墙结构19。具体的，具体的，在形成轻掺杂区18后，在栅极结构、阱区14以及浅沟槽隔离结构13上形成侧墙介质层，且侧墙介质层例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层等。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除栅极结构、浅沟槽隔离结构13以及部分阱区14上的侧墙介质层，保留位于栅极结构两侧的侧墙介质层，且在刻蚀侧墙介质层时，同时去除栅极结构和侧墙结构以外区域的栅极氧化层15。将保留下的侧墙介质层定义侧墙结构19，提高侧墙结构19的绝缘性。其中，侧墙结构19的高度与栅极结构的高度一致，侧墙结构19的宽度由栅极结构的顶部至底部逐渐增加，通过设置绝缘性侧墙结构19，防止制备的晶体管产生漏电现象。在本实施例中，侧墙结构19的形状例如为圆弧状，在其他实施例中，侧墙结构的形状可根据制作要求进行选择。
请参阅图11至图12所示，在本发明一实施例中，在形成侧墙结构后，对衬底进行重掺杂，以形成晶体管的源极和漏极。其中，重掺杂区域200包括第一重掺杂区域20和第二重掺杂区域21，且第一重掺杂区域20例如为P型掺杂，第二重掺杂区域21例如为N型掺杂，重掺杂区域的边缘与侧墙结构19边缘对齐。在相邻第一栅极结构16之间形成第二重掺杂区域21，在第二栅极结构17远离第一栅极结构16的一侧形成第二重掺杂区域21，在第二栅极结构17和第一栅极结构16之间形成第一重掺杂区域20和第二重掺杂区域21。在实际结构中，第一重掺杂区域20和第二重掺杂区域21在相邻第二栅极结构17和第一栅极结构16之间，与栅极结构垂直设置，且第一重掺杂区域20位于中心位置，第二重掺杂区域21位于第一重掺杂区域20的两侧。
请参阅图12至图13所示，在本发明一实施例中，第一栅极结构16和第二栅极结构17与栅极电压（Vg）连接，第二栅极结构17远离第一栅极结构16一侧的第二重掺杂区域21，以及相邻第一栅极结构16之间的第二重掺杂区域21与漏极电压（Vd）连接，相邻第二栅极结构17和第一栅极结构16之间的第一重掺杂区域20和第二重掺杂区域21与源极电压（Vs）连接。第一栅极结构16与两侧的第一重掺杂区域20形成开关晶体管，第二栅极结构17与两侧的第一重掺杂区域20和第二重掺杂区域21形成箝位晶体管，且箝位晶体管的击穿电压小于开关晶体管的击穿电压。开关晶体管在工作过程中，电流在第二栅极结构17和第一栅极结构16之间的第一重掺杂区域20和第二重掺杂区域21处横向流动，减少电流向第一栅极结构16的流动，从而可以保护开关晶体管，提高回跳性能。通过设置箝位晶体管，能够减少开关晶体管的永久性损坏，同时改善负阻效应。
请参阅图14至图15所示，在本发明一实施例中，通过计算机辅助设计(TCAD)对获得半导体结构的静电放电触发信号Itrigger和负阻效应的模拟。其中，图14为静电放电触发信号Itrigger的示意图，图15为负阻效应的数据图。且case-1为图9所示半导体结构的测试数据，case-2为图13所示半导体结构的测试数据，General type为只有开关晶体管，未设置箝位晶体管的半导体结构的测试数据。通过模拟获得，General type的静电放电触发信号Itrigger为0.17mA/μm，case-1的静电放电触发信号Itrigger为0.69mA/μm，case-2的静电放电触发信号Itrigger为0.23mA/μm，即通过设置箝位晶体管，在开关晶体管上发生击穿（BVdss）之前，会提前将电流路径连接到衬底，提高开关晶体管的抗击穿性能，且在箝位晶体管远离开关晶体管的一侧不设置轻掺杂区，能够进一步提高开关晶体管的抗击穿性能。同时，通过设置箝位晶体管，能够改善开关晶体管的负阻效应，保护开关晶体管，提高开关晶体管的回跳性能。
综上所述，本发明提供的一种半导体结构及其制作方法，通过设置第一栅极结构和第二栅极结构，且第二栅极结构位于第一栅极结构的外侧，用于形成开关晶体管和箝位晶体管，能够减少开关晶体管的永久性损坏，同时改善负阻效应。通过在第一栅极结构和第二栅极结构之间设置第一重掺杂区域和第二重掺杂区域，能够减少开关晶体管的永久性损坏，可以保护开关晶体管，提高开关晶体管的回跳性能，延长半导体结构的使用寿命。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (6)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极氧化层，设置在所述衬底上；
至少两个第一栅极结构，设置在所述栅极氧化层上，所述第一栅极结构相邻设置；
至少两个第二栅极结构，设置在所述栅极氧化层上，且所述第二栅极结构设置在所述第一栅极结构的两侧；以及
重掺杂区域，设置在所述衬底上，所述重掺杂区域包括第一重掺杂区域和第二重掺杂区域，相邻所述第一栅极结构之间以及所述第二栅极结构远离所述第一栅极结构的一侧设置所述第二重掺杂区域，相邻所述第一栅极结构和所述第二栅极结构之间并列设置所述第一重掺杂区域和所述第二重掺杂区域；
其中，所述半导体结构还包括轻掺杂区，所述轻掺杂区设置在相邻所述第一栅极结构之间，以及所述第一栅极结构和所述第二栅极结构之间；
所述第一栅极结构和所述第二栅极结构之间的所述第一重掺杂区域和所述第二重掺杂区域，与所述第一栅极结构和所述第二栅极结构垂直设置；所述第二重掺杂区域位于所述第一重掺杂区域的两侧；
所述半导体结构包括开关晶体管和箝位晶体管，所述开关晶体管包括第一栅极结构与所述第一栅极结构两侧的所述第一重掺杂区域，所述箝位晶体管包括所述第二栅极结构与所述第二栅极结构两侧的所述第一重掺杂区域和所述第二重掺杂区域。
2.根据权利要求1所述的半导体结构，其特征在于，所述轻掺杂区的边缘与所述第一栅极结构和/或所述第二栅极结构的边缘对齐。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括侧墙结构，所述侧墙结构设置在所述第一栅极结构和/或所述第二栅极结构的两侧。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一重掺杂区域和/或所述第二重掺杂区域的边缘，与所述侧墙结构的边缘对齐。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括阱区和浅沟槽隔离结构，所述阱区的深度小于或等于所述浅沟槽隔离结构的深度。
6.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底；
在所述衬底上形成栅极氧化层；
在所述栅极氧化层上形成至少两个第一栅极结构，所述第一栅极结构相邻设置；
在所述栅极氧化层上形成至少两个第二栅极结构，且所述第二栅极结构设置在所述第一栅极结构的两侧；以及
在所述衬底上形成重掺杂区域，所述重掺杂区域包括第一重掺杂区域和第二重掺杂区域，相邻所述第一栅极结构之间以及第二栅极结构远离所述第一栅极结构的一侧设置所述第二重掺杂区域，相邻所述第一栅极结构和所述第二栅极结构之间并列设置所述第一重掺杂区域和所述第二重掺杂区域；
其中，所述半导体结构的制作方法还包括形成轻掺杂区，所述轻掺杂区设置在相邻所述第一栅极结构之间，以及所述第一栅极结构和所述第二栅极结构之间；
所述第一栅极结构和所述第二栅极结构之间的所述第一重掺杂区域和所述第二重掺杂区域，与所述第一栅极结构和所述第二栅极结构垂直设置；所述第二重掺杂区域位于所述第一重掺杂区域的两侧；
所述第一栅极结构与所述第一栅极结构两侧的所述第一重掺杂区域形成开关晶体管，所述第二栅极结构与所述第二栅极结构两侧的所述第一重掺杂区域和所述第二重掺杂区域形成箝位晶体管。
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