CN115377098A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115377098A
CN115377098A CN202210306165.6A CN202210306165A CN115377098A CN 115377098 A CN115377098 A CN 115377098A CN 202210306165 A CN202210306165 A CN 202210306165A CN 115377098 A CN115377098 A CN 115377098A
Authority
CN
China
Prior art keywords
region
transistor
semiconductor substrate
emitter
irradiation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210306165.6A
Other languages
English (en)
Inventor
洼内源宜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN115377098A publication Critical patent/CN115377098A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置。在半导体装置中，在晶体管部的与二极管部邻接的边界区，存在阈值电压降低的问题。半导体装置具备半导体基板，半导体基板具有有源区和外周区，有源区具有晶体管部和二极管部，外周区具有电流感测部，包含寿命抑制剂的寿命控制区从二极管部设置到晶体管部的至少一部分，电流感测部具有未设置寿命控制区的感测晶体管非照射区和设置有寿命控制区的感测晶体管照射区。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知在将绝缘栅双极型晶体管(IGBT)等晶体管部和二极管部形成于同一基板的半导体装置中，将氦离子等粒子束照射于半导体基板的预定深度位置，设置包含寿命抑制剂的寿命控制区的技术(例如，参照专利文献1)。另外，已知具有电流感测部的半导体装置(例如，参照专利文献2、3)。
专利文献1：日本特开2017-135339号公报
专利文献2：国际公开第2014/013618号
专利文献3：日本特开2018-67624号公报
发明内容
技术问题
在这样的半导体装置中，在晶体管部的与二极管部邻接的边界区中，存在阈值电压降低的问题。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置具备半导体基板，所述半导体基板具有有源区和外周区，有源区具有晶体管部和二极管部，外周区具有电流感测部，包含寿命抑制剂的寿命控制区从二极管部设置到晶体管部的至少一部分，电流感测部具有未设置寿命控制区的感测晶体管非照射区和设置有寿命控制区的感测晶体管照射区。
感测晶体管照射区与感测晶体管非照射区的面积比率可以等于晶体管部中设置有寿命控制区的边界区与非边界区的面积比率。
半导体装置还可以具备：栅极金属层，其设置于半导体基板的正面的上方；发射极电极，其设置于半导体基板的正面的上方；以及多个沟槽部，其在晶体管部、二极管部和电流感测部中设置于半导体基板的正面侧，多个沟槽部包括与栅极金属层电连接的栅极沟槽部和与发射极电极电连接的虚设沟槽部，电流感测部中的每单位长度的栅极沟槽部的条数与虚设沟槽部的条数的比率可以与晶体管部的每单位长度的栅极沟槽部的条数与虚设沟槽部的条数的比率相同。
电流感测部可以具有第一区，其沿着电流感测部的对置的端部的一方延伸；以及第二区，其沿着电流感测部的对置的端部的另一端延伸，第一区和第二区可以是感测晶体管非照射区和感测晶体管照射区中的任一方。
电流感测部可以在感测晶体管非照射区与感测晶体管照射区之间还具有无效区。
在无效区可以设置有被设定为发射极电位的沟槽部。
在无效区中设置于半导体基板的正面侧的多个沟槽部之间的台面部的上表面可以不与发射极电极接触。
晶体管部和电流感测部可以具有设置于半导体基板的正面的第一导电型的发射区，且可以在无效区不设置发射区。
在无效区可以设置有第二导电型的分离区。
晶体管部和二极管部可以具有设置于半导体基板的正面的第二导电型的基区，无效区可以具有设置于半导体基板的正面的第二导电型的阱区，阱区的掺杂浓度可以高于基区的掺杂浓度。
在半导体基板的正面的上方还可以具备覆盖电流感测部的钝化层，钝化层具有位于感测晶体管照射区的上方的开口部。
开口部可以配置为端部与感测晶体管照射区的端部重叠或者覆盖整个感测晶体管照射区。
应予说明，上述发明内容并未列举本发明的全部特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是表示半导体装置100的上表面的一例的图。
图2A是放大图1的区域A而得的俯视图。
图2B是表示图2A的a-a’截面的图。
图3A是放大电流感测部210的附近而得的俯视图。
图3B是表示图3A的a-a’截面的图。
图3C是表示图3A的b-b’截面的图。
图4A是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4B是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4C是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4D是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4E是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4F是表示图4E的a-a’截面的一例的图。
图4F-1是表示图4E的a-a’截面的一例的图。
图4F-2是表示图4E的a-a’截面的一例的图。
图4F-3是表示图4E的a-a’截面的一例的图。
图4F-4是表示图4E的a-a’截面的一例的图。
图4G是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图4H是表示图4G的a-a’截面的图。
图5A是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。
图5B是表示图5A的c-c’截面的图。
图5C是表示图5A的d-d’截面的图。
图6A是放大电流感测部210的附近而得的俯视图。
图6B是表示图6A的e-e’截面的图。
图6C是表示图6A的f-f’截面的图。
符号说明
10…半导体基板、11、11a、11b、11c、11d…阱区、12…发射区、14…基区，15…接触区16…蓄积区，17…插塞区、18…漂移区、20…缓冲区、21…正面、22…集电区、23…背面、24…集电极电极、25…连接部、30、30a、30b、30c、30d…虚设沟槽部、31…延伸部分、32…虚设绝缘膜、33…连接部分、34…虚设导电部、38…层间绝缘膜、40…栅极沟槽部、41…延伸部分、42…栅极绝缘膜、43…连接部分、44…栅极导电部、48…栅极流道、49…接触孔、50…栅极金属层、52…发射极电极、53…电流感测发射极电极、54…接触孔、56…接触孔、57…接触孔、58…接触孔、60…台面部、61…台面部、70…晶体管部、75…边界区、80…二极管部、82…阴极区、85…寿命控制区、92…保护环、93…分离区、100…半导体装置、102…端边、160…有源区、180…外周区、190…边缘终端区、210…电流感测部、214…发射极非配置区、216…发射极配置区、216a…端部、216b…端部、218…感测晶体管非照射区、220…感测晶体管照射区、222…无效区、230…钝化层、232…开口部
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”或“正”，将另一侧称为“下”或“背”。将基板、层或其他部件的2个主面中的一面称为正面，将另一面称为背面。“上”、“下”的方向并不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是相反的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的正面和背面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的正面和背面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，有时将包括X轴和Y轴在内的与半导体基板的正面和背面平行的方向称为水平方向。
在本说明书中，在表示为“相同”或“相等”的情况下，也可以包括具有因制造偏差等引起的误差的情况。该误差例如为10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电类型设为P型或N型来进行说明。在本说明书中，杂质有时特别是指N型的施主或P型的受主中的某一者，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，制成显示N型的导电型的半导体或显示P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指，将施主浓度设为正离子的浓度，将受主浓度设为负离子的浓度，包括电荷的极性在内相加而得到的净浓度。作为一例，若将施主浓度设为ND，将受主浓度设为NA，则任意位置处的净的净掺杂浓度为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体接受电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)和氢(H)键合而成的VOH缺陷作为供给电子的施主发挥功能。
在本说明书中记载为P+型或N+型的情况下，意味着掺杂浓度高于P型或N型，在记载为P-型或N-型的情况下，意味着掺杂浓度低于P型或N型。另外，在本说明书中，在记载为P++型或N++型的情况下，意味着掺杂浓度高于P+型或N+型。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的浓度。化学浓度例如可以通过二次离子质谱法(SIMS)来测量。上述净掺杂浓度可以通过电压-电容测定法(CV法)来测定。另外，可以将通过扩展电阻测定法(SR法)测量的载流子浓度作为净掺杂浓度。通过CV法或SR法测量的载流子浓度可以设为热平衡状态下的值。另外，在N型的区域中，由于施主浓度比受主浓度大足够多，所以也可以将该区域中的载流子浓度设为施主浓度。同样地，在P型区域中，也可以将该区域中的载流子浓度设为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值设为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值设为施主、受主或净掺杂的浓度。
通过SR法测量的载流子浓度可以低于施主或受主的浓度。在测定扩展电阻时电流流动的范围内，有时半导体基板的载流子迁移率的值低于结晶状态的载流子迁移率的值。载流子迁移率的降低是因晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱而产生的。
根据通过CV法或SR法测量的载流子浓度算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度或者成为受主的硼(Boron)的受主浓度为它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度为氢的化学浓度的0.1％至10％的程度。
图1是表示半导体装置100的上表面的一例的图。在图1中，示出将各部件投影到半导体基板10的正面而得的位置。在图1中，仅示出半导体装置100的一部分的部件，省略一部分的部件。
半导体装置100具备半导体基板10。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下，是指从半导体基板10的正面侧进行观察。本例的半导体基板10具有在俯视时彼此对置的两组端边102。在图1中，X轴和Y轴平行于某一端边102。另外，Z轴垂直于半导体基板10的正面。
半导体基板10具有有源区160、外周区180以及边缘终端区190。有源区160是在半导体装置100工作的情况下在半导体基板10的正面与背面之间沿深度方向有主电流流通的区域。在有源区160的上方设置有发射极电极，但在图1中省略。
在有源区160设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80在半导体基板10的正面沿着预定的排列方向(在本例中为X轴方向)交替地配置为条纹状。在另一例中，在有源区160，二极管部80可以在晶体管部70内配置成格子状。
在图1中，对配置有晶体管部70的区域标注符号“I”，对配置有二极管部80的区域标注符号“F”。在本说明书中，有时将俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度大于X轴方向上的宽度。同样地，二极管部80的Y轴方向上的长度大于X轴方向上的宽度。
晶体管部70的X轴方向上的宽度大于二极管部80的X轴方向上的宽度。另外，晶体管部70的X轴方向上的宽度也可以是与二极管部80的X轴方向上的宽度相同的宽度。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长度方向可以相同。
二极管部80在与半导体基板10的背面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的背面，在阴极区以外的区域可以设置有P+型的集电区。在本说明书中，将二极管部80沿Y轴方向延长至后述的栅极流道而成的延长区有时也包含于二极管部80。在延长区的下表面设置有集电区。
晶体管部70在与半导体基板10的背面接触的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的正面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部以及栅极绝缘膜的栅极结构。
半导体装置100具备将栅极沟槽部的导电部与栅极焊盘电连接的栅极流道48。栅极流道48配置于俯视时有源区160与半导体基板10的端边102之间。本例的栅极流道48在俯视时包围有源区160。也可以将在俯视时被栅极流道48包围的区域设为有源区160，将从栅极流道48起的端边102侧设为外周区180。
栅极流道48配置于半导体基板10的上方。本例的栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48与隔着栅极绝缘膜设置于栅极沟槽部的内部的栅极导电部电连接。
外周区180包围有源区160。外周区180可以具有设置于半导体基板10的上方的1个以上的焊盘。作为一例，半导体装置100具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘可以经由导线等布线与外部的电路连接。
外周区180具有电流感测部210。电流感测部210检测流过晶体管部70的电流。外周区180还可以具有由多晶硅等形成的PN结二极管即温度感测部。在电流感测部210的上方设置有电流感测发射极电极53，但在图1中省略。
本例的边缘终端区190配置于外周区180与端边102之间。边缘终端区190缓和半导体基板10的正面侧的电场集中。
边缘终端区190可以具有保护环92。保护环92是与半导体基板10的正面相接的P型的区域。应予说明，本例的边缘终端区190具有多个保护环92，但在图1中省略且仅示出1个保护环92。通过设置多个保护环92，能够使有源区160的上表面侧的耗尽层向外侧延伸，能够提高半导体装置100的耐压。边缘终端区190还可以具备包围外周区180而设置为环状的场板和降低表面电场区中的至少一个。
应予说明，在半导体基板10的上方设置有钝化层230，但在图1中省略。钝化层230由聚酰亚胺等形成，是覆盖半导体基板10的整个正面侧的保护膜。钝化层230可以在与设置于外周区180的焊盘和导线等对应的位置具有开口部。
图2A是将图1的区域A放大而得的俯视图。半导体装置100具备半导体基板，该半导体基板具有包含IGBT等晶体管元件的晶体管部70和包含续流二极管(FWD)等二极管元件的二极管部80。
本例的半导体装置100具备设置于半导体基板10的正面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。
另外，本例的半导体装置100具备设置于半导体基板10的正面的上方的栅极金属层50和发射极电极52。栅极金属层50和发射极电极52相互分离地设置。栅极金属层50与发射极电极52电绝缘。
在发射极电极52和栅极金属层50与半导体基板10的正面之间设置有层间绝缘膜，但在图2A中省略。在本例的层间绝缘膜，贯通该层间绝缘膜而设置接触孔49、54和56。在图2A中，对各个接触孔标注斜线的阴影线。
发射极电极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。发射极电极52通过接触孔54与半导体基板10的正面的发射区12、基区14和接触区15电连接。
另外，发射极电极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射极电极52与虚设导电部之间可以设置由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部25。连接部25隔着层间绝缘膜和虚设沟槽部30的虚设绝缘膜等绝缘膜设置于半导体基板的正面。
栅极金属层50通过接触孔49与栅极流道48电连接。栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48在半导体基板10的正面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部和发射极电极52电连接。
栅极流道48与发射极电极52通过层间绝缘膜和氧化膜等绝缘物而电分离。本例的栅极流道48从接触孔49的下方设置到栅极沟槽部40的前端部。在栅极沟槽部40的前端部，栅极导电部在半导体基板的正面露出，并与栅极流道48连接。
发射极电极52和栅极金属层50由包含金属的导电性材料形成。例如，由铝或铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。
各电极也可以在接触孔内具有由钨等形成的插塞。插塞可以在与半导体基板10接触的一侧具有阻挡金属，并以与阻挡金属接触的方式埋入钨，并在钨上由铝等形成。
应予说明，插塞设置于与接触区15或基区14接触的接触孔。另外，在插塞的接触孔之下形成P++型的插塞区，掺杂浓度高于接触区15。这能够改善阻挡金属与接触区15的接触电阻。另外，插塞区的深度为约0.1μm以下，具有比接触区15的深度小10％以下的区域。
通过插塞区改善接触电阻，在晶体管部70的工作中，闩锁耐量提高。另一方面，在二极管部80的工作中，能够抑制导通损耗、开关损耗的上升。
阱区11从栅极流道48与外周区180重叠并延伸，在俯视时设置为环状。阱区11在栅极流道48的内侧的有源区160也以预定的宽度延伸，并以在俯视时为环状的方式设置。本例的阱区11设置于比接触孔54的Y轴方向的端部向栅极流道48侧远离的范围。阱区11是掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。阱区11的掺杂浓度可以与接触区15的掺杂浓度相同，或者也可以低于接触区15的掺杂浓度。栅极流道48与阱区11电绝缘。
本例的基区14为P-型，阱区11为P+型。另外，阱区11从半导体基板的正面形成至比基区14的下端深的位置。基区14在晶体管部70和二极管部80中与阱区11接触而设置。阱区11与发射极电极52电连接。
晶体管部70和二极管部80分别具有在排列方向上排列有多个的沟槽部。在本例的晶体管部70，沿着排列方向交替设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。在本例的二极管部80，沿着排列方向设置有多个虚设沟槽部30。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个延伸部分41(沿着延伸方向呈直线状的沟槽的部分)和将两个延伸部分41连接的连接部分43。
连接部分43的至少一部分可以以在俯视时为曲线状的方式设置。通过连接部分43将2个延伸部分41的Y轴方向上的端部彼此与栅极流道48连接，从而作为至栅极沟槽部40的栅电极发挥功能。另一方面，通过将连接部分43设为曲线状，与在延伸部分41完结相比，能够缓和端部处的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个延伸部分41之间。在图2A的例子中，在各个延伸部分41之间设置有2条虚设沟槽部30，但也可以设置1条虚设沟槽部30，还可以设置多于2条的虚设沟槽部30。
另外，在各个延伸部分41之间，可以不设置虚设沟槽部30，也可以设置栅极沟槽部40。通过这样的构造，能够增大来自发射区12的电子电流，因此导通电压降低。
虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有延伸部分31和连接部分33。图2A所示的半导体装置100仅排列有具有连接部分33的虚设沟槽部30，但在其他例子中，半导体装置100也可以包括不具有连接部分33的直线形状的虚设沟槽部30。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向的端部中，各沟槽部的深度方向(Z轴方向负侧)的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一例，台面部的深度位置是从半导体基板的正面到沟槽部的下端为止。
本例的台面部被在X轴方向上相邻的沟槽部所夹，以在半导体基板10的正面沿着沟槽在延伸方向(Y轴方向)上延伸的方式设置。如图2B中后述的那样，在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，分别是指台面部60和台面部61。
在各个台面部设置有基区14。在各个台面部，可以在俯视时被基区14所夹的区域设置有第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置于基区14与半导体基板10的正面之间。
晶体管部70的台面部具有在半导体基板10的正面露出的发射区12。发射区12以与栅极沟槽部40接触的方式设置。在与栅极沟槽部40接触的台面部设置有在半导体基板10的正面露出的接触区15。
台面部的接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，台面部的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)设置成条纹状。例如，在与沟槽部接触的区域设置有发射区12，在被发射区12所夹的区域设置有接触区15。
在二极管部80的台面部未设置发射区12。在二极管部80的台面部的上表面可以设置有基区14。基区14可以配置于二极管部80的整个台面部。
在各个台面部的上方设置有接触孔54。接触孔54在其延伸方向(Y轴方向)上配置于被基区14所夹的区域。本例的接触孔54设置于接触区15、基区14和发射区12的各区域的上方。接触孔54可以配置于台面部的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板的背面相邻的区域设置有N+型的阴极区82。在半导体基板的背面，在未设置阴极区82的区域可以设置有P+型的集电区22。在图2A中，用虚线表示阴极区82与集电区22的边界。
阴极区82在Y轴方向上与阱区11分离而配置。由此，通过确保掺杂浓度比较高且形成至深的位置为止的P型的区域(阱区11)与阴极区82之间的距离，能够抑制来自阱区11的空穴注入，因此能够降低反向恢复损耗。本例的阴极区82的Y轴方向上的端部配置为比接触孔54的Y轴方向上的端部远离阱区11。在其他例子中，阴极区82的Y轴方向上的端部可以配置于阱区11与接触孔54之间。
图2B是表示图2A的a-a’截面的图。a-a’截面是通过接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射极电极52和集电极电极24。
层间绝缘膜38设置于半导体基板10的正面21。层间绝缘膜38是添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜。层间绝缘膜38可以与正面21接触，也可以在层间绝缘膜38与正面21之间设置有氧化膜等其他膜。在层间绝缘膜38设置有在图2A中说明的接触孔54。
发射极电极52设置于半导体基板10的正面21和层间绝缘膜38的上表面。发射极电极52通过层间绝缘膜38的接触孔54与正面21电连接。也可以在接触孔54的内部隔着阻挡金属膜埋入钨(W)等的插塞(未图示)。另外，在开设有接触孔54的半导体基板10的表面层可以设置有插塞区17。插塞区17是P型。插塞区17的掺杂浓度高于接触区15的掺杂浓度。
集电极电极24设置于半导体基板10的背面23。发射极电极52和集电极电极24由包含金属的材料或它们的层叠膜形成。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
半导体基板10具有第一导电型的漂移区18。本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未设置其他掺杂区而残留的区域。
在漂移区18的上方，可以在Z轴方向上设置有一个以上的蓄积区16。蓄积区16是以比漂移区18高的浓度蓄积与漂移区18相同的掺杂剂而成的区域。蓄积区16的掺杂浓度高于漂移区18的掺杂浓度。
本例的蓄积区16为N型。蓄积区16可以仅设置于晶体管部70，也可以设置于晶体管部70和二极管部80这两者。通过设置蓄积区16，能够提高载流子的注入促进效果(IE效果)，降低导通电压。
在晶体管部70中，在基区14的上方，以与正面21接触的方式设置有发射区12。发射区12与栅极沟槽部40接触而设置。发射区12的掺杂浓度高于漂移区18的掺杂浓度。发射区12的掺杂剂作为一例是砷(As)、磷(P)、锑(Sb)等。
在二极管部80设置有在正面21露出的基区14。二极管部80的基区14作为阳极工作。
在漂移区18的下方可以设置有第一导电型的缓冲区20。本例的缓冲区20为N型。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22和阴极区82的场截止层来发挥功能。
在晶体管部70中，在缓冲区20的下方设置有集电区22。集电区22可以在背面23与阴极区82接触地设置。
在二极管部80中，在缓冲区20的下方设置有阴极区82。阴极区82可以设置于与晶体管部70的集电区22相同的深度。二极管部80可以作为在晶体管部70关断时流过反向导通的回流电流的续流二极管(FWD)发挥功能。
在半导体基板10设置有栅极沟槽部40和虚设沟槽部30。栅极沟槽部40和虚设沟槽部30以从正面21贯通基区14和蓄积区16而到达漂移区18的方式设置。沟槽部贯通掺杂区并不限于以形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也包括在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有设置于正面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以由氧化膜或氮化膜形成。栅极导电部44以在栅极沟槽的内部填埋比栅极绝缘膜42靠内侧的位置的方式设置。栅极导电部44的上表面可以位于与正面21相同的XY平面内。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由掺杂有杂质的多晶硅等形成。
栅极导电部44可以在深度方向上设置得长于基区14。栅极沟槽部40在正面21被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30在XZ截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于正面21的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设绝缘膜32可以由氧化膜或氮化膜形成。虚设导电部34以在虚设沟槽的内部填埋比虚设绝缘膜32靠内侧的位置的方式设置。虚设导电部34的上表面可以位于与正面21相同的XY平面内。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。
本例的栅极沟槽部40和虚设沟槽部30在正面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中为曲线状)。
在二极管部80中，包含寿命抑制剂的寿命控制区局部地设置于漂移区18。寿命抑制剂例如是通过注入氦离子、氢离子(质子、氘核)等而形成于半导体基板10的预定的深度位置的晶体缺陷。寿命控制区促进在二极管部80关断时在基区14产生的空穴与从阴极区82注入的电子的复合，抑制反向恢复时的峰电流。
寿命控制区85可以通过使用掩模从半导体基板10的正面21或背面23照射质子或氦来形成。作为一例，在用掩模屏蔽不形成寿命控制区85的区域的状态下，质子或氦通过掩模的开口部被照射于晶体管部70和二极管部80。质子或氦不被照射到被掩模遮挡的区域。
在图2B中，寿命抑制剂的浓度分布的Z轴方向上的峰位置用符号“×”表示。本例的寿命控制区85的Z轴方向上的峰位置可以与阱区11的下表面的Z轴方向上的位置相等，也可以设置于比阱区11的下表面的Z轴方向上的位置靠下方的位置。另外，寿命控制区85也可以形成为在Z轴方向上具有多个寿命抑制剂的浓度分布的峰。
本例的寿命控制区85从二极管部80连续地设置到晶体管部70的至少一部分。在晶体管部70中，将设置有寿命控制区85的区域称为边界区75。在二极管部导通时，不仅产生从二极管部80的基区14朝向阴极区82的空穴电流，而且还产生从晶体管部70的基区14朝向阴极区82的空穴电流。晶体管部70具有设置有寿命控制区85的边界区75，由此促进载流子消失，降低关断时的反向恢复损耗。
但是，在边界区75的沟槽部，在氦或质子从半导体基板10的正面21或背面23照射时，栅极绝缘膜42受到损伤，界面能级发生变化。如果对被照射的栅极绝缘膜42施加栅极电压，则与未被照射的栅极绝缘膜42相比，容易在相邻的基区14形成反转层。因此，在边界区75，与晶体管部70的边界区75以外的区域相比，阈值电压降低。
图3A是将电流感测部210的附近放大的俯视图。本例的电流感测部210被阱区11a、11b包围。在包围电流感测部210的阱区11a与包围阱区11a的阱区11b之间，形成有漂移区18露出于正面21的区域，将阱区11a与阱区11b分离。阱区11a与后述的电流感测发射极电极53等电位地连接，阱区11b与发射极电极52等电位地连接。
在本例中，钝化层230的开口部232以与电流感测部210重叠的方式设置。在图3A中，在钝化层230中对开口部232以外的区域标注斜线的阴影。
电流感测部210具有发射极配置区216和发射极非配置区214。发射极配置区216是在俯视时周期性地配置有发射区12的区域。例如在发射极配置区216，如图2A等所示，发射区12和接触区15沿着Y轴方向交替地配置。发射极配置区216可以是包括电流感测部210的俯视时的中央的区域。
发射极非配置区214是未设置发射区12的区域。在发射极非配置区214的上表面，可以露出P型的区域。该P型的区域可以具有与接触区15相同的掺杂浓度，也可以具有与基区14相同的掺杂浓度，还可以具有其他掺杂浓度。
本例的电流感测部210具有与晶体管部70同样的构造，从而以与俯视时的沟道面积比对应的比率模拟流过晶体管部70的电流。俯视时的电流感测部210的面积小于晶体管部70的面积。电流感测部210的面积也可以小于配置于半导体基板10的上表面的栅极焊盘208等各焊盘的面积。
应予说明，在本说明书中，在称为电流感测部210的情况下，有时仅指除了不作为晶体管工作的发射极非配置区214以外的发射极配置区216。
发射极非配置区214以在俯视时包围发射极配置区216的方式设置。作为一例，发射极配置区216和发射极非配置区214的俯视时的外形为矩形。发射极非配置区214在俯视时被阱区11a包围。进而，阱区11a在俯视时隔着漂移区18被阱区11b包围。
在发射极配置区216和发射极非配置区214配置有多个沟槽部和各台面部。在图3A中，用虚线表示一部分沟槽部。各个沟槽部以沿Y轴方向延伸的方式设置。多个沟槽部包含栅极沟槽部40。多个沟槽部还可以包含虚设沟槽部30。栅极沟槽部40和虚设沟槽部30具有与设置于晶体管部70的栅极沟槽部40和虚设沟槽部30同样的结构。
在Y轴方向上排列配置有发射极配置区216和发射极非配置区214的情况下，沟槽部可以跨越发射极配置区216、发射极非配置区214和阱区11a而连续地设置。栅极沟槽部40的Y轴方向上的端部可以设置于阱区11a的内部。由此，能够缓和向栅极沟槽部40的端部的电场集中。
另外，在阱区11a可以设置有沿Y轴方向延伸的沟槽部。在阱区11a内不设置发射区12。
在图3A的例子中，俯视时的开口部232的端部沿着发射极非配置区214的外周配置。在另一例中，开口部232的端部可以配置于发射极非配置区214的上方，也可以沿着发射极配置区216的外周而配置。或者，开口部232的端部也可以在俯视时使发射极非配置区214、阱区11a、11b或者漂移区18露出。另外，也可以在电流感测部210的X轴方向端部不设置发射极非配置区214。
图3B是表示图3A的a-a’截面的图。a-a’截面是通过电流感测部210的发射区12的XZ面。本例的电流感测部210具有未设置寿命控制区85的感测晶体管非照射区218和设置有寿命控制区85的感测晶体管照射区220。
另外，在电流感测部210的上方设置有电流感测发射极电极53。电流感测发射极电极53与设置于有源区160的上方的发射极电极52电绝缘。
电流感测部210内的沟槽部、杂质层、电极等可以通过与设置晶体管部70的工艺相同的工艺来设置。在电流感测部210中，寿命控制区85可以通过与在有源区160设置寿命控制区85的工艺相同的工艺来设置。
应予说明，感测晶体管非照射区218和感测晶体管照射区220均是设置有发射区12的区域，包含于发射极配置区216。在图3B的例子中，在发射极非配置区214，接触区15与沟槽部相邻而设置。
感测晶体管照射区220与感测晶体管非照射区218的面积比率等于晶体管部70的边界区75与边界区75以外的区域的面积比率。
这样，在电流感测部210中，通过使设置有寿命控制区85的区域的面积比率与晶体管部70一致，能够使阈值电压一致。
在本例中，将各沟槽部的排列方向的单位长度所包含的栅极沟槽部40的条数G除以虚设沟槽部30的条数E而得到的值G/E称为栅极发射极比率。电流感测部210中的栅极发射极比率与晶体管部70中的栅极发射极比率相等。
即，在电流感测部210中，以与晶体管部70相同的密度配置有栅极沟槽部40。电流感测部210的栅极发射极比率可以根据在电流感测部210内沿X轴方向排列的全部沟槽部的条数来计算。晶体管部70的栅极发射极比率也可以根据在晶体管部70内沿X轴方向排列的全部沟槽部的条数来计算。
图3C是表示图3A的b-b’截面的图。b-b’截面是通过电流感测部210的栅极沟槽部40的Y轴方向的截面，表示电流感测部210的Y轴方向负侧、即边缘终端区190侧的端部附近。
本例的电流感测部210被阱区11包围。电流感测部210和阱区11被在正面21露出的漂移区18分离。阱区11的下端(Z轴方向负侧的端部)位于比栅极沟槽部40的下端靠下方(Z轴方向负侧)的位置。
虽然在图3C中未示出，但电流感测部210的栅极沟槽部40的Y轴方向正侧(有源区160侧)的端部可以设置于与栅极流道48重叠的位置。由此，能够容易将栅极沟槽部40与栅极流道48连接。
在本例中，栅极沟槽部40和虚设沟槽部30以条纹状示出，但也可以设为格子状。另外，栅极沟槽部40和虚设沟槽部30可以是条纹状和格子状的组合，能够适当地变更。
图4A～图4E是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的例子的图。在图4A～图4E中，钝化层230的开口部232的端部在俯视时沿着电流感测部210的发射极非配置区214的端部配置。在本例中，电流感测部210的端部是指发射极配置区216的端部。在图4A～图4E中，在钝化层230中对开口部232以外的区域标注斜线的阴影。
应予说明，图4A～图4E所示的钝化层230的开口部232的端部也可以在俯视时不沿着电流感测部210的发射极非配置区214的端部配置。钝化层230的开口部232也可以在俯视时使发射极配置区216、阱区11a、11b或者漂移区18露出。
在图4A～图4E中，在发射极配置区216的外周设置有发射极非配置区214。钝化层230的开口部232的端部也可以在俯视时沿着电流感测部210的发射极配置区216的端部配置。
发射极配置区216具有沿X轴方向延伸的对置的一对端部216X和沿Y轴方向延伸的对置的一对端部216Y。在图4A的例子中，电流感测部210具有沿着端部216Y的一方延伸的感测晶体管非照射区218、沿着端部216Y的另一方延伸的感测晶体管非照射区218、以及在这些感测晶体管非照射区218之间沿Y轴方向延伸的感测晶体管照射区220。
在图4B的例子中，电流感测部210具有沿着端部216X的一方延伸的感测晶体管非照射区218、沿着端部216X的另一方延伸的感测晶体管非照射区218、以及在这些感测晶体管非照射区218之间沿X轴方向延伸的感测晶体管照射区220。
这样，通过将感测晶体管照射区220配置为在感测晶体管非照射区218之间且在X轴或Y轴方向上延伸，即使在照射时使用的抗蚀剂掩模的开口部的位置在X轴或Y轴方向上偏离而使感测晶体管照射区220的位置偏离的情况下，感测晶体管照射区220在电流感测部210中占有的面积也不变化。因此，在电流感测部210中，能够容易使设置有寿命控制区85的区域的面积比率与晶体管部70一致。
在图4C的例子中，电流感测部210具有沿着端部216Y的一方延伸的感测晶体管照射区220、沿着端部216Y的另一方延伸的感测晶体管照射区220、以及在这些感测晶体管照射区220之间沿Y轴方向延伸的感测晶体管非照射区218。
即，图4C示出在图4A的例子中调换了感测晶体管非照射区218和感测晶体管照射区220的例子。同样地，在图4B的例子中，也可以调换感测晶体管非照射区218和感测晶体管照射区220。即使在这样的情况下，在电流感测部210中，也能够容易使设置有寿命控制区85的区域的面积比率与晶体管部70一致。
在图4D的例子中，电流感测部210具有沿着端部216X、216Y配置的感测晶体管非照射区218和被感测晶体管非照射区218包围的感测晶体管照射区220。
这样，通过将感测晶体管照射区220配置为被感测晶体管非照射区218包围，即使在照射时使用的抗蚀剂掩模的开口部的位置在X轴或Y轴方向上偏离而使感测晶体管照射区220的位置偏离的情况下，感测晶体管照射区220在电流感测部210中占有的面积也不变化。因此，在电流感测部210中，能够容易使设置有寿命控制区85的区域的面积比率与晶体管部70一致。
在图4A～4D所示的例子中，即使在照射时使用的抗蚀剂掩模的开口部的位置在X轴或Y轴方向上偏离的情况下，也能够通过发射极非配置区214吸收照射区的偏离。
在图4E的例子中，电流感测部210在感测晶体管非照射区218与感测晶体管照射区220之间还具有无效区222。
无效区222是设置于设置感测晶体管非照射区218和感测晶体管照射区220的区域之间的区域。在照射时使用的抗蚀剂掩模的开口部的位置偏离而使感测晶体管照射区220的位置偏离的情况下，无效区222减少对阈值电压的变化造成的影响。
在无效区222，与感测晶体管非照射区218和感测晶体管照射区220同样地，在半导体基板10的正面21侧设置有多个沟槽部。设置于无效区222的沟槽部可以与电流感测发射极电极53电连接。
或者，设置于无效区222的多个沟槽部之间的台面部的上表面可以不与所述电流感测发射极电极53接触。即，无效区222中的台面部的上表面可以被层间绝缘膜38覆盖。
或者，在无效区222可以不设置发射区12。例如，无效区222具有设置于半导体基板10的正面21的阱区11a。因为在无效区222中不会形成沟道，所以即使形成寿命控制区85，也不会造成阈值电压的降低。
应予说明，在图4E的例子中，感测晶体管非照射区218、感测晶体管照射区220以及无效区222均沿Y轴方向延伸设置，但不限于此。无效区222只要设置为将感测晶体管非照射区218与感测晶体管照射区220分离即可。
另外，在图4E的例子中，感测晶体管非照射区218以及感测晶体管照射区220沿着各端部216Y延伸而设置，但不限于此。感测晶体管非照射区218和感测晶体管照射区220也可以如图4A～图4D所示那样配置。
图4F是表示图4E的a-a’截面的一例的图。在图4F中，在无效区222未设置发射区12，沟槽部与电流感测发射极电极53电连接。
在此，在照射时使用的抗蚀剂掩模的开口部的位置向X轴方向负侧偏离的情况下，寿命控制区85也形成于无效区222。但是，因为在无效区222不会形成沟道，所以在无效区222中形成的寿命控制区85不影响阈值。即，由于无效区222不作为晶体管工作，所以即使在无效区222中形成有寿命控制区85，感测晶体管照射区220的无效区222侧的端部的位置(图4F中的X轴方向位置)也不变化。
图4F-1是表示图4E的a-a’截面的一例的图。在图4F-1中，在无效区222的层间绝缘膜38未形成接触孔54。无效区222的沟槽部可以是虚设沟槽部30，沟槽部可以与电流感测发射极电极53电连接。另外，在无效区222可以不设置发射区12和插塞区17。
图4F-2是表示图4E的a-a’截面的一例的图。图4F-2的例子与图4F-1的例子的不同点在于，在无效区222未设置蓄积区16。图4F-3是表示图4E的a-a’截面的一例的图。图4F-3的例子与图4F-2的例子的不同点在于，在无效区222未设置基区14。根据图4F-1、图4F-2、图4F-3的例子，能够得到与图4F的例子同样的效果。
图4F-4是表示图4E的a-a’截面的一例的图。在图4F-4的例子中，在无效区222，在半导体基板10的正面21侧设置有分离区93。在图4F-4的X轴方向上，可以在分离区93的感测晶体管非照射区218侧设置有接触孔54和虚设沟槽部30a。在接触孔54露出的分离区93的表面层设置有插塞区17。应予说明，也可以不设置无效区222的接触孔54和插塞区17。
另外，在图4F-4的X轴方向上，在分离区93的感测晶体管照射区220侧也可以设置接触孔54和虚设沟槽部30b。在虚设沟槽部30a与虚设沟槽部30b之间可以不设置沟槽部。
分离区93为P型。分离区93的掺杂浓度可以与接触区15的掺杂浓度相同，也可以与插塞区17的掺杂浓度相同，还可以与阱区11的掺杂浓度相同。另外，分离区93可以与阱区11a电连接。分离区93的下表面可以比沟槽部的下端浅，也可以与沟槽部的下端相同，还可以比沟槽部的下端深，另外，也可以是与阱区11的下表面相同的深度方向位置。在图4F-4的例子中，能够得到与图4F的例子相同的效果。
图4G是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。图4G所示的感测晶体管非照射区218和感测晶体管照射区220的配置与图4E的例子相同。在图4G中，钝化层230的开口部232的端部配置为在X轴方向上与设置于感测晶体管照射区220的外周的发射极非配置区214的端部重叠。另外，钝化层230的开口部232的端部配置为在Y轴方向上与设置于感测晶体管照射区220的外周的发射极非配置区214的端部重叠。进而，开口部232的端部被配置为与无效区222和感测晶体管照射区220之间的边界重叠。
图4H是表示图4G的a-a’截面的图。如图4H所示，钝化层230的开口部232的端部和感测晶体管照射区220的端部处于相同的位置(在图4H中为X轴方向位置)。即，钝化层230的开口部232和抗蚀剂掩模的开口部配置为在俯视时重叠。
在此，在抗蚀剂掩模的开口部的位置相对于钝化层230的开口部232向X轴方向负侧偏离的情况下，通过抗蚀剂掩模的开口部照射的氦或质子的一部分通过钝化层230。与通过了开口部232的情况相比，通过了钝化层230的氦或质子的射程降低，因此在钝化层230的下方，在与开口部232的下方相比更靠近半导体基板10的正面21的位置形成寿命控制区85。在图4G中，钝化层230的下方是无效区222，因此如上所述，即使形成寿命控制区85，也不会造成阈值电压的变化。
或者，钝化层230的开口部232也可以配置为覆盖整个感测晶体管照射区220。在这种情况下，除了感测晶体管照射区220之外，无效区222的一部分也位于开口部232的下方。如上所述，即使在无效区222中形成寿命控制区85，也不会造成阈值电压的变化。
在本例中，示出了在无效区222未设置发射区12，沟槽部与电流感测发射极电极53电连接的例子，但在图4F-1～图4F-4所示的例子中也能够得到相同的效果。
图5A是用于说明感测晶体管非照射区218和感测晶体管照射区220的配置的一例的图。在本例中，在感测晶体管非照射区218与感测晶体管照射区220之间设置有无效区222。在感测晶体管非照射区218和感测晶体管照射区220的最外周具备各自的发射极非配置区214。
图5A的例子与图4A的例子的不同点在于，感测晶体管非照射区218和感测晶体管照射区220隔着无效区222而分别设置。
钝化层230的开口部232的端部在俯视时沿着感测晶体管照射区220的发射极非配置区214的端部配置。钝化层230的开口部232可以配置成覆盖整个感测晶体管照射区220。
图5B是表示图5A的c-c’截面的图。如图5B所示，在感测晶体管非照射区218的外周设置阱区11c，在感测晶体管照射区220的外周设置阱区11d。在相邻的阱区11c与阱区11d之间设置阱区11b。阱区11b、阱区11c和阱区11d被漂移区18分离。
应予说明，钝化层230的开口部232的端部和感测晶体管照射区220的端部处于相同的位置(图5B中的X轴方向位置)。即，钝化层230的开口部232和照射时使用的抗蚀剂掩模的开口部配置为在俯视时重叠。
设置于感测晶体管非照射区218的外周的阱区11c具备虚设沟槽部30a。
在设置于感测晶体管非照射区218的外周的阱区11c的上表面设置有层间绝缘膜38。可以在层间绝缘膜38设置有接触孔54，在开设有接触孔54的阱区11c的表面层设置有插塞区17。阱区11c可以在感测晶体管非照射区218侧具备接触孔54，在阱区11b侧具备虚设沟槽部30a。
在设置于感测晶体管照射区220的外周的阱区11d具备虚设沟槽部30b。在设置于感测晶体管照射区220的外周的阱区11d的上表面设置有层间绝缘膜38。可以在层间绝缘膜38设置有接触孔54，在开设有接触孔54的阱区11d的表面层设置有插塞区17。阱区11d可以在感测晶体管照射区220侧具备接触孔54，在阱区11b侧具备虚设沟槽部30b。
在无效区222设置有阱区11b、阱区11c和阱区11d。另外，在无效区222具备将阱区11b、11c、11d分离的漂移区18。
图5C是表示图5A的d-d’截面的图。d-d’截面是通过感测晶体管非照射区218的栅极沟槽部40的Y轴方向截面，表示感测晶体管非照射区218的Y轴方向负侧、即边缘终端区190侧的端部附近。
本例的感测晶体管非照射区218被阱区11c包围。感测晶体管非照射区218以及阱区11c被在正面21露出的漂移区18分离。阱区11c的下端(Z轴方向负侧的端部)位于比栅极沟槽部40的下端靠下方(Z轴方向负侧)的位置。
虽然在图5C中未示出，但在虚设沟槽部30处也是同样的截面形状。另外，感测晶体管照射区220也具有同样的横截面。与图5C的不同之处在于，感测晶体管照射区220的栅极沟槽部40和虚设沟槽部30被阱区11d包围，并在栅极沟槽部40和虚设沟槽部30的下部设置寿命控制区85。
应予说明，图5C的栅极沟槽部40和虚设沟槽部30示出了条纹状，但也可以设为格子状。另外，也可以是条纹状和格子状的组合，能够适当变更。在本例中也能够得到与图4E同样的效果。
图6A是将电流感测部210的附近放大而得的俯视图。本例的电流感测部210被排列有虚设沟槽部30c的区域和排列有虚设沟槽部30d的区域包围。在排列有虚设沟槽部30c的区域与排列有虚设沟槽部30d的区域之间，形成有漂移区18露出于正面21的区域。虚设沟槽部30c与电流感测发射极电极53等电位地连接，虚设沟槽部30d与发射极电极52等电位地连接。
在本例中，钝化层230的开口部232以与电流感测部210重叠的方式设置。另外，在本例中，与图3A的不同点在于，电流感测部210通过排列有虚设沟槽部30c和虚设沟槽部30d的区域而与有源区160分离。
在图6A中，在钝化层230中对开口部232以外的区域标注斜线的阴影。应予说明，图6A所示的钝化层230的开口部232的端部在俯视时沿着电流感测部210的发射极非配置区214的端部配置。钝化层230的开口部232在俯视时使发射极配置区216和发射极非配置区214露出。
发射极非配置区214被排列有虚设沟槽部30c的区域包围，排列有虚设沟槽部30c的区域隔着漂移区18在正面21露出的区域而被排列有虚设沟槽部30d的区域包围。
电流感测部210具有发射极配置区216和发射极非配置区214。关于发射极配置区216和发射极非配置区214，由于与图3A所示的电流感测部210、发射极配置区216和发射极非配置区214相同，因此省略说明。
发射极非配置区214在俯视时包围发射极配置区216而设置。作为一例，发射极配置区216及发射极非配置区214的俯视时的外形为矩形。发射极非配置区214在俯视时被排列有虚设沟槽部30c的区域和排列有虚设沟槽部30d的区域包围。
在发射极配置区216和发射极非配置区214配置有多个沟槽部和各台面部。在图6A中，用虚线表示一部分沟槽部。各个沟槽部以沿Y轴方向延伸的方式设置。多个沟槽部包含栅极沟槽部40。多个沟槽部还可以包含虚设沟槽部30。栅极沟槽部40和虚设沟槽部30具有与设置于晶体管部70的栅极沟槽部40和虚设沟槽部30同样的结构。
图6A的设置于电流感测部210的栅极沟槽部40和虚设沟槽部30为条纹状。栅极沟槽部40和虚设沟槽部30的端部设置于漂移区18内。
另外，在电流感测部210的外周的漂移区18设置有格子状的虚设沟槽部30c和虚设沟槽部30d。在虚设沟槽部30c与虚设沟槽部30d之间设置有预定的间隔。由此，能够缓和向栅极沟槽部40的端部的电场集中。
图6B是表示图6A的e-e’截面的图。e-e’截面是通过电流感测部210的发射区12的XZ面。本例的电流感测部210具有未设置寿命控制区85的感测晶体管非照射区218和设置有寿命控制区85的感测晶体管照射区220。
另外，在电流感测部210的上方设置有电流感测发射极电极53。电流感测发射极电极53与设置于有源区160的上方的发射极电极52电绝缘。
电流感测部210内的沟槽部、杂质层、电极等可以通过与设置晶体管部70的工艺相同的工艺来设置。在电流感测部210中，寿命控制区85可以通过与在有源区160设置寿命控制区85的工艺相同的工艺来设置。
应予说明，感测晶体管非照射区218和感测晶体管照射区220均是设置有发射区12的区域，包含于发射极配置区216。在图6B的例子中，与图3B的例子同样地，在发射极非配置区214，接触区15与沟槽部邻接而设置。
感测晶体管照射区220与感测晶体管非照射区218的面积比率等于晶体管部70中的边界区75与边界区75以外的区域的面积比率。
这样，在电流感测部210中，通过使设置有寿命控制区85的区域的面积比率与晶体管部70一致，能够使阈值电压一致。此外，栅极发射极比率与图3A～图3C的例子相同，因此省略说明。
在X轴方向上，在电流感测部210的外周的漂移区18，与发射极非配置区214相邻的虚设沟槽部30c和与虚设沟槽部30c隔开预定的间隔的虚设沟槽部30d设置为格子状。
在虚设沟槽部30c的上表面的层间绝缘膜38设置有接触孔57。虚设沟槽部30c与设置于层间绝缘膜38的上表面的电流感测发射极电极53电连接。
另外，在虚设沟槽部30d的上表面的层间绝缘膜38设置有接触孔58。虚设沟槽部30d与设置于层间绝缘膜38的上表面的发射极电极52电连接。
电流感测发射极电极53和发射极电极52被钝化层230覆盖。在钝化层230，在预定的部位设置开口部。电流感测发射极电极53与发射极电极52电绝缘。
应予说明，在接触孔57和接触孔58可以设置由钨等形成的插塞。插塞也可以在半导体基板10侧具有阻挡金属，并以与阻挡金属接触的方式埋入钨。
图6C是表示图6A的f-f’截面的图。f-f’截面是通过电流感测部210的栅极沟槽部40的Y轴方向截面，表示电流感测部210的Y轴方向负侧、即边缘终端区190侧的端部附近。虚设沟槽部30c和虚设沟槽部30d分别具备虚设绝缘膜32和虚设导电部34。接触孔57设置于虚设沟槽部30c的虚设导电部34上。接触孔58设置于虚设沟槽部30d的虚设导电部34上。
本例的电流感测部210被漂移区18和虚设沟槽部30d包围。电流感测部210和虚设沟槽部30c通过在正面21露出的漂移区18而从有源区160分离。
在Y轴方向上，在电流感测部210的外周的漂移区18，以格子状设置有与发射极非配置区214相邻的虚设沟槽部30c和与虚设沟槽部30c隔开预定的间隔的虚设沟槽部30d。
虽然在图6C中未示出，但电流感测部210的栅极沟槽部40的Y轴方向正侧(有源区160侧)的端部可以设置于与栅极流道48重叠的位置。由此，能够容易地将栅极沟槽部40与栅极流道48连接。
这样，通过电流感测部210具有感测晶体管照射区220，能够使阈值电压与晶体管部70一致。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限于上述实施方式所记载的范围。能够对上述实施方式施加各种变更或改良，这对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包含在本发明的技术范围内。
需要注意的是，权利要求书、说明书及附图中所示的装置、***、程序及方法的动作、顺序、步骤和阶段等的各处理的执行顺序只要没有特别明示“早于”、“预先”等，未在后续处理中使用之前的处理结果，便可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (12)

1.一种半导体装置，其特征在于，
具备半导体基板，所述半导体基板具有有源区和外周区，
所述有源区具有晶体管部和二极管部，
所述外周区具有电流感测部，
包含寿命抑制剂的寿命控制区从所述二极管部设置到所述晶体管部的至少一部分，
所述电流感测部具有未设置所述寿命控制区的感测晶体管非照射区和设置有所述寿命控制区的感测晶体管照射区。
2.根据权利要求1所述的半导体装置，其特征在于，
所述感测晶体管照射区与所述感测晶体管非照射区的面积比率等于所述晶体管部中设置有所述寿命控制区的边界区与非边界区的面积比率。
3.根据权利要求1或2所述的半导体装置，其特征在于，还具备：
栅极金属层，其设置于所述半导体基板的正面的上方；
发射极电极，其设置于所述半导体基板的正面的上方；以及
多个沟槽部，其在所述晶体管部、所述二极管部和所述电流感测部中设置于所述半导体基板的正面侧，
所述多个沟槽部包含与所述栅极金属层电连接的栅极沟槽部和与所述发射极电极电连接的虚设沟槽部，
所述电流感测部的每单位长度的所述栅极沟槽部的条数与所述虚设沟槽部的条数的比率与所述晶体管部中的所述比率相等。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述电流感测部具有沿着所述电流感测部的对置的端部的一方延伸的第一区和沿着另一端延伸的第二区，第一区和第二区是所述感测晶体管非照射区和所述感测晶体管照射区中的任意一方。
5.根据权利要求3所述的半导体装置，其特征在于，
所述电流感测部在所述感测晶体管非照射区与所述感测晶体管照射区之间还具有无效区。
6.根据权利要求5所述的半导体装置，其特征在于，
在所述无效区设置有被设定为发射极电位的沟槽部。
7.根据权利要求5或6所述的半导体装置，其特征在于，
在所述无效区中设置于所述半导体基板的正面侧的多个沟槽部之间的台面部的上表面不与所述发射极电极接触。
8.根据权利要求5至7中任一项所述的半导体装置，其特征在于，
所述晶体管部和所述电流感测部具有设置于所述半导体基板的正面的第一导电型的发射区，
在所述无效区未设置所述发射区。
9.根据权利要求5所述的半导体装置，其特征在于，
在所述无效区中设置有第二导电型的分离区。
10.根据权利要求5至9中任一项所述的半导体装置，其特征在于，
所述晶体管部和所述二极管部具有设置于所述半导体基板的正面的第二导电型的基区，
所述无效区具有设置于所述半导体基板的正面的第二导电型的阱区，所述阱区的掺杂浓度高于所述基区的掺杂浓度。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
在所述半导体基板的正面的上方还具备覆盖所述电流感测部的钝化层，
所述钝化层具有位于所述感测晶体管照射区的上方的开口部。
12.根据权利要求11所述的半导体装置，其特征在于，
所述开口部配置为端部与所述感测晶体管照射区的端部重叠或覆盖整个所述感测晶体管照射区。
CN202210306165.6A 2021-05-21 2022-03-25 半导体装置 Pending CN115377098A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021086533A JP2022179212A (ja) 2021-05-21 2021-05-21 半導体装置
JP2021-086533 2021-05-21

Publications (1)

Publication Number Publication Date
CN115377098A true CN115377098A (zh) 2022-11-22

Family

ID=84060702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210306165.6A Pending CN115377098A (zh) 2021-05-21 2022-03-25 半导体装置

Country Status (3)

Country Link
US (1) US20220375933A1 (zh)
JP (1) JP2022179212A (zh)
CN (1) CN115377098A (zh)

Also Published As

Publication number Publication date
US20220375933A1 (en) 2022-11-24
JP2022179212A (ja) 2022-12-02

Similar Documents

Publication Publication Date Title
JP7456520B2 (ja) 半導体装置
CN111146197A (zh) 半导体装置及制造方法
CN110574146A (zh) 半导体装置
JP7497744B2 (ja) 半導体装置
US20220278094A1 (en) Semiconductor device
US11257910B2 (en) Semiconductor device including transistor portion and diode portion
US20230261095A1 (en) Semiconductor device
US20230268342A1 (en) Semiconductor device
US10886389B2 (en) Semiconductor device
CN111247639B (zh) 半导体装置
US20230124922A1 (en) Semiconductor device
US20220149191A1 (en) Semiconductor device
US20220375933A1 (en) Semiconductor device
CN113140616A (zh) 半导体装置
US20220123108A1 (en) Semiconductor device
US20240120412A1 (en) Semiconductor device
JP2024034141A (ja) 半導体装置および半導体装置の製造方法
CN118352354A (zh) 半导体装置
JP2024058718A (ja) 半導体装置および半導体装置の製造方法
CN112823414A (zh) 半导体装置及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination