JP5566310B2

JP5566310B2 - Ｇｐｓジッタ低減装置

Info

Publication number: JP5566310B2
Application number: JP2011015261A
Authority: JP
Inventors: 英雄川島; 聡浩浜岡; 歩太田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-01-27
Filing date: 2011-01-27
Publication date: 2014-08-06
Anticipated expiration: 2031-01-27
Also published as: JP2012154841A

Description

この発明は、ＧＰＳ(Global Positioning System)における固有のジッタを低減するＧＰＳジッタ低減装置に関するものである。

ＧＰＳを利用した通信ネットワークを構築するにあたり、システムクロック同期をＧＰＳで実現する際、例えば図１に示すように、ＧＰＳ１の出力信号１ＰＰＳ（Pulse Per Second）に同期するＰＬＬ（Phase Locked Loop）を構築する。尚、位相比較器２、ループフィルタ３、ＶＣＯ（Voltage Controlled Oscillator）４、１／Ｎ分周器５がＰＬＬに相当する部分である。ここでｆ_ＩＮは１ＰＰＳの入力周波数、ｆ_ＯＵＴはＰＬＬの出力周波数とする。ＧＰＳの高精度な１ＰＰＳを用いることで、ＮＴＰ（Network Time Protocol）で規定される、Ｓｔｒａｔｕｍ２の安定度を実現する高精度なシステムクロック同期をとることが可能となる。例えば、ＧＰＳに同期するＰＬＬ内蔵のＬＳＩ（Large Scale Integration）も存在する（例えば、非特許文献１参照）。

ＧＰＳの出力する１ＰＰＳは、図２に示すように固有の離散的なランダムジッタを含んでおり、ランダムジッタを含んだ状態で１秒周期を実現している。ここで、α_１〜α_５はＧＰＳの出力するランダムジッタ量である。ＧＰＳ受信装置の設置状況や天候条件により、ＧＰＳが出力する１ＰＰＳに含まれるジッタは４００ｎｓ（ｐ−ｐ）を超える場合もある。ＧＰＳが出力する１ＰＰＳに含まれるジッタはランダムに入力され、これを吸収するようなＰＬＬを実現する場合、ループフィルタのカットオフ周波数を低周波数に設計する必要があり、同期引込時間が長くなる。一方、同期引込時間を短くするループフィルタを設計すると、ＧＰＳが出力する１ＰＰＳに含まれるジッタを吸収できず、ＰＬＬが出力するクロックジッタが増加する。

ＧＰＳが出力する１ＰＰＳ固有のランダムジッタを吸収する方法として、例えば平滑化がある（例えば、非特許文献２参照）。この方法は、図１の平滑化ブロック６に相当し、次式（１）によってランダムジッタを吸収する。

生成する平滑化１ＰＰＳと、ＧＰＳが出力する１ＰＰＳとの位相差をカウントし、カウンタ初期値ｍ_０に対して入出力の位相差ｋおよび過去の入出力位相差ｋの平均値を計算し、出力信号の周期ｓを調整する。調整する際に位相差に対してｐ、ｌの重み付けを実施した調整値を用いる（図３参照）。

「AD9548データシートRev 0」、アナログデバイセズ株式会社、2009年4月「A Digital Circuit for Jitter Reduction of ＧＰＳ-disciplined １ＰＰＳ Synchronization Signals」、L. Gasparini、O. Zadedyurina、G. Fontana、D. Macii, A. Boni、Y. Ofek、DIT - Department of Information and Communication Technology、University of Trento、2007年7月

しかしながら、従来の手法では、平滑後１ＰＰＳに対する調整値が、ＧＰＳが出力する１ＰＰＳと出力する同期信号の位相差、すなわちＧＰＳが出力する１ＰＰＳのジッタに依存する。このため、大きなジッタが入力されると、位相差が大きくなり、後段の装置もしくはＰＬＬに出力する信号のジッタが増加し、後段の装置もしくはＰＬＬに影響を与えてしまう。

また、カウンタ初期値ｍ_０を固定しているため、平滑化１ＰＰＳを生成するためのクロック周波数が温度変動により変動すると、カウンタ初期値ｍ_０から生成する信号の実際の周期に直接影響を与えるという問題があった。

この発明は上記のような課題を解決するためになされたもので、後段側の装置を軽量に設計することのできるＧＰＳジッタ低減装置を得ることを目的とする。

この発明に係るＧＰＳジッタ低減装置は、与えられた所定の周波数の信号に基づいてサンプリングクロックを出力するＰＬＬ回路と、ＧＰＳが出力する１ＰＰＳの周期をＰＬＬ回路が出力するサンプリングクロックでカウントする１ＰＰＳ周期カウンタと、１ＰＰＳ周期カウンタのカウント値を移動平均処理する移動平均処理部と、平滑化された１ＰＰＳを生成する出力パルス生成部と、ＧＰＳが出力する１ＰＰＳの立ち上がりエッジと平滑化された１ＰＰＳの立ち上がりエッジの差をカウントし、カウント値を位相差目標値と比較し、この比較結果が、位相差目標値−所定のしきい値より少なければ、出力パルス生成部に供給するカウント値に対して固定値を加算し、比較結果が、位相差目標値＋所定のしきい値より多ければ、出力パルス生成部に供給するカウント値に対して固定値を減算するよう調整を行う位相比較調整処理部とを備え、出力パルス生成部は、移動平均処理部の出力と位相比較調整処理部の調整値に基づいて平滑化した１ＰＰＳを生成するようにしたものである。

この発明のＧＰＳジッタ低減装置は、ＧＰＳが出力する１ＰＰＳと平滑化された１ＰＰＳとの位相差をカウントし、位相差目標値と比較して、固定値にて調整を実施するようにしたので、ＧＰＳが出力する１ＰＰＳのジッタが固定値に低減されるため、後段装置もしくは後段ＰＬＬの軽量化が可能となる。

ＧＰＳ入力の一般的なＰＬＬを示す回路の構成図である。ＧＰＳが出力する１ＰＰＳ波形の説明図である。従来のジッタ低減方法を示す説明図である。この発明の実施の形態１によるＧＰＳジッタ低減装置の原理を示す説明図である。この発明の実施の形態１によるＧＰＳジッタ低減装置の位相調整方法を示す説明図である。この発明の実施の形態１によるＧＰＳジッタ低減装置を示す構成図である。この発明の実施の形態２によるＧＰＳジッタ低減装置を示す構成図である。この発明の実施の形態２によるＧＰＳジッタ低減装置の動作を示す説明図である。

実施の形態１．
図４は、この発明の実施の形態１によるＧＰＳジッタ低減装置の原理を示す説明図である。
図４に示すように、本ジッタ低減装置では、ＧＰＳの出力する１ＰＰＳ周期カウント値ｎに対して移動平均ｒ回を実施し、図５に示すように後段装置もしくは後段ＰＬＬに出力する際に位相差目標値として出力開始時間ｔを固定する。入出力間の位相差目標値をｔとして固定値ｄで調整を実施する。ｎの移動平均値変化量は少なく、位相調整も固定値となるため、後段の装置もしくはＰＬＬへ出力する信号のジッタを最小限に抑えることができる。１ＰＰＳ周期カウント値ｎの移動平均により周波数同期を実現し、固定値ｄの位相調整により位相同期を実現する。本手法は図１の平滑化ブロック６に相当し、次式（２）で示される。

以下、この発明の実施の形態１を図に基づいて説明する。
図６はこの発明におけるＧＰＳジッタ低減方法を、ＦＰＧＡ（Field Programmable Gate Array）などのプログラマブルロジック回路を用いて実施した形態を示すものである。尚、ＦＰＧＡだけでなく、ＣＰＬＤ(Complex Programmable Logic Device)といったプログラマブルロジック回路を用いることも可能である。
本ＧＰＳジッタ低減装置は、ＧＰＳ１１のジッタを含む１ＰＰＳを入力し、平滑化した１ＰＰＳを出力するＦＰＧＡ１００と、発振回路であるＴＣＸＯ（Temperature Compensated Xtal Oscillator）１２を備えている。ＧＰＳ１１は、１ＰＰＳを出力する回路であり、ＴＣＸＯ１２は、所定の周波数の信号を出力する発振回路である。尚、発振回路として、ＯＣＸＯ(Oven Controlled Xtal Oscillator)を用いてもよい。

ＦＰＧＡ１００は、ＰＬＬ回路１０１、１ＰＰＳ周期カウンタ１０２、移動平均処理部１０３、出力パルス生成部１０４、位相比較調整処理部１０５を備えている。ＰＬＬ回路１０１は、ＴＣＸＯ２が出力する所定の周波数の信号に基づいて、サンプリングクロックを出力する回路である。１ＰＰＳ周期カウンタ１０２は、ＧＰＳ１１が出力する１ＰＰＳの周期をＰＬＬ回路１０１が出力するサンプリングクロックでカウントし、カウント値nを出力するカウンタである。移動平均処理部１０３は、１ＰＰＳ周期カウンタ１０２のカウント値ｎを移動平均処理する回路である。出力パルス生成部１０４は、移動平均処理部１０３で移動平均処理された出力信号と位相比較調整処理部１０５から出力された信号とに基づいて平滑化された１ＰＰＳを生成し、後段の装置もしくはＰＬＬ（共に図示は省略している）に出力する回路である。位相比較調整処理部１０５は、ＧＰＳ１１が出力する１ＰＰＳとジッタ低減後の１ＰＰＳとの位相差をカウントし、位相差目標値ｔと比較して、固定値ｄにて調整を実施する回路である。ここで、ｆ_０をＴＣＸＯ出力周波数、ｆ_１はＰＬＬ回路１０１の出力周波数とする。

次にこのように構成されたＧＰＳジッタ低減装置の動作について説明する。
１ＰＰＳ周期カウンタ１０２は、ＧＰＳ１１が出力するランダムジッタを含む１ＰＰＳをＦＰＧＡ１００内部のＰＬＬ回路１０１が生成するサンプリングクロックでサンプリングし、そのカウンタ値nを移動平均処理部１０３に供給する。移動平均処理部１０３は装置規定のジッタを満たす移動平均数ｒだけカウンタ値を保持し、カウンタ値に対して移動平均処理を実施する。移動平均処理されたカウンタ値は出力パルス生成部１０４に供給され、出力パルス生成部１０４は移動平均処理されたカウンタ値と、位相比較調整処理部１０５の調整値である固定カウンタ値ｄを用いて平滑１ＰＰＳを生成する。

位相比較調整処理部１０５は、ＧＰＳ１１が出力するランダムジッタを含む１ＰＰＳの立ち上がりエッジと出力パルス生成部１０４が出力する１ＰＰＳの立ち上がりエッジの差をカウントし、そのカウント値ｋを固定カウンタ値（位相差目標値）ｔと比較する。比較結果が、固定カウンタ値t−しきい値ｔｈｄより少なければ、出力パルス生成部１０４に供給されるカウント値nに対して固定カウンタ値ｄを加算し、比較結果が、固定カウンタ値ｔ＋しきい値ｔｈｄより多ければ、出力パルス生成部１０４に供給されるカウント値ｎに対して固定カウンタ値ｄを減算する。

クロックタイミングについて図４、図５、図６を用いて説明を行う。図４に示すように、本ジッタ低減装置では、ＧＰＳ１１の出力する１ＰＰＳ周期カウント値ｎに対して移動平均ｒ回を実施し、図５に示すように後段装置もしくは後段ＰＬＬに出力する際に出力開始時間t（位相差目標値）を固定する。ここで、ｋを１ＰＰＳとジッタ低減後の１ＰＰＳ位相差カウント値、ｎを本手法の１ＰＰＳ周期カウント値、ｑを本手法のジッタ低減後１ＰＰＳ周期カウント値、ｒを本手法の移動平均数、ｔｈｄを位相調整実施時しきい値とする。入出力間の位相差目標値をｔとして固定値ｄで調整を実施する。ｎの移動平均値変化量は少なく、位相調整も固定値となるため、後段の装置もしくはＰＬＬへ出力する信号のジッタを最小限に抑えることが可能となる。１ＰＰＳ周期カウント値ｎの移動平均により周波数同期を実現し、固定値ｄの位相調整により位相同期を実現する。なお、本手法は上述した式（２）で示される。

以上のように、実施の形態１のＧＰＳジッタ低減装置によれば、与えられた所定の周波数の信号に基づいてサンプリングクロックを出力するＰＬＬ回路と、ＧＰＳが出力する１ＰＰＳの周期をＰＬＬ回路が出力するサンプリングクロックでカウントする１ＰＰＳ周期カウンタと、１ＰＰＳ周期カウンタのカウント値を移動平均処理する移動平均処理部と、平滑化された１ＰＰＳを生成する出力パルス生成部と、ＧＰＳが出力する１ＰＰＳと平滑化された１ＰＰＳとの位相差をカウントし、位相差目標値と比較して、固定値にて調整を実施する位相比較調整処理部とを備え、出力パルス生成部は、移動平均処理部の出力と位相比較調整処理部の調整値に基づいて平滑化した１ＰＰＳを生成するようにしたので、ＧＰＳが出力する１ＰＰＳのジッタが固定値に低減されるため、後段装置もしくは後段ＰＬＬの軽量化が可能である。また、ＦＰＧＡやＣＰＬＤといったプログラマブルロジック回路と、ＴＣＸＯやＯＣＸＯといった発振回路のみで実現できるため、実現が容易でかつコストを削減することが可能である。

また、実施の形態１のＧＰＳジッタ低減装置によれば、位相比較調整処理部は、ＧＰＳが出力する１ＰＰＳの立ち上がりエッジと平滑化された１ＰＰＳの立ち上がりエッジの差をカウントし、そのカウント値を位相差目標値と比較し、比較結果が、位相差目標値−所定のしきい値より少なければ、出力パルス生成部に供給するカウント値に対して固定値を加算し、比較結果が、位相差目標値＋所定のしきい値より多ければ、出力パルス生成部に供給するカウント値に対して固定値を減算するよう調整を行うようにしたので、簡単な構成でＧＰＳが出力する１ＰＰＳのジッタが固定値に低減することができる。

実施の形態２．
ＧＰＳの出力する１ＰＰＳが停止している間に各デバイス温度変動が発生すると、保持している移動平均値と実際の出力する信号周期が変化する。そこで、実施の形態２では、１ＰＰＳ周期カウント値ｎの移動平均を一度計算した後に出力することと、周期カウンタ全体の移動平均を実施し、さらに温度変動によるサンプリングクロック周波数変動を含んで移動平均することで、デバイス温度変動耐力を向上させるようにしたものである。

以下、この発明の実施の形態２を図に基づいて説明する。図７はこの発明におけるＧＰＳジッタ低減装置を、ＦＰＧＡ１００ａなどのプログラマブルロジック回路を用いて実施した形態を示すものである。本ＧＰＳジッタ低減装置は、実施の形態１の構成に加え、平滑化された１ＰＰＳの出力タイミングを決定する移動平均格納カウンタ１０６を備えている。また、出力パルス生成部１０４ａは、実施の形態１の構成に加え、移動平均格納カウンタ１０６の値に基づいて出力タイミングを決定するよう構成されている。これ以外の構成は図６に示した実施の形態１と同様であるため、対応する部分に同一符号を付してここでの説明は省略する。

移動平均格納カウンタ１０６は、ＧＰＳ１１が出力するランダムジッタを含む１ＰＰＳの立ち上がりエッジで０からカウントアップし、カウント値ｒを保持する。出力パルス生成部１０４ａは移動平均格納カウンタ１０６がカウント値ｒとなった後、つまり、移動平均を実施するデータが全て格納された後に、ＧＰＳ１１が出力するランダムジッタを含む１ＰＰＳの立ち上がりエッジから固定値カウンタ値（位相差目標値）ｔ後に平滑１ＰＰＳを出力する。図８は、このタイミングを示す説明図である。

実施の形態２では、移動平均数分データを格納した後に平滑化１ＰＰＳを復帰することで、ＧＰＳ１１が出力する１ＰＰＳが停止している間のサンプリングクロック温度変動を解消する。また、ＧＰＳ１１が出力する１ＰＰＳの周期カウント値自体を移動平均することで、サンプリングクロック温度変動耐力を向上する。

以上のように、実施の形態２のＧＰＳジッタ低減装置によれば、１ＰＰＳの立ち上がりエッジからカウントを行い、移動平均値を保持する移動平均格納カウンタを備え、出力パルス生成部は、移動平均格納カウンタに、移動平均を実施するデータが全て格納された後に、平滑化した１ＰＰＳの生成を行うようにしたので、移動平均数分データを格納した後に平滑化１ＰＰＳを復帰することで、ＧＰＳが出力する１ＰＰＳが停止している間のサンプリングクロック温度変動を解消することができる。また、ＧＰＳが出力する１ＰＰＳの周期カウント値自体を移動平均することで、サンプリングクロック温度変動耐力を向上させることができる。

尚、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１１ＧＰＳ、１２ＴＣＸＯ、１００，１００ａＦＰＧＡ、１０１ＰＬＬ回路、１０２１ＰＰＳ周期カウンタ、１０３移動平均処理部、１０４，１０４ａ出力パルス生成部、１０５位相比較調整処理部、１０６移動平均格納カウンタ。

Claims

与えられた所定の周波数の信号に基づいてサンプリングクロックを出力するＰＬＬ回路と、
ＧＰＳが出力する１ＰＰＳの周期を前記ＰＬＬ回路が出力するサンプリングクロックでカウントする１ＰＰＳ周期カウンタと、
前記１ＰＰＳ周期カウンタのカウント値を移動平均処理する移動平均処理部と、
平滑化された１ＰＰＳを生成する出力パルス生成部と、
前記ＧＰＳが出力する１ＰＰＳの立ち上がりエッジと平滑化された１ＰＰＳの立ち上がりエッジの差をカウントし、当該カウント値を位相差目標値と比較し、この比較結果が、位相差目標値−所定のしきい値より少なければ、前記出力パルス生成部に供給するカウント値に対して固定値を加算し、比較結果が、位相差目標値＋所定のしきい値より多ければ、前記出力パルス生成部に供給するカウント値に対して固定値を減算するよう調整を行う位相比較調整処理部とを備え、
前記出力パルス生成部は、前記移動平均処理部の出力と前記位相比較調整処理部の調整値に基づいて平滑化した１ＰＰＳを生成することを特徴とするＧＰＳジッタ低減装置。
１ＰＰＳの立ち上がりエッジからカウントを行い、移動平均値を保持する移動平均格納カウンタを備え、前記出力パルス生成部は、前記移動平均格納カウンタに、移動平均を実施するデータが全て格納された後に、前記平滑化した１ＰＰＳの生成を行うことを特徴とする請求項１記載のＧＰＳジッタ低減装置。