JP6649845B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばアクティブクランプ回路を搭載する半導体装置に関する。
負荷回路への電流の供給と遮断とを切り替えるハイサイドスイッチ又はロウサイドスイッチを含み、当該ハイサイドスイッチ又はロウサイドスイッチのオンオフの切り替えを諸条件に応じて切り替えるＩＰＤ（Intelligent Power Device）と呼ばれる半導体装置が利用されている。このＩＰＤが制御する負荷回路にソレノイド等の誘導性負荷が含まれる場合、ＩＰＤにより負荷回路に供給される電流を遮断した場合にＩＰＤと負荷回路を接続するノードに発生する出力電圧が電源電圧よりも高くなることがある。ＩＰＤでは、このような出力電圧の上昇により、ＩＰＤの破壊を防ぐために、出力電圧の上昇を一定の電圧に制限するダイナミッククランプ回路が設けられる。このようなダイナミッククランプ回路を含む半導体装置の一例が特許文献１に開示されている。
特許文献１に記載の半導体装置は、制御入力端子にバッファが接続され、バッファの出力が抵抗を介してｎチャネルパワーＭＯＳトランジスタのゲートに入力されている。また、特許文献１に記載の半導体装置では、負荷素子がｎチャネルパワーＭＯＳトランジスタのドレイン電極に接続されている。ここで、特許文献１に記載の半導体装置は、複数の定電圧ダイオードが直列接続され、その最終のダイオードのカソード端をｎチャネルパワーＭＯＳトランジスタ４２のドレイン電極に接続し、直列接続された複数の定電圧ダイオードの先端のダイオードのアノード端は、一般のダイオードのアノード端に接続され、一般のダイオードのカソード端は抵抗の一端とｎチャネルパワーＭＯＳトランジスタのゲート電極に接続されている。
特開２０００−２００９０２号公報
しかし、特許文献１に記載の半導体装置では、クランプ電圧がｎチャネルパワーＭＯＳトランジスタのゲートとドレインとの間に接続されたダイオードにより設定される。そのため、特許文献１に記載の半導体装置では、電源電圧の増減によらずクランプ電圧が一定となり、半導体装置の接合温度を十分に低くできない問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、出力トランジスタのオンオフ状態を制御する駆動回路と、出力電圧がクランプ電圧に達したことに応じて前記出力トランジスタの導通状態を制御する過電圧保護回路と、を有し、当該過電圧保護回路は電源電圧の大きさに比例して変化するようにクランプ電圧を設定する回路構成を有する。
前記一実施の形態によれば、電源電圧の大きさによらず、接合温度を十分に抑制できる半導体装置を供給することができる。
実施の形態１にかかる半導体装置のブロック図である。 半導体チップの過渡熱特性を示すグラフである。 実施の形態１にかかる半導体装置において設定されるクランプ電圧を説明するグラフである。 実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。 比較例にかかる半導体装置のブロック図である。 比較例にかかる半導体装置の動作を説明するタイミングチャートである。 クランプ時間中の接合温度の違いを実施の形態１にかかる半導体装置と比較例にかかる半導体装置で比較したグラフである。 ロードダンプ発生時の電源端子の電圧の変化を説明するグラフである。 実施の形態１にかかる半導体装置の過電圧保護回路の変形例を説明する回路図である。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態５にかかる半導体装置のブロック図である。 実施の形態５にかかる半導体装置におけるレジスタへの微調整値の設定手順を説明するタイミングチャートである。 実施の形態５にかかる半導体装置において設定されるクランプ電圧を説明するグラフである。 実施の形態６にかかる半導体装置のブロック図である。 実施の形態７にかかる半導体装置のブロック図である。 実施の形態８にかかる半導体装置のブロック図である。 実施の形態９にかかる半導体装置の適用例を説明するブロック図である。 実施の形態９にかかる半導体装置のブロック図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
図１に実施の形態１にかかる半導体装置１のブロック図を示す。実施の形態１にかかる半導体装置１は、負荷回路ＲＬに接地電圧ＶＳＳを供給するか否かを切り替えるロウサイドスイッチである。また、実施の形態１にかかる半導体装置１が制御対象とする負荷回路ＲＬは、誘導性負荷を含み、接地電圧を供給した状態から接地電圧の供給を遮断した状態に切り替えたときに逆起電力を生じ、当該逆起電力に起因して出力電圧Ｖｏｕｔが電源電圧以上に上昇する。
図１に示すように、実施の形態１にかかる半導体装置１は、駆動回路１０、放電回路１１、電流制限抵抗Ｒｓ、過電圧保護回路１２、出力トランジスタ１３を有する。実施の形態１にかかる半導体装置１は、駆動回路１０、放電回路１１、過電圧保護回路１２と同じ半導体基板上に出力トランジスタ１３が形成される例である。また、実施の形態１にかかる半導体装置１は、入力端子ＴＭ１、出力端子ＴＭ２、第１の電源端子（例えば、電源端子ＴＭ３）、第２の電源端子（例えば、接地端子ＴＭ４）を有する。実施の形態１にかかる半導体装置１では、出力端子ＴＭ２は、過電圧保護回路１２が出力電圧を検出する出力電圧検出端子としても利用される。
駆動回路１０は、出力トランジスタを制御する駆動信号を出力する。この駆動信号は、図示を省略したＭＣＵ（Micro Controller Unit）等の演算回路から出力される駆動制御信号Ｓｄに基づき生成される。図１に示す例では、駆動回路１０は、入力端子ＴＭ１を介して駆動制御信号Ｓｄが入力される。駆動信号は、駆動制御信号Ｓｄがハイレベルならハイレベルとなり、駆動制御信号Ｓｄがロウレベルならロウレベルとなる。図１に示す例では、駆動回路１０は、ゲート配線Ｗｇに設けられる電流制限抵抗Ｒｓを介して出力トランジスタ１３に駆動信号を与える。
放電回路１１は、ゲート配線Ｗｇと出力トランジスタ１３のソースとの間に接続される。より具体的には、放電回路１１は、ドレインがゲート配線Ｗｇのうち電流制限抵抗Ｒｓと駆動回路１０との間の配線に接続され、ソースが接地配線に接続され、ゲートに駆動回路１０が出力する制御信号が与えられるＮＭＯＳトランジスタを有する。そして、放電回路１１は、駆動回路１０が出力トランジスタ１３をオフする際に導通した状態に制御される。
出力トランジスタ１３は、負荷回路ＲＬの他端と接地端子ＴＭ４との間に接続される。図１に示す例では、出力トランジスタ１３が半導体装置１に内蔵されるため、負荷回路ＲＬは、出力端子ＴＭ２を介して出力トランジスタ１３と接続される。出力トランジスタ１３のゲートにはゲート配線Ｗｇが接続される。実施の形態１にかかる半導体装置１では、出力トランジスタ１３としてソースが接地端子ＴＭ４に接続され、ドレインが出力端子ＴＭ２に接続されるＮＭＯＳトランジスタを用いる。
過電圧保護回路１２は、接地端子ＴＭ４と出力端子ＴＭ２との間の電圧差に基づき出力トランジスタ１３を制御する。より具体的には、過電圧保護回路１２は、出力トランジスタ１３が遮断状態に制御されている状態で、接地端子ＴＭ４と出力端子ＴＭ２との間の電圧差が、第１の電源（例えば、電源電圧ＶＤＤ）と第２の電源（例えば接地電圧ＶＳＳ）の電圧差（例えば、電源電圧ＶＤＤ）に比例するように設定されるクランプ電圧Ｖｃｌｍｐに達したことに応じて出力トランジスタ１３を導通した状態に制御する。クランプ電圧Ｖｃｌｍｐは、接地端子ＴＭ４と出力端子ＴＭ２との電圧差が電源電圧ＶＤＤの略２倍にとなったときの電圧が設定される。実施の形態１にかかる半導体装置１では、このクランプ電圧Ｖｃｌｍｐは、電源電圧ＶＤＤの略２倍に設定する。
過電圧保護回路１２は、第１の電流源、第２の電流源、及び、過電圧保護トランジスタ２５を有する。実施の形態１にかかる半導体装置１では、過電圧保護トランジスタ２５としてＰＭＯＳトランジスタを用いる。第１の電流源は、電源電圧ＶＤＤに比例した大きさの基準電流Ｉｒｅｆを生成する。第２の電流源は、接地端子ＴＭ４と出力端子ＴＭ２との間の電圧差（例えば、出力電圧Ｖｏｕｔ）に基づき比較電流Ｉｃｏｍｐを生成する。過電圧保護トランジスタ２５は、ゲート配線Ｗｇに基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとの電流差に応じた大きさの過電圧保護電流を与える。ここで、基準電流Ｉｒｅｆは、出力電圧Ｖｏｕｔが電源電圧ＶＤＤと同じ電圧である状態で比較電流Ｉｃｏｍｐの略２倍となるように設定される。
第１の電流源は、第１のトランジスタ（例えば、ＰＭＯＳトランジスタ２１）、第２のトランジスタ（例えばＰＭＯＳトランジスタ２２）、基準電流設定抵抗Ｒｒｅｆを有する。基準電流設定抵抗Ｒｒｅｆは、一端が接地端子ＴＭ４に接続される。ＰＭＯＳトランジスタ２１は、ドレインが基準電流設定抵抗Ｒｒｅｆの他端に接続され、ソースが電源端子ＴＭ３に接続され、ゲートとドレインが接続される。ＰＭＯＳトランジスタ２２は、ソースが電源端子ＴＭ３に接続され、ドレインが過電圧保護トランジスタ２５のゲートに接続され、ゲートがＰＭＯＳトランジスタ２１のゲートと共通接続される。
ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２はカレントミラー回路を構成する。そして、電源電圧ＶＤＤからＰＭＯＳトランジスタ２１の閾値電圧Ｖｔｈを引いた値を基準電流設定抵抗Ｒｒｅｆで割ることで算出される値の電流がＰＭＯＳトランジスタ２１に流れ、ＰＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２１に流れる電流をミラーして基準電流Ｉｒｅｆとして出力する。つまり、基準電流Ｉｒｅｆは、（ＶＤＤ−Ｖｔｈ）／Ｒｒｅｆとなる大きさを有する。
第２の電流源は、第３のトランジスタ（例えば、ＮＭＯＳトランジスタ２３）、第４のトランジスタ（例えば、ＮＭＯＳトランジスタ２４）、比較電流設定抵抗Ｒｄｅｔを有する。比較電流設定抵抗Ｒｄｅｔは、一端が出力端子ＴＭ２に接続される。ＮＭＯＳトランジスタ２３は、ドレインが比較電流設定抵抗Ｒｄｅｔの他端に接続され、ソースが接地端子ＴＭ４に接続され、ゲートとドレインが接続される。ＮＭＯＳトランジスタ２４は、ソースが接地端子ＴＭ４に接続され、ドレインが過電圧保護トランジスタ２５のゲートに接続され、ゲートがＮＭＯＳトランジスタ２３のゲートと共通接続される。
ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４はカレントミラー回路を構成する。そして、出力電圧ＶｏｕｔからＮＭＯＳトランジスタ２３の閾値電圧Ｖｔｈを引いた値を比較電流設定抵抗Ｒｄｅｔで割ることで算出される値の電流がＮＭＯＳトランジスタ２３に流れ、ＮＭＯＳトランジスタ２４はＮＭＯＳトランジスタ２３に流れる電流をミラーして比較電流Ｉｃｏｍｐとして出力する。つまり、比較電流Ｉｃｏｍｐは、（Ｖｏｕｔ−Ｖｔｈ）／Ｒｄｅｔとなる大きさを有する。
ここで、過電圧保護回路１２では、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４により電流コンパレータを構成する。そして、電流コンパレータを構成する２つのトランジスタには、キルヒホッフの法則により同じ電流が流れる。したがって、基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐの大きさが異なる場合は、電流コンパレータを構成する２つのトランジスタに同じ電流が流れる動作点へと過電圧保護トランジスタ２５のゲートの電圧が変化する。すなわち、電流コンパレータの出力ノードとなる過電圧保護トランジスタ２５のゲートは、両者の電流の比較結果により変化する。
過電圧保護トランジスタ２５は、電流コンパレータによる電流比較結果に応じてドレイン・ソース間のインピーダンスが制御される。より具体的には、過電圧保護トランジスタ２５のゲートの電圧が高い場合には、過電圧保護トランジスタ２５はゲート・ソース間電圧が小さくなりドレイン・ソース間のインピーダンスは大きくなる。逆に、過電圧保護トランジスタ２５のゲートの電圧が低い合には、過電圧保護トランジスタ２５はゲート・ソース間電圧が大きくなりドレイン・ソース間のインピーダンスは小さくなる。
過電圧保護トランジスタ２５は出力トランジスタ１３のゲート電圧を制御する。過電圧保護トランジスタ２５のドレイン・ソース間のインピーダンスが高くなると、放電回路１１によるゲート放電作用により、出力トランジスタ１３のゲート・ソース間電圧は小さくなる。逆に、過電圧保護トランジスタ２５のドレイン・ソース間のインピーダンスが低くなると、過電圧保護トランジスタ２５から出力トランジスタ１３のゲート・ソース間容量に対する充電電流が放電回路１１のゲート放電作用に打ち勝ち、出力トランジスタ１３のゲート・ソース間電圧は大きくなる。
以上で説明した動作により、過電圧保護回路１２は全体として出力電圧Ｖｏｕｔに対してフィードバック制御を行う。すなわち、基準電流Ｉｒｅｆが比較電流Ｉｃｏｍｐよりも大きく場合は、出力トランジスタ１３のゲート・ソース間電圧は小さくなり、出力トランジスタ１３のドレイン・ソース間電圧は高くなる（すなわち、出力電圧Ｖｏｕｔが大きくなる）。基準電流Ｉｒｅｆが比較電流Ｉｃｏｍｐよりも小さくなる場合は、出力トランジスタ１３のゲート・ソース間電圧は大きくなり、出力トランジスタ１３のドレイン・ソース間電圧は小さくなる（すなわち、出力電圧Ｖｏｕｔが小さくなる）。そして、基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとが同じになる動作点で出力電圧Ｖｏｕｔがクランプされる。このようにクランプされたときの出力電圧がクランプ電圧Ｖｃｌｍｐである。
続いて、実施の形態１にかかる半導体装置１におけるクランプ電圧Ｖｃｌｍｐについて説明する。実施の形態１にかかる半導体装置１では、出力電圧Ｖｏｕｔが負荷回路ＲＬの逆起電力に起因して上昇したときの、半導体チップの接合温度Ｔｊが最小となるようにクランプ電圧Ｖｃｌｍｐを設定する。この接合温度Ｔｊが最小となるクランプ電圧Ｖｃｌｍｐは以下の計算により算出することができる。
過電圧保護回路１２によるクランプ時間ｔｃｌｍｐは、（１）式により求めることができる。
Figure 0006649845
 この（１）式において、Ｖｃｌｍｐはクランプ電圧、ＶＤＤは電源電圧、Ｌは負荷回路ＲＬ中の誘導性負荷のインダクタンス値、Ｉｐｅａｋはクランプ動作の初期に出力トランジスタ１３に流れる電流の電流値である。なお、以下の式においても数式中の各文字は同じ意味で用いる。
また、クランプ期間中に出力トランジスタ１３で消費されるエネルギーＥは、（２）式により求めることができる。
Figure 0006649845
過電圧保護回路１２によるダイナミッククランプ動作では、クランプ時間は、接合部で発生した熱がチップ内を伝搬する時間となる。そこで、図２に半導体チップの過渡熱抵抗特性のグラフを示す。図２に示すように、チップ内を熱伝導するパルス幅（＝時間）が同じであれば過渡熱抵抗はチップ面積に比例して小さくなる。チップ内を熱伝導する時間領域の過渡熱抵抗Ｚｔｈの特性式は（３）式で表すことができる。
Figure 0006649845
 ここで、（３）式において、αは比例係数、Ｓは出力トランジスタの発熱面積である。
そして、半導体チップの温度上昇ΔＴは過渡熱抵抗と消費電力の積により算出することができる。そこで、温度上昇ΔＴを算出する式を（４）式に示す。
Figure 0006649845
 そして、（４）式より、半導体チップの温度上昇ΔＴは、（５）式の関係を有することが分かる。
Figure 0006649845
この（５）式に基づき得られるクランプ電圧Ｖｃｌｍｐと温度上昇ΔＴとの関係を示すグラフを図３に示す。図３に示すように、半導体装置１では、温度上昇ΔＴが最小となるクランプ電圧Ｖｃｌｍｐが存在することが分かる。そこで、温度上昇ΔＴをクランプ電圧Ｖｃｌｍｐで微分して恒等的にゼロとし、クランプ電圧Ｖｃｌｍｐについて整理すると発熱が最小となるクランプ電圧Ｖｃｌｍｐが（６）式により得られる。
Figure 0006649845
 この（６）式より、発熱が最小となるクランプ電圧Ｖｃｌｍｐは、電源電圧ＶＤＤの２倍となることが分かる。このようなことから、実施の形態１にかかる半導体装置１では、基準電流設定抵抗Ｒｒｅｆの抵抗値と比較電流設定抵抗Ｒｄｅｔの抵抗値との比を１：２に設定する。これにより、出力電圧Ｖｏｕｔが電源電圧ＶＤＤと等しいときの基準電流Ｉｒｅｆの大きさは、比較電流Ｉｃｏｍｐの２倍となる。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、図４に実施の形態１にかかる半導体装置１の動作を説明するタイミングチャートを示す。図４に示すように、タイミングＴ１において、出力トランジスタ１３のゲート電圧Ｖｇが立ち上げられると、半導体装置１は出力トランジスタ１３をオンさせる。これにより、出力電圧Ｖｏｕｔが低下する。
そして、タイミングＴ２において、出力トランジスタ１３のゲート電圧Ｖｇが立ち下げられると、半導体装置１は出力トランジスタ１３をオフさせる。これにより、負荷回路ＲＬに供給されていた接地電圧が遮断されるため、負荷回路ＲＬの誘導性負荷に起因して出力電圧Ｖｏｕｔが上昇する。このとき、半導体装置１では、過電圧保護回路１２により出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐにクランプされる。過電圧保護回路１２により出力電圧Ｖｏｕｔがクランプされるクランプ時間では、出力トランジスタ１３に流れる出力電流Ｉｏｕｔは徐々に低下する。
また、クランプ時間中の半導体チップの接合温度は、出力トランジスタ１３がオン状態となる期間よりも上昇する。これは、タイミングＴ２以降は、出力トランジスタ１３がタイミングＴ２以前よりも高いインピーダンスの状態となるためである。半導体装置１では、クランプ時間中は、過電圧保護回路１２により、出力トランジスタ１３がフィードバック制御された状態なり、出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐを超えない程度に出力トランジスタ１３のオン状態が制御される。
そして、タイミングＴ２からクランプ時間が経過したタイミングＴ３では、出力電圧Ｖｏｕｔが電源電圧ＶＤＤとなる。
ここで、実施の形態１にかかる半導体装置１のクランプ動作をより詳細に説明するために比較例にかかる半導体装置１００の動作を説明する。そこで、図５に比較例にかかる半導体装置のブロック図を示す。図５に示すように、比較例にかかる半導体装置１００は、過電圧保護回路１２に代えて、特許文献１に開示されたツェナーダイオードＺＤ１０と逆流防止ダイオードＤ１０とを用いたダイナミッククランプ回路１２０を有する。なお、図５に示した比較例にかかる半導体装置１００は、特許文献１の図７に示された回路に基づき発明者が考えたものである。
比較例にかかる半導体装置１００では、クランプ電圧Ｖｃｌｍｐは、ツェナーダイオードＺＤ１０のツェナー電圧をＶｚｄ、ダイオードＤ１０の順方向電圧をＶｄｉ、出力トランジスタ１３の閾値電圧をＶｔｈ（１３）とした場合、Ｖｃｌｍｐ＝Ｖｚｄ＋Ｖｄｉ＋Ｖｔｈ（１３）となる。つまり、比較例にかかる半導体装置１００では、クランプ電圧Ｖｃｌｍｐは、電源電圧ＶＤＤとは独立して設定されるものであり、電源電圧ＶＤＤによらず一定の値となる。
ここで、ダイオードＤ１０の順方向電圧Ｖｄｉ及び出力トランジスタ１３の閾値電圧Ｖｔｈ（１３）がツェナーダイオードＺＤ１０のツェナー電圧Ｖｚｄよりも十分に小さいと仮定した場合、半導体装置１００のクランプ電圧Ｖｃｌｍｐは、ツェナー電圧Ｖｚｄと考えることができる。そこで、以下の説明では、半導体装置１００のクランプ電圧Ｖｃｌｍｐをツェナー電圧Ｖｚｄとして説明する。なお、後述するクランプ電圧Ｖｃｌｍｐの変動に関しては、その変動量に、出力トランジスタ１３の閾値電圧Ｖｔｈ（１３）の変動成分、ダイオードＤ１０の順方向電圧Ｖｄｉの変動成分、及び、ツェナーダイオードＺＤ１０のツェナー電圧Ｖｚｄの変動成分が含まれる。
この比較例にかかる半導体装置１００の動作を説明するタイミングチャートを図６に示す。図６に示すタイミングチャートは、半導体装置１００に図４に示した半導体装置１の動作と同じ動作を行わせたときのものである。
図６に示すように、比較例にかかる半導体装置１００においてもタイミングＴ２以降に出力電圧Ｖｏｕｔに対するクランプ動作が行われ、出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐとなる。しかしながら、比較例にかかる半導体装置１００では、出力トランジスタ１３の閾値電圧Ｖｔｈ（１３）が発熱に起因して低下するため、クランプ時間中にクランプ電圧Ｖｃｌｍｐが低下する。なお、ここでのクランプ電圧の変動は、発熱体である出力トランジスタの閾値電圧Ｖｔｈ（１３）の変動成分が主成分となるが、ダイオードＤ１０の順方向電圧Ｖｄｉ、及び、ツェナーダイオードＺＤ１０のツェナー電圧Ｖｚｄに関しても出力トランジスタ１３の発熱に起因する変動が生じる。このように、比較例にかかる半導体装置１００では、クランプ電圧Ｖｃｌｍｐが変化してしまうため、クランプ動作中の消費エネルギーの増加及びクランプ時間の延長が発生し、温度上昇ΔＴが大きくなる。
そこで、図７にクランプ時間中の接合温度の違いを実施の形態１にかかる半導体装置と比較例にかかる半導体装置で比較したグラフを示す。図７に示した例では、電源電圧ＶＤＤを１２Ｖ、１４Ｖ、１６Ｖとし、かつ、比較例にかかる半導体装置１００のクランプ電圧Ｖｃｌｍｐを５０Ｖ、実施の形態１にかかる半導体装置１のクランプ電圧Ｖｃｌｍｐを電源電圧ＶＤＤの２倍に設定したものである。図７に示すように、比較例にかかる半導体装置１００の温度上昇ΔＴは、電源電圧ＶＤＤの大きさによらず実施の形態１にかかる半導体装置１に比べて大きくなる。
上記説明より、半導体装置１では、クランプ動作時の発熱を最小とするクランプ電圧Ｖｃｌｍｐ（例えば、Ｖｃｌｍｐ＝２ＶＤＤ）が存在する。そして、実施の形態１にかかる半導体装置１では、電源電圧ＶＤＤに比例して値が変化するクランプ電圧Ｖｃｌｍｐを設定することができる。これにより、実施の形態１にかかる半導体装置１は、電源電圧ＶＤＤによらず常にクランプ動作中の半導体チップの発熱を最小にすることができる。
また、実施の形態１にかかる半導体装置１では、半導体チップの発熱をいずれの電源電圧ＶＤＤにおいても最小とすることで、出力トランジスタ１３が形成される半導体チップ内のパワーＭＯＳ有効セルの面積を冗長にする必要がない。つまり、実施の形態１にかかる半導体装置１は、クランプ動作時の発熱量に対して半導体チップの面積を最適化し、チップ面積を抑制することができる。
また、実施の形態１にかかる半導体装置１では、クランプ動作中のクランプ電圧Ｖｃｌｍｐを一定に維持することができる。これにより、実施の形態１にかかる半導体装置１では、クランプ動作の時間を短縮することができる。
また、実施の形態１にかかる半導体装置１では、電源端子にバッテリ等の電源装置から電源の供給を受ける場合にバッテリが外れる等の電源遮断が生じた場合、電源端子に供給される電源電圧ＶＤＤが一時的に上昇するロードダンプと呼ばれるサージが発生する。このサージは出力トランジスタ１３をオンからオフに切り替えたときに生じる電圧上昇に比べてエネルギーが大きい。このロードダンプが発生したときの電源端子の電圧変化を示すグラフを図８に示す。図８に示すように、ロードダンプが発生すると電源端子の電圧が電源電圧ＶＤＤよりも高いロードダンプ電圧ＶＬＤまで一時的に上昇する。
比較例にかかる半導体装置１００では、ロードダンプが発生した場合にアクティブクランプ回路１２０が動作して出力トランジスタ１３をオン状態としてしまうため、出力トランジスタ１３の発熱が大きくなり破壊に至る可能性がある。しかしながら、実施の形態１にかかる半導体装置１では、クランプ電圧Ｖｃｌｍｐが電源電圧ＶＤＤに比例して変化するため、電源電圧ＶＤＤの上昇を伴うロードダンプに対して過電圧保護回路１２を非動作状態に維持することができる。そのため、実施の形態１にかかる半導体装置１では、ロードダンプに起因した出力トランジスタ１３の破壊を防ぐことができる。
ここで、過電圧保護回路１２において基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとの大きさの設定方法はいくつかの方法がある。そこで、過電圧保護回路１２を構成する回路素子のパラメータ設定方法を代えた実施の形態１にかかる半導体装置の過電圧保護回路の変形例を説明する回路図を図９に示す。
図９に示す実施の形態１の基本形態では、基準電流設定抵抗Ｒｒｅｆの抵抗値をＲ、比較電流設定抵抗Ｒｄｅｔの抵抗値を基準電流設定抵抗Ｒｒｅｆの２倍となる２Ｒに設定する。第１の変形例では、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２のトランジスタサイズ比を１：２とする。第２の変形例では、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４のトランジスタサイズ比を２：１とする。ここで、トランジスタのサイズは、ゲート長をＬ、ゲート幅をＷとした場合にＷ／Ｌにより決まるものである。図９のいずれの設定方法であっても、出力電圧Ｖｏｕｔが電源電圧ＶＤＤとなったときの基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐの比を２：１とすることが出来る。
実施の形態２
実施の形態２では、実施の形態１の過電圧保護回路１２の変形例となる過電圧保護回路１２ａを有する半導体装置２について説明する。そこで、図１０に実施の形態２にかかる半導体装置２のブロック図を示す。なお、実施の形態２の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図１０に示すように、過電圧保護回路１２ａにおいても、第１の電流源、第２の電流源、及び、過電圧保護トランジスタ２５が設けられる。また、過電圧保護回路１２ａにおいても、過電圧保護トランジスタ２５としてＰＭＯＳトランジスタを用いる。また、第１の電流源は、電源電圧ＶＤＤに比例した大きさの基準電流Ｉｒｅｆを生成する。第２の電流源は、接地端子ＴＭ４と出力端子ＴＭ２との間の電圧差（例えば、出力電圧Ｖｏｕｔ）に基づき比較電流Ｉｃｏｍｐを生成する。過電圧保護トランジスタ２５は、ゲート配線Ｗｇに基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとの電流差に応じた大きさの過電圧保護電流を与える。ここで、基準電流Ｉｒｅｆは、出力電圧Ｖｏｕｔが電源電圧ＶＤＤと同じ電圧である状態で比較電流Ｉｃｏｍｐの略２倍となるように設定される。
第１の電流源は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタ２６）、第２のトランジスタ（例えば、ＮＭＯＳトランジスタ２７）、第３のトランジスタ（例えば、ＰＭＯＳトランジスタ２１）、第４のトランジスタ（例えばＰＭＯＳトランジスタ２２）、基準電流設定抵抗Ｒｒｅｆを有する。基準電流設定抵抗Ｒｒｅｆは、一端が電源端子ＴＭ３に接続される。ＮＭＯＳトランジスタ２６は、ドレインが基準電流設定抵抗Ｒｒｅｆの他端に接続され、ソースが接地端子ＴＭ４に接続され、ゲートとドレインが接続される。ＮＭＯＳトランジスタ２７は、ソースが接地端子ＴＭ４に接続され、ゲートがＮＭＯＳトランジスタ２６のゲートと共通接続される。ＰＭＯＳトランジスタ２１は、ドレインがＮＭＯＳトランジスタ２７のドレインに接続され、ソースが電源端子ＴＭ３に接続され、ゲートとドレインが接続される。ＰＭＯＳトランジスタ２２は、ソースが電源端子ＴＭ３に接続され、ドレインが過電圧保護トランジスタ２５のゲートに接続され、ゲートがＰＭＯＳトランジスタ２１のゲートと共通接続される。
ＮＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７はカレントミラー回路を構成する。そして、電源電圧ＶＤＤからＮＭＯＳトランジスタ２１の閾値電圧Ｖｔｈ（Ｎ）を引いた値を基準電流設定抵抗Ｒｒｅｆで割ることで算出される値の電流がＮＭＯＳトランジスタ２６に流れ、ＮＭＯＳトランジスタ２７はＮＭＯＳトランジスタ２６に流れる電流をミラーする。また、ＮＭＯＳトランジスタ２７が出力する電流は、ＰＭＯＳトランジスタ２１、２２により構成されるカレントミラー回路によりミラーされて基準電流Ｉｒｅｆとして出力される。つまり、基準電流Ｉｒｅｆは、（ＶＤＤ−Ｖｔｈ（Ｎ））／Ｒｒｅｆとなる大きさを有する。
第２の電流源は、第５のトランジスタ（例えば、ＮＭＯＳトランジスタ２３）、第６のトランジスタ（例えば、ＮＭＯＳトランジスタ２４）、比較電流設定抵抗Ｒｄｅｔを有する。比較電流設定抵抗Ｒｄｅｔは、一端が出力端子ＴＭ２に接続される。ＮＭＯＳトランジスタ２３は、ドレインが比較電流設定抵抗Ｒｄｅｔの他端に接続され、ソースが接地端子ＴＭ４に接続され、ゲートとドレインが接続される。ＮＭＯＳトランジスタ２４は、ソースが接地端子ＴＭ４に接続され、ドレインが過電圧保護トランジスタ２５のゲートに接続され、ゲートがＮＭＯＳトランジスタ２３のゲートと共通接続される。
ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４はカレントミラー回路を構成する。そして、出力電圧ＶｏｕｔからＮＭＯＳトランジスタ２３の閾値電圧Ｖｔｈ（Ｎ）を引いた値を比較電流設定抵抗Ｒｄｅｔで割ることで算出される値の電流がＮＭＯＳトランジスタ２３に流れ、ＮＭＯＳトランジスタ２４はＮＭＯＳトランジスタ２３に流れる電流をミラーして比較電流Ｉｃｏｍｐとして出力する。つまり、比較電流Ｉｃｏｍｐは、（Ｖｏｕｔ−Ｖｔｈ（Ｎ））／Ｒｄｅｔとなる大きさを有する。
ここで、実施の形態２にかかる半導体装置２では、基準電流Ｉｒｅｆと比較電流ＩｃｏｍｐがいずれもＮＭＯＳトランジスタの閾値電圧Ｖｔｈ（Ｎ）に起因して決定される。半導体装置では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのばらつきは独立して発生する。そのため、過電圧保護回路１２ａのように、基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとを同じ極性のトランジスタにより決定することで、トランジスタの製造バラツキに起因する電流値のずれを解消することができる。このようなことから、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１よりも精度よくクランプ電圧Ｖｃｌｍｐを設定することができる。また、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１よりも半導体チップの発熱を抑制することができる。
実施の形態３
実施の形態３では、実施の形態２の過電圧保護回路１２ａの変形例となる過電圧保護回路１２ｂを有する半導体装置３について説明する。そこで、図１１に実施の形態３にかかる半導体装置３のブロック図を示す。なお、実施の形態３の説明では、実施の形態１、２で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図１１に示すように過電圧保護回路１２ｂは、過電圧保護回路１２ａに対してＮＭＯＳトランジスタ２８を追加したものである。ＮＭＯＳトランジスタ２８は、ゲートとドレインが接続されるダイオード接続とされる。つまり、ＮＭＯＳトランジスタ２８は、アノードが比較電流設定抵抗Ｒｄｅｔに接続され、カソードがＮＭＯＳトランジスタ２３のドレインに接続されるダイオードとして機能する。
実施の形態３にかかる半導体装置３では、クランプ電圧Ｖｃｌｍｐを電源電圧ＶＤＤの２倍に設定し、比較電流設定抵抗Ｒｄｅｔを基準電流設定抵抗Ｒｒｅｆの２倍の抵抗値に設定した場合において、出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐに達したときの比較電流Ｉｃｏｍｐが（７）式により算出される。
Ｉｃｏｍｐ＝２ＶＤＤ−２Ｖｔｈ／２Ｒｒｅｆ＝ＶＤＤ−Ｖｔｈ／Ｒｒｅｆ・・・（７）
また、実施の形態３にかかる半導体装置３では、基準電流Ｉｒｅｆは（８）式により算出される。
Ｉｒｅｆ＝ＶＤＤ−Ｖｔｈ／Ｒｒｅｆ・・・（８）
なお、（７）、（８）式において、Ｖｔｈは、ＮＭＯＳトランジスタの閾値電圧である。
このように、実施の形態３にかかる半導体装置３では、出力電圧Ｖｏｕｔが電源電圧ＶＤＤの２倍に相当するクランプ電圧Ｖｃｌｍｐに達したときの基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとを精度よく同じ電流値とすることができる。これにより、実施の形態３にかかる半導体装置３は、実施の形態１、２にかかる半導体装置よりも精度よくクランプ電圧Ｖｃｌｍｐを電源電圧ＶＤＤの２倍に設定することができる。また、実施の形態３にかかる半導体装置３は、実施の形態１、２にかかる半導体装置よりも半導体チップの発熱を抑制することができる。
なお、実施の形態１にかかる過電圧保護回路１２の過電圧保護回路１２においても、ＮＭＯＳトランジスタ２８に相当するトランジスタを設けることができる。この場合、ＮＭＯＳトランジスタ２８に相当するトランジスタは、比較電流設定抵抗ＲｄｅｔとＮＭＯＳトランジスタ２３のドレインとの間に設けられる。これによって、実施の形態１にかかる半導体装置１においてもクランプ電圧Ｖｃｌｍｐの設定精度を向上させることができる。
実施の形態４
実施の形態４では、ハイサイドスイッチに対して過電圧保護回路１２に相当する過電圧保護回路３２を適用した例について説明する。そこで、実施の形態４にかかる半導体装置４のブロック図を図１２に示す。
図１２に示すように、実施の形態４にかかる半導体装置４は、負荷回路ＲＬに電源電圧ＶＤＤを供給するか否かを切り替えるハイサイドスイッチである。また、実施の形態４にかかる半導体装置４が制御対象とする負荷回路ＲＬは、誘導性負荷を含み、電源電圧を供給した状態から電源電圧の供給を遮断した状態に切り替えたときに逆起電力を生じ、当該逆起電力に起因して出力電圧Ｖｏｕｔが接地電圧以下に低下する。
図１２に示すように、実施の形態４にかかる半導体装置４は、駆動回路３０、放電回路３１、電流制限抵抗Ｒｓ、過電圧保護回路３２、出力トランジスタ３３を有する。実施の形態４にかかる半導体装置４は、駆動回路３０、放電回路３１、過電圧保護回路３２と同じ半導体基板上に出力トランジスタ３３が形成される例である。また、実施の形態４にかかる半導体装置４は、入力端子ＴＭ１、出力端子ＴＭ２、第１の電源端子（例えば、接地端子ＴＭ４）、第２の電源端子（例えば、電源端子ＴＭ３）を有する。実施の形態４にかかる半導体装置４では、出力端子ＴＭ２は、過電圧保護回路３２が出力電圧を検出する出力電圧検出端子としても利用される。
駆動回路３０は、出力トランジスタを制御する駆動信号を出力する。この駆動信号は、図示を省略したＭＣＵ（Micro Controller Unit）等の演算回路から出力される駆動制御信号Ｓｄに基づき生成される。図１２に示す例では、駆動回路３０は、入力端子ＴＭ１を介して駆動制御信号Ｓｄが入力される。駆動信号は、駆動制御信号Ｓｄがハイレベルならハイレベルとなり、駆動制御信号Ｓｄがロウレベルならロウレベルとなる。図１２に示す例では、駆動回路３０は、ゲート配線Ｗｇに設けられる電流制限抵抗Ｒｓを介して出力トランジスタ３３に駆動信号を与える。なお、実施の形態４では、出力トランジスタ３３に与えられる駆動信号は、ハイレベルとなった場合に電源電圧ＶＤＤよりも高い電圧を有する。
放電回路３１は、ゲート配線Ｗｇと出力トランジスタ３３のソースとの間に接続される。より具体的には、放電回路３１は、ドレインがゲート配線Ｗｇのうち電流制限抵抗Ｒｓと駆動回路３０との間の配線に接続され、ソースが出力端子ＴＭ２に接続され、ゲートに駆動回路３０が出力する制御信号が与えられるＮＭＯＳトランジスタを有する。そして、放電回路３１は、駆動回路３０が出力トランジスタ３３をオフする際に導通した状態に制御される。
出力トランジスタ３３は、負荷回路ＲＬの他端と電源端子ＴＭ３との間に接続される。図１２に示す例では、出力トランジスタ３３が半導体装置４に内蔵されるため、負荷回路ＲＬは、出力端子ＴＭ２を介して出力トランジスタ３３と接続される。出力トランジスタ３３のゲートにはゲート配線Ｗｇが接続される。実施の形態４にかかる半導体装置４では、出力トランジスタ３３としてソースが出力端子ＴＭ２に接続され、ドレインが電源端子ＴＭ３に接続されるＮＭＯＳトランジスタを用いる。
過電圧保護回路３２は、電源端子ＴＭ３と出力端子ＴＭ２との間の電圧差に基づき出力トランジスタ３３を制御する。より具体的には、過電圧保護回路３２は、出力トランジスタ３３が遮断状態に制御されている状態で、電源端子ＴＭ３と出力端子ＴＭ２との間の電圧差が、第１の電源（例えば、電源電圧ＶＤＤ）と第２の電源（例えば接地電圧ＶＳＳ）の電圧差（例えば、電源電圧ＶＤＤ）に比例するように設定されるクランプ電圧Ｖｃｌｍｐに達したことに応じて出力トランジスタ３３を導通した状態に制御する。クランプ電圧Ｖｃｌｍｐは、電源端子ＴＭ３と出力端子ＴＭ２との電圧差が電源電圧ＶＤＤの略２倍にとなったときの電圧が設定される。実施の形態４にかかる半導体装置４では、このクランプ電圧Ｖｃｌｍｐは、負側に電源電圧ＶＤＤ分だけ出力電圧Ｖｏｕｔが振れた電圧（−ＶＤＤ）に設定する。
過電圧保護回路３２は、第１の電流源、第２の電流源、過電圧保護トランジスタ４８、及び、逆流防止ダイオードＤ１を有する。実施の形態４にかかる半導体装置４では、過電圧保護トランジスタ４８としてＰＭＯＳトランジスタを用いる。また、実施の形態４では、過電圧保護トランジスタ４８のドレインにアノードが接続され、ゲート配線Ｗｇにカソードが接続される逆流防止ダイオードＤ１が設けられる。実施の形態４では、出力トランジスタ３３に与えられるハイレベルの電圧が電源電圧ＶＤＤよりも高く、逆流防止ダイオードＤ１により、出力トランジスタ３３にハイレベルの駆動信号が与えられているときに、ゲート配線Ｗｇから電源端子ＶＤＤに流れる電流を逆流防止ダイオードＤ１により防止する必要がある。
第１の電流源は、電源電圧ＶＤＤに比例した大きさの基準電流Ｉｒｅｆを生成する。第２の電流源は、電源端子ＴＭ３と出力端子ＴＭ２との間の電圧差（例えば、出力電圧Ｖｏｕｔ）に基づき比較電流Ｉｃｏｍｐを生成する。過電圧保護トランジスタ４８は、ゲート配線Ｗｇに基準電流Ｉｒｅｆと比較電流Ｉｃｏｍｐとの電流差に応じた大きさの過電圧保護電流を与える。ここで、基準電流Ｉｒｅｆは、出力電圧Ｖｏｕｔが接地電圧ＶＳＳと同じ電圧である状態で比較電流Ｉｃｏｍｐの略２倍となるように設定される。
第１の電流源は、第１のトランジスタ（例えば、ＰＭＯＳトランジスタ４１）、第２のトランジスタ（例えばＰＭＯＳトランジスタ４２）、基準電流設定抵抗Ｒｒｅｆを有する。基準電流設定抵抗Ｒｒｅｆは、一端が接地端子ＴＭ４に接続される。ＰＭＯＳトランジスタ４１は、ドレインが基準電流設定抵抗Ｒｒｅｆの他端に接続され、ソースが電源端子ＴＭ３に接続され、ゲートとドレインが接続される。ＰＭＯＳトランジスタ４２は、ソースが電源端子ＴＭ３に接続され、ドレインが過電圧保護トランジスタ４８のゲートに接続され、ゲートがＰＭＯＳトランジスタ４１のゲートと共通接続される。
ＰＭＯＳトランジスタ４１とＰＭＯＳトランジスタ４２はカレントミラー回路を構成する。そして、電源電圧ＶＤＤからＰＭＯＳトランジスタ４１の閾値電圧Ｖｔｈを引いた値を基準電流設定抵抗Ｒｒｅｆで割ることで算出される値の電流がＰＭＯＳトランジスタ４１に流れ、ＰＭＯＳトランジスタ４２はＰＭＯＳトランジスタ４１に流れる電流をミラーして基準電流Ｉｒｅｆとして出力する。つまり、基準電流Ｉｒｅｆは、（ＶＤＤ−Ｖｔｈ）／Ｒｒｅｆとなる大きさを有する。
第２の電流源は、第３のトランジスタ（例えば、ＰＭＯＳトランジスタ４３）、第４のトランジスタ（例えば、ＰＭＯＳトランジスタ４４）、第５のトランジスタ（例えば、ＮＭＯＳトランジスタ４５）、第６のトランジスタ（例えば、ＮＭＯＳトランジスタ４６）、ＰＭＯＳトランジスタ４７、比較電流設定抵抗Ｒｄｅｔを有する。
比較電流設定抵抗Ｒｄｅｔは、一端が出力端子ＴＭ２に接続される。ＰＭＯＳトランジスタ４３は、ドレインが比較電流設定抵抗Ｒｄｅｔの他端に接続され、ソースが電源端子ＴＭ３に接続され、ゲートとドレインが接続される。なお、実施の形態４では、ＰＭＯＳトランジスタ４３のドレインは、ＰＭＯＳトランジスタ４７を介して比較電流設定抵抗Ｒｄｅｔの他端と接続される。ＰＭＯＳトランジスタ４４は、ソースが電源端子ＴＭ３に接続され、ゲートがＮＭＯＳトランジスタ４３のゲートと共通接続される。ＮＭＯＳトランジスタ４５は、ソースが接地端子ＴＭ４に接続され、ドレインがＰＭＯＳトランジスタ４４のドレインと接続され、ゲートとドレインが接続される。ＮＭＯＳトランジスタ４６は、ソースが接地端子ＴＭ４に接続され、ゲートがＮＭＯＳトランジスタ４５のゲートと共通接続され、ドレインが過電圧保護トランジスタ４８のゲートに接続される。ＰＭＯＳトランジスタ４７は、ゲートとドレインが接続され、ドレインが比較電流設定抵抗Ｒｄｅｔの他端に接続され、ソースがＰＭＯＳトランジスタ４３のドレインに接続される。つまり、ＰＭＯＳトランジスタ４７は、アノードが比較電流設定抵抗Ｒｄｅｔに接続され、カソードがＰＭＯＳトランジスタ４３のドレインに接続されるダイオードとして機能する。
ＰＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４４はカレントミラー回路を構成する。そして、出力電圧Ｖｏｕｔと電源電圧ＶＤＤとの差からＰＭＯＳトランジスタ４３、４７の閾値電圧Ｖｔｈを引いた値を比較電流設定抵抗Ｒｄｅｔで割ることで算出される値の電流がＰＭＯＳトランジスタ４３に流れ、ＰＭＯＳトランジスタ４４はＰＭＯＳトランジスタ４３に流れる電流をミラーして比較電流Ｉｃｏｍｐとして出力する。つまり、比較電流Ｉｃｏｍｐは、（Ｖｏｕｔ−Ｖｔｈ）／Ｒｄｅｔとなる大きさを有する。なお、実施の形態４では、ＰＭＯＳトランジスタ４４が出力した比較電流ＩｃｏｍｐがＮＭＯＳトランジスタ４５、４６により構成されるカレントミラー回路により折り返されることで過電圧保護トランジスタ４８に与えられる。
続いて、実施の形態４にかかる半導体装置４の動作について説明する。そこで、図１３に実施の形態４にかかる半導体装置４の動作を説明するタイミングチャートを示す。図１３に示すように、タイミングＴ１において、出力トランジスタ３３のゲート電圧Ｖｇが立ち上げられると、半導体装置４は出力トランジスタ３３をオンさせる。これにより、出力電圧Ｖｏｕｔが上昇する。
そして、タイミングＴ２において、出力トランジスタ３３のゲート電圧Ｖｇが立ち下げられると、半導体装置４は出力トランジスタ３３をオフさせる。これにより、負荷回路ＲＬに供給されていた電源電圧が遮断されるため、負荷回路ＲＬの誘導性負荷に起因して出力電圧Ｖｏｕｔが低下する。このとき、半導体装置４では、過電圧保護回路３２により出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐにクランプされる。過電圧保護回路３２により出力電圧Ｖｏｕｔがクランプされるクランプ時間では、出力トランジスタ３３に流れる出力電流Ｉｏｕｔは徐々に低下する。
また、クランプ時間中の半導体チップの接合温度は、出力トランジスタ３３がオン状態となる期間よりも上昇する。これは、タイミングＴ２以降は、出力トランジスタ３３がタイミングＴ２以前よりも高いインピーダンスの状態となるためである。半導体装置４では、クランプ時間中は、過電圧保護回路３２により、出力トランジスタ３３がフィードバック制御された状態なり、出力電圧Ｖｏｕｔがクランプ電圧Ｖｃｌｍｐを超えない程度に出力トランジスタ１３のオン状態が制御される。
そして、タイミングＴ２からクランプ時間が経過したタイミングＴ３では、出力電圧Ｖｏｕｔが接地電圧ＶＳＳとなる。
上記説明より、ハイサイドスイッチにおいても、過電圧保護回路１２に相当する機能を有する過電圧保護回路３２を用いることで、クランプ動作中のクランプ電圧Ｖｃｌｍｐの変動を抑制することができる。また、過電圧保護回路３２を用いることで、実施の形態４にかかる半導体装置４においてもクランプ電圧Ｖｃｌｍｐを電源電圧ＶＤＤに比例させて変化させることができる。
実施の形態５
実施の形態５では、実施の形態２にかかる過電圧保護回路１２ａの変形例となる過電圧保護回路１２ｃを有する半導体装置５について説明する。そこで、実施の形態５にかかる半導体装置５のブロック図を図１４に示す。なお、実施の形態５の説明では、実施の形態１、２で説明した構成要素については、実施の形態１、２と同じ符号を付して説明を省略する。
過電圧保護回路１２ｃは、過電圧保護回路１２ａの第１の電流源に電流調整値に基づき基準電流Ｉｒｅｆの大きさを微調整する機能を追加したものである。図１４に示すように、過電圧保護回路１２ｃは、過電圧保護回路１２に対して、ＮＭＯＳトランジスタ２６１〜２６ｎ（ｎは、トランジスタの個数を示す整数、以下同じ）、ＮＭＯＳトランジスタ２８１〜２８ｎを追加したものである。
ＮＭＯＳトランジスタ２６１〜２６ｎは、ゲートがＮＭＯＳトランジスタ２６のゲートと共通接続され、ドレインがＮＭＯＳトランジスタ２６のドレインに接続される。ＮＭＯＳトランジスタ２８１〜２８ｎは、ＮＭＯＳトランジスタ２６１〜２６ｎのソースと接地端子ＴＭ４との間に接続される。また、ＮＭＯＳトランジスタ２８１〜２８ｎのゲートには、レジスタ５０ａに格納された微調整値のうち対応する値が与えられる。
実施の形態５にかかる半導体装置５では、過電圧保護回路１２ｃに与える微調整値を外部に設けられる演算部（例えば、ＭＣＵ（Micro Controller Unit）５２）から与える。また、実施の形態５にかかる半導体装置５では、微調整値を保持するために、シリアルパラレルインタフェース回路５０を有する。そして、シリアルパラレルインタフェース回路５０内にレジスタ５０ａを設け、当該レジスタ５０ａに微調整値を保持する。なお、図１４に示す例では、シリアルパラレルインタフェース回路５０の動作電源ＶＤＤｉを電源電圧ＶＤＤから生成する内部電源生成回路５１を半導体装置５内に設けた。
実施の形態５にかかる半導体装置５では、ＭＣＵ５２から半導体装置５に微調整値を与える形式として、３線式のシリアルデータ通信を利用する。この３線式シリアルデータ通信は、データ信号ＳＤＩ、クロック信号ＣＬＫ、チップセレクト信号ＣＳを用いて、クロックに同期したデータ信号ＳＤＩを通信するものである。そして、シリアルパラレルインタフェース回路５０は、シリアルデータとしてＭＣＵ５２から出力されたデータをパラレルデータに変換してレジスタ５０ａに格納する。
ここで、３線式シリアルデータ通信を用いた微調整値の設定方法について説明する。そこで、図１５に実施の形態５にかかる半導体装置におけるレジスタへの微調整値の設定手順を説明するタイミングチャートを示す。
図１５に示すように、３線式シリアルデータ通信では、チップセレクト信号ＣＳがハイレベルの期間にクロック信号ＣＬＫに同期したデータ信号ＳＤＩが送信される。そして、シリアルパラレルインタフェース回路５０は、クロック信号ＣＬＫを用いてシリアルデータをパラレルデータに変換して、レジスタのＭＳＢからＬＳＢに微調整値となる値を格納する。
図１６は、実施の形態５にかかる半導体装置において設定されるクランプ電圧を説明するグラフである。実施の形態１の説明した図３の温度変化とクランプ電圧Ｖｃｌｍｐとの関係は、負荷抵抗が０Ωとなる理想状態である。しかしながら、負荷回路ＲＬの抵抗成分は実際には０Ωとはならない。この場合、半導体チップの接合温度が最小となるクランプ電圧Ｖｃｌｍｐが電源電圧ＶＤＤの２倍からずれることがある。
図１６に示したようなズレが生じた場合、基準電流Ｉｒｅｆを微調整する必要がある。このような調整が必要になった場合、実施の形態５にかかる半導体装置５では、ＮＭＯＳトランジスタ２６、２７により構成されるカレントミラー回路のミラー比を有効に機能させるＮＭＯＳトランジスタ２６１〜２６ｎの数を変更することで変更する。このミラー比の変更により実施の形態５にかかる半導体装置５は、基準電流Ｉｒｅｆの微調整を行う。
これにより、実施の形態５にかかる半導体装置５では、負荷回路ＲＬの抵抗成分に応じて接合温度が最小となるクランプ電圧Ｖｃｌｍｐのズレを解消して、クランプ時の接合温度を最小化する精度を高めることができる。
実施の形態６
実施の形態６では、実施の形態１にかかる半導体装置１の出力トランジスタ１３を個別の半導体チップとして設けた半導体隊装置６について説明する。そこで、図１７に実施の形態６にかかる半導体装置６のブロック図を示す。なお、なお、実施の形態６の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図１７に示すように、実施の形態６にかかる半導体装置６は、バッテリ６１、制御チップ６２、パワーＭＯＳチップ６３を有する。バッテリ６１は、制御チップ６２及びパワーＭＯＳチップ６３に電源を与えるものである。制御チップ６２には、出力トランジスタ１３を除く半導体装置１の回路が形成される。また、制御チップ６２には、過電流検出保護回路１４及び過温度検出保護回路１５が形成される。過電流検出保護回路１４は、パワーＭＯＳチップ６３の外に設けられた過電流検出回路が出力トランジスタ１３に流れる電流が過電流状態であることを検出したことに応じて駆動回路１０に出力トランジスタ１３を遮断状態とすることを指示する。過温度検出保護回路１５は、パワーＭＯＳチップ６３の外に設けられた温度センサがパワーＭＯＳチップ６３の過温度状態であることを検出したことに応じて駆動回路１０に出力トランジスタ１３を遮断状態とすることを指示する。
また、出力トランジスタ１３が別の半導体チップとして設けられたことに応じて、制御チップ６２には、入力端子ＴＭ１、電源端子ＴＭ３、接地端子ＴＭ４以外に、ゲート出力端子ＴＭ５、ソース側接続端子ＴＭ６、ドレイン側接続端子ＴＭ７が設けられる。ゲート出力端子ＴＭ５は、出力端子ＴＭ２に代えて設けられる端子であって、パワーＭＯＳチップ６３上に設けられる出力トランジスタ１３のゲートを接続するための端子である。ゲート出力端子ＴＭ５には制御チップ６２上に設けられるゲート配線Ｗｇが接続される。ソース側接続端子ＴＭ６は、出力トランジスタ１３のソースを接続するための端子である。また、ソース側接続端子ＴＭ６には制御チップ６２の放電回路１１が接続される。ドレイン側接続端子ＴＭ７は、出力電圧検出端子であって、出力トランジスタ１３のドレインを接続するための端子である。また、ドレイン側接続端子ＴＭ７は、制御チップ６２の過電圧保護回路１２に出力電圧を入力するために用いられる。
パワーＭＯＳチップ６３には出力トランジスタ１３が形成される。パワーＭＯＳチップ６３には、ゲート入力端子ＴＭ１１、ドレイン端子ＴＭ１２、ソース端子ＴＭ１３が設けられる。ゲート入力端子ＴＭ１１は出力トランジスタ１３のゲートに接続される外部端子である。ドレイン端子ＴＭ１２は出力トランジスタ１３のドレインに接続される外部端子である。ソース端子ＴＭ１３は出力トランジスタ１３のソースに接続される外部端子である。
このように、出力トランジスタ１３を他の回路ブロックとは別の半導体チップに設けたとしても、外部端子として、ゲート出力端子ＴＭ５、ソース側接続端子ＴＭ６、ドレイン側接続端子ＴＭ７等の必要な端子を準備することで、実施の形態１にかかる半導体装置１と同じ回路を構成することができる。
実施の形態７
実施の形態７は、実施の形態４にかかる半導体装置４の出力トランジスタ３３を個別の半導体チップとして設けた半導体隊装置７について説明する。そこで、図１８に実施の形態７にかかる半導体装置７のブロック図を示す。なお、実施の形態７の説明では、実施の形態４で説明した構成要素については、実施の形態４と同じ符号を付して説明を省略する。
図１８に示すように、実施の形態７にかかる半導体装置７は、バッテリ６５、制御チップ６６、パワーＭＯＳチップ６７を有する。バッテリ６５は、制御チップ６６及びパワーＭＯＳチップ６７に電源を与えるものである。制御チップ６５には、出力トランジスタ３３を除く半導体装置４の回路が形成される。また、制御チップ６５には、過電流検出保護回路３４及び過温度検出保護回路３５が形成される。過電流検出保護回路３４は、パワーＭＯＳチップ６７の外に設けられた過電流検出回路が出力トランジスタ３３に流れる電流が過電流状態であることを検出したことに応じて駆動回路３０に出力トランジスタ３３を遮断状態とすることを指示する。過温度検出保護回路３５は、パワーＭＯＳチップ６７の外に設けられた温度センサがパワーＭＯＳチップ６７の過温度状態であることを検出したことに応じて駆動回路３０に出力トランジスタ３３を遮断状態とすることを指示する。
また、出力トランジスタ３３が別の半導体チップとして設けられたことに応じて、制御チップ６６には、入力端子ＴＭ１、電源端子ＴＭ３、接地端子ＴＭ４以外に、ゲート出力端子ＴＭ５、ソース側接続端子ＴＭ６が設けられる。ゲート出力端子ＴＭ５は、出力端子ＴＭ２に代えて設けられる端子であって、パワーＭＯＳチップ６７上に設けられる出力トランジスタ３３のゲートを接続するための端子である。ゲート出力端子ＴＭ５には制御チップ６６上に設けられるゲート配線Ｗｇが接続される。ソース側接続端子ＴＭ６は、出力トランジスタ３３のソースを接続するための端子である。また、ソース側接続端子ＴＭ６は、出力電圧検出端子として利用される。また、ソース側接続端子ＴＭ６には制御チップ６６の放電回路３１及び過電圧保護回路３２が接続される。
パワーＭＯＳチップ６７には出力トランジスタ３３が形成される。パワーＭＯＳチップ６７には、ゲート入力端子ＴＭ１１、ドレイン端子ＴＭ１２、ソース端子ＴＭ１３が設けられる。ゲート入力端子ＴＭ１１は出力トランジスタ３３のゲートに接続される外部端子である。ドレイン端子ＴＭ１２は出力トランジスタ３３のドレインに接続される外部端子である。ソース端子ＴＭ１３は出力トランジスタ３３のソースに接続される外部端子である。
このように、出力トランジスタ３３を他の回路ブロックとは別の半導体チップに設けたとしても、外部端子として、ゲート出力端子ＴＭ５、ソース側接続端子ＴＭ６等の必要な端子を準備することで、実施の形態４にかかる半導体装置４と同じ回路を構成することができる。
実施の形態８
実施の形態８では、実施の形態１にかかる半導体装置１の利用形態の第１の例を説明する。そこで、図１９に実施の形態８にかかる半導体装置８のブロック図を示す。なお、実施の形態８の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
実施の形態８にかかる半導体装置８は、誘導性負荷となるソレノイドへの電源供給状態を切り替えることでシリンダへのガソリンの噴射を行うインジェクタシステムの電子制御ユニット（以下、ＥＣＵと称す）７２である。
図１９に示すように半導体装置８では、ＥＣＵ７２を構成する１つの部品として半導体装置１を用いる。半導体装置８では、ＥＣＵ７２上にレギュレータ７５、ダイオードＤ２及びＭＣＵ７４を設け、このＭＣＵ７４により半導体装置１を制御する。また、ＭＣＵ７４には、エンジン回転数センサ、車速センサ、及びスロットル開度センサからの検出信号が入力される。ＭＣＵ７４は、これらセンサからの入力に応じて出力トランジスタ１３を制御することでソレノイドインジェクタ７３を動作させる。また、図１９に示した例では、ＥＣＵ７２及びソレノイドインジェクタ７３に電源を供給するバッテリ７１を示した。また、ＥＣＵ７２では、レギュレータ７５及びダイオードＤ２を用いてバッテリ７１から供給される電源電圧を降圧してＭＣＵ７４への動作電源を生成する。
このように、誘導性負荷を含むソレノイドインジェクタ７３の制御に半導体装置１を用いることで、誘導性負荷の逆起電力に起因して発生する電圧上昇に起因する半導体装置１の接合温度の変化量を抑制することができる。
実施の形態９
実施の形態９では、実施の形態１にかかる半導体装置１の利用形態の第２の例を説明する。そこで、図２０に実施の形態９にかかる半導体装置９の適用例である車両のブロック図を示す。図２０に示すように、車両には多気筒（例えば、４気筒）のエンジンが搭載される。この４気筒エンジンでは、シリンダ毎にソレノイドインジェクタ８４（例えば、ソレノイドインジェクタ８４ａ〜８４ｄ）が設けられる。また、車両では、ソレノイドインジェクタ８４を１つの電子制御ユニット（以下、ＥＣＵと称す）を用いて制御する。このＥＣＵは、車両に搭載されたバッテリから電源の供給を受ける。
続いて、図２１に実施の形態９にかかる半導体装置９のブロック図を示す。なお、実施の形態９の説明では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
実施の形態９にかかる半導体装９は、誘導性負荷となるソレノイドへの電源供給状態を切り替えることでシリンダへのガソリンの噴射を行うインジェクタシステムの電子制御ユニット（以下、ＥＣＵと称す）８２である。このＥＣＵ８２では、シリンダに対応して設けられたソレノイドインジェクタ８４ａ〜８４ｄを個別に制御するために、半導体装置１ａ〜１ｄが搭載される。半導体装置１ａ〜１ｄはいずれも実施の形態１で説明した半導体装置１である。
そして、ＥＣＵ８２では、１つのＭＣＵ８３により半導体装置１ａ〜１ｄを制御する。また、ＭＣＵ８２には、エンジン回転数センサ、車速センサ、及びスロットル開度センサからの検出信号が入力される。ＭＣＵ８２は、これらセンサからの入力に応じて出力トランジスタ１３を制御することでソレノイドインジェクタ８４ａ〜８４ｄを動作させる。また、図２１に示した例では、ＥＣＵ８２内の半導体装置１ａ〜１ｄ及びソレノイドインジェクタ８４ａ〜８４ｄに電源を供給するバッテリ８１を示した。
このように、誘導性負荷を含むソレノイドインジェクタ８４ａ〜８４ｄの制御に半導体装置１を用いることで、誘導性負荷の逆起電力に起因して発生する電圧上昇に起因する半導体装置１の接合温度の変化量を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１〜８ 半導体装置
１０、３０ 駆動回路
１１、３１ 放電回路
１２、３２ 過電圧保護回路
１３、３３ 出力トランジスタ
１４、３４ 過電流検出保護回路
１５、３５ 過温度検出保護回路
２１、２２ ＰＭＯＳトランジスタ
２３、２４、２６〜２８ ＮＭＯＳトランジスタ
２５、４８ 過電圧保護トランジスタ
４１〜４４、４７ ＰＭＯＳトランジスタ
４５、４６ ＮＭＯＳトランジスタ
４８ 過電圧保護トランジスタ
５０ シリアルパラレルインタフェース回路
５０ａ レジスタ
５２、７４、８３ ＭＣＵ
６１、６５、７１、８１ バッテリ
６２、６６ 制御チップ
６３、６７ パワーＭＯＳチップ
７２、８２ ＥＣＵ
７３、８４ ソレノイドインジェクタ
７５ レギュレータ
Ｒｒｅｆ 基準電流設定抵抗
Ｒｄｅｔ 比較電流設定抵抗
Ｒｓ 電流制限抵抗
ＲＬ 負荷回路
ＴＭ１ 入力端子
ＴＭ２ 出力端子
ＴＭ３ 電源端子
ＴＭ４ 接地端子
ＴＭ５ ゲート出力端子
ＴＭ６ ソース側接続端子
ＴＭ７ ドレイン側接続端子
ＴＭ１１ ゲート入力端子
ＴＭ１２ ドレイン端子
ＴＭ１３ ソース端子
ＴＭ２１ 電源端子
ＴＭ２２ 電源端子
ＴＭ２３ 接地端子
ＴＭ２４ 出力端子
Ｄ１ 逆流防止ダイオード
Ｄ２ ダイオード

Claims (14)

  1. 第１の電源が与えられる第１の電源端子と、
    第２の電源が与えられる第２の電源端子と、
    前記第１の電源端子に一旦が接続される負荷回路の他端が接続される出力電圧検出端子と、
    前記負荷回路の他端と前記第２の電源端子との間に接続される出力トランジスタのゲートに接続されるゲート配線と、
    前記出力トランジスタを制御する駆動回路と、
    前記第２の電源端子と前記出力電圧検出端子との間の電圧差に基づき前記出力トランジスタを制御する過電圧保護回路と、を有し、
    前記過電圧保護回路は、
    前記第１の電源と前記第２の電源との電圧差に比例した大きさの基準電流を生成する第１の電流源と、
    前記第２の電源端子と前記出力電圧検出端子との間の電圧差に基づき比較電流を生成する第２の電流源と、
    前記ゲート配線に前記基準電流と前記比較電流との電流差に応じた大きさの過電圧保護電流を与える過電圧保護トランジスタと、を有し、
    前記基準電流は、前記出力電圧検出端子と前記第２の電源端子との電圧差が前記第１の電源の電圧と同じ電圧である状態で前記比較電流の略２倍となるように設定される半導体装置。
  2. 前記第１の電流源は、
    一端が前記第２の電源端子に接続される基準電流設定抵抗と、
    ドレインが前記基準電流設定抵抗の他端に接続され、ソースが前記第１の電源端子に接続され、ゲートとドレインが接続される第１のトランジスタと、
    ソースが前記第１の電源端子に接続され、ドレインが前記過電圧保護トランジスタのゲートに接続され、ゲートが前記第１のトランジスタのゲートと共通接続される第２のトランジスタと、を有し、
    前記第２の電流源は、
    一端が前記出力電圧検出端子に接続される比較電流設定抵抗と、
    ドレインが前記比較電流設定抵抗の他端に接続され、ソースが前記第２の電源端子に接続され、ゲートとドレインが接続される第３のトランジスタと、
    ソースが前記第２の電源端子に接続され、ドレインが前記過電圧保護トランジスタのゲートに接続され、ゲートが前記第３のトランジスタのゲートと共通接続される第４のトランジスタと、を有し、
    前記過電圧保護トランジスタは、ドレインが前記ゲート配線に接続され、ソースが前記第１の電源端子に接続される請求項１に記載の半導体装置。
  3. 前記比較電流設定抵抗の他端にアノードが接続され、前記第３のトランジスタのドレインにカソードが接続されるダイオードを有する請求項２に記載の半導体装置。
  4. 前記第１の電流源は、
    一端が前記第１の電源端子に接続される基準電流設定抵抗と、
    ドレインが前記基準電流設定抵抗の他端に接続され、ソースが前記第２の電源端子に接続され、ゲートとドレインが接続される第１のトランジスタと、
    ソースが前記第２の電源端子に接続され、ゲートが前記第１のトランジスタのゲートと共通接続される第２のトランジスタと、
    ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第１の電源端子に接続され、ゲートとドレインが接続される第３のトランジスタと、
    ソースが前記第１の電源端子に接続され、ドレインが前記過電圧保護トランジスタのゲートに接続され、ゲートが前記第３のトランジスタのゲートと共通接続される第４のトランジスタと、を有し、
    前記第２の電流源は、
    一端が前記出力電圧検出端子に接続される比較電流設定抵抗と、
    ドレインが前記比較電流設定抵抗の他端に接続され、ソースが前記第２の電源端子に接続され、ゲートとドレインが接続される第５のトランジスタと、
    ソースが前記第２の電源端子に接続され、ドレインが前記過電圧保護トランジスタのゲートに接続され、ゲートが前記第５のトランジスタのゲートと共通接続される第６のトランジスタと、を有し、
    前記過電圧保護トランジスタは、ドレインが前記ゲート配線に接続され、ソースが前記第１の電源端子に接続される請求項１に記載の半導体装置。
  5. 前記比較電流設定抵抗の他端にアノードが接続され、前記第５のトランジスタのドレインにカソードが接続されるダイオードを有する請求項４に記載の半導体装置。
  6. 前記第１の電流源は、
    一端が前記第１の電源端子に接続される基準電流設定抵抗と、
    ドレインが前記基準電流設定抵抗の他端に接続され、ソースが前記第２の電源端子に接続され、ゲートとドレインが接続される第１のトランジスタと、
    ソースが前記第２の電源端子に接続され、ゲートが前記第１のトランジスタのゲートと共通接続され、ドレインが前記過電圧保護トランジスタのゲートに接続される第２のトランジスタと、を有し、
    前記第２の電流源は、
    一端が前記出力電圧検出端子に接続される比較電流設定抵抗と、
    ドレインが前記比較電流設定抵抗の他端に接続され、ソースが前記第２の電源端子に接続され、ゲートとドレインが接続される第３のトランジスタと、
    ソースが前記第２の電源端子に接続され、ゲートが前記第３のトランジスタのゲートと共通接続される第４のトランジスタと、
    ソースが前記第１の電源端子に接続され、ドレインが前記第４のトランジスタのドレインと接続され、ゲートとドレインが接続される第５のトランジスタと、
    ソースが前記第１の電源端子に接続され、ゲートが前記第５のトランジスタのゲートと共通接続され、ドレインが前記過電圧保護トランジスタのゲートに接続される第６のトランジスタと、を有し、
    前記過電圧保護トランジスタは、ドレインが前記ゲート配線に接続され、ソースが前記第２の電源端子に接続される請求項１に記載の半導体装置。
  7. 前記比較電流設定抵抗の他端にアノードが接続され、前記第３のトランジスタのドレインにカソードが接続されるダイオードを有する請求項６に記載の半導体装置。
  8. 前記過電圧保護トランジスタのドレインと前記ゲート配線の間に接続される逆流防止ダイオードを有する請求項６に記載の半導体装置。
  9. 外部から与えられる電流調整値を保持するレジスタを有し、
    前記第１の電流源は、前記電流調整値に基づき前記基準電流の大きさを微調整する請求項１に記載の半導体装置。
  10. 前記ゲート配線と出力トランジスタのソースとの間に接続されるゲート放電トランジスタを有する請求項１に記載の半導体装置。
  11. 前記出力トランジスタは、前記過電圧保護回路と同じ半導体基板に形成される請求項１に記載の半導体装置。
  12. 前記負荷回路は、誘導性負荷を含む請求項１に記載の半導体装置。
  13. 第１の電源が与えられる第１の電源端子と、
    第２の電源が与えられる第２の電源端子と、
    前記第１の電源端子に一旦が接続される負荷回路の他端が接続される出力電圧検出端子と、
    前記負荷回路の他端と前記第２の電源端子との間に接続される出力トランジスタのゲートに接続されるゲート配線と、
    前記出力トランジスタを制御する駆動回路と、
    前記出力トランジスタが遮断状態に制御されている状態で、前記第２の電源端子と前記出力電圧検出端子との間の電圧差が、前記第１の電源と前記第２の電源の電圧差に比例するように設定されるクランプ電圧に達したことに応じて前記出力トランジスタを導通した状態に制御する過電圧保護回路と、
    を有する半導体装置。
  14. 前記クランプ電圧は、前記第２の電源端子と前記出力電圧検出端子との電圧差が前記第１の電源と前記第２の電源の電圧差の略２倍にとなったときの電圧が設定される請求項１３に記載の半導体装置。
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