JP2023047804A - 半導体装置 - Google Patents
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Abstract
【課題】出力トランジスタの二次降伏による破壊を防止することが可能な半導体装置を提供する。【解決手段】検出トランジスタMNdは、負荷端子PNlに生じる出力電圧Voが接地電圧GNDよりも低い期間で、電流パスCP1nに検出電流IdNを流す。カレントミラー回路CMp1は、電流パスCP1nに流れる検出電流IdNを電流パスCP2aに転写する。検出用抵抗素子Rd1は、電流パスCP2aに流れるミラー電流I2aを検出電圧Vd1に変換する。制御トランジスタMNc1は、変換された検出電圧Vd1が所定値よりも高い期間でオンとなる。そして、出力トランジスタQOは、制御トランジスタMNc1がオンの期間でオフに制御される。【選択図】図5
Description
本発明は、半導体装置に関し、例えば、電力制御用の半導体装置に関する。
電力制御用の半導体装置では、ソレノイドやモータ等の誘導性負荷への電流供給をオンからオフに切り替えた際に、負荷に蓄積された電磁エネルギーが放出されることにより逆起電圧が発生する。この逆起電圧によって出力トランジスタが破壊するのを防ぐため、半導体装置には、逆起電圧を所定のクランプ電圧までクランプするダイナミッククランプ回路が搭載される場合がある。
特許文献1および特許文献2には、このようなダイナミッククランプ回路を搭載した半導体装置が示される。当該ダイナミッククランプ回路は、概略的には、出力トランジスタのドレインソース間電圧が所定値を超えた場合に出力トランジスタのゲート電圧を上昇させ、出力トランジスタをハーフオンすることで、逆起電圧をクランプする。
例えば、特許文献1および特許文献2に示されるような、出力トランジスタのハーフオンによって逆起電圧をクランプする方式では、ハーフオンタイミングでの出力トランジスタの動作点が、安全動作領域(SOA:Safety Operating Area)を満たせないおそれがあった。特に、スーパージャンクション構造等を用いてオン抵抗を低減した出力トランジスタでは、二次降伏に伴うSOAが狭くなる場合がある。この場合、SOAを満たすことは、より困難になり得る。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第1および第2の電源端子と、負荷に接続される負荷端子と、出力トランジスタと、ドライバと、第1の電流パスと、検出トランジスタと、カレントミラー回路と、検出用抵抗素子と、制御トランジスタと、を備える。第1の電源端子には、高電位側である第1の電源電圧が印加され、第2の電源端子には、低電位側である第2の電源電圧が印加される。出力トランジスタは、第1の電源端子と負荷端子とに接続され、制御ノードと負荷端子との間の制御電圧に基づいてオン/オフが制御される。ドライバは、制御入力信号に基づいて出力トランジスタの制御電圧を制御する。第1の電流パスは、第1の電源端子と負荷端子との間に形成される。検出トランジスタは、第1の電流パスに挿入され、負荷端子に生じる出力電圧が第2の電源電圧よりも低い期間で第1の電流パスに検出電流を流す。カレントミラー回路は、第1の電流パスに流れる検出電流を第2の電流パスに転写する。検出用抵抗素子は、第2の電流パスに挿入され、第2の電流パスに流れる電流を検出電圧に変換する。制御トランジスタは、検出用抵抗素子によって変換された検出電圧が所定値よりも高い期間でオンとなる。そして、出力トランジスタは、制御トランジスタがオンの期間でオフに制御される。
前記一実施の形態によれば、出力トランジスタの二次降伏による破壊を防止することが可能になる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
<電力制御ユニットの概略>
図1は、実施の形態1による半導体装置を適用した電力制御ユニット周りの概略構成例を示すブロック図である。図2は、実施の形態1による半導体装置を適用した電力制御システムの概略構成例を示すブロック図である。図1または図2に示される電力制御ユニット10,10a,10b1,10b2は、例えば、車載用のエンジン制御ユニット(ECU)等である。電力制御ユニット10,10a,10b1,10b2は、バッテリ11から負荷12への電源供給を制御する機能を備える。
<電力制御ユニットの概略>
図1は、実施の形態1による半導体装置を適用した電力制御ユニット周りの概略構成例を示すブロック図である。図2は、実施の形態1による半導体装置を適用した電力制御システムの概略構成例を示すブロック図である。図1または図2に示される電力制御ユニット10,10a,10b1,10b2は、例えば、車載用のエンジン制御ユニット(ECU)等である。電力制御ユニット10,10a,10b1,10b2は、バッテリ11から負荷12への電源供給を制御する機能を備える。
図1に示す電力制御ユニット10は、半導体装置であるパワーデバイス20と、マイクロコンピュータ(MCUと呼ぶ)21とを備える。例えば、パワーデバイス20およびMCU21のそれぞれは、一つの半導体チップで構成され、電力制御ユニット10を構成する配線基板上に実装される。パワーデバイス20は、例えば、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子を備える。実施の形態では、パワーデバイス20は、例えば、MOSFETと、当該MOSFETのドライバおよび各種保護回路等を含む制御回路と、を備えたIPD(Intelligent Power Device)で構成される。
パワーデバイス(半導体装置)20は、高電位側の電源電圧VCCが印加される高電位側の電源端子PNvと、負荷12に接続される負荷端子PNlと、制御入力信号INを入力する制御入力端子PNiと、を備える。高電位側の電源電圧VCCは、バッテリ11によって生成され、例えば、12V~15V等の電圧値を有する。負荷12は、誘導性負荷、抵抗性負荷または容量性負荷である。誘導性負荷は、例えば、ソレノイド、モータ、コイル等である。負荷12は、低電位側の電源電圧GNDを基準に、負荷端子PNlからの高電位側の電源電圧を受けて動作する。
明細書では、高電位側の電源電圧VCCおよび高電位側の電源端子PNvを、単に、電源電圧VCCおよび電源端子PNvと呼ぶ。また、低電位側の電源電圧GNDの値は0Vであるものとして、低電位側の電源電圧GNDを、接地電圧GNDと呼ぶ。
MCU21は、パワーデバイス20を制御する機能を備える。MCU21は、例えば、電源供給のオン/オフを表す制御入力信号INをパワーデバイス20へ出力することにより、パワーデバイス20を制御する。パワーデバイス20は、制御入力信号INに基づいて、バッテリ11から負荷12への電源供給のオン/オフ、すなわち、電源端子PNvと負荷端子PNlとの導通/非導通を切り替える。このように、パワーデバイス20は、電源スイッチとしての機能を備える。
また、パワーデバイス20は、各種モニタ信号MNIをMCU21へ出力する。モニタ信号MNIとして、例えば、図示しない各種保護回路からの異常検知信号や、図示しない電流センス回路からの電流センス信号等が挙げられる。各種保護回路は、パワー半導体素子を過電圧、過電流、過温度等から保護する回路である。電流センス回路は、パワー半導体素子から負荷端子PNlに流れる出力電流をセンシングする回路である。なお、電力制御ユニット10には、図示は省略されるが、バッテリ11からの電源電圧VCCを電圧変換した上でMCU21へ供給するDCDCコンバータ等も搭載され得る。
図2には、図1で述べたような電力制御ユニットを階層的に設けた電力制御システムが示される。当該電力制御システムは、上位ユニットとしての電力制御ユニット10aと、下位ユニットとしての複数(この例では2個)の電力制御ユニット10b1,10b2と、を備える。電力制御ユニット10a,10b1,10b2のそれぞれは、図1の場合と同様に、パワーデバイス20とMCU21とを備える。
上位ユニットである電力制御ユニット10a内のパワーデバイス20おいて、電源端子PNvには、バッテリ11からの電源電圧VCCが印加される。また、負荷端子PNlは、ワイヤハーネスWH等を介して下位ユニットである電力制御ユニット10b1,10b2に接続される。すなわち、上位ユニットは、下位ユニットを負荷として動作する。
一方、下位ユニットである電力制御ユニット10b1,10b2内のパワーデバイス20において、電源端子PNvには、バッテリ11からの電源電圧Vccが、電力制御ユニット10aおよびワイヤハーネスWH等を介して共通に印加される。また、電力制御ユニット10b1,10b2内の負荷端子PNlは、それぞれ、負荷12b1,12b2に接続される。
電力制御ユニット10a内のパワーデバイス20は、対応するMCU21からの制御入力信号INに基づいて、バッテリ11から複数の電力制御ユニット10b1,10b2への電源供給のオン/オフを制御する。一方、電力制御ユニット10b1,10b2内のパワーデバイス20は、それぞれ、対応するMCU21からの制御入力信号INに基づいて、電力制御ユニット10aから負荷12b1,12b2への電源供給のオン/オフを制御する。なお、この例では、電力制御ユニット10a内のMCU21は、例えば、パワーデバイス20からのモニタ信号MNIに基づいて重大な異常が検出された場合に、図示しないディスプレイ等に、エラー信号ERRを用いてエラー表示を行わせる。
<パワーデバイスのデバイス構成>
図3は、図1および図2におけるパワーデバイスの外形例を示す平面図である。パワーデバイス20は、例えば、半導体チップCHPを封止したパッケージで実現される。パッケージは、この例では、TO252-7pinと呼ばれる形状を有する。半導体チップCHPは、出力トランジスタQOと、出力トランジスタQOを制御する制御回路CTとを搭載する。制御回路CT内には、出力トランジスタQOのドライバや、各種保護回路等が含まれる。
図3は、図1および図2におけるパワーデバイスの外形例を示す平面図である。パワーデバイス20は、例えば、半導体チップCHPを封止したパッケージで実現される。パッケージは、この例では、TO252-7pinと呼ばれる形状を有する。半導体チップCHPは、出力トランジスタQOと、出力トランジスタQOを制御する制御回路CTとを搭載する。制御回路CT内には、出力トランジスタQOのドライバや、各種保護回路等が含まれる。
パッケージの外部端子、すなわちリードには、図1で述べた負荷端子PNl、制御入力端子PNiおよび電源端子PNvに加えて、低電位側の電源端子PNgと、モニタ端子PNm1,PNm2とが含まれる。低電位側の電源端子PNgには、接地電圧GNDが印加される。明細書では、低電位側の電源端子PNgを、接地端子PNgと呼ぶ。モニタ端子PNm1,PNm2は、図1で述べたモニタ信号MNI用の端子である。
半導体チップCHPは、パッケージを構成するリードフレーム25上に搭載される。当該リードフレーム25は、電源端子PNvに連結される。ここで、半導体チップCHPの裏面には、出力トランジスタQOのドレイン電極DEが形成される。その結果、電源端子PNvは、ドレイン電極DEに接続される。出力トランジスタQOは、複数の単位セルUCによって構成される。複数の単位セルUCは、X軸方向において並んで配置される。複数の単位セルUCのそれぞれは、Y軸方向に延伸するように形成される。
半導体チップCHPの主面側には、出力トランジスタQOのソース電極の一部であるソースパッドPDsが形成される。ソースパッドPDsは、負荷端子PNlにボンディングワイヤBWを介して接続される。この例では、出力電流を十分に確保するため、負荷端子PNlは、2個設けられる。さらに、半導体チップCHPの主面側には、電源パッドPDpと、制御入力パッドPDiと、モニタパッドPDm1,PDm2とが形成される。電源パッドPDpは、接地端子PNgにボンディングワイヤBWを介して接続される。制御入力パッドPDiおよびモニタパッドPDm1,PDm2は、それぞれ、制御入力端子PNiおよびモニタ端子PNm1,PNm2にボンディングワイヤBWを介して接続される。
図4は、図3における出力トランジスタのA-A’間の構成例を示す断面図である。図4に示す出力トランジスタQOは、例えば、半導体基板SUBに形成されるnチャネル型のMOSFETである。出力トランジスタQOを構成する単位セルUCは、半導体基板SUBに形成されるドレイン領域DA、ベース領域BA、ゲート電極GE、バックゲートコンタクト領域BCT、ソース領域SAおよびコラム領域CAを有する。
ドレイン領域DAは、例えば、n型の領域であり、半導体基板SUBの裏面側に配置される。ドレイン領域DAの裏面、すなわち、半導体基板SUBの裏面には、ドレイン電極DEが形成される。ベース領域BAは、例えば、p型の領域であり、ドレイン領域DAの主面上に形成される。ゲート電極GEは、ベース領域BAの主面側からドレイン領域DAに達するように、半導体基板SUBに埋め込まれている。すなわち、ゲート電極GEは、トレンチゲート構造を有する。また、ゲート電極GEは、ゲート酸化膜GOXによって覆われている。
バックゲートコンタクト領域BCTは、例えば、p+型の領域であり、ベース領域BAの主面側において、隣接するゲート電極GEの間の中央部に形成される。ソース領域SAは、例えば、n+型の領域であり、バックゲートコンタクト領域BCTとゲート電極GEとの間に形成される。さらに、半導体基板SUBの主面上には、ソース電極SEが形成される。ソース電極SEは、ソース領域SAとバックゲートコンタクト領域BCTとに接している。ソース電極SE上には、図示しない保護膜等が形成される。図3に示したソースパッドPDsは、当該保護膜の開口部に該当する。
一方、コラム領域CAは、例えば、p型の領域であり、ベース領域BAの裏面から半導体基板SUBの裏面側へ延伸するように形成される。すなわち、X軸方向において、コラム領域CAとドレイン領域DAは、互いに隣接するように配置される。一般的なトレンチゲート構造のMOSFETでは、コラム領域CAは形成されず、ドレイン領域DAは、耐圧を確保するため、例えばn-型の領域となる。一方、図4の構成例では、コラム領域CAが形成され、ドレイン領域DAは、例えば、n-型よりも高濃度であるn型の領域となる。
図4のような構成例は、スーパージャンクション構造等と呼ばれる。スーパージャンクション構造では、出力トランジスタQOがオンの場合には、比抵抗の低いドレイン領域DAを通じて電子を流すことで、低いオン抵抗が実現される。一方、出力トランジスタQOがオフの場合には、ドレイン領域DA、コラム領域CAが空乏化することで、高い耐圧が実現される。すなわち、スーパージャンクション構造を用いることで、出力トランジスタQOの高速スイッチング特性を維持しながら、高耐圧、低オン抵抗の特性を得ることが可能になる。
なお、図3に示した制御回路CTは、出力トランジスタQOとは異なり、一般的なCMOS(Complementary MOS)プロセスによって形成されるMOSFET、コンデンサ、ダイオード、抵抗等を備える。明細書では、制御回路CTに搭載される通常のMOSFETを、出力トランジスタQOと区別してMOSトランジスタと呼び、nチャネル型をnMOSトランジスタ、pチャネル型をpMOSトランジスタと呼ぶ。また、出力トランジスタQOは、必ずしも、スーパージャンクション構造に限らず、一般的なトレンチゲート構造や、または、プレーナゲート構造等であってもよい。さらに、出力トランジスタQOは、MOSFETに限らず、IGBT等であってもよい。
<パワーデバイス(実施の形態1)の回路構成>
図5は、図1および図2におけるパワーデバイスの主要部の構成例を示す回路図である。図5に示すパワーデバイス20aは、電源電圧VCCが印加される電源端子PNvと、制御入力信号INを入力する制御入力端子PNiと、接地電圧GNDが印加される接地端子PNgと、負荷12に接続される負荷端子PNlと、を備える。また、当該パワーデバイス20aは、出力トランジスタQOと、ドライバ30と、電流制限素子31と、保護回路32aとを備える。
図5は、図1および図2におけるパワーデバイスの主要部の構成例を示す回路図である。図5に示すパワーデバイス20aは、電源電圧VCCが印加される電源端子PNvと、制御入力信号INを入力する制御入力端子PNiと、接地電圧GNDが印加される接地端子PNgと、負荷12に接続される負荷端子PNlと、を備える。また、当該パワーデバイス20aは、出力トランジスタQOと、ドライバ30と、電流制限素子31と、保護回路32aとを備える。
出力トランジスタQOは、この例では、nチャネル型MOSFETである。出力トランジスタQOにおけるドレイン(D)とソース(S)は、それぞれ、電源端子PNvと負荷端子PNlに接続される。出力トランジスタQOは、制御ノードであるゲート(G)と、負荷端子PNlに接続されるソース(S)との間の制御電圧、すなわちゲートソース間電圧Vgsに基づいてオン/オフが制御される。
ここでは、図3に示したように、電源端子PNvは、出力トランジスタQOのドレイン電極DEでもあり、負荷端子PNlは、出力トランジスタQOのソースパッドPDsでもある。また、制御入力端子PNiは、制御入力パッドPDiでもあり、接地端子PNgは、電源パッドPDpでもある。負荷12は、例えば、誘導性負荷であるが、場合によっては、抵抗性負荷等であってもよい。すなわち、例えば、ソースパッドPDsから負荷12を見ると、負荷12が抵抗性負荷等であっても、ボンディングワイヤBW等のインダクタンス成分が誘導性負荷として作用し得る。
ドライバ30は、制御入力端子PNiからの制御入力信号INに基づいて、出力トランジスタQOのゲートソース間電圧Vgsを制御する。例えば、制御入力信号INが“H”レベルの場合、ドライバ30は、出力トランジスタQOのゲートソース間電圧Vgsを、電流制限素子31を介してオンレベルに制御する。オンレベルは、例えば、電源電圧VCCのレベルである。
これにより、出力トランジスタQOのゲートソース間電圧Vgsは、閾値電圧(Vth)よりも大きくなり、出力トランジスタQOはオンになる。出力トランジスタQOがオンになると、出力トランジスタQOを介して出力電流Ioが流れ、負荷端子PNlに生じる出力電圧Voは、電源電圧VCC付近まで上昇する。その結果、負荷12への電源供給はオンになる。
一方、制御入力信号INが“L”レベルの場合、ドライバ30は、出力トランジスタQOのゲートソース間電圧Vgsを、電流制限素子31を介してオフレベルに制御する。オフレベルは、例えば、接地電圧GNDのレベルである。これにより、出力トランジスタQOのゲートソース間電圧Vgsは、閾値電圧(Vth)よりも小さくなり、出力トランジスタQOはオフになる。出力トランジスタQOがオフになると、出力電流Ioは流れず、負荷12への電源供給はオフになる。そして、負荷端子PNlに生じる出力電圧Voは、最終的には、接地電圧GNDに収束する。
ドライバ30は、図示は省略されるが、例えば、負荷端子PNlに生じる出力電圧Voに、電源電圧VCCの値を加算することでゲート電圧を生成するチャージポンプ回路等で構成される。電流制限素子31は、出力トランジスタQOのゲートソース間容量が急速に充放電されないように、ドライバ30による充放電電流を、例えば、抵抗素子等を用いて制限する。これにより、出力トランジスタQOの急速なオン遷移またはオフ遷移を防止し、ノイズを抑制できる。なお、保護回路32aの詳細に関しては後述する。
<パワーデバイス(比較例)の構成および動作>
図13Aは、比較例となるパワーデバイスの動作例を示す波形図である。比較例となるパワーデバイスでは、図5の構成例と異なり、保護回路32aが設けられない。図13Aには、負荷オン期間T1と、負荷オフ期間T2と、過渡切り替え期間T3とが示される。負荷オン期間T1は、制御入力信号INが“H”レベルの期間であり、出力トランジスタQOがオンの期間である。
図13Aは、比較例となるパワーデバイスの動作例を示す波形図である。比較例となるパワーデバイスでは、図5の構成例と異なり、保護回路32aが設けられない。図13Aには、負荷オン期間T1と、負荷オフ期間T2と、過渡切り替え期間T3とが示される。負荷オン期間T1は、制御入力信号INが“H”レベルの期間であり、出力トランジスタQOがオンの期間である。
負荷オン期間T1の開始条件として、制御入力信号INが“L”レベルから“H”レベルへ遷移すると、出力トランジスタQOは、ドライバ30からの制御に応じてオフからオンに切り替わる。その結果、負荷端子PNlの出力電圧Voは、ゼロ、すなわち接地電圧GNDから電源電圧VCC付近に向けて上昇し、出力電流Ioは、負荷12のインダクタンス等に応じた傾きで増加する。また、この期間では、負荷12に電磁エネルギーが蓄積される。
負荷オフ期間T2は、制御入力信号INが“L”レベルの期間であり、出力トランジスタQOがオフの期間である。この期間の開始条件として、制御入力信号INが“H”レベルから“L”レベルへ遷移すると、出力トランジスタQOは、ドライバ30からの制御に応じてオンからオフに切り替わる。その結果、負荷端子PNlの出力電圧Voは、電源電圧VCC付近から低下し、出力電流Ioは、負荷12のインダクタンス等に応じた傾きで減少する。
ここで、出力トランジスタQOがオンからオフに切り替わる際、負荷12に蓄積された電磁エネルギーが放出されるため、負荷端子PNlには、逆起電圧が発生する。これにより、出力電圧Voは、0Vよりも低い値へ低下する。そして、出力トランジスタQOのドレインソース間電圧Vdsが、アバランシェブレイクダウン電圧Vabを超えると、出力電圧Voは、このアバランシェブレイクダウン電圧Vabに基づいて定められるクランプ電圧Vclp付近にクランプされる。その後、出力電流Ioが0Aまで減少すると、すなわち、電磁エネルギーの放出が完了すると、出力電圧Voは、クランプ電圧Vclp付近から0Vへ上昇する。
過渡切り替え期間T3は、出力電圧Voがクランプ電圧Vclp付近にクランプされている間のいずれかのタイミングtonで、制御入力信号INが“L”レベルから“H”レベルへ遷移した後の期間である。この制御入力信号INの“L”レベルから“H”レベルへの遷移に応じて、出力トランジスタQOは、オフからオンに切り替わる。その結果、出力電圧Voは、クランプ電圧Vclp付近から電源電圧VCC付近に向けて上昇する。ここで、出力トランジスタQOは、タイミングtonにおいて、ドレインソース間電圧Vdsが大きい状態でオンに切り替わり、出力電流Ioを流す。このため、出力トランジスタQOには、大きな電力が発生する。
図13Bは、出力トランジスタの安全動作領域(SOA)と、図13Aの動作例との対応関係を表す図である。図13Bにおいて、横軸は、出力トランジスタQOのドレインソース間電圧Vdsを表し、縦軸は、出力トランジスタQOに流れる出力電流Ioを表す。安全動作領域(SOA)は、図13Bに示されるように、Rdsラインと、電流リミットラインと、熱制限ラインと、二次降伏ラインとによって定められる。これらのラインのそれぞれは、厳密には、各動作の時間幅により変化する。ただし、ここでは、簡略化のため、各動作の時間幅、すなわち、図13Aに示した各期間T1~T3の長さは、同等であるものと仮定する。
図13Bに示されるように、負荷オン期間T1での各動作点は、SOAの範囲内となる。また、負荷オフ期間T2での各動作点に関し、一部の動作点は、逆起電圧に伴い二次降伏ラインを超えるため、SOAの範囲外となり得る。ただし、負荷オフ期間T2では、出力トランジスタQOはオフである。このため、出力トランジスタQOの破壊は生じない。
一方、負荷オフ期間T2において、ドレインソース間電圧Vdsがクランプ電圧Vclp付近にクランプされている間のいずれかのタイミングtonで、出力トランジスタQOがオフからオンに切り替わると、過渡切り替え期間T3での各動作点が生じる。そして、過渡切り替え期間T3での一部の動作点40において、出力トランジスタQOは、二次降伏ラインを超えた状態、すなわちSOAの範囲外でオンとなってしまう。
その結果、出力トランジスタQOが破壊される可能性がある。特に、図4に示したように、スーパージャンクション構造等を用いてオン抵抗を低減した出力トランジスタQOでは、二次降伏ラインに伴うSOAが狭くなる場合がある。この場合、SOAを満たすことは、より困難になり得る。また、特許文献1または特許文献2に示される方式では、出力トランジスタQOは、逆起電圧が印加されている状態でハーフオンすることになる。このハーフオンタイミングは、図13Bに示したタイミングtonになり得る。この場合、出力トランジスタQOの破壊を十分に防止できないおそれがある。
<保護回路の詳細>
そこで、図5に示されるように、パワーデバイス20aは、保護回路32aを備える。保護回路32aは、電源端子PNvと負荷端子PNlとの間に形成される2個の電流パスCP1n,CP2aと、カレントミラー回路CMp1と、nMOSトランジスタである制御トランジスタMNc1と、を備える。電流パスCP1nには、nMOSトランジスタである検出トランジスタMNdと、調整用抵抗素子R11とが挿入される。
そこで、図5に示されるように、パワーデバイス20aは、保護回路32aを備える。保護回路32aは、電源端子PNvと負荷端子PNlとの間に形成される2個の電流パスCP1n,CP2aと、カレントミラー回路CMp1と、nMOSトランジスタである制御トランジスタMNc1と、を備える。電流パスCP1nには、nMOSトランジスタである検出トランジスタMNdと、調整用抵抗素子R11とが挿入される。
検出トランジスタMNdのゲートおよびソースは、それぞれ、接地端子PNgおよび負荷端子PNlに接続される。これにより、検出トランジスタMNdは、負荷端子PNlに生じる出力電圧Voが接地電圧GNDよりも低い期間、詳細には、閾値電圧(Vth)の幅以上に低下した期間で、電流パスCP1nに検出電流IdNを流す。
カレントミラー回路CMp1は、ミラー元であるpMOSトランジスタMP11と、ミラー先であるpMOSトランジスタMP12とを備える。カレントミラー回路CMp1は、電流パスCP1nに流れる検出電流IdNを、電流パスCP2aに転写する。具体的には、pMOSトランジスタMP11は、ドレインに検出電流IdNを入力し、pMOSトランジスタMP12は、ドレインから当該検出電流IdNに比例するミラー電流I2aを出力する。なお、pMOSトランジスタMP11,MP12のソースは、電源端子PNvに接続される。調整用抵抗素子R11は、pMOSトランジスタMP11と、検出トランジスタMNdとの間に設けられ、検出電流IdNの大きさを調整する。
電流パスCP2aには、抵抗素子R12と、検出用抵抗素子Rd1とが挿入される。検出用抵抗素子Rd1は、一端が負荷端子PNlに接続される。検出用抵抗素子Rd1は、電流パスCP2aに流れるミラー電流I2aを検出電圧Vd1に変換する。抵抗素子R12は、検出用抵抗素子Rd1とpMOSトランジスタMP12との間に設けられる。抵抗素子R12は、検出用抵抗素子Rd1と抵抗分圧回路を構成することで、検出電圧Vd1の大きさを調整する。
制御トランジスタMNc1のゲートおよびソースは、検出用抵抗素子Rd1の両端にそれぞれ接続される。これにより、制御トランジスタMNc1は、検出用抵抗素子Rd1によって変換された検出電圧Vd1が所定値、すなわち閾値電圧(Vth)よりも高い期間でオンとなる。そして、出力トランジスタQOは、制御トランジスタMNc1がオンの期間でオフに制御される。
具体的には、制御トランジスタMNc1は、ドレインが出力トランジスタQOの制御ノード、すなわちゲート(G)に接続されることで、オンの期間で出力トランジスタQOの制御ノードと負荷端子PNlとをショートする。また、制御トランジスタMNc1は、ドライバ30よりも高い駆動能力を備え、ドライバ30からの充電電流よりも大きい放電電流を流すことが可能となっている。
そして、制御トランジスタMNc1は、オンの期間では、ドライバ30の動作に関わらず出力トランジスタQOの制御ノードと負荷端子PNlとをショートする。詳細には、例えば、ドライバ30が出力トランジスタQOのゲートソース間電圧Vgsをオンレベルに制御している期間であっても、制御トランジスタMNc1は、前述した駆動能力の違いにより、出力トランジスタQOをオフに制御することができる。
<パワーデバイス(実施の形態1)の回路動作>
図6は、図5に示すパワーデバイスの動作例を示す波形図である。図6には、図13Aの場合と同様に、負荷オン期間T1と、負荷オフ期間T2と、過渡切り替え期間T3での動作例が示される。負荷オン期間T1は、制御入力信号INが“H”レベルの期間であり、出力トランジスタQOがオンの期間である。負荷オフ期間T2は、制御入力信号INが“L”レベルの期間であり、出力トランジスタQOがオフの期間である。過渡切り替え期間T3は、出力電圧Voがクランプ電圧Vclp付近にクランプされている間のいずれかのタイミングtonで、制御入力信号INが“L”レベルから“H”レベルへ遷移した後の期間である。
図6は、図5に示すパワーデバイスの動作例を示す波形図である。図6には、図13Aの場合と同様に、負荷オン期間T1と、負荷オフ期間T2と、過渡切り替え期間T3での動作例が示される。負荷オン期間T1は、制御入力信号INが“H”レベルの期間であり、出力トランジスタQOがオンの期間である。負荷オフ期間T2は、制御入力信号INが“L”レベルの期間であり、出力トランジスタQOがオフの期間である。過渡切り替え期間T3は、出力電圧Voがクランプ電圧Vclp付近にクランプされている間のいずれかのタイミングtonで、制御入力信号INが“L”レベルから“H”レベルへ遷移した後の期間である。
ここで、図6では、図13Aの場合と比較して、負荷オフ期間T2と過渡切り替え期間T3とでの動作が異なっている。負荷オフ期間T2において、出力トランジスタQOのオンからオフへの切り替わりに応じて、出力電圧Voが所定値以下に低下すると、検出トランジスタMNdは、オフからオンに切り替わる。当該所定値は、検出トランジスタMNdの閾値電圧Vthを用いて、“-|Vth|”である。検出トランジスタMNdがオフからオンに切り替わると、電流パスCP1nに検出電流IdNが流れる。
検出電流IdNが流れると、カレントミラー回路CMp1によって、電流パスCP2aにもミラー電流I2aが流れる。検出用抵抗素子Rd1は、ミラー電流I2aを検出電圧Vd1に変換する。検出電圧Vd1が制御トランジスタMNc1の閾値電圧(Vth)よりも大きくなると、制御トランジスタMNc1は、オフからオンに切り替わり、出力トランジスタQOのゲート(G)とソース(S)とをショートする。その結果、出力トランジスタQOは、ドライバ30によってオフレベル、例えばゲートソース間電圧Vgsが0Vに制御されることに加えて、制御トランジスタMNc1によってもオフレベルに制御される。
その後、出力トランジスタQOのドレインソース間電圧Vdsは、アバランシェブレイクダウン電圧Vabを超え、出力電圧Voは、クランプ電圧Vclp付近にクランプされる。そして、出力トランジスタQOは、アバランシェブレイクダウンに伴う出力電流Ioを流すことで、負荷12から放出される電磁エネルギーを消費する。ここで、出力電圧Voがクランプ電圧Vclp付近にクランプされている間のタイミングtonで、制御入力信号INが“L”レベルから“H”レベルに遷移すると、過渡切り替え期間T3に切り替わる。
タイミングtonにおいて、ドライバ30は、出力トランジスタQOのゲートソース間電圧Vgsをオンレベル、例えば、電源電圧VCCのレベルに制御するために、出力トランジスタQOのゲート(G)に充電電流を流す。一方、検出トランジスタMNdのゲートソース間電圧は、閾値電圧Vthよりも大きいため、検出トランジスタMNdは、依然としてオンを維持する。ここで、検出トランジスタMNdによる放電電流は、ドライバ30による充電電流よりも大きい。このため、出力トランジスタQOのゲートソース間電圧Vgsは、閾値電圧Vthを超えず、出力トランジスタQOは、オフを維持する。
その後、出力電流Ioが0Aまで減少すると、すなわち、負荷12による電磁エネルギーの放出が完了すると、出力電圧Voは、クランプ電圧Vclp付近から上昇する。そして、出力電圧Voが前述した所定値“-|Vth|”よりも高くなると、検出トランジスタMNdは、オンからオフに切り替わる。その結果、検出電流IdNはゼロとなり、制御トランジスタMNc1は、オンからオフに切り替わる。これに応じて、出力トランジスタQOのゲートソース間電圧Vgsは、ドライバ30からの充電電流によってオンレベルに向けて上昇し、出力トランジスタQOは、オフからオンに切り替わる。
<実施の形態1の主要な効果>
以上のように、実施の形態1の半導体装置では、保護回路32aが設けられる。これにより、負荷端子PNlに逆起電圧が生じている期間、すなわち出力トランジスタQOに大きなドレインソース間電圧Vdsが印加されている期間では、制御入力信号INが“H”レベルであっても出力トランジスタQOをオフに維持できる。そして、この出力トランジスタQOをオフに維持している期間では、出力トランジスタQOのアバランシェブレイクダウンによって、負荷12の電磁エネルギーを消費できる。
以上のように、実施の形態1の半導体装置では、保護回路32aが設けられる。これにより、負荷端子PNlに逆起電圧が生じている期間、すなわち出力トランジスタQOに大きなドレインソース間電圧Vdsが印加されている期間では、制御入力信号INが“H”レベルであっても出力トランジスタQOをオフに維持できる。そして、この出力トランジスタQOをオフに維持している期間では、出力トランジスタQOのアバランシェブレイクダウンによって、負荷12の電磁エネルギーを消費できる。
このように、負荷端子PNlに逆起電圧が生じている期間で出力トランジスタQOをオフに維持することで、出力トランジスタQOの二次降伏による破壊を防止することが可能になる。すなわち、図13Bで述べたような、SOAの範囲外の動作点40で出力トランジスタQOがオンまたはハーフオンするような事態を防止できる。また、これに伴い、スーパージャンクション構造等を適用し易くなり、出力トランジスタQOの低オン抵抗化が図り易くなる。これらの結果、エンジン制御ユニット(ECU)等の高速化、低消費電力化、信頼性の向上等に寄与できる。
(実施の形態2)
<パワーデバイス(実施の形態2)の回路構成>
図7は、実施の形態2による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図7に示すパワーデバイス(半導体装置)20bは、図5の場合と比較して、ドライバ30bの構成と、保護回路32bの構成とが異なっている。図7における保護回路32bは、図5における保護回路32aとは、カレントミラー回路CMp1のミラー先である電流パスCP2bの接続先と、制御トランジスタMNc2の接続先とが異なっている。
<パワーデバイス(実施の形態2)の回路構成>
図7は、実施の形態2による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図7に示すパワーデバイス(半導体装置)20bは、図5の場合と比較して、ドライバ30bの構成と、保護回路32bの構成とが異なっている。図7における保護回路32bは、図5における保護回路32aとは、カレントミラー回路CMp1のミラー先である電流パスCP2bの接続先と、制御トランジスタMNc2の接続先とが異なっている。
電流パスCP2bは、図5の場合と異なり、電源端子PNvと接地端子PNgとの間に形成される。これに伴い、電流パスCP2bに挿入される検出用抵抗素子Rd2は、一端が接地端子PNgに、他端が制御トランジスタMNc2のゲートにそれぞれ接続される。検出用抵抗素子Rd2は、電流パスCP2bに流れるミラー電流I2bを検出電圧Vd2に変換する。
制御トランジスタMNc2は、ソースが接地端子PNgに、ドレインがドライバ30bに接続される。これにより、制御トランジスタMNc2は、検出電圧Vd2に基づくオンの期間で、接地端子PNgに印加される接地電圧GNDをドライバ30bへ印加する。ドライバ30bは、制御トランジスタMNc2から接地電圧GNDが印加されている期間では、制御入力信号INに関わらず、出力トランジスタQOのゲートソース間電圧Vgsをオフレベルに制御する。
より詳細には、制御トランジスタMNc2のドレインは、例えば、図示しない高抵抗の抵抗素子等を介して電源端子PNvに接続される。この場合、ドライバ30bには、制御トランジスタMNc2がオンの期間では接地電圧GNDが印加され、制御トランジスタMNc2がオフの期間では電源電圧VCCが印加される。ドライバ30bは、制御トランジスタMNc2側から電源電圧VCCが印加されている期間では、出力トランジスタQOのゲートソース間電圧Vgsを、制御入力信号INに基づいてオンレベルまたはオフレベルに制御する。
なお、ここでは、検出用抵抗素子Rd2の一端および制御トランジスタMNc2のソースには、接地電圧GNDが印加されるが、これに限らず、他の電圧が印加されてもよい。すなわち、制御トランジスタMNc2のオン/オフをドライバ30bに通知できる構成であればよい。
<パワーデバイス(実施の形態2)の回路動作>
図8は、図7に示すパワーデバイスの動作例を示す波形図である。前述した図6の動作例では、タイミングtonから、検出トランジスタMNdがオンからオフに切り替わるタイミングまでの期間T31で、ドライバ30は、出力トランジスタQOのゲート(G)に充電電流を供給する。その結果、図6に示されるように、期間T31では、出力トランジスタQOのゲートソース間電圧Vgsは、閾値電圧Vthよりも小さい範囲で、オフレベル、例えば0Vレベルから若干上昇する可能性がある。
図8は、図7に示すパワーデバイスの動作例を示す波形図である。前述した図6の動作例では、タイミングtonから、検出トランジスタMNdがオンからオフに切り替わるタイミングまでの期間T31で、ドライバ30は、出力トランジスタQOのゲート(G)に充電電流を供給する。その結果、図6に示されるように、期間T31では、出力トランジスタQOのゲートソース間電圧Vgsは、閾値電圧Vthよりも小さい範囲で、オフレベル、例えば0Vレベルから若干上昇する可能性がある。
出力トランジスタQOのゲートソース間電圧Vgsが若干上昇すると、例えば、出力トランジスタQOがハーフオンとなるおそれがある。一方、図7の動作例では、図6の場合と異なり、期間T31で、ドライバ30bは、出力トランジスタQOのゲート(G)に充電電流を供給せず、出力トランジスタQOのゲートソース間電圧Vgsをオフレベルに制御する。
<実施の形態2の主要な効果>
以上、実施の形態2の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。さらに、負荷端子PNlに逆起電圧が生じている期間で、出力トランジスタQOを、より確実にオフに維持することができる。これにより、出力トランジスタQOの二次降伏による破壊をより確実に防止することが可能になる。
以上、実施の形態2の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。さらに、負荷端子PNlに逆起電圧が生じている期間で、出力トランジスタQOを、より確実にオフに維持することができる。これにより、出力トランジスタQOの二次降伏による破壊をより確実に防止することが可能になる。
(実施の形態3)
<パワーデバイス(実施の形態3)の回路構成>
図9は、実施の形態3による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図9に示すパワーデバイス(半導体装置)20cは、図5の場合と比較して、保護回路32cの構成が異なっている。保護回路32cでは、図5の場合と異なり、カレントミラー回路CMp1のミラー元である電流パスCP1zに、クランプ素子が挿入されている。クランプ素子は、この例では、負荷端子PNl側をアノード、電源端子PNv側をカソードとするツェナーダイオードZDで構成される。
<パワーデバイス(実施の形態3)の回路構成>
図9は、実施の形態3による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図9に示すパワーデバイス(半導体装置)20cは、図5の場合と比較して、保護回路32cの構成が異なっている。保護回路32cでは、図5の場合と異なり、カレントミラー回路CMp1のミラー元である電流パスCP1zに、クランプ素子が挿入されている。クランプ素子は、この例では、負荷端子PNl側をアノード、電源端子PNv側をカソードとするツェナーダイオードZDで構成される。
ツェナーダイオードZDは、アノードを基準としてカソードに、クランプ電圧、すなわち、ツェナー電圧Vzdを超える電圧が印加されている期間で導通する。ツェナー電圧Vzdは、電源電圧VCCよりも大きい値に設定される。例えば、電源電圧VCCを13Vとした場合、ツェナー電圧Vzdは、18V等に設定される。この場合、負荷端子PNlに逆起電圧が生じた場合であっても、出力トランジスタQOのドレインソース間電圧Vdsがツェナー電圧Vzdよりも小さい場合には、電流パスCP1zに、検出電流Izは流れない。一方、逆起電圧によって、出力トランジスタQOのドレインソース間電圧Vdsがツェナー電圧Vzdよりも大きくなると、電流パスCP1zに、検出電流Izが流れる。
電流パスCP1zに検出電流Izが流れると、カレントミラー回路CMp1によって、ミラー先である電流パスCP2cにミラー電流I2cが流れる。その後は、図5の場合と同様に、検出用抵抗素子Rd3は、当該ミラー電流I2cを検出電圧Vd3に変換する。制御トランジスタMNc3は、当該検出電圧Vd3によってオン/オフが切り替えられる。そして、制御トランジスタMNc3は、オンの期間では、出力トランジスタQOのゲート(G)とソース(S)とをショートする。なお、図9において、ツェナーダイオードZDと調整用抵抗素子R11の接続順は、入れ替え可能である。また、図7の構成例に対して、図9の場合と同様のクランプ素子を設けてもよい。
<パワーデバイス(実施の形態3)の回路動作>
図10は、図9に示すパワーデバイスの動作例を示す波形図である。図10では、図6の場合と比較して、制御トランジスタMNc3のオン/オフが切り替わる条件、ひいては、制御トランジスタMNc3によって出力トランジスタQOがオフに制御される条件が異なっている。すなわち、図6の場合には、検出トランジスタMNdがオンとなることで、制御トランジスタMNc1はオンとなったが、図10の場合には、ツェナーダイオードZDが導通することで、検出電流Izが流れ、制御トランジスタMNc3はオンとなる。
図10は、図9に示すパワーデバイスの動作例を示す波形図である。図10では、図6の場合と比較して、制御トランジスタMNc3のオン/オフが切り替わる条件、ひいては、制御トランジスタMNc3によって出力トランジスタQOがオフに制御される条件が異なっている。すなわち、図6の場合には、検出トランジスタMNdがオンとなることで、制御トランジスタMNc1はオンとなったが、図10の場合には、ツェナーダイオードZDが導通することで、検出電流Izが流れ、制御トランジスタMNc3はオンとなる。
これにより、逆起電圧ではない本来とは異なる要因で負荷端子PNlに負電圧が生じた場合に、検出トランジスタMNdがオンとなることで保護回路32cが誤動作する事態、具体的には出力トランジスタQOがオフに制御される事態を防止することが可能になる。例えば、本来とは異なる要因で検出トランジスタMNdがオンするケースとして、以下の第1~第3のケース等が挙げられる。第1~第3のケース等が生じると、必要な時に出力トランジスタQOをオンに制御できない事態が生じ得る。
第1のケースとして、BCI(Bulk Current Injection)やDPI(Direct RF Power Injection)と呼ばれるノイズが負荷端子PNlに入力され続けることがある。この場合、負荷端子PNlには、常に負電圧が生じ得る。第2のケースとして、アバランシェブレイクダウンから復帰する際のリンギングによって、出力電圧Voが揺れることがある。この場合、負荷端子PNlには、一旦正電圧が生じたのち再び負電圧が生じ得る。第3のケースとして、図9に示されるように、負荷端子PNlに還流ダイオードRDが接続されることがある。この場合、還流ダイオードRDの順方向電圧、または還流時の外部ノイズによって、負荷端子PNlには、負電圧が生じ得る。
図9に示される構成例を用いると、第1~第3のケース等によって検出トランジスタMNdがオンとなった場合であっても、負荷端子PNlに生じた負電圧が逆起電圧とみなせる程度に大きくない限り、制御トランジスタMNc3はオンとならない。言い換えれば、制御トランジスタMNc3は、負荷端子PNlに逆起電圧が生じた場合に限ってオンとなり、出力トランジスタQOは、オフに制御される。その結果、第1~第3のケース等で負荷端子PNlに負電圧が生じた場合であっても、保護回路32cの誤動作を防止できる。
なお、図9に示される構成例では、検出トランジスタMNdは、例えば、電源電圧VCCが本来よりも高い場合に保護回路32cの誤動作を防止する役目を担う。すなわち、仮に検出トランジスタMNdが設けられない場合、バッテリ等によって、ツェナー電圧Vzdよりも高い電源電圧VCCが印加されると、検出電流Izが流れてしまう。検出トランジスタMNdを設けると、このような検出電流Izは流れない。
<実施の形態3の主要な効果>
以上、実施の形態3の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。さらに、負荷端子PNlに逆起電圧とは異なる要因で負電圧が生じた場合の保護回路32cの誤動作を防止することが可能になる。
以上、実施の形態3の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。さらに、負荷端子PNlに逆起電圧とは異なる要因で負電圧が生じた場合の保護回路32cの誤動作を防止することが可能になる。
(実施の形態4)
<パワーデバイス(実施の形態4)の回路構成>
図11は、実施の形態4による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。前述した実施の形態1~実施の形態3に示したパワーデバイスは、負荷12のハイサイドに接続されるのに対して、図11に示すパワーデバイス20dは、負荷12のロウサイドに接続される。
<パワーデバイス(実施の形態4)の回路構成>
図11は、実施の形態4による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。前述した実施の形態1~実施の形態3に示したパワーデバイスは、負荷12のハイサイドに接続されるのに対して、図11に示すパワーデバイス20dは、負荷12のロウサイドに接続される。
図11に示すパワーデバイス(半導体装置)20dは、図5の場合と同様に、電源端子PNvと、制御入力端子PNiと、接地端子PNgと、負荷端子PNlと、を備える。ただし、図5の場合と異なり、負荷12の一端には、電源電圧VCCが印加され、負荷12の他端は、負荷端子PNlに接続される。また、当該パワーデバイス20dは、出力トランジスタQOと、ドライバ30dと、電流制限素子31dと、保護回路32dとを備える。出力トランジスタQOにおけるドレイン(D)とソース(S)は、それぞれ、負荷端子PNlと接地端子PNgに接続される。
また、図5の場合と異なり、電源端子PNvは、電源パッドPDpでもある。負荷端子PNlは、出力トランジスタQOのドレイン電極DEでもあり、接地端子PNgは、出力トランジスタQOのソースパッドPDsでもある。なお、制御入力端子PNiは、図5の場合と同様に、制御入力パッドPDiでもある。
ドライバ30dは、制御入力端子PNiからの制御入力信号INに基づいて、出力トランジスタQOのゲートソース間電圧Vgsを、電流制限素子31dを介して制御する。ドライバ30dは、図5の場合と異なり、チャージポンプ回路を備える必要はなく、例えば、電源電圧VCCまたは接地電圧GNDを出力する構成であればよい。電流制限素子31dは、ドライバ30による充放電電流を、例えば、抵抗素子等を用いて制限する。
保護回路32dは、負荷端子PNlと接地端子PNgとの間に形成される電流パスCP1pと、電源端子PNvと接地端子PNgとの間に形成される2個の電流パスCP2d1,CP2d2と、2個のカレントミラー回路CMn1,CMp2と、nMOSトランジスタである制御トランジスタMNc4と、を備える。電流パスCP1pには、pMOSトランジスタである検出トランジスタMPdと、調整用抵抗素子R21とが挿入される。
検出トランジスタMPdのゲートおよびソースは、それぞれ、電源端子PNvおよび負荷端子PNlに接続される。これにより、検出トランジスタMPdは、負荷端子PNlに生じる出力電圧Voが電源電圧VCCよりも高い期間、詳細には、閾値電圧(Vth)の幅以上に上昇した期間で、電流パスCP1pに検出電流IdPを流す。
カレントミラー回路CMn1は、ミラー元であるnMOSトランジスタMN11と、ミラー先であるnMOSトランジスタMN12とを備える。カレントミラー回路CMn1は、電流パスCP1pに流れる検出電流IdPを、電流パスCP2d1に転写する。具体的には、nMOSトランジスタMN11は、ドレインに検出電流IdPを入力し、nMOSトランジスタMN12は、ドレインから当該検出電流IdPに比例するミラー電流I2d1を出力する。なお、nMOSトランジスタMN11,MN12のソースは、接地端子PNgに接続される。調整用抵抗素子R21は、検出トランジスタMPdとnMOSトランジスタMN11との間に設けられ、検出電流IdPの大きさを調整する。
カレントミラー回路CMp2は、ミラー元であるpMOSトランジスタMP21と、ミラー先であるpMOSトランジスタMP22とを備える。カレントミラー回路CMp2は、電流パスCP2d1に流れるミラー電流I2d1を、電流パスCP2d2に転写する。具体的には、pMOSトランジスタMP21は、ドレインにミラー電流I2d1を入力し、pMOSトランジスタMP22は、ドレインからミラー電流I2d1に比例するミラー電流I2d2を出力する。なお、pMOSトランジスタMP21,MP22のソースは、電源端子PNvに接続される。
電流パスCP2d2には、検出用抵抗素子Rd4が挿入される。検出用抵抗素子Rd4は、一端が接地端子PNgに接続される。検出用抵抗素子Rd4は、電流パスCP2d2に流れるミラー電流I2d2を検出電圧Vd4に変換する。制御トランジスタMNc4のゲートおよびソースは、検出用抵抗素子Rd4の両端にそれぞれ接続される。これにより、制御トランジスタMNc4は、検出用抵抗素子Rd4によって変換された検出電圧Vd4が所定値、すなわち閾値電圧(Vth)よりも高い期間でオンとなる。そして、出力トランジスタQOは、制御トランジスタMNc4がオンの期間でオフに制御される。
具体的には、制御トランジスタMNc4は、ドレインが出力トランジスタQOの制御ノード、すなわちゲート(G)に接続されることで、オンの期間で出力トランジスタQOの制御ノードと接地端子PNgとをショートする。また、制御トランジスタMNc4は、ドライバ30dよりも高い駆動能力を備え、ドライバ30dからの充電電流よりも大きい放電電流を流すことが可能となっている。
そして、制御トランジスタMNc4は、オンの期間では、ドライバ30dの動作に関わらず出力トランジスタQOの制御ノードと接地端子PNgとをショートする。詳細には、例えば、ドライバ30dが出力トランジスタQOのゲートソース間電圧Vgsをオンレベルに制御している期間であっても、制御トランジスタMNc4は、前述した駆動能力の違いにより、出力トランジスタQOをオフに制御することができる。
<パワーデバイス(実施の形態4)の回路動作>
図12は、図11に示すパワーデバイスの動作例を示す波形図である。図12では、図5の場合と比較して、出力電圧Voの極性が異なっている。すなわち、出力電圧Voは、負荷オン期間T1では、オンである出力トランジスタQOを介して、0V付近、すなわち接地電圧GND付近に制御される。また、制御入力信号INの“H”レベルから“L”レベルへの遷移に応じて、負荷オン期間T1から負荷オフ期間T2に切り替わると、負荷端子PNlには、正電圧の逆起電圧が生じる。
図12は、図11に示すパワーデバイスの動作例を示す波形図である。図12では、図5の場合と比較して、出力電圧Voの極性が異なっている。すなわち、出力電圧Voは、負荷オン期間T1では、オンである出力トランジスタQOを介して、0V付近、すなわち接地電圧GND付近に制御される。また、制御入力信号INの“H”レベルから“L”レベルへの遷移に応じて、負荷オン期間T1から負荷オフ期間T2に切り替わると、負荷端子PNlには、正電圧の逆起電圧が生じる。
その結果、出力電圧Voは、接地電圧GND付近から上昇する。そして、出力電圧Voが、所定値よりも高くなると、検出トランジスタMPdはオフからオンに切り替わる。当該所定値は、電源電圧VCCと検出トランジスタMPdの閾値電圧Vthとを用いて“VCC+|Vth|”である。また、出力トランジスタQOでは、逆起電圧に伴いアバランシェブレイクダウンが生じ、出力電圧Voは、正電圧のクランプ電圧Vclp付近にクランプされる。出力トランジスタQOは、アバランシェブレイクダウンに伴う出力電流Ioを流すことで、負荷12から放出される電磁エネルギーを消費する。
その後、出力電圧Voがクランプ電圧Vclp付近にクランプされる間のタイミングtonにおいて、制御入力信号INが“L”レベルから“H”レベルに遷移すると、負荷オフ期間T2から過渡切り替え期間T3へ切り替わる。ただし、タイミングtonでは、検出トランジスタMPdはオンであるため、出力トランジスタQOは、オフを維持する。その後、負荷12の電磁エネルギーの放出が完了し、出力電圧Voが、前述した所定値“VCC+|Vth|”よりも低下すると、検出トランジスタMPdはオンからオフと切り替わる。その結果、出力トランジスタQOは、ドライバ30dによってオンに制御される。
なお、図11に示した構成例は、図7に示したような構成例に変形することが可能である。この場合、制御トランジスタMNc4のドレインをドライバ30dに接続すればよい。また、図11に示した構成例は、図9に示したような構成例に変形することも可能である。この場合、電流パスCP1pに、クランプ素子を挿入すればよい。具体的には、クランプ素子として、例えば、接地端子PNg側をアノード、負荷端子PNl側をカソードするツェナーダイオードZD等を設ければよい。
<実施の形態4の主要な効果>
以上、実施の形態4の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。
以上、実施の形態4の半導体装置を用いることでも、実施の形態1で述べた各種効果と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
12 負荷
20,20a~20d パワーデバイス(半導体装置)
30,30b,30d ドライバ
CHP 半導体チップ
CMp1,CMp2,CMn1 カレントミラー回路
CP1n,CP1z,CP1p,CP2a~CP2c,CP2d1,CP2d2 電流パス
GND 接地電圧(低電位側の電源電圧)
IN 制御入力信号
IdN,IdP,Iz 検出電流
MNc1~MNc4 制御トランジスタ
MNd,MPd 検出トランジスタ
PNg 接地端子(低電位側の電源端子)
PNl 負荷端子
PNv 電源端子(高電位側の電源端子)
QO 出力トランジスタ
R11,R21 調整用抵抗素子
Rd1~Rd4 検出用抵抗素子
VCC 電源電圧(高電位側の電源電圧)
Vd1~Vd4 検出電圧
Vo 出力電圧
ZD ツェナーダイオード
20,20a~20d パワーデバイス(半導体装置)
30,30b,30d ドライバ
CHP 半導体チップ
CMp1,CMp2,CMn1 カレントミラー回路
CP1n,CP1z,CP1p,CP2a~CP2c,CP2d1,CP2d2 電流パス
GND 接地電圧(低電位側の電源電圧)
IN 制御入力信号
IdN,IdP,Iz 検出電流
MNc1~MNc4 制御トランジスタ
MNd,MPd 検出トランジスタ
PNg 接地端子(低電位側の電源端子)
PNl 負荷端子
PNv 電源端子(高電位側の電源端子)
QO 出力トランジスタ
R11,R21 調整用抵抗素子
Rd1~Rd4 検出用抵抗素子
VCC 電源電圧(高電位側の電源電圧)
Vd1~Vd4 検出電圧
Vo 出力電圧
ZD ツェナーダイオード
Claims (14)
- 高電位側である第1の電源電圧が印加される第1の電源端子と、
低電位側である第2の電源電圧が印加される第2の電源端子と、
負荷に接続される負荷端子と、
前記第1の電源端子と前記負荷端子とに接続され、制御ノードと前記負荷端子との間の制御電圧に基づいてオン/オフが制御される出力トランジスタと、
制御入力信号に基づいて前記出力トランジスタの前記制御電圧を制御するドライバと、
前記第1の電源端子と前記負荷端子との間に形成される第1の電流パスと、
前記第1の電流パスに挿入され、前記負荷端子に生じる出力電圧が前記第2の電源電圧よりも低い期間で前記第1の電流パスに検出電流を流す検出トランジスタと、
前記第1の電流パスに流れる前記検出電流を第2の電流パスに転写するカレントミラー回路と、
前記第2の電流パスに挿入され、前記第2の電流パスに流れる電流を検出電圧に変換する検出用抵抗素子と、
前記検出用抵抗素子によって変換された前記検出電圧が所定値よりも高い期間でオンとなる制御トランジスタと、
を備え、
前記出力トランジスタは、前記制御トランジスタがオンの期間でオフに制御される、
半導体装置。 - 請求項1記載の半導体装置において、
前記検出用抵抗素子は、一端が前記負荷端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
前記制御トランジスタは、オンの期間で前記出力トランジスタの前記制御ノードと前記負荷端子とをショートする、
半導体装置。 - 請求項2記載の半導体装置において、
前記制御トランジスタは、前記ドライバよりも高い駆動能力を備え、オンの期間で前記ドライバの動作に関わらず前記出力トランジスタの前記制御ノードと前記負荷端子とをショートする、
半導体装置。 - 請求項1記載の半導体装置において、
前記検出用抵抗素子は、一端が前記第2の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
前記制御トランジスタは、オンの期間で前記第2の電源端子に印加される前記第2の電源電圧を前記ドライバへ印加し、
前記ドライバは、前記制御トランジスタから前記第2の電源電圧が印加されている期間では、前記出力トランジスタの前記制御電圧をオフレベルに制御する、
半導体装置。 - 請求項1記載の半導体装置において、
前記第1の電流パスに挿入され、前記検出電流の大きさを調整するための調整用抵抗素子を備える、
半導体装置。 - 請求項1記載の半導体装置において、
前記第1の電流パスに挿入され、両端にクランプ電圧を超える電圧が印加されている期間で導通するクランプ素子を備え、
前記クランプ電圧は、前記第1の電源電圧と前記第2の電源電圧との差電圧の値よりも大きい値に設定される、
半導体装置。 - 請求項1~6のいずれか1項に記載の半導体装置において、
前記半導体装置は、1個の半導体チップで構成される、
半導体装置。 - 高電位側である第1の電源電圧が印加される第1の電源端子と、
低電位側である第2の電源電圧が印加される第2の電源端子と、
負荷に接続される負荷端子と、
前記負荷端子と前記第2の電源端子とに接続され、制御ノードと前記第2の電源端子との間の制御電圧に基づいてオン/オフが制御される出力トランジスタと、
制御入力信号に基づいて前記出力トランジスタの前記制御電圧を制御するドライバと、
前記負荷端子と前記第2の電源端子との間に形成される第1の電流パスと、
前記第1の電流パスに挿入され、前記負荷端子に生じる出力電圧が前記第1の電源電圧よりも高い期間で前記第1の電流パスに検出電流を流す検出トランジスタと、
前記第1の電流パスに流れる前記検出電流を第2の電流パスに転写するカレントミラー回路と、
前記第2の電流パスに挿入され、前記第2の電流パスに流れる電流を検出電圧に変換する検出用抵抗素子と、
前記検出用抵抗素子によって変換された前記検出電圧が所定値よりも高い期間でオンとなる制御トランジスタと、
を備え、
前記出力トランジスタは、前記制御トランジスタがオンの期間でオフに制御される、
半導体装置。 - 請求項8記載の半導体装置において、
前記検出用抵抗素子は、一端が前記第2の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
前記制御トランジスタは、オンの期間で前記出力トランジスタの前記制御ノードと前記第2の電源端子とをショートする、
半導体装置。 - 請求項9記載の半導体装置において、
前記制御トランジスタは、前記ドライバよりも高い駆動能力を備え、オンの期間で前記ドライバの動作に関わらず前記出力トランジスタの前記制御ノードと前記第2の電源端子とをショートする、
半導体装置。 - 請求項8記載の半導体装置において、
前記検出用抵抗素子は、一端が前記第2の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
前記制御トランジスタは、オンの期間で前記第2の電源端子に印加される前記第2の電源電圧を前記ドライバへ印加し、
前記ドライバは、前記制御トランジスタから前記第2の電源電圧が印加されている期間では、前記出力トランジスタの前記制御電圧をオフレベルに制御する、
半導体装置。 - 請求項8記載の半導体装置において、
前記第1の電流パスに挿入され、前記検出電流の大きさを調整するための調整用抵抗素子を備える、
半導体装置。 - 請求項8記載の半導体装置において、
前記第1の電流パスに挿入され、両端にクランプ電圧を超える電圧が印加されている期間で導通するクランプ素子を備え、
前記クランプ電圧は、前記第1の電源電圧と前記第2の電源電圧との差電圧の値よりも大きい値に設定される、
半導体装置。 - 請求項1~13のいずれか1項に記載の半導体装置において、
前記半導体装置は、1個の半導体チップで構成される、
半導体装置。
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JP4401178B2 (ja) * | 2004-01-27 | 2010-01-20 | Necエレクトロニクス株式会社 | 出力トランジスタの電流制限回路 |
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