JP6648534B2 - デューティサイクル調整回路，インパルス送信機およびインパルス受信機 - Google Patents

Description

本明細書で言及する実施例は、デューティサイクル調整回路，インパルス送信機およびインパルス受信機に関する。

近年、インターネット利用者の爆発的増加、或いは、高精細画像や映像および音声データ等のコンテンツの大容量化および多様化に伴って、無線通信においても伝送容量の増大が望まれている。

大容量無線通信方式としては、例えば、商用無線局が少なく、広い周波数帯域を確保しやすいミリ波帯の利用が適している。また、近年、ＲＦパルスを伝送媒体とするインパルス方式による無線通信方式が、広帯域無線通信システムへの適用として注目されている。

インパルス方式による無線伝送装置(インパルス送信機およびインパルス受信機)は、低周波パルス信号から逓倍により高周波パルス信号を得るため、バンドパスフィルタの比帯域が従来方式と比較して大きくなる上、局部発振器やミキサが不要になる。

そのため、インパルス送信機およびインパルス受信機は、搬送波方式による狭帯域の無線伝送装置と比較して、無線部の構成を簡素化および低コスト化することが可能である。さらに、例えば、毎秒１０ギガビット(１０Ｇｂｐｓ)を超える大容量無線通信の実現手段として、インパルス方式の無線通信システム(インパルス無線通信システム)が期待されている。

インパルス無線通信システムでは、データの『１』，『０』に対してミリ波パルスを送信するＯＮ／ＯＦＦ変調および包絡線検波を行ってデータを伝送する。ここで、毎秒伝送可能なデータ量(伝送速度)は、バンドパスフィルタの通過周波数帯域幅で決まる。

さらに、例えば、無線通信用途として数ギガヘルツ(ＧＨｚ)〜数十ＧＨｚと広い周波数帯域幅がいくつか割り当てられているミリ波帯(３０ＧＨｚ〜３００ＧＨｚ)を用いて、数十ギガビット／秒(Ｇｂｐｓ)の大容量通信を簡易なシステムで実現するのに適している。

このようなインパルス無線通信システムにおいて、インパルス送信機およびインパルス受信機には、短パルス発生器が設けられるが、この短パルス発生器では、デューティサイクル(デューティ)を正しく制御することが求められる。

ところで、従来、インパルス方式を利用した無線通信システム、並びに、デューティサイクルを調整する回路としては、様々な提案がなされている。

特開２００４−１８７２００号公報 特開２０００−２２８６２２号公報 特開平０１−０９７０１０号公報

デューティサイクルを調整する回路としては、様々な提案がなされているが、例えば、ＧＨｚ以上の周波数を利用するインパルス無線通信システムに利用する短パルス発生器のデューティサイクル調整回路は、十分に満足できるものではなかった。

すなわち、例えば、ＣＭＯＳインバータなどの論理回路では、デューティサイクル(論理値『１』と論理値『０』の時間差やクロックの高レベル『Ｈ』と低レベル『Ｌ』の時間差)により、誤動作が生じる虞がある。

この問題は、高周波動作で顕著化するため、例えば、ＧＨｚ以上の周波数を利用するインパルス無線通信システム(インパルス送信機およびインパルス受信機に用いる短パルス発生器では大きな問題になる。すなわち、短パルス発生器から出力されるパルス信号は、わずかなディーティサイクルのずれでＲＦ信号のスペクトルに不要な線スペクトルが発生するため、デューティサイクルを高精度に制御して抑制することが求められる。

一実施形態によれば、第１入力ノードおよび第１出力ノードを有する第１インバータと、前記第１出力ノードに接続された第２入力ノードおよび第２出力ノードを有する第２インバータと、パストランジスタと、を有するデューティサイクル調整回路が提供される。

前記パストランジスタは、前記第１入力ノードと前記第２出力ノードの間に設けられ、前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインがそれぞれ接続された一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む。前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには、同相の制御電圧が印加される。前記第１インバータは、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタを有し、前記第２インバータは、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有する。入力信号は、前記第１入力ノードに入力され、前記制御電圧により、前記パストランジスタを流れる電流を制御して前記第１出力ノードから出力する出力信号のデューティが調整される。

開示のデューティサイクル調整回路，インパルス送信機およびインパルス受信機によれば、簡単な構成によりデューティのずれを低減することができるという効果を奏する。

図１は、本実施形態に係るデューティサイクル調整回路の一例を説明するための図である。 図２は、ＭＯＳトランジスタのゲート幅およびゲート長を模式的に示す図である。 図３は、デューティサイクル調整回路の第１実施例を説明するための図である。 図４は、デューティサイクル調整回路の第２実施例を説明するための図である。 図５は、デューティサイクル調整回路の第３実施例を説明するための図である。 図６は、デューティサイクル調整回路の第４実施例を説明するための図である。 図７は、デューティサイクル調整回路の第５実施例を説明するための図である。 図８は、デューティサイクル調整回路の第６実施例を説明するための図である。 図９は、デューティサイクル調整回路の第１実施例〜第６実施例を説明するための図である。 図１０は、本実施例のデューティサイクル調整回路の一構成例を説明するための図である。 図１１は、デューティサイクル調整回路の変形例を説明するための図である。 図１２は、インパルス無線通信システムの一例を説明するための図である。 図１３は、図１２に示すインパルス送信機における短パルス発生器の一例を説明するための図である。 図１４は、インパルス無線通信システムにおけるインパルス受信機の一例を説明するための図である。

以下、デューティサイクル調整回路，インパルス送信機およびインパルス受信機の実施例を、添付図面を参照して詳述する。図１は、本実施形態に係るデューティサイクル調整回路の一例を説明するための図であり、図２は、ＭＯＳトランジスタのゲート幅およびゲート長を模式的に示す図である。

ここで、図１(a)は、本実施形態に係るデューティサイクル調整回路の一例を示す回路図であり、図１(b)は、デューティサイクルを説明するための図であり、図１(c)は、図１(a)に示すデューティサイクル調整回路の動作の一例を説明するための図である。なお、図１(c)において、横軸は、制御電圧(ＶCONT)[Ｖ：ボルト]を示し、縦軸は、デューティタイム(Duty time)[ｐｓ：ピコ秒]を示す。

図１(a)に示されるように、デューティサイクル調整回路は、２つのＣＭＯＳ(Complementary MOS)インバータＩＮＶ１，ＩＮＶ２、および、パストランジスタＴＧを含む。
第１インバータＩＮＶ１は、高電位電源線(高電位電源電圧)Ｖddと低電位電源線(低電位電源電圧)Ｖss間に設けられたｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＱp1およびｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＱn1を有する。また、第２インバータＩＮＶ２は、高電位電源線Ｖddと低電位電源線Ｖss間に設けられたｐＭＯＳトランジスタＱp2およびｎＭＯＳトランジスタＱn2を有する。

第１インバータＩＮＶ１の入力ノード(第１入力ノード)Ｎi1には、入力信号ＩＮが入力され、第１インバータＩＮＶ１の出力ノード(第１出力ノード)Ｎo1は、第２インバータＩＮＶ２の入力ノード(第２入力ノード)Ｎi2に接続されている。

第２インバータＩＮＶ２の出力ノード(第２出力ノード)Ｎo2と、第１入力ノードＮi1の間には、パストランジスタＴＧが設けられ、そのパストランジスタＴＧのゲートには、制御電圧ＶCONTが印加されている。

ここで、図１(a)において、パストランジスタＴＧは、ｎＭＯＳトランジスタとされているが、後述のように、ｎＭＯＳトランジスタに限定されるものではない。なお、図３(a)〜図８(a)および図１０(a)において、第１および第２インバータＩＮＶ１およびＩＮＶ２は、単にインバータの記号として描いているが、それぞれ図１(a)と同様の構成を有している。

また、図１(b)に示されるように、例えば、パルス信号の高レベル『Ｈ』になっている時間(Ｈ期間)をＴ_Hとし、低レベル『Ｌ』になっている時間(Ｌ期間)をＴ_Lとすると、Duty time(デューティタイム:デューティ)は、Duty time＝Ｔ_H−Ｔ_Lと表すことができる。

ここで、各トランジスタ(Ｑp1，Ｑn1，Ｑp2，Ｑn2，ＴＧ)は、図２に示されるように、それぞれゲート長Ｌgおよびゲート幅Ｗgが定義される。なお、例えば、図３(a)において、第１インバータＩＮＶ１の近傍の『P 90n/16u』は、ｐＭＯＳトランジスタＱp1のゲート長Ｌgが９０ｎｍでゲート幅Ｗgが１６μｍであることを示す。また、『N 90n/8u』は、ｎＭＯＳトランジスタＱp2のゲート長Ｌgが９０ｎｍでゲート幅Ｗgが８μｍであることを示す。これは、他のトランジスタおよび図４(a)〜図８(a)および図１０(a)でも同様である。

そして、図１(a)に示すデューティサイクル調整回路は、例えば、図１(c)のように動作する。なお、図１(c)は、パルス信号として、クロックサイクルが１．５ＧＨｚ(１周期が略６６６ｐｓ)の場合の動作を示している。また、後述する図３(b)〜図８(b)および図１０(b)は、図１(c)と同様の手法で各デューティサイクル調整回路の動作を表すものである。

すなわち、図１(c)に示されるように、図１(a)に示すデューティサイクル調整回路は、パストランジスタ(ｎＭＯＳトランジスタ)ＴＧのゲートに印加する制御電圧ＶCONTに従ってデューティ(Duty time)が変化するのが分かる。このように、本実施例のデューティサイクル調整回路によれば、制御電圧ＶCONTの電圧により出力信号ＯＵＴのデューティを調整することができる。これは、以下に詳述する各実施例および変形例等においても同様である。

図３は、デューティサイクル調整回路の第１実施例を説明するための図であり、第２インバータＩＮＶ２の駆動能力をパラメータとした場合を説明するためのものである。ここで、図３(a)は、第１実施例のデューティサイクル調整回路の一例を示す回路図であり、図３(b)は、図３(a)に示すデューティサイクル調整回路の動作を説明するための図である。

なお、図３(b)において、横軸は、制御電圧(ＶCONT)[Ｖ：ボルト]を示し、縦軸は、デューティタイム(Duty time)[ｐｓ：ピコ秒]を示す。この縦軸と横軸は、後述する図４(b)〜図８(b)および図１０(b)でも同様である。

また、図３(a)において、第１インバータＩＮＶ１および第２インバータＩＮＶ２におけるトランジスタ(Ｑp1，Ｑn1，Ｑp2，Ｑn2)の構成は、前述した図１(a)と同じである。これは、後述する図４(a)〜図８(a)および図１０(a)に関しても同様である。ここで、図３(a)は、第１インバータＩＮＶ１のｐＭＯＳトランジスタ(Ｑp1)のゲート長Ｌgを９０ｎｍでゲート幅Ｗgを１６μｍ固定とし、ｎＭＯＳトランジスタ(Ｑn1)のゲート長Ｌgを９０ｎｍでゲート幅Ｗgを8μｍ固定とした場合を示す。

また、図３(a)は、第２インバータＩＮＶ２のｐＭＯＳトランジスタ(Ｑp2)のＬgを９０ｎｍでｎＭＯＳトランジスタ(Ｑn2)のＬgを９０ｎｍ固定とし、パストランジスタ(ｎＭＯＳトランジスタＱn3)ＴＧのＬgを６５ｎｍでＷgを４μｍ固定とした場合を示す。さらに、図３(a)は、第２インバータＩＮＶ２のｐＭＯＳトランジスタ(Ｑp2)のゲート幅Ｗgp並びにｎＭＯＳトランジスタ(Ｑn2)のゲート幅Ｗgnを調整する場合を示す。

すなわち、図３(a)は、Ｑp1，Ｑn1，Ｑp2，Ｑn2の各Ｌgを９０ｎｍ、Ｑp1のＷgを１６μｍ，Ｑn1のＷgを８μｍ，Ｑn3のＬgを６５ｎｍ，そして，Ｑn3のＷgを４μｍ固定とし、Ｑp2のＷgpおよびＱn2のＷgnを調整する場合を示している。

図３(b)において、曲線Ｌ11は、第２インバータＩＮＶ２のｐＭＯＳトランジスタ(Ｑp2)のゲート幅Ｗgpが１６μｍでｎＭＯＳトランジスタ(Ｑn2)のゲート幅Ｗgnが８μｍ(すなわち、ＩＮＶ２：pch16μｍ/nch8μｍ)のときの動作特性を示す。また、曲線Ｌ12は、Ｑp2のＷgpが８μｍでＱn2のＷgnが４μｍ(ＩＮＶ２：pch8μｍ/nch4μｍ)のときの動作特性を示す。さらに、曲線Ｌ13は、Ｑp2のＷgpが４μｍでＱn2のＷgnが２μｍ(ＩＮＶ２：pch4μｍ/nch2μｍ)のときの動作特性を示し、そして、曲線Ｌ14は、Ｑp2のＷgpが３２μｍでＱn2のＷgnが１６μｍ(ＩＮＶ２：pch32μｍ/nch16μｍ)のときの動作特性を示す。

図３(b)に示されるように、パストランジスタ(ｎＭＯＳトランジスタＱn3)ＴＧのゲートに印加する制御電圧(ＶCONT)に対するデューティタイム(Duty time)は、例えば、特性曲線Ｌ13→Ｌ12→Ｌ11→Ｌ14となるように、その変動量が増大するのが分かる。すなわち、第２インバータＩＮＶ２のＣＭＯＳトランジスＱp2およびＱn2のゲート幅ＷgpおよびＷgnを調整することにより、制御電圧ＶCONTに対する変動量を変化させることが可能なのが分かる。

図４は、デューティサイクル調整回路の第２実施例を説明するための図であり、第１インバータＩＮＶ１のｐＭＯＳトランジスタＱp1の駆動能力をパラメータとした場合を説明するためのものである。ここで、図４(a)は、第２実施例のデューティサイクル調整回路の一例を示す回路図であり、図４(b)は、図４(a)に示すデューティサイクル調整回路の動作を説明するための図である。

なお、図４(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑn1のＷgは８μｍ，Ｑp2のＷgは１６μｍ、Ｑn2のＷgは８μｍ、Ｑn3(ＴＧ)のＬgは６５ｎｍ，そして，Ｑn3のＷgは４μｍ固定とされている。

図４(b)において、曲線Ｌ21は、第１インバータＩＮＶ１のｐＭＯＳトランジスタ(Ｑp1)のゲート幅Ｗgpが１６μｍ(すなわち、ＩＮＶ１：pch16μｍ/nch8μｍ)のときの動作特性を示す。また、曲線Ｌ22は、Ｑp1のＷgpが３２μｍ(ＩＮＶ１：pch32μｍ/nch8μｍ)のときの動作特性を示す。さらに、曲線Ｌ23は、Ｑp1のＷgpが２４μｍ(ＩＮＶ１：pch24μｍ/nch8μｍ)のときの動作特性を示し、そして、曲線Ｌ24は、Ｑp1のＷgpが２０μｍ(ＩＮＶ１：pch20μｍ/nch8μｍ)のときの動作特性を示す。

図４(b)に示されるように、パストランジスタ(ｎＭＯＳトランジスタＱn3)ＴＧのゲートに印加するＶCONT(制御電圧)に対するDuty time(デューティ)は、特性曲線Ｌ21→Ｌ23→Ｌ24→Ｌ21となるように、その変動域がシフトするのが分かる。すなわち、第１インバータＩＮＶ１のｐＭＯＳトランジスＱp1のゲート幅Ｗgpを調整することにより、制御電圧ＶCONTに対する変動域をシフトさせることが可能なのが分かる。

図５は、デューティサイクル調整回路の第３実施例を説明するための図であり、第２インバータＩＮＶ２のｐＭＯＳトランジスタＱp2の駆動能力をパラメータとした場合を説明するためのものである。ここで、図５(a)は、第３実施例のデューティサイクル調整回路の一例を示す回路図であり、図５(b)は、図５(a)に示すデューティサイクル調整回路の動作を説明するための図である。

すなわち、図４(a)および図４(b)を参照して説明したように、第２実施例では、第１インバータＩＮＶ１のｐＭＯＳトランジスタＱp1のゲート幅を調整したが、第３実施例では、第２インバータＩＮＶ２のｐＭＯＳトランジスタＱp2のゲート幅を調整する。

なお、図５(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑp1のＷgは１６μｍ、Ｑn1のＷgは８μｍ，Ｑn2のＷgは８μｍ、Ｑn3(ＴＧ)のＬgは６５ｎｍ，そして，Ｑn3のＷgは４μｍ固定とされている。

図５(b)において、曲線Ｌ31は、第２インバータＩＮＶ２のｐＭＯＳトランジスタ(Ｑp2)のゲート幅Ｗgpが１６μｍ(すなわち、ＩＮＶ２：pch16μｍ/nch8μｍ)のときの動作特性を示す。また、曲線Ｌ32は、Ｑp2のＷgpが３２μｍ(ＩＮＶ２：pch32μｍ/nch8μｍ)のときの動作特性を示す。さらに、曲線Ｌ33は、Ｑp2のＷgpが２４μｍ(ＩＮＶ２：pch24μｍ/nch8μｍ)のときの動作特性を示し、そして、曲線Ｌ34は、Ｑp2のＷgpが２０μｍ(ＩＮＶ２：pch20μｍ/nch8μｍ)のときの動作特性を示す。

図５(b)に示されるように、パストランジスタ(ｎＭＯＳトランジスタＱn3)ＴＧのゲートに印加するＶCONTに対するデューティ(デューティタイム)は、特性曲線Ｌ31→Ｌ34→Ｌ33→Ｌ32となるように、その変動域がシフトするのが分かる。すなわち、第２インバータＩＮＶ２のｐＭＯＳトランジスＱp2のゲート幅Ｗgpを調整することによっても、制御電圧ＶCONTに対する変動域をシフトさせることが可能なのが分かる。

図６は、デューティサイクル調整回路の第４実施例を説明するための図であり、ｎＭＯＳトランジスタで形成したパストランジスタＴＧの駆動能力をパラメータとした場合を説明するためのものである。ここで、図６(a)は、第４実施例のデューティサイクル調整回路の一例を示す回路図であり、図６(b)は、図６(a)に示すデューティサイクル調整回路の動作を説明するための図である。

なお、図６(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑp1のＷgは１６μｍ、Ｑn1のＷgは８μｍ，Ｑp2のＷgは１６μｍ、Ｑn2のＷgは８μｍ、そして、Ｑn3(ＴＧ)のＬgは６５ｎｍ固定とされている。

図６(b)において、曲線Ｌ41は、パストランジスタＴＧ(Ｑn3)のゲート幅Ｗgnが４μｍ(すなわち、ＴＧ：4μｍ)のときの動作特性を示し、また、曲線Ｌ42は、ＴＧのＷgnが２μｍ(ＴＧ：2μｍ)のときの動作特性を示す。さらに、曲線Ｌ43は、ＴＧのＷgnが８μｍ(ＴＧ：8μｍ)のときの動作特性を示し、そして、曲線Ｌ44は、ＴＧのＷgnが１μｍ(ＴＧ：1μｍ)のときの動作特性を示す。

図６(b)に示されるように、パストランジスタ(ｎＭＯＳトランジスタＱn3)ＴＧのゲートに印加するＶCONTに対するデューティは、特性曲線Ｌ44→Ｌ42→Ｌ41→Ｌ43となるように、その変動量が変化するのが分かる。すなわち、パストランジスタＴＧのゲート幅Ｗgnを調整することにより、制御電圧ＶCONTに対する変動量を変化させることが可能なのが分かる。

図７は、デューティサイクル調整回路の第５実施例を説明するための図であり、ｐＭＯＳトランジスタＱp3で形成したパストランジスタＴＧの駆動能力をパラメータとした場合を説明するためのものである。ここで、図７(a)は、第５実施例のデューティサイクル調整回路の一例を示す回路図であり、図７(b)は、図７(a)に示すデューティサイクル調整回路の動作を説明するための図である。

すなわち、図６(a)および図６(b)を参照して説明したように、第４実施例では、ｎＭＯＳトランジスタＱn3であるパストランジスタＴＧのゲート幅を調整したが、第５実施例では、ｐＭＯＳトランジスタＱp3であるパストランジスタＴＧのゲート幅を調整する。なお、図７(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑp1のＷgは１６μｍ、Ｑn1のＷgは８μｍ，Ｑp2のＷgは１６μｍ、Ｑn2のＷgは８μｍ、そして、Ｑp3(ＴＧ)のＬgは６５ｎｍ固定とされている。

図７(b)において、曲線Ｌ51は、パストランジスタＴＧ(Ｑp3)のゲート幅Ｗgpが４μｍ(すなわち、ＴＧｐ：4μｍ)のときの動作特性を示し、曲線Ｌ52は、ＴＧのＷgpが８μｍ(ＴＧｐ：8μｍ)のときの動作特性を示す。さらに、曲線Ｌ53は、ＴＧのＷgpが１６μｍ(ＴＧｐ：16μｍ)のときの動作特性を示す。

図７(b)に示されるように、パストランジスタ(ｐＭＯＳトランジスタＱp3)ＴＧのゲートに印加するＶCONTに対するデューティは、特性曲線Ｌ53→Ｌ52→Ｌ51となるように、その変動量が変化するのが分かる。なお、図７(b)では、参考のために、上述した第４実施例を示す図６(b)の特性曲線Ｌ41も描かれている。すなわち、パストランジスタＴＧのゲート幅Ｗgnを調整することにより、制御電圧ＶCONTに対する変動量の変化と共に、その変化する領域を制御可能なのが分かる。

上述した図６(b)および図７(b)に示されるように、パストランジスタＴＧのゲート幅Ｗgnを大きくすると、変動量が増大することが分かる。さらに、ＴＧをｐＭＯＳトランジスタで形成した場合は、ＴＧをｎＭＯＳトランジスタで形成した場合よりも変動幅が小さいことが分かる。

図８は、デューティサイクル調整回路の第６実施例を説明するための図であり、パストランジスタＴＧを、並列接続されたｎＭＯＳトランジスタＱn3およびｐＭＯＳトランジスタＱp3で形成した場合を説明するためのものである。ここで、図８(a)は、第６実施例のデューティサイクル調整回路の一例を示す回路図であり、図８(b)は、図８(a)に示すデューティサイクル調整回路の動作を説明するための図である。

図８(a)に示されるように、パストランジスタＴＧを形成するｐＭＯＳトランジスタＱp3のゲートには制御電圧(ＶCONTp)を印加し、ｎＭＯＳトランジスタＱn3のゲートには制御電圧(ＶCONTn)を印加する。すなわち、図８(a)と、図６(a)および図７(a)の比較から明らかなように、第６実施例では、パストランジスタＴＧが、ソースおよびゲートが並列に接続されたｐＭＯＳトランジスタＱp3およびｎＭＯＳトランジスタＱn3で形成されている。

なお、図８(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑp1のＷgは１６μｍ、Ｑn1のＷgは８μｍ，Ｑp2のＷgは１６μｍ、また、Ｑn2のＷgは８μｍ固定とされている。そして、ＴＧｐおよびＴＧｎのＬgは６５ｎｍ、ＴＧｐのＷgは１６μｍ、さらに、ＴＧｎのＷgは４μｍ固定とされている。

図８(b)において、曲線Ｌ61は、ｐＭＯＳトランジスタＱp3のゲートに与える第１制御電圧ＶCONTpと、ｎＭＯＳトランジスタＱn3のゲートに与える第２制御電圧ＶCONTnが差動のときの動作特性を示し、曲線Ｌ62は、同相のときの動作特性を示す。なお、図８(b)では、前述した図７(b)と同様に、参考として第４実施例を示す図６(b)の特性曲線Ｌ41も描かれている。

ここで、ＶCONTpおよびＶCONTnが差動(ＶCONTが差動入力)の場合、電源電圧をＶddとすると、例えば、ＶCONTp＝Ｖdd−ＶCONTnと表すことができる。また、ＶCONTpおよびＶCONTnが同相(ＶCONTが同相入力)の場合、ＶCONTp＝ＶCONTnと表すことができる。

図８(b)に示されるように、ＶCONTpおよびＶCONTnを差動(ＶCONTを差動入力)にすると、ｐおよびｎＭＯＳトランジスタＱp3，Ｑn3の特性が打ち消しあって、例えば、ｎＭＯＳトランジスタだけの場合よりも変動幅を小さくすることができる。

また、ＶCONTpおよびＶCONTnを同相(ＶCONTを同相入力)にすると、ｐおよびｎＭＯＳトランジスタＱp3，Ｑn3の特性が重畳され、例えば、ｎＭＯＳトランジスタだけの場合よりも変動幅を大きくすることができる。さらに、ＶCONTを同相入力にした場合、不感部がなくなり、単調に変化することになる。なお、上述した第１〜第５実施例、並びに、本第６実施例でＶCONTを差動入力とした場合には、不感部が存在する。

図９は、デューティサイクル調整回路の第１実施例〜第６実施例を説明するための図であり、図３〜図８を参照して説明した第１実施例〜第６実施例の動作特性の概略をまとめて示すものである。

図９に示されるように、第１実施例〜第６実施例のデューティサイクル調整回路は、それぞれ特徴的な特性を有しており、使用する装置に適した特性を有するデューティサイクル調整回路を適用することができる。すなわち、本実施例によれば、簡単な構成によりデューティのずれを低減することができ、例えば、デューティサイクル調整回路を適用した装置における誤動作を抑制することが可能になる。

図１０は、本実施例のデューティサイクル調整回路の一構成例を説明するための図であり、第６実施例のように、ＴＧを並列接続したＱn3およびＱp3でＶCONTを同相入力とし、さらに、第２実施例のように、Ｑp1のＷgpを調整したものに相当する。ここで、図１０(a)は、本構成例のデューティサイクル調整回路の回路図であり、図１０(b)の曲線Ｌ7は、図１０(a)に示すデューティサイクル調整回路の動作を示す特性曲線である。

すなわち、図１０(a)において、ＩＮＶ１(Ｑp1，Ｑn1)およびＩＮＶ２(Ｑp2，Ｑn2)の各Ｌgは９０ｎｍ、Ｑp1のＷgは２０μｍ、Ｑn1のＷgは８μｍ，Ｑp2のＷgは１６μｍ、また、Ｑn2のＷgは８μｍ固定とされている。そして、ＴＧｐおよびＴＧｎのＬgは６５ｎｍ、ＴＧｐのＷgは１６μｍ、さらに、ＴＧｎのＷgは４μｍ固定とされている。また、ＶCONTは、同相入力とされている。すなわち、ＴＧｐの制御電圧ＶCONTpおよびＴＧｎの制御電圧ＶCONTnは、ＶCONTp＝ＶCONTn(同相)とされている。

これにより、図１０(b)の特性曲線Ｌ7に示されるように、制御電圧ＶCONT(ＶCONTp，ＶCONTn)の変化に対して線型性が良好で、しかもデューティ変動がプラス方向とマイナス方向でほぼバランスした動作特性が得られることが分かる。このような特性を有するデューティサイクル調整回路は、例えば、ＧＨｚ以上の周波数を利用するインパルス無線通信システムに利用する短パルス発生器への使用に好適なものと考えられる。もちろん、他の様々な回路装置に対しても適用可能なのはいうまでもない。

図１１は、デューティサイクル調整回路の変形例を説明するための図である。図１１に示されるように、本変形例のデューティサイクル調整回路は、直列に接続さられた第１デューティサイクル調整回路ＡＡおよび第２デューティサイクル調整回路ＢＢを含む。

例えば、第１デューティサイクル調整回路ＡＡとして第１実施例を適用し、第２デューティサイクル調整回路ＢＢとして第２実施例を適用することで、例えば、制御電圧ＶCONTAおよびＶCONTBによりデューティの疎調整および微調整を行うことができる。

なお、第１および第２デューティサイクル調整回路ＡＡ，ＢＢとしては、上述した他の様々な実施例を適用することもできる。さらに、直列接続するデューティサイクル調整回路は、図１１に示す２段(ＡＡ，ＢＢ)に限定されず、３段以上であってもよい。このように、本変形例によれば、調整可能なデューティを、広範囲でしかも制御性よく制御することが可能になる。

図１２は、インパルス無線通信システムの一例を説明するための図であり、上述した本実施例のデューティサイクル調整回路が適用されるインパルス送信機Ｔｘを含むインパルス無線通信システムを説明するためのものである。

図１２に示されるように、インパルス無線通信システム(インパルス方式の無線通信システム)は、インパルス送信機Ｔｘ、および、インパルス受信機Ｒｘを含む。インパルス送信機Ｔｘは、ベースバンド信号生成器１０１、短パルス発生器１０２、バンドパスフィルタ１０３、送信増幅器１０４、および、送信アンテナ１０５を含む。インパルス受信機Ｒｘは、受信アンテナ１２１、受信増幅器１２２、検波器１２３、リミットアンプ１２４およびベースバンド信号再生器１２５を含む。

まず、インパルス送信機Ｔｘにおいて、ベースバンド信号生成器１０１は、通信クロックのタイムスロット単位のデータ信号Ａ１を生成し、短パルス発生器１０２に出力する。ここで、データ信号Ａ１は、例えば、「１」の値では高レベル『Ｈ』になり、「０」の値では低レベル『Ｌ』になる。データ信号Ａ１の通信速度は、例えば、１０ギガビット／秒(Ｇｂｐｓ)である。

短パルス発生器１０２は、データ信号Ａ１がタイムスロットで『Ｈ』になると、短パルスＡ６を生成する。バンドパスフィルタ１０３は、短パルスＡ６に対して、所定の通過周波数帯域のみを通過させるためのフィルタリングを行い、ミリ波パルスＡ７を出力する。ここで、本実施例のデューティサイクル調整回路は、例えば、短パルス発生器１０２に適用され、生成する短パルスのデューティ(デューティサイクル)を調整するために使用される。

次に、インパルス受信機Ｒｘにおいて、受信アンテナ１２１を介して受信された受信信号は、受信増幅器１２２により増幅され、検波器１２３に出力される。検波器１２３は、受信増幅器１２２で増幅された受信信号(ミリ波パルス)の包絡線を検波して、リミットアンプ１２４に出力する。

リミットアンプ１２４は、検波器１２３で検波された信号を増幅して、ベースバンド信号再生器１２５に出力する。ベースバンド信号再生器１２５は、リミットアンプ１２４からの信号を受け取って、例えば、１０Ｇｂｐｓの受信データの再生を行う。ここで、本実施例のデューティサイクル調整回路は、例えば、検波器１２３に適用され、生成する短パルスのデューティを調整するために使用される。

図１３は、図１２に示すインパルス送信機における短パルス発生器の一例を説明するための図である。図１３に示されるように、短パルス発生器(バイポーラＲＺ式短パルス発生器)１０２は、入力バッファ５０１および５０２と、ＮＲＺ(Non-Return to Zero：ノンリターンゼロ)−ＲＺ(Return to Zero：リターンゼロ)変換部(ＮＲＺ−ＲＺ変換部)５０３を有する。

さらに、短パルス発生器１０２は、トリガーフリップフロップ(Ｔ−ＦＦ)５０４と、エッジ整形(シェーピング)回路５０５と、フィルタ５０６と、増幅器５０７と、を有する。ここで、データ信号Ａ１は、例えば、ノンリターンゼロ信号である。入力バッファ５０１は、ノンリターンゼロ信号Ａ１をバッファリングし、入力バッファ５０２はクロック信号ＣＬＫをバッファリングする。

ノンリターンゼロ／リターンゼロ変換部５０３は、ノンリターンゼロ信号Ａ１をリターンゼロ信号Ａ２に変換する。具体的には、ノンリターンゼロ／リターンゼロ変換部５０３は、論理積(ＡＮＤ)回路であり、ノンリターンゼロ信号Ａ１およびクロック信号ＣＬＫの論理積をとり、その論理積信号をリターンゼロ信号Ａ２として出力する。

トリガーフリップフロップ５０４は、リターンゼロ信号Ａ２が１周期変化する毎に出力信号Ａ３を反転させる。例えば、リターンゼロ信号Ａ２が『Ｈ』→『Ｌ』→『Ｈ』のように１周期変化する毎に、出力信号Ａ３は論理レベルが反転する。具体的には、出力信号Ａ３は、リターンゼロ信号Ａ２の立ち上がりエッジに同期して論理反転する。

エッジシェーピング回路５０５は、トリガーフリップフロップ５０４の出力信号Ａ３の立ち上がりエッジおよび立ち下がりエッジを急峻にして信号Ａ４をフィルタ５０６に出力する。信号Ａ４は、立ち上がり時間および立ち下がり時間の短い信号になり、より高い周波数までスペクトルを有する信号になる。ここで、本実施例のデューティサイクル調整回路は、例えば、短パルス発生器１０２におけるエッジシェーピング回路５０５に適用される。

フィルタ５０６は、ハイパスフィルタまたはバンドパスフィルタであり、エッジシェーピング回路５０５の出力信号Ａ４の低周波数成分を除去することにより、データ信号Ａ１の値に応じたパルスの有無であって正極パルスおよび負極パルスを交互に生成した信号Ａ５を出力する。ハイパスフィルタとしては、例えば、直列接続されたキャパシタ素子を使用できる。増幅器５０７は、広帯域増幅器または分布型増幅器であり、フィルタ５０６の出力信号Ａ５を増幅し、その増幅した信号Ａ６をバンドパスフィルタ(１０３)に出力する。

さらに、図１３に示されるように、短パルス発生器１０２は、平均値検出部１００１、ルックアップテーブル１００２および制御電圧発生器１００３を有する。ところで、信号のデューティ比は、温度等の環境に応じて変化することが知られている。そこで、エッジシェーピング回路５０５が有するインバータのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのバックゲート電圧端子を自動制御することにより、信号のデューティ比を５０％に調整する。

すなわち、平均値検出部１００１は、エッジシェーピング回路５０５の出力信号Ａ４の平均値を検出し、ルックアップテーブル１００２は、平均値検出部１００１により検出された平均値に応じて、バックゲート電圧情報を制御電圧発生器１００３に出力する。制御電圧発生器１００３は、バックゲート電圧情報に応じてバックゲート電圧を生成し、エッジシェーピング回路５０５のインバータのバックゲート電圧を出力する。

このように、制御電圧発生器１００３は、エッジシェーピング回路５０５の出力信号Ａ４の平均値に応じてインバータのバックゲート電圧を生成する。これにより、エッジシェーピング回路５０５は、信号のデューティ比を５０％に調整することができる。ここで、上述した本実施例のデューティサイクル調整回路は、例えば、インパルス送信機Ｔｘの短パルス発生器１０２(エッジシェーピング回路５０５)に適用することができる。すなわち、インパルス送信機Ｔｘの周囲の温度等が変化しても、信号のデューティ比をリアルタイムで制御することが可能になる。

図１４は、インパルス無線通信システムにおけるインパルス受信機の一例を説明するための図である。図１２を参照して説明したインパルス送信機Ｔｘから出力されたインパルス信号を受信するインパルス受信機Ｒｘは、例えば、図１４に示す構成を有する。すなわち、図１４に示されるように、インパルス受信機Ｒｘは、受信アンテナ１２１と、受信増幅器１２２と、検波器１２３と、リミットアンプ１２４と、ベースバンド信号再生器１２５と、を有する。

検波器１２３は、短パルス発生器８０１と、バンドパスフィルタ８０２と、第１ミキサ８０３Ａと、第２ミキサ８０３Ｂと、π／２移相器８０４と、を有する。短パルス発生器８０１は、通信クロックＣｌｏｃｋを多重度(例えば、『２』)で除した周波数信号(２分周信号)の半周期毎に短パルスを発生する。

すなわち、短パルス発生器８０１は、例えば、インパルス送信機のバンドパスフィルタ１０３の通過帯域の中心周波数のローカル発振信号の短パルスを発生する。ここで、本実施例のデューティサイクル調整回路は、例えば、検波器１２３における短パルス発生器８０１に適用される。

バンドパスフィルタ８０２は、送信機のバンドパスフィルタ１０３と同様の通過特性を有し、短パルス発生器８０１の出力信号を受け取って、振動信号と同じ周波数の発振信号で、その包絡線が短パルス信号に対応するパルス信号を生成する。

第１ミキサ８０３Ａは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号をミキシングして検波を行う。第２ミキサ８０３Ｂは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号の位相をπ／２移相器８０４によりπ／２だけ位相シフトし、その位相シフトされた信号をミキシングして検波を行う。これにより中間周波数(ＩＦ)信号が得られる。

リミットアンプ１２４は、第１ミキサ８０３Ａの出力を増幅する第１アンプ１２４Ａと、第２ミキサ８０３Ｂの出力を増幅する第２アンプ１２４Ｂと、を有する。ここで、第１ミキサ８０３Ａと第２ミキサ８０３Ｂでミキシングするローカル発振信号は、π／２(例えば、３ｐｓ)だけ位相がずれており、第１アンプ１２４ＡからＩＦ信号(Ｑ信号)が出力され、第２アンプ１２４ＢからＩＦ信号(Ｉ信号)が出力される。

ベースバンド信号再生器１２５は、アナログ・デジタル変換器(ＡＤＣ：Analog to Digital Converter)８５１と、位相検出部８５２と、データ再生部８５３と、を有する。ＡＤＣ８５１は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)をデジタルデータに変換する。

位相検出部８５２は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)のデジタルデータから、受信したインパルス信号の位相を検出する。データ再生部８５３は、検出した位相および受信したクロックの位相からデータを再生する。ここで、上述した本実施例のデューティサイクル調整回路は、例えば、インパルス受信機Ｒｘにおける検波器１２３の短パルス発生器８０１に適用することができる。

このように、本実施形態のデューティサイクル調整回路は、例えば、インパルス送信機Ｔｘおよびインパルス受信機Ｒｘに適用することができるが、それに限定されず、様々な電子機器に適用することができるのはいうまでもない。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１入力ノード，および，第１出力ノードを有する第１インバータと、
前記第１出力ノードに接続された第２入力ノード，および，第２出力ノードを有する第２インバータと、
前記第１入力ノードと前記第２出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
入力信号を前記第１入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第１出力ノードから出力する、
ことを特徴とするデューティサイクル調整回路。

（付記２）
前記第１インバータは、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタを有し、
前記第２インバータは、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有し、
前記パストランジスタは、少なくとも１つのＭＯＳトランジスタを有し、
前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
ことを特徴とする付記１に記載のデューティサイクル調整回路。

（付記３）
前記第２ｐＭＯＳトランジスタおよび前記第２ｎＭＯＳトランジスタのゲート幅、または、前記パストランジスタのゲート幅を調整して、前記制御電圧に対する前記出力信号のデューティにおける変動量を制御する、
ことを特徴とする付記２に記載のデューティサイクル調整回路。

（付記４）
前記第１ｐＭＯＳトランジスタまたは前記第２ｐＭＯＳトランジスタのゲート幅を調整して、前記制御電圧に対する前記出力信号のデューティにおける変動域を制御する、
ことを特徴とする付記２に記載のデューティサイクル調整回路。

（付記５）
前記パストランジスタは、
前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｐＭＯＳトランジスタ、または、
前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｎＭＯＳトランジスタを含む、
ことを特徴とする付記２乃至付記４のいずれか１項に記載のデューティサイクル調整回路。

（付記６）
前記パストランジスタは、
前記第１入力ノードと前記第２出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む、
ことを特徴とする付記２乃至付記４のいずれか１項に記載のデューティサイクル調整回路。

（付記７）
前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
ことを特徴とする付記６に記載のデューティサイクル調整回路。

（付記８）
前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには、差動の制御電圧が印加される、
ことを特徴とする付記６に記載のデューティサイクル調整回路。

（付記９）
直列に接続された少なくとも２つのデューティサイクル調整回路を含み、
前記少なくとも２つのデューティサイクル調整回路は、それぞれ付記１乃至付記８のいずれか１項に記載のデューティサイクル調整回路である、
ことを特徴とするデューティサイクル調整回路。

（付記１０）
前記入力信号は、１ＧＨｚよりも高い周波数の信号である、
ことを特徴とする付記１乃至付記９のいずれか１項に記載のデューティサイクル調整回路。

（付記１１）
通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
前記データ信号に基づいて、短パルスを生成する短パルス発生器と、
前記短パルスに対して、所定の通過周波数帯域のみを通過させてインパルス信号を生成するバンドパスフィルタと、
前記インパルス信号を増幅して、アンテナを経由して出力する送信増幅器と、を有するインパルス送信機であって、
前記短パルス発生器は、付記１乃至付記１０のいずれか１項に記載のデューティサイクル調整回路を含む、
ことを特徴とするインパルス送信機。

（付記１２）
アンテナを経由して入力するインパルス信号を増幅する受信増幅器と、
前記受信増幅器により増幅された受信信号の包絡線を検波する検波器と、
前記検波器により検波された信号を増幅するリミットアンプと、
前記リミットアンプにより増幅された信号を受け取って、受信データの再生を行うベースバンド信号再生器と、を有するインパルス受信機であって、
前記検波器は、付記１乃至付記１０のいずれか１項に記載のデューティサイクル調整回路を含む、
ことを特徴とするインパルス受信機。

１０１ ベースバンド信号生成器
１０２ 短パルス発生器
１０３ バンドパスフィルタ
１０４ 送信増幅器
１０５ 送信アンテナ
１２１ 受信アンテナ
１２２ 受信増幅器
１２３ 検波器
１２４ リミットアンプ
１２５ ベースバンド信号再生器
５０１，５０２ 入力バッファ
５０３ ノンリターンゼロ／リターンゼロ変換部
５０４ トリガーフリップフロップ
５０５ エッジ整形(シェーピング)回路
５０６ パルス発生フィルタ(バンドパスフィルタ)
５０７ パルス増幅器(送信増幅器)
８０１ ユニポーラ短パルス発生器
８０２ バンドパスフィルタ
８０３Ａ ミキサ(第１ミキサ)
８０３Ｂ ミキサ(第２ミキサ)
８０４ π／２移相器
８５１ アナログ・デジタル変換器(ＡＤＣ)
８５２ 位相検出部
８５３ データ再生部
１００１ 平均値検出部
１００２ ルックアップテーブル
１００３ 制御電圧発生器

Claims (14)

1. 第１入力ノード，および，第１出力ノードを有する第１インバータと、
   前記第１出力ノードに接続された第２入力ノード，および，第２出力ノードを有する第２インバータと、
   前記第１入力ノードと前記第２出力ノードの間に設けられ、前記第１入力ノードと前記第２出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含み、前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには同相の制御電圧が印加された、パストランジスタと、を有し、
   前記第１インバータは、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタを有し、
   前記第２インバータは、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有し、
   入力信号を前記第１入力ノードに入力し、前記制御電圧により、前記パストランジスタを流れる電流を制御して前記第１出力ノードから出力する出力信号のデューティを調整する、
   ことを特徴とするデューティサイクル調整回路。
2. 直列に接続された少なくとも２つのデューティサイクル調整回路を含み、
   前記少なくとも２つのデューティサイクル調整回路は、それぞれ請求項１に記載のデューティサイクル調整回路である、
   ことを特徴とするデューティサイクル調整回路。
3. 通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
   前記データ信号に基づいて、短パルスを生成する短パルス発生器と、
   前記短パルスに対して、所定の通過周波数帯域のみを通過させてインパルス信号を生成するバンドパスフィルタと、
   前記インパルス信号を増幅して、アンテナを経由して出力する送信増幅器と、を有するインパルス送信機であって、
   前記短パルス発生器は、デューティサイクル調整回路を含み、
   前記デューティサイクル調整回路は、
   第１入力ノード，および，第１出力ノードを有する第１インバータと、
   前記第１出力ノードに接続された第２入力ノード，および，第２出力ノードを有する第２インバータと、
   前記第１入力ノードと前記第２出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
   入力信号を前記第１入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第１出力ノードから出力する、
   ことを特徴とするインパルス送信機。
4. 前記第１インバータは、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタを有し、
   前記第２インバータは、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有し、
   前記パストランジスタは、少なくとも１つのＭＯＳトランジスタを有し、
   前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
   ことを特徴とする請求項３に記載のインパルス送信機。
5. 前記パストランジスタは、
   前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｐＭＯＳトランジスタ、または、
   前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｎＭＯＳトランジスタを含む、
   ことを特徴とする請求項４に記載のインパルス送信機。
6. 前記パストランジスタは、
   前記第１入力ノードと前記第２出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む、
   ことを特徴とする請求項４に記載のインパルス送信機。
7. 前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
   ことを特徴とする請求項６に記載のインパルス送信機。
8. 直列に接続された少なくとも２つのデューティサイクル調整回路を含み、
   前記少なくとも２つのデューティサイクル調整回路は、それぞれ請求項３乃至請求項７のいずれか１項に記載のデューティサイクル調整回路である、
   ことを特徴とするインパルス送信機。
9. アンテナを経由して入力するインパルス信号を増幅する受信増幅器と、
   前記受信増幅器により増幅された受信信号の包絡線を検波する検波器と、
   前記検波器により検波された信号を増幅するリミットアンプと、
   前記リミットアンプにより増幅された信号を受け取って、受信データの再生を行うベースバンド信号再生器と、を有するインパルス受信機であって、
   前記検波器は、デューティサイクル調整回路を含み、
   前記デューティサイクル調整回路は、
   第１入力ノード，および，第１出力ノードを有する第１インバータと、
   前記第１出力ノードに接続された第２入力ノード，および，第２出力ノードを有する第２インバータと、
   前記第１入力ノードと前記第２出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
   入力信号を前記第１入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第１出力ノードから出力する、
   ことを特徴とするインパルス受信機。
10. 前記第１インバータは、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタを有し、
    前記第２インバータは、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有し、
    前記パストランジスタは、少なくとも１つのＭＯＳトランジスタを有し、
    前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
    ことを特徴とする請求項９に記載のインパルス受信機。
11. 前記パストランジスタは、
    前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｐＭＯＳトランジスタ、または、
    前記第１入力ノードと前記第２出力ノードの間にソースおよびドレインが接続された１つのｎＭＯＳトランジスタを含む、
    ことを特徴とする請求項１０に記載のインパルス受信機。
12. 前記パストランジスタは、
    前記第１入力ノードと前記第２出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む、
    ことを特徴とする請求項１０に記載のインパルス受信機。
13. 前記一対のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
    ことを特徴とする請求項１２に記載のインパルス受信機。
14. 直列に接続された少なくとも２つのデューティサイクル調整回路を含み、
    前記少なくとも２つのデューティサイクル調整回路は、それぞれ請求項９乃至請求項１３のいずれか１項に記載のデューティサイクル調整回路である、
    ことを特徴とするインパルス受信機。

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