JP6648534B2 - デューティサイクル調整回路,インパルス送信機およびインパルス受信機 - Google Patents
デューティサイクル調整回路,インパルス送信機およびインパルス受信機 Download PDFInfo
- Publication number
- JP6648534B2 JP6648534B2 JP2016009956A JP2016009956A JP6648534B2 JP 6648534 B2 JP6648534 B2 JP 6648534B2 JP 2016009956 A JP2016009956 A JP 2016009956A JP 2016009956 A JP2016009956 A JP 2016009956A JP 6648534 B2 JP6648534 B2 JP 6648534B2
- Authority
- JP
- Japan
- Prior art keywords
- duty cycle
- transistor
- signal
- cycle adjustment
- impulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Transmitters (AREA)
- Circuits Of Receivers In General (AREA)
Description
第1インバータINV1は、高電位電源線(高電位電源電圧)Vddと低電位電源線(低電位電源電圧)Vss間に設けられたpチャネル型MOS(pMOS)トランジスタQp1およびnチャネル型MOS(nMOS)トランジスタQn1を有する。また、第2インバータINV2は、高電位電源線Vddと低電位電源線Vss間に設けられたpMOSトランジスタQp2およびnMOSトランジスタQn2を有する。
(付記1)
第1入力ノード,および,第1出力ノードを有する第1インバータと、
前記第1出力ノードに接続された第2入力ノード,および,第2出力ノードを有する第2インバータと、
前記第1入力ノードと前記第2出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
入力信号を前記第1入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第1出力ノードから出力する、
ことを特徴とするデューティサイクル調整回路。
前記第1インバータは、第1pMOSトランジスタおよび第1nMOSトランジスタを有し、
前記第2インバータは、第2pMOSトランジスタおよび第2nMOSトランジスタを有し、
前記パストランジスタは、少なくとも1つのMOSトランジスタを有し、
前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
ことを特徴とする付記1に記載のデューティサイクル調整回路。
前記第2pMOSトランジスタおよび前記第2nMOSトランジスタのゲート幅、または、前記パストランジスタのゲート幅を調整して、前記制御電圧に対する前記出力信号のデューティにおける変動量を制御する、
ことを特徴とする付記2に記載のデューティサイクル調整回路。
前記第1pMOSトランジスタまたは前記第2pMOSトランジスタのゲート幅を調整して、前記制御電圧に対する前記出力信号のデューティにおける変動域を制御する、
ことを特徴とする付記2に記載のデューティサイクル調整回路。
前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのpMOSトランジスタ、または、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのnMOSトランジスタを含む、
ことを特徴とする付記2乃至付記4のいずれか1項に記載のデューティサイクル調整回路。
前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のpMOSトランジスタおよびnMOSトランジスタを含む、
ことを特徴とする付記2乃至付記4のいずれか1項に記載のデューティサイクル調整回路。
前記一対のpMOSトランジスタおよびnMOSトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
ことを特徴とする付記6に記載のデューティサイクル調整回路。
前記一対のpMOSトランジスタおよびnMOSトランジスタのそれぞれのゲートには、差動の制御電圧が印加される、
ことを特徴とする付記6に記載のデューティサイクル調整回路。
直列に接続された少なくとも2つのデューティサイクル調整回路を含み、
前記少なくとも2つのデューティサイクル調整回路は、それぞれ付記1乃至付記8のいずれか1項に記載のデューティサイクル調整回路である、
ことを特徴とするデューティサイクル調整回路。
前記入力信号は、1GHzよりも高い周波数の信号である、
ことを特徴とする付記1乃至付記9のいずれか1項に記載のデューティサイクル調整回路。
通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
前記データ信号に基づいて、短パルスを生成する短パルス発生器と、
前記短パルスに対して、所定の通過周波数帯域のみを通過させてインパルス信号を生成するバンドパスフィルタと、
前記インパルス信号を増幅して、アンテナを経由して出力する送信増幅器と、を有するインパルス送信機であって、
前記短パルス発生器は、付記1乃至付記10のいずれか1項に記載のデューティサイクル調整回路を含む、
ことを特徴とするインパルス送信機。
アンテナを経由して入力するインパルス信号を増幅する受信増幅器と、
前記受信増幅器により増幅された受信信号の包絡線を検波する検波器と、
前記検波器により検波された信号を増幅するリミットアンプと、
前記リミットアンプにより増幅された信号を受け取って、受信データの再生を行うベースバンド信号再生器と、を有するインパルス受信機であって、
前記検波器は、付記1乃至付記10のいずれか1項に記載のデューティサイクル調整回路を含む、
ことを特徴とするインパルス受信機。
102 短パルス発生器
103 バンドパスフィルタ
104 送信増幅器
105 送信アンテナ
121 受信アンテナ
122 受信増幅器
123 検波器
124 リミットアンプ
125 ベースバンド信号再生器
501,502 入力バッファ
503 ノンリターンゼロ/リターンゼロ変換部
504 トリガーフリップフロップ
505 エッジ整形(シェーピング)回路
506 パルス発生フィルタ(バンドパスフィルタ)
507 パルス増幅器(送信増幅器)
801 ユニポーラ短パルス発生器
802 バンドパスフィルタ
803A ミキサ(第1ミキサ)
803B ミキサ(第2ミキサ)
804 π/2移相器
851 アナログ・デジタル変換器(ADC)
852 位相検出部
853 データ再生部
1001 平均値検出部
1002 ルックアップテーブル
1003 制御電圧発生器
Claims (14)
- 第1入力ノード,および,第1出力ノードを有する第1インバータと、
前記第1出力ノードに接続された第2入力ノード,および,第2出力ノードを有する第2インバータと、
前記第1入力ノードと前記第2出力ノードの間に設けられ、前記第1入力ノードと前記第2出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のpMOSトランジスタおよびnMOSトランジスタを含み、前記一対のpMOSトランジスタおよびnMOSトランジスタのそれぞれのゲートには同相の制御電圧が印加された、パストランジスタと、を有し、
前記第1インバータは、第1pMOSトランジスタおよび第1nMOSトランジスタを有し、
前記第2インバータは、第2pMOSトランジスタおよび第2nMOSトランジスタを有し、
入力信号を前記第1入力ノードに入力し、前記制御電圧により、前記パストランジスタを流れる電流を制御して前記第1出力ノードから出力する出力信号のデューティを調整する、
ことを特徴とするデューティサイクル調整回路。 - 直列に接続された少なくとも2つのデューティサイクル調整回路を含み、
前記少なくとも2つのデューティサイクル調整回路は、それぞれ請求項1に記載のデューティサイクル調整回路である、
ことを特徴とするデューティサイクル調整回路。 - 通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
前記データ信号に基づいて、短パルスを生成する短パルス発生器と、
前記短パルスに対して、所定の通過周波数帯域のみを通過させてインパルス信号を生成するバンドパスフィルタと、
前記インパルス信号を増幅して、アンテナを経由して出力する送信増幅器と、を有するインパルス送信機であって、
前記短パルス発生器は、デューティサイクル調整回路を含み、
前記デューティサイクル調整回路は、
第1入力ノード,および,第1出力ノードを有する第1インバータと、
前記第1出力ノードに接続された第2入力ノード,および,第2出力ノードを有する第2インバータと、
前記第1入力ノードと前記第2出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
入力信号を前記第1入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第1出力ノードから出力する、
ことを特徴とするインパルス送信機。 - 前記第1インバータは、第1pMOSトランジスタおよび第1nMOSトランジスタを有し、
前記第2インバータは、第2pMOSトランジスタおよび第2nMOSトランジスタを有し、
前記パストランジスタは、少なくとも1つのMOSトランジスタを有し、
前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
ことを特徴とする請求項3に記載のインパルス送信機。 - 前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのpMOSトランジスタ、または、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのnMOSトランジスタを含む、
ことを特徴とする請求項4に記載のインパルス送信機。 - 前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のpMOSトランジスタおよびnMOSトランジスタを含む、
ことを特徴とする請求項4に記載のインパルス送信機。 - 前記一対のpMOSトランジスタおよびnMOSトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
ことを特徴とする請求項6に記載のインパルス送信機。 - 直列に接続された少なくとも2つのデューティサイクル調整回路を含み、
前記少なくとも2つのデューティサイクル調整回路は、それぞれ請求項3乃至請求項7のいずれか1項に記載のデューティサイクル調整回路である、
ことを特徴とするインパルス送信機。 - アンテナを経由して入力するインパルス信号を増幅する受信増幅器と、
前記受信増幅器により増幅された受信信号の包絡線を検波する検波器と、
前記検波器により検波された信号を増幅するリミットアンプと、
前記リミットアンプにより増幅された信号を受け取って、受信データの再生を行うベースバンド信号再生器と、を有するインパルス受信機であって、
前記検波器は、デューティサイクル調整回路を含み、
前記デューティサイクル調整回路は、
第1入力ノード,および,第1出力ノードを有する第1インバータと、
前記第1出力ノードに接続された第2入力ノード,および,第2出力ノードを有する第2インバータと、
前記第1入力ノードと前記第2出力ノードの間に設けられ、制御電圧がゲートに印加されたパストランジスタと、を有し、
入力信号を前記第1入力ノードに入力し、前記制御電圧に基づいてデューティが調整された出力信号を前記第1出力ノードから出力する、
ことを特徴とするインパルス受信機。 - 前記第1インバータは、第1pMOSトランジスタおよび第1nMOSトランジスタを有し、
前記第2インバータは、第2pMOSトランジスタおよび第2nMOSトランジスタを有し、
前記パストランジスタは、少なくとも1つのMOSトランジスタを有し、
前記制御電圧により、前記パストランジスタを流れる電流を制御して前記出力信号のデューティを調整する、
ことを特徴とする請求項9に記載のインパルス受信機。 - 前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのpMOSトランジスタ、または、
前記第1入力ノードと前記第2出力ノードの間にソースおよびドレインが接続された1つのnMOSトランジスタを含む、
ことを特徴とする請求項10に記載のインパルス受信機。 - 前記パストランジスタは、
前記第1入力ノードと前記第2出力ノードの間に、ソースおよびドレインがそれぞれ接続された一対のpMOSトランジスタおよびnMOSトランジスタを含む、
ことを特徴とする請求項10に記載のインパルス受信機。 - 前記一対のpMOSトランジスタおよびnMOSトランジスタのそれぞれのゲートには、同相の制御電圧が印加される、
ことを特徴とする請求項12に記載のインパルス受信機。 - 直列に接続された少なくとも2つのデューティサイクル調整回路を含み、
前記少なくとも2つのデューティサイクル調整回路は、それぞれ請求項9乃至請求項13のいずれか1項に記載のデューティサイクル調整回路である、
ことを特徴とするインパルス受信機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016009956A JP6648534B2 (ja) | 2016-01-21 | 2016-01-21 | デューティサイクル調整回路,インパルス送信機およびインパルス受信機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016009956A JP6648534B2 (ja) | 2016-01-21 | 2016-01-21 | デューティサイクル調整回路,インパルス送信機およびインパルス受信機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017130841A JP2017130841A (ja) | 2017-07-27 |
JP6648534B2 true JP6648534B2 (ja) | 2020-02-14 |
Family
ID=59396750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016009956A Active JP6648534B2 (ja) | 2016-01-21 | 2016-01-21 | デューティサイクル調整回路,インパルス送信機およびインパルス受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6648534B2 (ja) |
-
2016
- 2016-01-21 JP JP2016009956A patent/JP6648534B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017130841A (ja) | 2017-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4350133B2 (ja) | 送信回路および無線伝送装置 | |
US9178563B2 (en) | Voltage regulator for a serializer/deserializer communication application | |
US7772913B2 (en) | Mixer circuit, communication device, and electronic equipment | |
US6670838B1 (en) | Digital clock adaptive duty cycle circuit | |
US8948299B2 (en) | Pulse converting and shaping communication device | |
JP5360672B2 (ja) | パルス発生回路およびuwb通信装置 | |
JP2006518130A (ja) | クロックおよびデータリカバリ位相ロックループならびに高速位相検出器アーキテクチャ | |
US20090261880A1 (en) | Semiconductor integrated circuit device | |
CN109412579B (zh) | 电流模式逻辑驱动电路 | |
JPH04306903A (ja) | 発振器装置と信号生成方法 | |
JP2008092549A (ja) | バースト制御パルス発生回路、バースト制御パルス発生回路を備えたデジタル変調回路及び電子機器 | |
JP5104712B2 (ja) | 送信装置 | |
JP6648534B2 (ja) | デューティサイクル調整回路,インパルス送信機およびインパルス受信機 | |
JP4793595B2 (ja) | 周波数シンセサイザ | |
JP2013034075A (ja) | 通信装置 | |
US20090262784A1 (en) | Mixer circuit and communication apparatus including mixer circuit | |
US7804347B2 (en) | Pulse generator circuit and communication apparatus | |
WO2019239537A1 (ja) | 分周回路、通信回路、及び集積回路 | |
WO2011053243A1 (en) | A transmitter with modulation | |
JP6582710B2 (ja) | インパルス送信機 | |
US9263990B2 (en) | Impedance transformer for use with a quadrature passive CMOS mixer | |
JP2009017528A (ja) | パルス発生回路及びuwb通信装置 | |
JP2012065200A (ja) | 送受信装置 | |
JP2017028656A (ja) | インパルス送信機、インパルス受信機およびインパルス無線通信システム | |
JP4448002B2 (ja) | 無線送信機、送信信号電力調整装置および送信信号電力調整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190528 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191230 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6648534 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |