WO2014192298A1 - 半導体装置 - Google Patents

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WO2014192298A1
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semiconductor chip
semiconductor device
printed circuit
metal layer
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瑶子 中村
典弘 梨子田
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor device such as a power device and a switching IC for high frequency applications, and more particularly to a power semiconductor module including a power semiconductor element.
  • a semiconductor module 201 including an insulating substrate 202, a semiconductor chip 205, a printed board 203, and a conductive post 211 has been proposed (see, for example, Patent Document 1). .
  • the semiconductor module 201 has a structure in which an insulating substrate 202 and a printed circuit board 203 facing the insulating substrate 202 are sealed with a sealing resin 204 and integrated. A plurality of semiconductor chips 205 are fixed on the insulating substrate 202.
  • the insulating substrate 202 includes an insulating plate 206, a metal plate 207 fixed to the back surface of the insulating plate 206, and a circuit board 208 fixed to the front surface of the insulating plate 206.
  • a semiconductor chip 205 is fixed to the surface of the circuit board 208 via solder 209.
  • the printed circuit board 203 has a resin layer 213 disposed at the center, a metal layer 214 disposed on the front surface and the back surface, and the metal layer 214 covered with a protective layer 215.
  • the printed circuit board 203 is provided with a plurality of through holes 210, and conductive posts 211 are inserted into the through holes 210.
  • the metal layer 214 and the conductive post 211 are electrically connected via a plating layer (not shown).
  • a conductive post 211 is electrically and mechanically connected to the front surface electrode of the semiconductor chip 205 via a solder layer 212.
  • a capacitor 216 and a resistor 217 are provided in a region other than the metal layer 214 on the front surface of the printed circuit board 203.
  • the metal layer 214 is disposed on the printed circuit board 203, and passive elements such as the capacitor 216 and the resistor 217 are disposed at predetermined positions other than the metal layer 214.
  • passive elements such as the capacitor 216 and the resistor 217 are disposed at predetermined positions other than the metal layer 214.
  • a small land portion is not formed at the position where the passive element is arranged on the printed circuit board, it is difficult to position the passive element when the passive element is arranged and joined as it is. That is, there is a case where the passive element is displaced and cannot be bonded to a predetermined position, and the power semiconductor module becomes a manufacturing defect. Therefore, the present invention has been made paying attention to the above problems, and an object thereof is to provide a semiconductor device capable of easily positioning a passive element fixed to a printed circuit board.
  • one embodiment of a semiconductor device includes an insulating substrate having an insulating plate and a circuit board disposed on a main surface of the insulating plate, an electrode on the front surface, and a back surface.
  • the positioning posts are arranged around the passive elements fixed on the printed circuit board, the passive elements can be easily and reliably positioned, and the yield rate of the semiconductor device can be improved. .
  • FIG. 1 is a perspective view showing a first embodiment of a semiconductor device according to the present invention. It is a longitudinal cross-sectional view of the semiconductor device of FIG. It is a figure which shows the insulated substrate of FIG. 2, Comprising: (a) is a top view, (b) is a side view, (c) is a bottom view. It is a figure which shows the printed circuit board of FIG. 2, Comprising: (a) is a top view, (b) is a bottom view.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the semiconductor device of FIG. 2. It is a circuit diagram which shows the equivalent circuit for demonstrating gate voltage fluctuation
  • a power semiconductor module 2 as a semiconductor device according to the present invention includes insulating substrates 3A, 3B, semiconductor chips 4A, 4B, a printed circuit board 5, and cylindrical conductive posts 17a, 17b, 17s. And passive elements 10 ⁇ / b> A and 10 ⁇ / b> B and a positioning post 15.
  • the first semiconductor chip 4A is a switching element such as a power MOSFET or IGBT.
  • the second semiconductor chip 4B is a free wheeling diode (FWD) connected in reverse parallel to the first semiconductor chip 4A.
  • FWD free wheeling diode
  • the two second semiconductor chips 4B are arranged on the insulating substrates 3A and 3B on the center lines in the longitudinal direction at predetermined intervals.
  • four first semiconductor chips 4A are arranged at predetermined intervals on both outer sides of the second semiconductor chips 4B.
  • the first semiconductor chip 4A has the drain electrode 4d on the back surface side and the source electrode 4s and the gate electrode 4g on the front surface side.
  • the gate electrode 4g is arranged to be on the end side opposite to the second semiconductor chip 4B.
  • the second semiconductor chip 4B has a cathode electrode on the back surface side and an anode electrode on the front surface side.
  • the insulating substrate 3A includes a rectangular insulating plate 3a, a circuit board 3b fixed to the main surface of the insulating plate 3a, and a metal plate 3c fixed to the back surface opposite to the main surface of the insulating plate 3a.
  • the circuit board 3b of the insulating substrate 3A is composed of a wide part 14a and a narrow part 14b, and the drain circuit third circuit board 14c having a T-shape in plan view is formed.
  • the circuit board 3b includes second circuit boards 14d and 14e for source electrodes arranged at a predetermined interval outside the narrow portion 14b.
  • the drain electrode of the first semiconductor chip 4A and the cathode electrode of the second semiconductor chip 4B are electrically and mechanically connected to the third circuit board 14c.
  • the third circuit board 14c is provided with a hole 14f into which the external terminal 19 serving as an S1 / D2 terminal is press-fitted.
  • the second circuit boards 14d and 14e are provided with holes 14g into which the external terminals 20 serving as S2 terminals are press-fitted.
  • the insulating substrate 3B also includes an insulating plate 3a, a circuit board 3b, and a metal plate 3c, similarly to the insulating substrate 3A.
  • the circuit board 3b of the insulating substrate 3B has a third circuit board 14j for a T-shaped drain electrode composed of a wide part 14h and a narrow part 14i.
  • circuit boards 14k, 14l, 14m, and 14n are disposed outside the narrow portion 14i of the third circuit board 14j at a predetermined interval.
  • 14k and 14l are fourth circuit boards for auxiliary source electrodes
  • 14m and 14n are first circuit boards for gate electrodes.
  • the third circuit board 14j is electrically and mechanically connected to the drain electrode of the first semiconductor chip 4A and the cathode electrode of the second semiconductor chip 4B.
  • the third circuit board 14j is provided with a hole 14o into which the external terminal 18 serving as the D1 terminal is press-fitted.
  • the fourth circuit boards 14k and 14l are provided with holes 14p into which the external terminals 21a and 21b serving as SS1 and SS2 terminals are press-fitted.
  • the first circuit boards 14m and 14n are provided with holes 14q into which the external terminals 22a and 22b serving as the G1 and G2 terminals are press-fitted.
  • the external terminals 18, 19, 20, 21a, 21b, 22a and 22b be made of copper or aluminum-based material having excellent conductivity. Furthermore, when soldering to the circuit board 3b, it is effective to apply nickel or tin-based surface treatment to the external terminals 18, 19, 20, 21a, 21b, 22a and 22b.
  • the first semiconductor chip 4A MOSFETs Q1a to Q1d
  • the second semiconductor chip 4B diodes Di1a and Di1b constituting the upper arm are antiparallel. It is connected.
  • the first semiconductor chip 4A MOSFETs Q2a to Q2d
  • the second semiconductor chip 4B diodes Di2a and Di2b constituting the lower arm are connected in reverse parallel to the insulating substrate 3A.
  • the insulating substrate 3B and the two sets of antiparallel circuits configured on the insulating substrate 3A are connected in series via the printed circuit board 5 and the conductive posts 17b.
  • the drain electrodes 4d of the MOSFETs Q1a to Q1d are connected to the external terminal 18 constituting the drain terminal D1 of the power semiconductor module 2 via the third circuit board 14j.
  • the drain electrodes 4d of the MOSFETs Q2a to Q2d are connected to the external terminal 19 that constitutes S1 / D2 of the power semiconductor module 2 via the third circuit board 14c.
  • the power semiconductor module 2 further includes four external terminals 21 a, 21 b, 22 a, and 22 b, two on each side on the outer side in the longitudinal direction of the external terminals 19. These external terminals 18, 19, 20, 21 a, 21 b, 22 a and 22 b are arranged in two substantially linear lines along both side edges of the power semiconductor module 2.
  • the external terminals 21a and 21b are auxiliary source terminals and constitute current detection terminals SS1 and SS2 that sense current flowing between the drains and sources of the MOSFETs Q1a to Q1d and Q2a to Q2d.
  • the external terminals 22a and 22b constitute gate terminals G1 and G2 for supplying gate control signals to the gate electrodes 4g of the MOSFETs Q1a to Q1d and the MOSFETs Q2a to Q2d of the half bridge circuit.
  • FIG. 4A A front view of the printed board 5 is shown in FIG. 4A, and a back view is shown in FIG. 4B.
  • a T-shaped second metal layer 16a serving as a current path of the lower arm portion 13A and a second metal layer 16b serving as a current path of the upper arm portion 13B are disposed.
  • the second metal layers 16a and 16b and the source electrode 4s of the first semiconductor chip 4A of the lower arm portion 13A and the upper arm portion 13B are electrically and mechanically connected to both ends of the second conductive post 17s, respectively.
  • the second metal layer 16a on the front surface and the back surface of the printed circuit board 5 has the same potential, and similarly, the second metal layer 16b on the front surface and the back surface has the same potential.
  • first metal layers 16c and 16d that serve as control circuits for the lower arm portion 13A and the upper arm portion 13B are disposed.
  • the first metal layers 16c and 16d and the gate electrodes 4g of the first semiconductor chip 4A of the lower arm portion 13A and the upper arm portion 13B are electrically and mechanically connected to both ends of the first conductive post 17g, respectively.
  • the first metal layer 16c is composed of 16e1, 16e2, 16e3 and 16h.
  • the first metal layer 16d is composed of 16j1, 16j2, 16j3, and 16m.
  • the first metal layer 16c is arranged by the first metal layers 16e1 and 16e2 so that the wiring lengths to the gate electrodes 4g of the MOSFETs Q1a to Q1d are equal.
  • the first metal layer 16d is arranged so that the wiring lengths to the gate electrodes 4g of the MOSFETs Q2a to Q2d are equal by the first metal layers 16j1 and 16j2.
  • the printed circuit board 5 has through holes 16o, 16p and 16q through which the external terminals 18, 19 and 20 are inserted without contact.
  • second metal layers 16r and 16s serving as current paths for the lower arm portion 13A and the upper arm portion 13B are disposed on the back surface of the printed circuit board 5.
  • the second metal layers 16r and 16s are arranged so as to overlap the first metal layers 16c and 16d on the front surface side when viewed from the plane.
  • the second metal layers 16v and 16w are electrically connected.
  • the first metal layers 16h and 16m as the gate wiring and the second metal layers 16r and 16s as the source wiring are arranged at opposing positions, thereby reducing the mutual inductance between the two metal layers. Can do. By reducing this mutual inductance, control of MOSFETs Q1a to Q1d and Q2a to Q2d can be stabilized.
  • the second metal layer 16b of the printed circuit board 5 is electrically connected to the third circuit board 14c of the insulating substrate 3A by a plurality of conductive posts 17b, and a current path between the lower arm portion 13A and the upper arm portion 13B. Is configured.
  • the second metal layer 16a of the printed circuit board 5 is electrically connected to the second circuit boards 14d and 14e of the insulating substrate 3A through the conductive posts 17e. Further, the first metal layers 16g and 16l of the printed board are electrically connected to the first circuit boards 14m and 14n of the insulating board 3B through the conductive posts 17e. Furthermore, the second metal layers 16v and 16w of the printed circuit board are electrically connected to the fourth circuit boards 14k and 14l of the insulating substrate 3B through the conductive posts 17e. Further, on the front surface side of the printed circuit board 5, there is a connection region between the first metal layers 16j and 16m electrically connected to the gate electrode of the first semiconductor chip 4A of the upper arm portion 13B, and adjacent thereto. A capacitor 10A as a passive element is electrically and mechanically connected between the second metal layer 16b.
  • connection region between the first metal layers 16h and 16e electrically connected to the gate electrode of the first semiconductor chip 4A of the lower arm portion 13A, and there A capacitor 10B as a passive element is electrically and mechanically connected between the second metal layer 16a adjacent to the second metal layer 16a.
  • cylindrical positioning posts 15 are arranged at the corners of the mounting positions on the front surface of the printed circuit board 5 of the capacitors 10A and 10B.
  • the conductive posts 17a are arranged at the mounting positions of the capacitors, these conductive posts 17a are projected from the front surface of the printed circuit board 5 and used as positioning posts for the conductor. Yes.
  • Capacitors 10A and 10B can be easily positioned by the positioning posts 15 arranged at the respective corners. Capacitors 10A and 10B suppress an unintended turn-on state due to jumps in the gate voltages of MOSFETs Q1a to Q1d and Q2a to Q2d built in semiconductor chip 4A. That is, one bridge circuit of the above-described equivalent circuit of FIG. 5 will be described with reference to FIG.
  • a drain electrode D1 of the MOSFET Q1 constituting the upper arm is connected to a DC power source (not shown).
  • the source electrode S1 is connected to the drain electrode D2 of the MOSFET Q2 constituting the lower arm.
  • gate electrode G2 of the MOSFET Q2 is connected to the negative electrode side of the bias power source B through the gate resistor R and the wiring inductance L.
  • the source electrode S2 of the MOSFET Q2 is connected to the positive side of the bias power source B and the ground.
  • a feedback capacitance (reverse transmission capacitance) Crss is parasitic between the gate electrode and the drain electrode, and an input capacitance Ciss is parasitic between the gate electrode and the source electrode, and the drain electrode
  • the output capacitance Coss is parasitic between the source electrode and the source electrode.
  • a gate resistance R, an inductance L of the gate wiring, and parasitic capacitances Ciss and Crss are connected to the gate electrode, and these constitute a series RLC circuit.
  • a potential variation ⁇ Vg due to oscillation of the serial RLC circuit is generated.
  • the inductance L of the gate wiring is expressed as the sum of the wiring inductance inside the power semiconductor module 2 and the wiring inductance of the drive circuit. It is effective to reduce the wiring inductance inside the power semiconductor module 2 as much as possible.
  • the internal wiring inductance can be suppressed to, for example, 1 to 2 nH. That is, the inductance of the gate wiring can be greatly reduced as compared with the case where a bonding wire is used for the gate wiring. Therefore, according to this embodiment, the current bypass effect by a passive element (capacitor 10B) can be exhibited effectively. Thereby, unintended turn-on of the MOSFET Q2 can be reliably prevented. The unintended turn-on also occurs when the lower arm MOSFET Q2 is turned on when the upper arm MOSFET Q1 is in the off state. For this reason, it is effective to connect the capacitor 10A that prevents unintended turn-on between the gate electrode G1 and the source electrode S1 of the MOSFET Q1.
  • solder paste is applied to the first semiconductor chip 4A, the second semiconductor chip 4B, and the circuit board 3b. Thereafter, a solder paste is applied to the front surfaces (portions where the conductive posts 17a, 17b, and 17s are connected) of the first semiconductor chip 4A and the second semiconductor chip 4B. Also, solder paste is applied to the connection region between the first metal layers 16j and 16m for fixing the capacitor 10A and the second metal layer 16b adjacent thereto.
  • solder paste is applied to the connection region between the first metal layers 16e and 16h for fixing the capacitor 10B and the second metal layer 16a adjacent thereto. Further, the external terminals 18, 19, 20, 21a, 21b, 22a and 22b are inserted into predetermined holes provided in the insulating substrates 3A and 3B and held vertically.
  • the printed circuit board 5 is arranged on the insulating substrates 3A and 3B so that the conductive posts 17a, 17b, 17e, 17g, and 17s are on the insulating substrates 3A and 3B side. Further, the capacitors 10A and 10B are arranged at predetermined positions on the printed circuit board 5. By reflowing in this state, the ends of the conductive posts 17a, 17b, 17e, 17g, and 17s are electrically and mechanically connected to the first semiconductor chip 4A, the second semiconductor chip 4B, and the circuit board 3b.
  • the Capacitors 10A and 10B are electrically connected between first metal layers 16c and 16d and second metal layers 16a and 16b.
  • the positioning posts 15 and the conductive posts 17a functioning as the positioning posts are arranged at the four corners of the capacitors 10A and 10B.
  • the conductive posts 17a may be connected at the same time when the conductive posts 17a, 17b, 17e, 17g, and 17s are connected to the printed circuit board 5.
  • the positioning of the capacitors 10A and 10B can be accurately performed. It can be carried out.
  • a good solder fillet can be formed by pulling the solder to the positioning post by capillary action during the reflow process. For this reason, the mounting quality of the capacitors 10A and 10B can be improved.
  • the insulating substrates 3A and 3B and the printed circuit board 5 are electrically and mechanically connected as described above, they are placed in a mold (not shown) and an epoxy resin material such as a thermosetting resin is injected into the mold. To do.
  • the outer shape of the power semiconductor module 2 is molded as a rectangular parallelepiped insulating resin 24 as shown in FIG.
  • the power semiconductor module 2 is manufactured through these steps.
  • Insulating resin 24 has insulating wall portions 25A and 25B formed on both ends in the longitudinal direction, as shown in FIG.
  • a mounting hole 27 is disposed through the bottom surface of the insulating resin 24 at the bottom of the recess 26 constituting the insulating walls 25A and 25B.
  • the power semiconductor module 2 having the above configuration can constitute one phase of the inverter circuit by connecting the external terminals 21a, 21b, 22a, and 22b to the drive circuit. Furthermore, by combining these three, it is possible to configure a three-phase inverter circuit of U phase, V phase and W phase. As described above, according to the above-described embodiment, even when the connection pad is not arranged at the position where the capacitor on the front surface of the printed board 5 is mounted, the capacitor can be accurately positioned by the positioning post 15.
  • the passive element may be positioned by four positioning posts 15.
  • the mounting position of the passive element on the printed circuit board 5 can be determined independently of the arrangement of the conductive posts, the degree of freedom of the mounting position of the passive element is increased.
  • the passive element may be positioned by the four conductive posts 17. In this case, since it is not necessary to provide a new positioning post, the manufacturing cost can be reduced.
  • the said embodiment demonstrated the case where the capacitors 10A and 10B were applied as a passive element, it is not limited to this.
  • the present invention can also be applied to the case where the control timing adjustment resistor Rc of the MOSFET Q2 mounted on the insulating substrate 3A is mounted on the front surface of the printed circuit board 5.
  • the case where the insulating substrates 3A and 3B are provided for each of the lower arm portion 13A and the upper arm portion 13B has been described.
  • the present invention is not limited to this.
  • the circuit board 3b for the lower arm portion 13A and the upper arm portion 13B is arranged on one insulating plate 3a, and a common metal plate 3c may be arranged.
  • insulating substrate 3A, 3B is not limited to the said structure.
  • a so-called AMB (Active Metal Brazing) substrate obtained by brazing ceramics and copper and patterning copper by etching, or a DCB (Direct Copper Bonding) substrate obtained by directly bonding a ceramic substrate and copper can be applied.
  • alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), or the like can be applied.
  • a resin substrate can be applied as the insulating plate 3a. In short, any substrate can be used as long as it can ensure insulation.
  • the present invention is not limited to this.
  • a conductive post having an arbitrary shape such as a quadrangular column, a triangular column, a polygonal column, or an elliptical column can be applied.
  • any conductive post that contributes to a reduction in inductance may be used.
  • the positioning post 15 is not limited to a cylindrical shape, and may have any shape such as a quadrangular column, a triangular column, a polygonal column, or an elliptical column.
  • the positioning post 15 since the positioning post 15 does not have to be a current path, it can be formed of an insulator.
  • all external terminals are mounted on an insulating substrate.
  • the present invention is not limited to this.
  • External terminals that do not flow a large current such as gate terminals and source auxiliary terminals, are directly connected to the printed circuit board. It may be attached.
  • the case where power MOSFET was used for 1st semiconductor chip 4A was demonstrated in the said embodiment, it is not limited to this, You may make 1st semiconductor chip 4A IGBT.
  • the source electrode in the above embodiment may be replaced with an emitter electrode, and the drain electrode may be replaced with a collector electrode. Further, other voltage control type semiconductor elements may be used.
  • the present invention is not limited to this.
  • the second semiconductor chip 4B can be omitted and only the first semiconductor chip 4A can be used.
  • the first semiconductor chip 4A can be configured by only an RC-IGBT (reverse conducting IGBT) in which IGBT and FWD are formed as one chip.
  • the external terminal a lead frame or a terminal having another shape can be applied instead of the rod shape.
  • the projecting direction of the external terminal is not limited to the upper surface of the power semiconductor module 2 but may project from the side surface and bend upward.
  • the present invention is not limited to the above-described inverter device for power conversion because a desired circuit configuration can be obtained only by a combination of terminal connections of semiconductor modules.
  • the present invention can be applied to other power conversion devices using power semiconductor modules and other semiconductor devices such as switching ICs for high frequency applications.

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Abstract

　プリント基板に固定する受動素子の位置決めを容易に行うことができる半導体装置を提供する。絶縁板（３ａ）および絶縁板の主面に配置された回路板（３ｂ）を有する絶縁基板(３Ａ、３Ｂ)と、おもて面に電極を有し、裏面が回路板（３ｂ）に固定された半導体チップ（４Ａ、４Ｂ）と、金属層を有し、絶縁基板に対向したプリント基板（５）と、一端が電極に電気的かつ機械的に接続され、他端が金属層に電気的かつ機械的に接続された導電ポスト（１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓ）と、プリント基板（５）に固定された受動素子（１０Ａ、１０Ｂ）と、プリント基板（５）に固定され、前記受動素子を位置決めする位置決めポスト（１５）を備えている。

Description

半導体装置
　本発明は、パワーデバイス、高周波用途のスイッチングＩＣなどの半導体装置に関し、特にパワー半導体素子を備えたパワー半導体モジュールに関する。
　電力変換装置、無停電電源装置、工作機械、産業用ロボット等では、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ等のパワー半導体素子を備えたパワー半導体モジュールが使用されている。
　このパワー半導体モジュールとして、図９に示すように、絶縁基板２０２と、半導体チップ２０５と、プリント基板２０３と、導電ポスト２１１を備えた半導体モジュール２０１が提案されている（例えば、特許文献１参照）。
　半導体モジュール２０１は、絶縁基板２０２と、絶縁基板２０２に対向するプリント基板２０３とが封止樹脂２０４により封止されて一体となった構造を有する。絶縁基板２０２上に、複数の半導体チップ２０５が固定されている。
　絶縁基板２０２は、絶縁板２０６と、絶縁板２０６の裏面に固定された金属板２０７と、絶縁板２０６のおもて面に固定された回路板２０８を備えている。回路板２０８の表面には、半田２０９を介して半導体チップ２０５が固定されている。
　また、プリント基板２０３は、樹脂層２１３が中心部に配置され、そのおもて面と裏面に金属層２１４が配置され、金属層２１４が保護層２１５で覆われている。また、プリント基板２０３には、複数のスルーホール２１０が設けられており、このスルーホール２１０内に導電ポスト２１１が挿入されている。そして、金属層２１４と導電ポスト２１１は、めっき層（図示せず）を介して電気的に接続されている。
　さらに、半導体チップ２０５のおもて面電極には、半田層２１２を介して導電ポスト２１１が電気的かつ機械的に接続されている。
　また、プリント基板２０３のおもて面には、図９（ａ）に示すように、金属層２１４以外の領域にキャパシタ２１６および抵抗２１７が設けられている。
特開２００９－６４８５２号公報
　ところで、図９に記載した従来例にあっては、プリント基板２０３に金属層２１４を配置し、金属層２１４以外の所定の位置にキャパシタ２１６および抵抗２１７などの受動素子を配置している。一方、プリント基板上の受動素子の配置位置には微小なランド部が形成されていないため、受動素子をそのまま配置して接合した場合、受動素子の位置決めが困難である。すなわち、受動素子が位置ずれを起こして所定の位置に接合できず、パワー半導体モジュールが製造不良となる場合がある。
　そこで、本発明では、上記課題に着目してなされたものであり、プリント基板に固定する受動素子の位置決めを容易に行うことができる半導体装置を提供することを目的としている。
　上記目的を達成するために、本発明に係る半導体装置の一態様は、絶縁板および絶縁板の主面に配置された回路板を有する絶縁基板と、おもて面に電極を有し、裏面が回路板に固定された半導体チップと、金属層を有し、絶縁基板に対向したプリント基板と、一端が電極に電気的かつ機械的に接続され、他端が金属層に電気的かつ機械的に接続された導電ポストと、プリント基板に固定された受動素子と、プリント基板に固定され、受動素子を位置決めする複数の位置決めポストを備えている。
　本発明によれば、プリント基板上に固定される受動素子の周囲に、位置決めポストを配置するので、受動素子の位置決めを容易確実に行うことができ、半導体装置の良品率を向上させることができる。
本発明に係る半導体装置の第１の実施形態を示す斜視図である。 図１の半導体装置の縦断面図である。 図２の絶縁基板を示す図であって、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。 図２のプリント基板を示す図であって、（ａ）は平面図、（ｂ）は底面図である。 図２の半導体装置の等価回路を示す回路図である。 ゲート電圧変動を説明するための等価回路を示す回路図である。 絶縁基板上にプリント基板を装着した状態を示す斜視図である。 本発明に係る半導体装置の別の実施形態の等価回路を示す回路図である。 従来例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＢ－Ｂ線上の断面図である。
　以下、図１～図８を参照して本発明の実施の形態について説明する。
　なお、本出願の記載に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
　本発明に係る半導体装置としてのパワー半導体モジュール２は、図２に示すように、絶縁基板３Ａ、３Ｂと、半導体チップ４Ａ、４Ｂと、プリント基板５と、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓと、受動素子１０Ａ、１０Ｂと、位置決めポスト１５を備えている。
　第１半導体チップ４Ａは、パワーＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子である。第２半導体チップ４Ｂは、第１半導体チップ４Ａに逆並列で接続される還流ダイオード（Free Wheeling Diode，ＦＷＤ）である。
　そして、２個の第２半導体チップ４Ｂが、図３（ａ）に示すように、絶縁基板３Ａ，３Ｂ上のそれぞれ長手方向の中心線上に所定の間隔を保って配置されている。また、これら第２半導体チップ４Ｂの両外側に、４個の第１半導体チップ４Ａが所定の間隔を保って配置されている。
　ここで、第１半導体チップ４Ａは、図３（ａ）、（ｂ）に示すように、裏面側にドレイン電極４ｄを有し、おもて面側にソース電極４ｓおよびゲート電極４ｇを有する。そして、ゲート電極４ｇが、第２半導体チップ４Ｂとは反対側の端部側となるように配置されている。また、第２半導体チップ４Ｂは、裏面側にカソード電極を有し、おもて面側にアノード電極を有する。
　これらの半導体チップ４Ａ、４Ｂは、上記のような各種パワーデバイスであるが、シリコン基板に形成したものでもよいし、ＳｉＣやその他の基板に形成したものでもよい。
　絶縁基板３Ａは、方形状の絶縁板３ａと、絶縁板３ａの主面に固定された回路板３ｂと、絶縁板３ａの主面と反対側の裏面に固定された金属板３ｃを有する。
　絶縁基板３Ａの回路板３ｂは、図３（ａ）に示すように、幅広部１４ａと、幅狭部１４ｂとからなり、平面形状がＴ字形状であるドレイン電極用の第３回路板１４ｃを有する。
　また、回路板３ｂは、幅狭部１４ｂの外側に所定間隔を保って配置されたソース電極用の第２回路板１４ｄおよび１４ｅを有する。
　ここで、第３回路板１４ｃには、第１半導体チップ４Ａのドレイン電極および第２半導体チップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｃには、Ｓ１／Ｄ２端子となる外部端子１９が圧入される孔１４ｆが設けられている。また、第２回路板１４ｄおよび１４ｅには、Ｓ２端子となる外部端子２０が圧入される孔１４ｇが設けられている。
　また、絶縁基板３Ｂも、絶縁基板３Ａと同様に絶縁板３ａと、回路板３ｂおよび金属板３ｃを有する。絶縁基板３Ｂの回路板３ｂは、幅広部１４ｈおよび幅狭部１４ｉとからなるT字形状のドレイン電極用の第３回路板１４ｊを有する。さらに、この第３回路板１４ｊの幅狭部１４ｉの外側に所定間隔を保って配置された回路板１４ｋ、１４ｌ、１４ｍおよび１４ｎを有する。このうち、１４ｋおよび１４ｌは補助ソース電極用の第４回路板であり、１４ｍおよび１４ｎはゲート電極用の第１回路板である。
　第３回路板１４ｊには、第１半導体チップ４Ａのドレイン電極および第２半導体チップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｊにはＤ１端子となる外部端子１８が圧入される孔１４ｏが設けられている。また、第４回路板１４ｋおよび１４ｌには、ＳＳ１、ＳＳ２端子となる外部端子２１ａ、２１ｂが圧入される孔１４ｐが設けられている。さらに、第１回路板１４ｍおよび１４ｎには、Ｇ１、Ｇ２端子となる外部端子２２ａ，２２ｂが圧入される孔１４ｑが設けられている。
　ここで、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、導電性に優れた銅、あるいはアルミニウム系の材料であることが望ましい。さらに、回路板３ｂに半田で接合する場合、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂにはニッケルあるいは錫系の表面処理を施すことが有効である。
　図５に示す等価回路図から分かるように、絶縁基板３Ｂには、上アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ１ａ～Ｑ１ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ１ａ、Ｄｉ１ｂ）が逆並列に接続されている。また、絶縁基板３Ａには、下アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ２ａ～Ｑ２ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ２ａ、Ｄｉ２ｂ）が逆並列に接続されている。
　そして、絶縁基板３Ｂと、絶縁基板３Ａに構成された２組の逆並列回路は、プリント基板５と、導電ポスト１７ｂを介して直列に接続される。
　そして、ＭＯＳＦＥＴＱ１ａ～Ｑ１ｄのドレイン電極４ｄは、第３回路板１４ｊを経由して、パワー半導体モジュール２のドレイン端子Ｄ１を構成する外部端子１８に接続されている。また、ＭＯＳＦＥＴＱ２ａ～Ｑ２ｄのドレイン電極４ｄは、第３回路板１４ｃを経由して、パワー半導体モジュール２のＳ１／Ｄ２を構成する外部端子１９に接続されている。
　外部端子１８、１９、２０は、図１に示すようにパワー半導体モジュール２の幅方向の中心線に対して対称の位置に２本ずつ配置されている。また、パワー半導体モジュール２は、外部端子１９の長手方向外側に片側２本ずつ計４本の外部端子２１ａ、２１ｂ、２２ａおよび２２ｂをさらに有している。これらの外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、パワー半導体モジュール２の両側縁に沿って略直線状に二列に配置されている。
　外部端子２１ａ、２１ｂは、補助ソース端子であって、ＭＯＳＦＥＴＱ１ａ～Ｑ１ｄ、Ｑ２ａ～Ｑ２ｄのドレイン―ソース間に流れる電流をセンシングする電流検出端子ＳＳ１、ＳＳ２を構成している。また、外部端子２２ａ、２２ｂは、ハーフブリッジ回路のＭＯＳＦＥＴＱ１ａ～Ｑ１ｄおよびＭＯＳＦＥＴＱ２ａ～Ｑ２ｄのゲート電極４ｇにゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。
　また、絶縁基板３Ａ、３Ｂの裏面側の金属板３ｃは、その下面が絶縁樹脂２４の底面と同一平面か、もしくは絶縁樹脂２４の底面より僅かに突出している。
　プリント基板５のおもて面図を図４（ａ）に、裏面図を図４（ｂ）に示す。プリント基板５には、下アーム部１３Ａの電流路となるＴ字形状の第２金属層１６ａと、上アーム部１３Ｂの電流路となる第２金属層１６ｂとが配置されている。第２金属層１６ａおよび１６ｂと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのソース電極４ｓは、それぞれ第２導電ポスト１７ｓの両端と電気的かつ機械的に接続されている。なお、プリント基板５のおもて面および裏面の第２金属層１６ａは同電位であり、同様におもて面および裏面の第２金属層１６ｂも同電位である。
　また、プリント基板５のおもて面には、下アーム部１３Ａおよび上アーム部１３Ｂの制御回路となる、第１金属層１６ｃおよび１６ｄが配置されている。第１金属層１６ｃおよび１６ｄと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極４ｇは、それぞれ第１導電ポスト１７ｇの両端と電気的かつ機械的に接続されている。
　第１金属層１６ｃは、１６ｅ１、１６ｅ２、１６ｅ３および１６ｈとで構成されている。
　また、第１金属層１６ｄは、１６ｊ１、１６ｊ２、１６ｊ３、および１６ｍとで構成されている。
　図４で示される通り、第１金属層１６ｃは、第１金属層１６ｅ１、１６ｅ２によって、各ＭＯＳＦＥＴＱ１ａ～Ｑ１ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。同様に第１金属層１６ｄは、第１金属層１６ｊ１、１６ｊ２によって、各ＭＯＳＦＥＴＱ２ａ～Ｑ２ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。
　プリント基板５には、外部端子１８、１９および２０が非接触で挿し通されるスルーホール１６ｏ、１６ｐおよび１６ｑを有する。
　さらに、プリント基板５の裏面には、下アーム部１３Ａおよび上アーム部１３Ｂの電流路となる、第２金属層１６ｒおよび１６ｓが配置されている。
　これら第２金属層１６ｒおよび１６ｓは、おもて面側の第１金属層１６ｃおよび１６ｄと平面から見て重なるように配置されている。そして、第２金属層１６ｖおよび１６ｗに電気的に接続されている。
　このように、ゲート配線である第１金属層１６ｈおよび１６ｍと、ソース配線である第２金属層１６ｒおよび１６ｓを対向する位置に配置することにより、両金属層の間の相互インダクタンスを低減することができる。この相互インダクタンスを低減することにより、ＭＯＳＦＥＴＱ１ａ～Ｑ１ｄおよびＱ２ａ～Ｑ２ｄの制御を安定させることができる。
　また、プリント基板５の第２金属層１６ｂは、複数の導電ポスト１７ｂによって絶縁基板３Ａの第３回路板１４ｃに電気的に接続され、下アーム部１３Ａと上アーム部１３Ｂとの間の電流路を構成している。
　さらに、プリント基板５の第２金属層１６ａが、導電ポスト１７ｅを介して絶縁基板３Ａの第２回路板１４ｄおよび１４ｅと電気的に接続されている。また、プリント基板の第１金属層１６ｇおよび１６ｌが、導電ポスト１７ｅを介して絶縁基板３Ｂの第１回路板１４ｍおよび１４ｎと電気的に接続されている。さらに、プリント基板の第２金属層１６ｖおよび１６ｗが、導電ポスト１７ｅを介して絶縁基板３Ｂの第４回路板１４ｋおよび１４ｌと電気的に接続されている。
　さらに、プリント基板５のおもて面側には、上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｊと１６ｍとの接続領域と、そこに隣接する第２金属層１６ｂとの間に、受動素子であるキャパシタ１０Ａが電気的かつ機械的に接続されている。
　また、同様にプリント基板５のおもて面側には、下アーム部１３Ａの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｈと１６ｅとの接続領域と、そこに隣接する第２金属層１６ａとの間に、受動素子であるキャパシタ１０Ｂが電気的かつ機械的に接続されている。
　ここで、キャパシタ１０Ａおよび１０Ｂのプリント基板５のおもて面の実装位置のそれぞれの角部には、円柱形状の位置決めポスト１５が配置されている。なお、本実施形態においては、キャパシタの実装位置に導電ポスト１７ａが配置されているので、これらの導電ポスト１７ａをプリント基板５のおもて面から突出させ、導電体の位置決めポストとしても用いている。
　そして、それぞれの角部に配置された位置決めポスト１５により、キャパシタ１０Ａおよび１０Ｂを容易に位置決めすることができる。
　なお、キャパシタ１０Ａおよび１０Ｂは、半導体チップ４Ａに内蔵されるＭＯＳＦＥＴＱ１ａ～Ｑ１ｄおよびＱ２ａ～Ｑ２ｄのゲート電圧の跳ね上がりによって意図しないターンオン状態となることを抑制するものである。
　すなわち、前述した図５の等価回路の１つのブリッジ回路について図６を参照して説明する。上アームを構成するＭＯＳＦＥＴＱ１のドレイン電極Ｄ１が図示しない直流電源に接続されている。また、ソース電極Ｓ１が下アームを構成するＭＯＳＦＥＴＱ２のドレイン電極Ｄ２に接続されている。さらに、ＭＯＳＦＥＴＱ２のゲート電極Ｇ２は、ゲート抵抗Ｒおよび配線インダクタンスＬを通じて、バイアス電源Ｂの負極側に接続されている。そして、ＭＯＳＦＥＴＱ２のソース電極Ｓ２は、バイアス電源Ｂの正極側および接地に接続されている。
　この図６の等価回路で、下アームのＭＯＳＦＥＴＱ２がオフ状態である時に、上アームのＭＯＳＦＥＴＱ１がターンオンすると、下アームのＭＯＳＦＥＴＱ２の寄生ダイオードＤｉ２が逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き（ｄＶ／ｄｔ）と、下アームのＭＯＳＦＥＴＱ２の帰還容量Ｃｒｓｓを乗算した値である電流が、ＭＯＳＦＥＴＱ２のゲート電位を上昇させる。そして、ＭＯＳＦＥＴＱ２のゲート電位がしきい値電圧を超えると、ＭＯＳＦＥＴＱ２は意図せずターンオンする。すなわちＭＯＳＦＥＴＱ１、Ｑ２いずれもオン状態となることから、ブリッジ回路は短絡状態となってしまう。
　さらに具体的には、以下のとおりである。ＭＯＳＦＥＴＱ２には、図６に示すように、ゲート電極とドレイン電極との間に帰還容量（逆伝達容量）Ｃｒｓｓが寄生し、ゲート電極とソース電極との間に入力容量Ｃｉｓｓが寄生し、ドレイン電極とソース電極との間に出力容量Ｃｏｓｓが寄生している。このため、ゲート電極にはゲート抵抗Ｒ、ゲート配線のインダクタンスＬ、寄生容量ＣｉｓｓおよびＣｒｓｓが接続されることになり、これらによって直列ＲＬＣ回路が構成される。このため、直列ＲＬＣ回路の発振による電位変動分ΔＶｇが発生する。そして、ゲート電位Ｖｇに電位変動ΔＶｇを加えた値（Ｖｇ＋ΔＶｇ）がしきい値電圧Ｖｔｈを超えるとＭＯＳＦＥＴＱ２が意図せずターンオンし、上下アームが短絡状態となる。
　この下アームのＭＯＳＦＥＴＱ２の意図しないターンオンを抑制するためには、ＭＯＳＦＥＴＱ２のゲートとソースとの間に電流バイパス効果を発揮する受動素子（ここではキャパシタ１０Ｂ）を接続することが有効であることが明らかとなった。
　またさらに、この電流バイパス効果をより効果的に発揮させるには、ゲート配線のインダクタンスＬを小さくすると良いことも明らかとなった。このゲート配線のインダクタンスＬは、パワー半導体モジュール２内部の配線インダクタンスと駆動回路の配線インダクタンスとの和で表される。そして、パワー半導体モジュール２の内部の配線インダクタンスをできるだけ低減することが効果的である。
　このため、本実施形態のように、ゲート配線として幅広の第１金属層と太い導電ポストを使用すれば、内部の配線インダクタンスを例えば１～２ｎＨに抑制することができる。すなわち、ゲート配線にボンディングワイヤを使用する場合に比べ、大幅にゲート配線のインダクタンスを低減できる。
　したがって、本実施形態によると、受動素子（キャパシタ１０Ｂ）による電流バイパス効果を効果的に発揮できる。これにより、ＭＯＳＦＥＴＱ２の意図しないターンオンを確実に防止できる。
　なお、上記の意図しないターンオンは、上アームのＭＯＳＦＥＴＱ１がオフ状態である時に、下アームのＭＯＳＦＥＴＱ２がターンオンする場合にも発生する。このため、ＭＯＳＦＥＴＱ１のゲート電極Ｇ１とソース電極Ｓ１との間にも、意図しないターンオンを防止するキャパシタ１０Ａを接続することが有効である。
　続いて、パワー半導体モジュール２の製造工程について説明する。
　あらかじめ用意したプリント基板５の所定の位置に、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部を電気的かつ機械的に接続する。
　これと並行して、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび回路板３ｂに半田ペーストを塗布する。その後、第１半導体チップ４Ａ、第２半導体チップ４Ｂのおもて面（導電ポスト１７a、１７ｂ、１７ｓが接続される部分）に半田ペーストを塗布する。また、キャパシタ１０Ａを固定する第１金属層１６ｊと１６ｍとの接続領域と、それに隣接する第２金属層１６ｂに半田ペーストを塗布する。さらに、キャパシタ１０Ｂを固定する第１金属層１６ｅと１６ｈとの接続領域と、それに隣接する第２金属層１６ａに半田ペーストを塗布する。さらに、絶縁基板３Ａおよび３Ｂに設けられた所定の孔に、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂを挿入して垂直に保持する。
　そして、図７に示すように、絶縁基板３Ａおよび３Ｂの上に、プリント基板５を導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓが絶縁基板３Ａ、３Ｂ側となるように配置する。また、キャパシタ１０Ａ、１０Ｂをプリント基板５の所定の位置に配置する。
　この状態で、リフロー処理することにより、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部と、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび回路板３ｂが電気的かつ機械的に接続される。また、第１金属層１６ｃおよび１６ｄと、第２金属層１６ａおよび１６ｂとの間で、キャパシタ１０Ａおよび１０Ｂが電気的に接続される。
　本発明においては、キャパシタ１０Ａおよび１０Ｂのリフロー処理を行う前に、キャパシタ１０Ａおよび１０Ｂの４隅に、位置決めポスト１５および位置決めポストとして機能する導電ポスト１７ａを配置する。(導電ポスト１７ａは、前述のプリント基板５に導電ポスト１７a、１７ｂ、１７e、１７ｇ、１７ｓを接続する際に、同時に接続していてもよい。)このため、キャパシタ１０Ａおよび１０Ｂの位置決めを正確に行うことができる。しかも、リフロー処理時に半田が毛管現象により位置決めポストに引っ張られることにより、良好な半田フィレットを形成することができる。このため、キャパシタ１０Ａおよび１０Ｂの実装品質を向上させることができる。
　このように絶縁基板３Ａおよび３Ｂと、プリント基板５とを電気的かつ機械的に接続した後に、図示しない金型内に配置して、金型内に例えば熱硬化性樹脂のエポキシ樹脂材料を注入する。これにより、パワー半導体モジュール２の外形が、図１に示すように直方体状の絶縁樹脂２４として成型される。これらの工程によりパワー半導体モジュール２が製造される。
　なお、絶縁樹脂２４には、その長手方向の両端部側に、図１に示すように、絶縁壁部２５Ａ、２５Ｂが形成されている。
　また、これら絶縁壁部２５Ａ、２５Ｂを構成する凹部２６の底部に、取付孔２７が絶縁樹脂２４の底面に貫通して配置されている。
　そして、上記構成を有するパワー半導体モジュール２を、外部端子２１ａ、２１ｂ、２２ａ、２２ｂを駆動回路に接続することにより、インバータ回路の１相を構成することができる。さらに、これらを３個組み合わせることにより、Ｕ相、Ｖ相およびＷ相の３相のインバータ回路を構成することができる。
　このように、上記実施形態によると、プリント基板５のおもて面のキャパシタを実装する位置に接続パッドが配置されていない場合でも、位置決めポスト１５によってキャパシタの位置決めを正確に行うことができる。
　なお、上記実施形態においては、２本の導電ポスト１７ａと、２本の位置決めポスト１５を受動素子の位置決めに用いた場合について説明したが、これに限定されるものではない。例えば、４本の位置決めポスト１５で受動素子を位置決めしてもよい。この場合は、プリント基板５上の受動素子の搭載位置が、導電ポストの配置と独立して決めることができるため、受動素子の搭載位置の自由度が増す。また、４本の導電ポスト１７で受動素子を位置決めしても良い。この場合は、新たな位置決めポストを設ける必要が無くなるため、製造コストを低減することができる。
　また、上記実施形態では、受動素子としてキャパシタ１０Ａおよび１０Ｂを適用した場合について説明したが、これに限定されるものではない。例えば、図８に等価回路として示すように、絶縁基板３Ａに実装されるＭＯＳＦＥＴＱ２の制御タイミング調整用抵抗Ｒｃをプリント基板５のおもて面に実装する場合にも適用することもできる。
　また、上記実施形態においては、下アーム部１３Ａおよび上アーム部１３Ｂ毎に絶縁基板３Ａおよび３Ｂを設けた場合について説明したが、これに限定されるものではない。例えば、絶縁基板と絶縁樹脂の線膨張係数差が問題にならない場合などでは、一枚の絶縁板３ａに下アーム部１３Ａおよび上アーム部１３Ｂ用の回路板３ｂを配置すると共に、共通の金属板３ｃを配置してもよい。
　また、上記実施形態においては絶縁基板３Ａ，３Ｂは、上記構成に限定されるものではない。例えば、セラミックスと銅をロウ付けし、エッチングによって銅をパターニングした所謂ＡＭＢ（Ａｃｔｉｖｅ　Ｍｅｔａｌ　Ｂｒａｚｉｎｇ）基板や、セラミックス基板と銅とを直接接合したＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄｉｎｇ）基板を適用することができる。また、絶縁板３ａとしては、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等を適用することができる。さらに、絶縁板３ａとしては樹脂基板を適用することもできる。要は絶縁性を確保できる基板であればよい。
　また、上記実施形態においては、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓを円柱形状にする場合について説明したが、これに限定されるものではない。例えば、四角柱、三角柱、多角柱、楕円柱等の任意の形状の導電ポストを適用することができ、要はインダクタンスの減少に寄与する導電ポストであれば良い。同様に、位置決めポスト１５も円柱状に限定されるものではなく、四角柱、三角柱、多角柱、楕円柱等の任意の形状とすることができる。さらに、位置決めポスト１５は、電流路とする必要はないので、絶縁体で構成することもできる。
　また、上記実施形態においては、全ての外部端子を絶縁基板上に取り付けたが、これに限定されるものではなく、ゲート端子やソース補助端子など大電流が流れない外部端子は、プリント基板に直接取り付けても良い。
　また、上記実施形態では、第１半導体チップ４ＡにパワーＭＯＳＦＥＴを用いる場合について説明したが、これに限定されるものではなく、第１半導体チップ４ＡをＩＧＢＴにしてもよい。この場合、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。また、その他の電圧制御型半導体素子を用いてもよい。
　また、上記実施形態においては、絶縁基板３Ａおよび３Ｂに第１半導体チップ４Ａ（ＭＯＳＦＥＴ）および第２半導体チップ４Ｂ（ダイオード）を共に配置する場合について説明したが、これに限定されるものではない。例えば、ＭＯＳＦＥＴ内蔵ダイオードを使用できる場合や、同期整流方式を採用する場合などは、第２半導体チップ４Ｂを省略して第１半導体チップ４Ａのみで構成することもできる。さらには第１半導体チップ４Ａを、ＩＧＢＴとＦＷＤとをワンチップにしたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ）のみで構成することもできる。
　また、外部端子としては、棒形状に代えてリードフレームや他の形状の端子を適用することができる。また、外部端子の突出方向としてはパワー半導体モジュール２の上面に限定されるものではなく、側面から突出させて上方に折り曲げるようにしてもよい。
　また、本発明は、半導体モジュールの端子接続の組み合わせだけで所望する回路構成が得られることから、本発明は上述した電力変換用インバータ装置に限定されるものではない。例えば、パワー半導体モジュールを使用する他の電力変換装置や高周波用途のスイッチングＩＣ等の他の半導体装置に本発明を適用することができる。
　２…パワー半導体モジュール
　３Ａ，３Ｂ…絶縁基板
　３ａ…絶縁板
　３ｂ…回路板
　３ｃ…金属板
　４Ａ…第１半導体チップ
　４Ｂ…第２半導体チップ
　５…プリント基板
　１０Ａ、１０Ｂ…受動素子（キャパシタ）
　１３Ａ…下アーム部
　１３Ｂ…上アーム部
　１４…回路板
　１５…位置決めポスト
　１６…金属層
　１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓ…導電ポスト
　１８、１９、２０、２１ａ、２１ｂ、２２ａ、２２ｂ…外部端子
　２４…絶縁樹脂

Claims (9)

  1. 　絶縁板、および前記絶縁板の主面に配置された回路板を有する絶縁基板と、
    　おもて面に電極を有し、裏面が前記回路板に固定された半導体チップと、
    　金属層を有し、前記絶縁基板に対向したプリント基板と、
    　一端が前記電極に電気的かつ機械的に接続され、他端が前記金属層に電気的かつ機械的に接続された導電ポストと、
    　前記プリント基板に固定された受動素子と、
    　前記プリント基板に固定され、前記受動素子を位置決めする複数の位置決めポストと、
    　を備えた半導体装置。
  2. 　前記位置決めポストは、導電体で構成されている請求項１に記載の半導体装置。
  3. 　前記位置決めポストの少なくとも一つが、前記導電ポストと一体である請求項２に記載の半導体装置。
  4. 　前記位置決めポストは、絶縁体で構成されている請求項１に記載の半導体装置。
  5. 　前記半導体チップがスイッチング素子である請求項１に記載の半導体装置。
  6. 　前記受動素子は、前記半導体チップの制御電圧変動を抑制するキャパシタで構成されている請求項５に記載の半導体装置。
  7. 　前記受動素子は、前記半導体チップの制御タイミング調整用抵抗で構成されている請求項５に記載の半導体装置。
  8. 　前記半導体チップ、前記回路板および前記プリント基板が絶縁樹脂で覆われている請求項１に記載の半導体装置。
  9. 　上アームを構成する前記半導体チップと、
    　下アームを構成する前記半導体チップと、
    　を備え、
    　前記上アームを構成する前記半導体チップ、または前記下アームを構成する前記半導体チップのいずれかに前記受動素子が電気的に接続されている請求項１に記載の半導体装置。
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